CN106209342B - 在xDSL传输***中实现低频时钟传递的*** - Google Patents

在xDSL传输***中实现低频时钟传递的*** Download PDF

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Abstract

本发明公开了一种在xDSL传输***中实现低频时钟传递的***，包括：用于在xDSL传输***中进行数据传输的主端和从端，其二者上均设置有一现场可编程门阵列FPGA芯片；所述FPGA芯片有一端连接时钟信号锁相模块；其中，所述主端、从端的FPGA通过在二者之间构建的一高级数据控制链路HDLC，在xDSL传输***中实现低频时钟信号的传递。本发明提供一种在xDSL传输***中实现低频时钟传递的***，其能够通过在xDSL传输***中引入FPGA，使得时钟信号锁相模块输出的高频信号能有效地传输至对端，有效的解决了锁相的问题，使其在传输***中的稳定性和广泛性更强。

Description

在xDSL传输***中实现低频时钟传递的***
技术领域
本发明涉及一种在通信情况下使用的低频时钟传递的***。更具体地说，本发明涉及一种用在各通信协议或数据传输模式下的在xDSL传输***中实现低频时钟传递的***。
背景技术
xDSL是各种类型DSL(Digital Subscriber Line)数字用户线路的总称，包括SDSL、HDSL、SHDSL等。xDSL中“x”表任意字符或字符串，根据采取不同的调制方式，获得的信号传输速率和距离不同。xDSL是一种现有的传输技术，在现有的铜质电话线路上采用较高的频率及相应调制技术，即利用在模拟线路中加入或获取更多的数字数据的信号处理技术来获得高传输速率。随着xDSL技术的问世，铜线从只能传输语音和56 kbit/s的低速数据接入，发展到已经可以传输高速数据信号了。SDSL、HDSL、SHDSL等基于铜线传输的xDSL接入技术已经使铜线成为宽带用户接入的一个重要手段，并成为宽带接入的主流技术，为广大用户所采用。
低频时钟信号（如1Hz时钟，实际上就是“秒”信号），它们是电子计时时钟表和许多电子仪表和自动测量控制装置中十分重要的时钟信号。
而在以太网接口的xDSL传输***中，在某些应用场合，需要在正常传输以太网业务数据的同时，将低频时钟传递到对端，且保持低频时钟的发送端与接收端时钟的同步性，且满足较小的相位抖动。
然而，对于低频时钟需要锁相到高频时钟上才能通过传输通道传输到对端。将低频时钟需要锁相到高频时钟上往往通过直接数字频率合成器（DDS）数字PLL实现，在大多数应用中，频率的稳定性不是一个大问题，因为PLL控制环路通常会补偿任何内在的频率漂移。但在环路带宽非常低的应用中，低频时钟的输入时钟要求很小的环路带宽，如1Hz时钟的环路带宽只有0.02Hz，因此，频率漂移速率需要予以特别关注，因为当频率漂移速率非常高时，环路可能无法以足够快的速率做出响应并进行补偿，这会导致PLL的输出发生相位无法锁住的情况。
发明内容
本发明的一个目的是解决至少上述问题和/或缺陷，并提供至少后面将说明的优点。
本发明还有一个目的是提供一种在xDSL传输***中实现低频时钟传递的***，其能够通过在xDSL传输***中引入FPGA，实现了在数据传输过程中MII数据与HDLC数据之间的相互转换，进而使得时钟信号锁相模块输出的高频信号能有效地传输至对端，并基于xDSL传输***的主从时钟互同步的特性，使得其实现了在xDSL传输***中实现低频时钟信号的传递，有效的解决了锁相的问题，使其在传输***中的稳定性和广泛性更强。
本发明还有一个目的是通过一种应用***的方法，以利用xDSL传输***的主从时钟互同步的特性，选择将低频时钟锁相到高频时钟上，再通过HDLC发送时钟的通道传递到对端，对端再分频出低频时钟的实现方法，进而实现在环路带宽非常低的应用中，在低频时钟的输入时钟要求很小的环路带宽中，将PLL的输出发生相位有效锁住，以使其适应各种应用环境，具有广泛的适应性。
为了实现根据本发明的这些目的和其它优点，提供了一种在xDSL传输***中实现低频时钟传递的***，包括：
用于在xDSL传输***中进行数据传输的主端和从端，其二者上均设置有一现场可编程门阵列FPGA芯片；
位于主端的所述FPGA芯片上连接有以将接收到的外部低频时钟信号锁相至一高频时钟信号上的时钟信号锁相模块；
其中，所述主端、从端的FPGA通过在二者之间构建的一高级数据控制链路HDLC，以通过所述HDLC上的时钟传递通道，在xDSL传输***中实现低频时钟信号的传递。
优选的是，其中，所述HDLC的构建包括：
分别相配合的设置在所述主端、从端上，进而通过线缆的连接实现在xDSL传输***中适应各数据传输模式的数据传输芯片，各所述数据传输芯片通过HDLC总线与FPGA通信连接。
优选的是，其中，所述数据传输芯片被配置为以适应具有HDLC接口功能的SDSL、HDSL、SHDSL中的任意一种芯片。
优选的是，其中，所述时钟信号锁相模块包括：
一用于将接收到的外部低频时钟信号锁相至一高频时钟信号的直接数字式频率合成器DDS芯片；
一与所述DDS芯片连接，以为其提供***时钟且温度稳定度为PPb数量级的恒温晶振；
一与所述DDS芯片连接，以对其输出的高频时钟信号进行滤波处理的滤波电路，所述滤波电路与FPGA芯片连接以输出经滤波后的高频时钟信号。
优选的是，其中，所述FPGA芯片、数据传输芯片分别通过一并行总线连接有一处理器CPU。
优选的是，其中，所述CPU通过并行总线将数据传输芯片的主从、速率、时钟方式工作参数配置为同步模式。
优选的是，其中，所述FPGA通过一MII数据接口进而与以太网的PHY接口连接，进而在xDSL传输***中实现数据通信。
优选的是，其中，还包括一分别为CPU、FPGA以及数据传输芯片提供工作电源的电源模块。
本发明的目的进一步地可由一种应用所述***的方法以实现，包括：
所述主端上的时钟信号锁相模块，其将接收到的外部低频时钟信号锁相至一高频时钟信号上；
所述主端上的FPGA芯片，其基于在xDSL传输***中进行数据传输时主端与从端时钟信号同步的原理，将从时钟信号锁相模块输出的高频时钟信号进行分频以产生对应的HDLC发送时钟，以触发HDLC向从端发送相应的时钟信号数据；
所述从端的FPGA芯片，基于接收到的时钟信号数据以分频出相应的低频时钟信号，进而实现从主端到从端的低频时钟传递。
优选的是，其中，所述时钟信号锁相模块通过一配置接口以接受微处理器对其做相应的参数配置，其参数配置范围包括：***频率配置500MHz～1GHz，环路带宽配置0.001Hz～0.05Hz，反馈分频系数（S）62500000～400000000，参考频率1Hz～800MHz。
本发明至少包括以下有益效果：其一，本发明通过在xDSL传输***中引入FPGA，实现了在数据传输过程中MII数据与HDLC数据之间的相互转换，进而使得时钟信号锁相模块输出的高频信号能有效地传输至对端，并基于xDSL传输***的主从时钟互同步的特性，使得其实现了在xDSL传输***中实现低频时钟信号的传递，有效的解决了锁相的问题，使其在传输***中的稳定性和广泛性更强。
其二，本发明还通过一种应用***的方法，以利用xDSL传输***的主从时钟互同步的特性，选择将低频时钟锁相到高频时钟上，再通过HDLC发送时钟的通道传递到对端，对端再分频出低频时钟的实现方法，进而实现在环路带宽非常低的应用中，在低频时钟的输入时钟要求很小的环路带宽中，将PLL的输出发生相位有效锁住，以使其适应各种应用环境，具有广泛的适应性。
其三，本发明为了解决在在较小的环路带宽条件下实现可靠的锁相，本发明结合对DDS的参数配置并采用温度稳定度在PPb数量级的恒温晶振，很好的解决了锁相的问题。
其四，本发明采用该方法，在不影响传输以太网业务数据的同时，将低频时钟信号从主端传递到从端，保持了低频时钟信号的同步性，采用时钟信号锁相模块即DDS电路使得主端和从端之间的抖动不超过±20ns。
本发明的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本发明的研究和实践而为本领域的技术人员所理解。
附图说明
图1为本发明的一个实施例中在xDSL传输***中实现低频时钟传递的***的时钟传递流程图；
图2为本发明的一个实施例中在xDSL传输***中实现低频时钟传递的***原理结构框图；
图3为本发明的一个实施例中在xDSL传输***中实现低频时钟传递的***的时钟信号锁相模块电路原理结构图；
图4为本发明的另一个实施例中在xDSL传输***中实现低频时钟传递的***软件配置流程图。
具体实施方式
下面结合附图对本发明做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。
应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不配出一个或多个其它元件或其组合的存在或添加。
图2示出了根据本发明的一种在xDSL传输***中实现低频时钟传递的***的实现形式，其中包括：
用于在xDSL传输***中进行数据传输的主端1和从端2，其二者上均设置有一现场可编程门阵列FPGA芯片110，具体的来说，FPGA与以太网接口160、时钟信号锁相模块即时钟芯片、数据传输芯片即xDSL芯片相连，FPGA通过MII接口与以太网接口的PHY连接；FPGA通过I/O接口与 FPGA与以太网接口、时钟芯片、xDSL芯片相连， FPGA通过MII接口与以太网接口的PHY连接；FPGA通过I/O口与时钟芯片相连，接收来自时钟芯片产生的xMHz的信号（兆赫MHz是波动频率单位之一，而本文中的xMHz中的“x”表示任意的一个兆赫大小值）；FPGA通过HDLC总线与xDSL芯片相连，实现MII数据与HDLC数据格式的转换，并用xMHz的信号分频后产生HDLC发送时钟， 触发HDLC发送数据。xDSL芯片通过线路接口与对端相连，口与时钟芯片相连，接收来自时钟芯片产生的xMHz的信号；
位于主端的所述FPGA芯片上连接有以将接收到的外部低频时钟信号锁相至一高频时钟信号上的时钟信号锁相模块120；即图2中所示的DDS电路，其用以产生相应的的xMHz的信号，实现将接收到的外部低频时钟信号锁相至一高频时钟信号上；
其中，所述主端、从端的FPGA通过在二者之间构建的一高级数据控制链路HDLC，以通过所述HDLC上的时钟传递通道，在xDSL传输***中实现低频时钟信号的传递，其FPGA通过HDLC总线与xDSL芯片相连，实现MII数据与HDLC数据格式的转换，并用xMHz的信号分频后产生HDLC发送时钟， 触发HDLC发送数据，xDSL芯片通过线路接口与对端相连，进而实现低频时钟信号的传递。采用这种方案通过在xDSL传输***中引入FPGA，实现了在数据传输过程中MII数据与HDLC数据之间的相互转换，进而使得时钟信号锁相模块输出的高频信号能有效地传输至对端，并基于xDSL传输***的主从时钟互同步的特性，使得其实现了在xDSL传输***中实现低频时钟信号的传递，有效的解决了锁相的问题，使其在传输***中的稳定性和广泛性更强的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
如图2所示，在另一种实例中，所述HDLC的构建包括：
分别相配合的设置在所述主端、从端上，进而通过线缆的连接实现在xDSL传输***中适应各数据传输模式的数据传输芯片130，各所述数据传输芯片通过HDLC总线与FPGA通信连接。采用这种方案通过数据传输芯片的引入，使其能适应不同数据传输协议的数据传输需要，以使其具有更强的通用性和适应性的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
在另一种实例中，所述数据传输芯片被配置为以适应具有HDLC接口功能的SDSL、HDSL、SHDSL中的任意一种芯片。采用这种方案以使其具有更强的通用性和适应性的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
如图3所示，在另一种实例中，所述时钟信号锁相模块包括：
一用于将接收到的外部低频时钟信号锁相至一高频时钟信号的直接数字式频率合成器DDS芯片121；
一与所述DDS芯片连接，以为其提供***时钟且温度稳定度为PPb数量级的恒温晶振122；
一与所述DDS芯片连接，以对其输出的高频时钟信号进行滤波处理的滤波电路123，所述滤波电路与FPGA芯片连接以输出经滤波后的高频时钟信号。DDS电路主要由DDS芯片、滤波电路、恒温晶振等部分组成。DDS芯片与低频时钟输入、恒温晶振、滤波电路、配置接口124连接。DDS的芯片将外部输入的低频时钟锁相到高频时钟上，高频时钟输出到滤波电路进行滤波处理。恒温晶振为DDS芯片提供***时钟，温度稳定度为PPb数量级。滤波电路对高频时钟进行滤波处理。配置接口接收对DDS芯片的配置信息。采用这种方案为了解决在在较小的环路带宽条件下实现可靠的锁相，本发明采用温度稳定度在PPb数量级的恒温晶振，很好的解决了锁相的问题，具有可实施效果好，稳定性性好的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
如图2所示，在另一种实例中，所述FPGA芯片、数据传输芯片分别通过一并行总线连接有一处理器CPU 140。采用这种方案中的CPU与时钟芯片、FPGA、xDSL芯片、管理接口150相连，CPU通过SPI接口对时钟芯片进行功能、时钟频率配置，CPU通过并行总线与FPGA交互速率、主从等信息，CPU通过并行总线对数据传输芯片如xDSL芯片的工作参数进行配置，其中具体配置方式为将xDSL的主从、速率、时钟方式为同步模式，具广泛的适应性和操作性的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
在另一种实例中，所述CPU通过并行总线将数据传输芯片的主从、速率、时钟方式工作参数配置为同步模式。采用这种方案对数据传输芯片的相关参数进行配置，以使其能达到本文所宣称的效果，具有可实施效果好，操作性强的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
在另一种实例中，所述FPGA通过一MII数据接口进而与以太网的PHY接口连接，进而在xDSL传输***中实现数据通信。采用这种方案实现在xDSL传输***中实现数据通信，以使其具有现实使用的可能性，具有可实施效果好的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
如图2所示，在另一种实例中，还包括一分别为CPU、FPGA以及数据传输芯片提供工作电源的电源模块170。采用这种方案的电源部分为CPU、FPGA、xDSL芯片等提供3.3V、1.5V、1.8V、2.5V等电源，以使其满足工作需要和节能环保的需要，具有可实施效果好，可操作性强的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
本发明的目的进一步地可由一种应用所述***的方法以实现，包括：
所述主端上的时钟信号锁相模块，其将接收到的外部低频时钟信号锁相至一高频时钟信号上；
所述主端上的FPGA芯片，其基于在xDSL传输***中进行数据传输时主端与从端时钟信号同步的原理，即从端HDLC接收时钟与主端HDLC发送时钟同步；
所述从端的FPGA芯片，基于接收到的时钟信号数据以分频出相应的低频时钟信号，进而实现从主端到从端的低频时钟传递。以太网接口的xDSL传输***中，由于传输的数据是异步以太网数据，怎么将时钟的同步特性传递到对端，且不影响以太网数据的正常传输，是本发明重点解决的问题。本发明采用这种方案利用xDSL传输***的主从时钟互同步的特性，选择将低频时钟锁相到高频时钟上，再通过HDLC发送时钟的通道传递到对端，对端再分频出低频时钟，进而实现在环路带宽非常低的应用中，在低频时钟的输入时钟要求很小的环路带宽中，将PLL的输出发生相位有效锁住，具有可实施效果好，可操作性强稳定性好的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
在另一种实例中，所述时钟信号锁相模块通过一配置接口以接受微处理器对其做相应的参数配置，其参数配置范围包括：***频率配置500MHz～1GHz，环路带宽配置0.001Hz～0.05Hz，反馈分频系数（S）62500000～400000000，参考频率1Hz～800MHz。采用这种方案对其进行具体配置，以使其达到本文所宣称的采用该方法，在不影响传输以太网业务数据的同时，将低频时钟信号从主端传递到从端，保持了低频时钟信号的同步性，采用时钟信号锁相模块即DDS电路使得主端和从端之间的抖动不超过±20ns，具有可实施效果好，可操作性强的有利之处。并且，这种方式只是一种较佳实例的说明，但并不局限于此。在实施本发明时，可以根据使用者需求进行适当的替换和/或修改。
具体来说，该方法的时钟传递流程如图1所示：主端的专用时钟芯片将低频时钟信号锁相到一个xMHz的时钟上，FPGA用该xMHz时钟分频后通过HDLC发送时钟传递到从端HDLC接收时钟上，从端的FPGA从HDLC接收时钟上分频出低频时钟信号。根据xDSL传输***的主端HDLC发送时钟与从端HDLC接收时钟互同步的特性，从端的低频时钟与主端的低频时钟信号互同步，从而实现了低频时钟信号的传递。
其软件的处理流程图，如图4所示，因其软件配置方法是本领域的技术人员根据实际需要，容易实现的，故本文对其具体的软件配置方式不再赘述，仅以其流程图就可以说明其配置的精要。
这里说明的设备数量和处理规模是用来简化本发明的说明的。对本发明的在xDSL传输***中实现低频时钟传递的***及其方法的应用、修改和变化对本领域的技术人员来说是显而易见的。
尽管本发明的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用。它完全可以被适用于各种适合本发明的领域。对于熟悉本领域的人员而言，可容易地实现另外的修改。因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节和这里示出与描述的图例。

Claims (9)

1.一种在xDSL传输***中实现低频时钟传递的***，其特征在于：包括：
用于在xDSL传输***中进行数据传输的主端和从端，其二者上均设置有一现场可编程门阵列FPGA芯片；
位于主端的所述FPGA芯片上连接有以将接收到的外部低频时钟信号锁相至一高频时钟信号上的时钟信号锁相模块；
所述主端、从端的FPGA通过在二者之间构建的一高级数据控制链路HDLC，以通过所述HDLC上的时钟传递通道，在xDSL传输***中实现低频时钟信号的传递；
其中，所述主端上的时钟信号锁相模块，其将接收到的外部低频时钟信号锁相至一高频时钟信号上；
所述主端上的FPGA芯片，其基于在xDSL传输***中进行数据传输时主端与从端时钟信号同步的原理，将从时钟信号锁相模块输出的高频时钟信号进行分频以产生对应的HDLC发送时钟，以触发HDLC向从端发送相应的时钟信号数据；
所述从端的FPGA芯片，基于接收到的时钟信号数据以分频出相应的低频时钟信号，进而实现从主端到从端的低频时钟传递。
2.如权利要求1所述的在xDSL传输***中实现低频时钟传递的***，其特征在于，所述HDLC的构建包括：
分别相配合的设置在所述主端、从端上，进而通过线缆的连接实现在xDSL传输***中适应各数据传输模式的数据传输芯片，各所述数据传输芯片通过HDLC总线与FPGA通信连接。
3.如权利要求2所述的在xDSL传输***中实现低频时钟传递的***，其特征在于，所述数据传输芯片被配置为以适应具有HDLC接口功能的SDSL、HDSL、SHDSL中的任意一种芯片。
4.如权利要求1所述的在xDSL传输***中实现低频时钟传递的***，其特征在于，所述时钟信号锁相模块包括：
一用于将接收到的外部低频时钟信号锁相至一高频时钟信号的直接数字式频率合成器DDS芯片；
一与所述DDS芯片连接，以为其提供***时钟且温度稳定度为PPb数量级的恒温晶振；
一与所述DDS芯片连接，以对其输出的高频时钟信号进行滤波处理的滤波电路，所述滤波电路与FPGA芯片连接以输出经滤波后的高频时钟信号。
5.如权利要求2所述的在xDSL传输***中实现低频时钟传递的***，其特征在于，所述FPGA芯片、数据传输芯片分别通过一并行总线连接有一处理器CPU。
6.如权利要求5所述的在xDSL传输***中实现低频时钟传递的***，其特征在于，所述CPU通过并行总线将数据传输芯片的主从、速率、时钟方式工作参数配置为同步模式。
7.如权利要求1所述的在xDSL传输***中实现低频时钟传递的***，其特征在于，所述FPGA通过一MII数据接口进而与以太网的PHY接口连接，进而在xDSL传输***中实现数据通信。
8.如权利要求1所述的在xDSL传输***中实现低频时钟传递的***，其特征在于，还包括一分别为CPU、FPGA以及数据传输芯片提供工作电源的电源模块。
9.如权利要求1所述的在xDSL传输***中实现低频时钟传递的***，其特征在于，所述时钟信号锁相模块通过一配置接口以接受微处理器对其做相应的参数配置，其参数配置范围包括：***频率配置500MHz～1GHz，环路带宽配置0.001 Hz～0.05Hz，反馈分频系数62500000～400000000，参考频率1Hz～800MHz。
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