JP4652546B2 - 受信機 - Google Patents
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Description
【発明の属する技術分野】
本発明は、信号発生器の消費電力を増大させることなくIF(中間周波数)信号をデジタル信号処理する受信機に関する。
【0002】
【従来の技術】
従来の受信機として、受信信号をRF部やIF部にてサンプリングし、デジタル信号処理によって信号の選択および検波を行うものがある。図4は、従来の受信機を示すブロック図である。この従来の受信機では、デジタル信号処理による信号発生器103からの出力信号をリファレンスとして、位相ロックループ(PLL)102からローカル信号を出力させ、このローカル信号により前記受信したRF信号等を第1のミキサー101でIF変換し、このIF変換出力をサンプリングしたデジタル信号を、デジタルダウンコンバータ(DDC)110内の第2のミキサー111によるデジタル信号処理によってベースバンド信号に変換している。ところがこのような受信機においては、第1のミキサー101に用いるローカル発振器に、リファレンス信号発生部での演算処理によってスプリアスが発生し、これらのうち、ローカル周波数から離れているスプリアスは、PLL102の作用によって抑圧されるものの、ローカル周波数に近いスプリアスは抑圧されず、結果として隣接チャンネルに対する妨害特性を悪化させていた。
【0003】
一方、このような問題に対し、(1)デジタル信号処理による信号発生器のスプリアスを問題ないレベルまで下げるために演算精度の向上を図ったり、(2)デジタル信号処理による信号発生器にローカル発振器(DDS)を用いたとき、このローカル発振器において発生するスプリアスを拡散して、スプリアスのピークレベルを軽減するDither法を採用したり、(3)ローカル発振器(DDS)のスプリアス発生がローカル発振器(DDS)の発振周波数に依存することを利用してスプリアスが発生しない周波数で使用したりするなどの対応策が取られていた。この、スプリアスが発生しない周波数で使用する方法としては、PLLでの分周及び逓倍値とDDSの出力周波数の組合せの内、最もよい組合せを選択して使用する方法などが知られている。
なお、上記PLL102のようなDDS駆動PLLでは、PLLのループフィルタの帯域を狭くすると、スプリアスが抑圧されない帯域を狭くすることができるが、その代わりにPLLの応答速度が遅くなることが知られている。
【0004】
【発明が解決しようとする課題】
しかしながら、このようなスプリアス対策にあっても、それぞれ(1)回路規模と消費電力の増大を招いたり、(2)スプリアスレベルを下げる前記方法を採用した場合よりは少ないが、依然として回路規模および消費電力の増大とC/Nの悪化とを招き、さらに(3)利用可能な周波数が制限されるといった問題があった。
特に、PLLの応答特性やC/N特性を良くするために、前記デジタル信号処理による信号発生器の出力周波数を高くするほど、デジタル信号処理部における消費電力のウェイトが大きくなるために大きな問題となっていた。
【0005】
本発明は、前記のような問題を解決するものであり、デジタル信号処理による信号発生器の消費電力を増大させることなく、低いスプリアスレベルと高い周波数精度を得ることができる受信機を得ることを目的とする。
【0006】
【課題を解決するための手段】
前記目的達成のため、請求項1に記載の受信機は、RF信号またはIF信号を入力として、これを第1のデジタルローカル発振器出力を基準信号として動作する位相ロックループの出力によりIF信号に変換する第1のミキサーと、該第1のミキサーの出力信号をAD変換器にてデジタル信号に変換して、このデジタル信号を、デジタルダウンコンバータに設けられて、第2のデジタルローカル発振器の出力により検波器処理周波数に変換する第2のミキサーとを備えた受信機であって、前記第1のミキサーとAD変換器との間、もしくは該AD変換器と前記第2のミキサーとの間に帯域制限を目的としたフィルタを設け、前記第1のデジタルローカル発振器の発振可能な周波数ステップを、前記第2のデジタルローカル発振器の発振可能な周波数ステップより大きい設定としたものである。
【0007】
また、請求項2に記載の受信機は、請求項1に記載の受信機において、前記第1のデジタルローカル発振器および第2のデジタルローカル発振器を正弦波/余弦波を出力するダイレクトデジタルシンセサイザとしたものである。
【0008】
また、請求項3に記載の受信機は、請求項2に記載の受信機において、前記第1のデジタルローカル発振器としてのダイレクトデジタルシンセサイザの位相演算語長を、位相データを正弦波/余弦波に変換する正弦波/余弦波テーブルの入力語長に一致させるようにしたものである。
【0009】
また、請求項4に記載の受信機は、請求項1に記載の受信機において、前記第1のデジタルローカル発振器においてはテーブル読み出し方式(テーブルルックアップ方式)を用いて、位相を正弦波/余弦波に変換するための正弦波/余弦波テーブルを順次読み出すようにしたものである。
【0010】
また、請求項5に記載の受信機は、請求項4に記載の受信機において、正弦波/余弦波テーブル長を可変長としたものである。
【0011】
また、請求項6に記載の受信機は、請求項4または請求項5に記載の受信機において、複数周期のデータを持つ正弦波/余弦波テーブルを用いるようにしたものである。
【0012】
また、請求項7に記載の受信機は、請求項1乃至請求項6のいずれかに記載の受信機において、帯域制限を目的とした前記フィルタを、前記AD変換器と第2のミキサーとの間に設けられて、前記フィルタ出力のサンプリング周波数を下げるデシメーションフィルタとしたものである。
【0013】
また、請求項8に記載の受信機は、請求項1乃至請求項7のいずれかに記載の受信機において、前記フィルタの帯域幅を、通信チャンネル帯域幅+ローカル発振器の出力周波数ステップとしたものである。
【0014】
また、請求項9に記載の受信機は、請求項1乃至請求項8のいずれかに記載の受信機において、前記フィルタをFIRフィルタとし、デジタルダウンコンバータ周波数の設定時に、通信チャンネル帯域幅の半分の帯域を持つ基準LPF係数に、cos(nω)(ωはフィルタのあるIF周波数)を乗じてフィルタ用BPF係数としたものである。
ここでいう基準LPF係数に、cos(nω)を乗じたフィルタ用BPF係数とは、実係数実/複素BPFの係数のことを指す。この実/複素BPFとは、係数が実数または複素数であることと、信号パスが実数または複素数であることとを含むBPFである。
また、請求項10に記載の受信機は、請求項9に記載の受信機において、前記LPF係数に乗算するcos(nω)を得るために、デジタルローカル発振器を用いたものである。
【0015】
また、請求項11に記載の受信機は、請求項1乃至請求項8のいずれかに記載の受信機において、前記フィルタをFIRフィルタとし、デジタルダウンコンバータ周波数の設定時に、通信チャンネル帯域幅の半分の帯域を持つ基準LPF係数に、eのi(nω)乗の値(ωはフィルタのあるIF周波数)を乗じてフィルタ用BPF係数としたものである。
ここでいう基準LPF係数に、eのi(nω)乗の値を乗じたフィルタ用BPF係数とは、複素係数実/複素BPFの係数のことを指す。この実/複素BPFとは、係数が実数または複素数であることと、信号パスが実数または複素数であることとを含むBPFである。
また、請求項12に記載の受信機は、請求項11に記載の受信機において、前記LPF係数に乗算するeのi(nω)乗の値を得るために、デジタルローカル発振器を用いたものである。
【0016】
また、請求項13に記載の受信機は、請求項1乃至請求項12のいずれかに記載の受信機において、前記第1のデジタルローカル発振器のサンプリングクロックを、水晶発振器の出力として得るようにしたものである。
【0017】
【発明の実施の形態】
以下、本発明の実施の一形態を図について説明する。図1は本発明の受信機を示すロック図である。この受信機においては、アンテナ201により受信された受信信号fa1(t)がRF部202を通して第1のミキサー203に入力されて、AD変換器(ADC)204に入力すべきIF周波数に変換される。また、前記第1のミキサー203には、デジタル信号処理部205内のダイレクトデジタルシンセサイザとしての第1のデジタルローカル発振器(DDS1)206の出力(周波数Fc1)にもとづき、デジタルアナログ変換器(DAC)207を通して得た信号をリファレンス信号C1(t)として動作するPLL208の出力信号が、ローカル信号として入力される。ここで、受信信号fa1(t)は、PLL208の出力周波数kFc1の出力pc1(t)により第1のIF周波数に変換されて、fa2(t)とされる。
【0018】
続いて、この第1のIF周波数fa2(t)の信号は、バンドパスフィルタ(BPF)209を通してアナログデジタル変換器(ADC)204に入力され、サンプリング周波数Fs1でサンプリングされてデジタルfd1(t)に変換される。さらに、このデジタル信号はデジタル信号処理部205のデジタルダウンコンバータ(DDC)210に設けられた、図2に示すようなBPF特性を持つFIRフィルタ301に入力される。このFIRフィルタ301では、デジタル信号fa1(t)はダウンサンプル時のエイリアシング発生周波数等の目的チャンネル帯以外の周波数成分を抑圧し、1/nダウンサンプルされてサンプリング周波数Fs2となる。なお、図1において、符号212は発振器(水晶発振器)、213はローカル信号を基準信号に一致させるPLL、214はベースバンド(BB)回路211で用いるクロックを生成する分周回路(1/i)である。
【0019】
また、本発明では、AD変換器204によるAD変換出力をダウンサンプリング処理しやすい周波数とするために、デジタルダウンコンバータ210内に乗算器302、303からなる第2のミキサー304を設けて、この第2のミキサー304により別のIF周波数に変換した受信IF信号からそれぞれバンドパスフィルタ305、306により目的チャンネル帯域の受信IF信号のみを取り出して、ダウンサンプリングを行う構成としている。
【0020】
すなわち、図2において、サンプリング周波数Fs2にダウンサンプリングされた受信IF信号fd2(t)は、第2のミキサー304にて第2のデジタルローカル発振器(DDS2)307からの周波数Fc2のローカル信号c2(t)および−s2(t)とそれぞれ乗算されて複素化され、ベースバンド周波数Fbの信号f3(t)となる。そして、このベースバンド信号は、ロールオフフィルタとしての前記フィルタ305、306を通過して、図1のベースバンド処理部211へ出力される。
FIRフィルタ301の係数は、デジタルダウンコンバータ210のスタートアップ時または第1のデジタルローカル発振器(DDS1)206の周波数設定時(チャンネル設定時)に、基準ローパスフィルタ(LPF)308の係数と第2のデジタルローカル発振器(DDS2)307出力の実数成分である信号c2(t)とを乗算器309にて乗算して得る。ここで得られたFIRフィルタ301の係数は実係数となる。なお、基準ローパスフィルタ(LPF)308の係数と第2のデジタルローカル発振器(DDS2)307出力の複素信号c2(t)および−s2(t)とを乗算器309にて乗算するようにすれば、FIRフィルタ301の係数は複素係数となる。また、FIRフィルタ301は、演算量を低減するためにポリフェーズフィルタとすることもできる。
【0021】
また、前記DDS1、DDS2におけるスプリアスの発生とそのレベルは以下の理論式で説明される。すなわち、位相誤差によるスプリアスの最悪値(C/S)は、下式のようになる。
【0022】
【数1】
【0023】
また、振幅誤差によるスプリアスの最悪値(C/S)は、下式のようになる。
【0024】
【数2】
【0025】
なお、これらの理論式については、「Spurreduction techniques in sine output direct digital synthesis, Proceedings of the IEEE International Frequency Control Symposium, 1996」に記載されている。本発明は、図1及び図2に示されたように、二つのミキサー203、302と、各ミキサーに信号を印加する別の第1及び第2のデジタルローカル発振器206,307を備え、ミキサーの間に帯域フィルタを設ける。そして、本発明は、周波数ステップは粗いがスプリアスが少ない第1のデジタルローカル発振器(DDS1)をリファレンスとするPLL208と、周波数ステップは細かいがスプリアス特性は必ずしも良くない第2のデジタルローカル発振器(DDS2)307を用いて2段階で周波数変換を行うことで、回路規模や消費電力を増大させることなく、所望の周波数ステップの受信機を構成できる。第1のデジタルローカル発振器206および第2のデジタルローカル発振器307を正弦波/余弦波を出力するダイレクトデジタルシンセサイザで構成することができる。また他の例として考えられるCORDICでは、演算量を減らすとスプリアスが増大するため、本発明に単純には適用できない。しかし、PLL208のリファレンス用デジタルローカル発振器をDDSとし、第2のデジタルローカル発振器307にCORDICを用いることは可能であり、本発明の趣旨にも適っている。なお、上記CORDICとは、「COordinate Rotation DIgital Computer」のことであり、三角関数の演算を行うためのデジタル回路として知られている。
【0026】
また、第1のローカル発振器により正弦波/余弦波テーブルを順次読み出すことで、第1のローカル発振器206を、位相誤差を原因とするスプリアス発生のない条件にて使用することができる。ここで、正弦波/余弦波テーブルにはテーブルデータを書き込んだROM(リードオンリメモリ)を使用するが、RAM(ランダムアクセスメモリ)を使用して、電源投入時にテーブルデータを書き込むようにしてもよい。
また、第1のデジタルローカル発振器(DDS1)206において、位相誤差を原因とするスプリアス特性は、位相演算部とROMの位相語長(アドレス長=ROMサイズ)の差を(=再量子化error)1bit減じる毎に6.02dB改善される。位相演算語長を固定としたとき、スプリアス改善のために1bitROMのアドレス語長を増す毎に回路規模(ROM)サイズが2倍となり、消費電力もほぼ2倍となる。
DDSの出力語長(=ROMデータ長)を原因とするスプリアス特性はDDSの出力語長により決まり、1bit長くする毎に6.02dB改善される。ROMデータ長は1bit増しても、回路規模/消費電力ともに語長の比で変化する11bit出力を12bit出力としても回路規模/消費電力増大は12/11=1.091(=1.0+1.0/LSB)倍に過ぎず、2倍の変化がある位相スプリアス改善と大きな差がある。
DDSの出力ステップを粗くすることで位相演算語長とROMの位相語長を一致させても短いROMアドレス長で済む。また、回路規模増大に対するスプリアス改善効果に優れたDDS出力語長を決定することによりスプリアスレベルが決定できるために、低いスプリアスレベルが実現できる。これにより、第1のデジタルローカル発振器(DDS1)206を、位相誤差を原因とするスプリアス発生のない条件にて使用することができる。
【0027】
ところで、DDSの位相演算語長とROMの入力語長が一致するときに、スプリアスレベルはDDS出力語長のみに依存する。また、DDSの位相演算語長がROMの入力語長より大きい場合であっても、発振周波数の設定によりROMの入力語長への丸め誤差が発生しなければ、スプリアスレベルはDDS出力語長のみに依存する。この知見に基づき第1のデジタルローカル発振器(DDS1)206において、回路簡略化の手段としてのテーブル読み出し方式(テーブルルックアップ方式)を用いるようにすれば、スプリアスレベルは位相誤差の無いDDSと同様に、テーブルに用いるROMの出力語長(データビット長)のみに依存する。ここでのテーブル読み出し方式とは、正弦波/余弦波テーブルを順次読み出していくことによって、DDSのもつ位相誤差によるスプリアス発生のない正弦波/余弦波を出力する方式のことである。
なお、正弦波/余弦波テーブル長をN、PLL208による第1のデジタルローカル発振器206の逓倍比をkとしたとき、出力周波数はfout=fs*k/Nとなる。さらに、第1のデジタルローカル発振器206の出力周波数Fc1と逓倍比kの組合せを適切に選択すれば、第1のミキサー203での周波数誤差を最小にすることができる。
さらに、正弦波/余弦波テーブル長を可変長とすることで、fout=fs*k/3、fs*k/4、fs*k/5、…といったステップでの可変が可能となるほか、長さNのテーブルにM周期分のデータを書きこむことで、出力周波数はfout=fs*(M*k/N)となり、fout=fs*7k/16、fs*6k/16、fs*5k/16、fs*4k/16といったステップでの可変が可能になる。Nを固定としたとき、DDSのように等間隔なステップでの出力周波数設定が可能となる。
【0028】
また、帯域制限を目的とした前記フィルタ301が、前記AD変換器204と第2のミキサー302との間に設けられて、前記フィルタ出力のサンプリング周波数を下げるデシメーションフィルタとしてある。デジタルダウンコンバータ210内の第2のミキサー304に入力される信号のサンプリング周波数を下げることにより、次段のミキサーとローカル発振器のサンプリング周波数(動作周波数)を下げることができる。これにより、第1のデジタルローカル発振器206と同じ演算を行ってもサンプリング周波数低下に比例して消費電力が下がる。また、出力周波数ステップもサンプリング周波数低下に比例して細かくなる。この結果、第1のデジタルローカル発振器206と同一構成の発振器を用いても周波数誤差を縮小できる。
【0029】
第1のデジタルローカル発振器206により駆動されるPLL208においては、第1のデジタルローカル発振器206のスプリアスが大きな問題となるのは近接チャンネルとスプリアスとの乗算により目的外信号が帯域内に発生することによる妨害である(PLL208の作用でローカル周波数より離れたスプリアスは低減される)。デシメーションフィルタの帯域幅をチャンネル帯域幅とすることで、目的チャンネルのみを通過させ、第2のデジタルローカル発振器307の出力にスプリアスを許容したとしてもC/Nやコンスタレーションの悪化にとどまり、目的外信号による妨害という大きな影響を回避できる。
【0030】
また、フィルタ209の通過帯域幅は、チャンネル帯域幅であることが理想であるが、第1のデジタルローカル発振器206の出力周波数ステップが粗いために、受信するチャンネル毎にIF信号の中心周波数にずれが生じる。そこで、チャンネル帯域の上下にそれぞれ、第1のデジタルローカル発振器206の出力周波数ステップの1/2を広げてフィルタ通過帯域幅とする。
【0031】
また、チャンネル帯域幅の半分の帯域幅をもつLPF特性のFIRフィルタ係数にcos(nω)を乗じると、フィルタ帯域がωシフトされてLPF通過帯域の2倍=チャンネル帯域幅の通過帯域を持つBPFを得る。これをダウンサンプリングフィルタとして利用することで、目的チャンネル信号のみの通過とダウンサンプルのエイリアシング発生抑圧をかねることができる。
また、周波数シフトステップは周波数シフトのために用いる複素信号発生器の発生可能ステップによって決まり、目的チャンネルより第1のデジタルローカル発振器206によるオフセット分中心周波数をずらしたフィルタをチャンネル毎に得ることも可能であるので、このときはBPFの帯域幅に第1のデジタルローカル発振器206の周波数誤差を加算する必要がない。
【0032】
このフィルタの阻止帯域減衰量がダウンサンプルによるエイリアシング防止には不足するとき、ダウンサンプル時のエイリアシング発生ポイントに大きな減衰量を持つ(実係数)フィルタをカスケード接続したフィルタをデシメーションフィルタとすると効果的である。
なお、第1のミキサー203が直交変換器で、DDC210が複素入力であるとき、FIRフィルタは複素係数複素FIRフィルタとなる。また、アナログミキサーがRealミキサーで、DDCのサンプリングが実サンプリングであるとき、すなわち、FIRフィルタが実係数FIRフィルタ(実係数実/複素BPF)であるときには、基準LPF308の係数にCOS(nω)を乗算することで、実係数FIRフィルタのためのBPF用複素係数が得られる。また、アナログミキサーが複素ミキサーで、DDCのサンプリングが複素サンプリングであるとき、すなわち、FIRフィルタが複素係数FIRフィルタ(複素係数実/複素BPF)であるときには、基準LPF308の係数にeのi(nω)乗の値を乗算することで、複素係数FIRフィルタのためのBPF用複素係数が得られる。なお、上記実/複素BPFとは、係数が実数または複素数であることと、信号パスが実数または複素数であることとを含むBPFである。
さらに、基準LPF係数に乗算するcos(nω)の値にローカル発振器を用いることによっても、実係数FIRフィルタのためのBPF用複素係数を得ることができる。同様に、基準LPF係数に乗算するeのj(nω)乗の値にローカル発振器を用いることによっても、複素係数FIRフィルタのためのBPF用複素係数を得ることができる。
なお、基準LPF308を複素BPFとして構成するようにしてもよいが、この場合にはフィルタ帯域シフトのための乗算が複素演算になるので、新たに乗算器が4個加えて加算器が2個必要になる。
【0033】
ローカル発振器出力に良好なC/N特性を求めるには、PLLのリファレンス信号には高い信号純度が求められる。DDC210のサンプリング周波数は、数十MHzの高い周波数であることと、受信信号のシンボル/チップレートの整数倍であることを要求されるために、サンプリングクロックの発生にはPLLやバイナリ・レイト・マルチプライヤが用いられる。これらの方法では、クロックのC/N低下が避けられないめに、第1のデジタルローカル発振器206のサンプリングクロックには前記のような発振器212としてTCXO(水晶発振器)を用いている。
【0034】
なお、第1のミキサー203とDDC210内の第2のミキサー304との間に、アナログフィルタとデジタルフィルタが混在している場合には、アナログフィルタは、エイリアシングやAD変換器204への目的外信号による負荷を軽減するための通信チャネル帯域幅に、第1のデジタルローカル発振器206の出力周波数ステップを加えたステップより広くする。
一方、デジタルフィルタにおいては、目的チャンネルより第1のデジタルローカル発振器206によるオフセット分中心周波数をずらすようにすれば、第1のローカル発振器の出力周波数ステップが粗いために生じたIF信号の中心周波数のずれを吸収するために、デジタルフィルタの通信チャネル帯域幅を広げる必要はない。
【0035】
【発明の効果】
以上のように、本発明によれば、第1のミキサーとAD変換器との間、もしくは該AD変換器と前記第2のミキサーとの間に、帯域制限を目的としたフィルタが設けられ、第1のデジタルローカル発振器の発振可能な周波数ステップを、第2のデジタルローカル発振器の発振可能な周波数ステップより大きい設定としたので、回路規模および消費電力、とりわけローカル発振器での消費電力を抑制して、低いスプリアスレベルと高い周波数変換精度、さらにはC/Nの劣化の少ない受信機を提供できるという効果が得られる。
【図面の簡単な説明】
【図1】 本発明の実施の一形態による受信機を示すブロック図である。
【図2】 本発明の受信機におけるデジタルダウンコンバータの構成を示すブロック図である。
【図3】 本発明におけるローカル発振器の基本原理を説明するブロック図である。
【図4】 従来の受信機を示すブロック図である。
【符号の説明】
203 第1のミキサー
204 AD変換器
206 DDS1(第1のデジタルローカル発振器)
208 PLL(位相ロックループ)
209、301 BPF(フィルタ)
210 デジタルダウンコンバータ
304 第2のミキサー
307 DDS2(第2のデジタルローカル発振器)
Claims (11)
- RF信号またはIF信号を入力として、これを第1のデジタルローカル発振器出力を基準信号として動作する位相ロックループの出力信号によりIF信号に変換する第1のミキサーと、
該第1のミキサーの出力信号をAD変換器にてデジタル信号に変換して、このデジタル信号を、デジタルダウンコンバータに設けられて、第2のデジタルローカル発振器の出力により検波器処理周波数に変換する第2のミキサーとを備えた受信機であって、
前記第1のミキサーとAD変換器との間もしくは該AD変換器と前記第2のミキサーとの間に、帯域制限を目的としたフィルタが設けられ、
前記第1のデジタルローカル発振器の発振可能な周波数ステップを、前記第2のデジタルローカル発振器の発振可能な周波数ステップより大きく設定し、
前記第1のデジタルローカル発振器および第2のデジタルローカル発振器は正弦波/余弦波を出力するダイレクトデジタルシンセサイザであり、
前記第1のデジタルローカル発振器としてのダイレクトデジタルシンセサイザの位相演算語長が、位相データを正弦波/余弦波に変換する正弦波/余弦波テーブルの入力語長に一致する
ことを特徴とする受信機。 - 前記第1のデジタルローカル発振器が位相を正弦波/余弦波に変換するための正弦波/余弦波テーブルを順次読み出すことを特徴とする請求項1に記載の受信機。
- 正弦波/余弦波テーブル長が可変長であることを特徴とする請求項2に記載の受信機。
- 複数周期のデータを持つ正弦波/余弦波テーブルを用いることを特徴とする請求項2または請求項3に記載の受信機。
- 帯域制限を目的とした前記フィルタが、前記AD変換器と第2のミキサーとの間に設けられて、前記フィルタ出力のサンプリング周波数を下げるデシメーションフィルタであることを特徴とする請求項1乃至請求項4のいずれかに記載の受信機。
- 前記フィルタの帯域幅が、通信チャンネル帯域幅+ローカル発振器の出力周波数ステップであることを特徴とする請求項1乃至請求項5のいずれかに記載の受信機。
- 前記フィルタがFIRフィルタであり、デジタルダウンコンバータ周波数の設定時に、通信チャンネル帯域幅の半分の帯域を持つ基準LPF係数に、cos(nω)(ωはフィルタのあるIF周波数)を乗じてフィルタ用BPF係数としたことを特徴とする請求項1〜請求項6のいずれかに記載の受信機。
- 前記LPF係数に乗算するcos(nω)を得るために、デジタルローカル発振器を用いることを特徴とする請求項7に記載の受信機。
- 前記フィルタがFIRフィルタであり、デジタルダウンコンバータ周波数の設定時に、通信チャンネル帯域幅の半分の帯域を持つ基準LPF係数に、eのi(nω)乗の値(ωはフィルタのあるIF周波数)を乗じてフィルタ用BPF係数としたことを特徴とする請求項1〜請求項6のいずれかに記載の受信機。
- 前記LPF係数に乗算するeのi(nω)乗の値を得るために、デジタルローカル発振器を用いることを特徴とする請求項9に記載の受信機。
- 前記第1のデジタルローカル発振器のサンプリングクロックは、水晶発振器の出力として得ることを特徴とする請求項1乃至請求項10のいずれかに記載の受信機。
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