CN102047429B - 场效应半导体装置及其制造方法 - Google Patents

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Abstract

IGFET 20的半导体基体21具有漏极区域34及35、P型的第一主体区域36、P-型的第二主体区域37、N型的第一源极区域38和N+型的第二源极区域39，进一步具有构成IGFET单元的多个成对的沟31。在沟31内配置栅绝缘膜25和栅电极24。源电极23肖特基接触于第二主体区域37。第二漏极区域35与第一主体区域36的PN结43露出于半导体基体的一个主面。在沟31的外侧也设置第一主体区域36、第二主体区域37和第一源极区域38，而且设置N型的保护半导体区域40。沟31有助于IGFET的小型化及低导通电阻化。通过降低与沟31相比更外侧的第二主体区域37与源电极23之间的接触面积，可谋求IGFET的反向耐压的提高。

Description

场效应半导体装置及其制造方法
技术领域
本发明涉及带有用于阻止施加反向电压时的导通的肖特基结的IGFET(绝缘栅场效应晶体管)，或者与此类似的场效应半导体装置及其制造方法。 
背景技术
电流容量大的IGFET作为电路的开关等使用。典型的IGFET的源电极欧姆接触于源极区域并且也欧姆接触于主体区域(基极区域)。因此，在漏电极与源电极之间，除了通过主体区域的沟道的电流通路以外，还产生通过基于漏极区域与基体区域之间的PN结的寄生二极管、体二极管或者内藏二极管的电流通路。在IGFET为N沟道型的情况下，在漏电极的电位比源电极的电位高时，上述寄生二极管成为反偏压状态，不形成通过其的电流通路。但是，在使用IGFET的电路的要求下，漏电极的电位比源电极的电位低。此时寄生二极管成为正偏压状态，电流流过这里。将这样的IGFET作为反演电路(DC-AC变换电路)的开关使用时，可通过寄生二极管流通再生电流，因而是合适的。 
但是，也有要求阻止流通寄生二极管的电流的电路。已知为了响应该要求而将具有与寄生二极管的极性(方向)相反的极性(方向)的外部二极管串连连接于IGFET。该外部二极管作为逆流阻止二极管而起作用，因此在漏电极的电位比源电极的电位低时阻止电流流过IGFET。但是，如果在与IGFET相同的半导体基板上形成外部二极管，则半导体基板的尺寸必然变大，而且半导体装置成本变高。另外，如果在与IGFET不同的半导体基板上形成外部二极管，组合IGFET和外部二极管的电路变得大型且成本高。另外，由于外部二极管中流通与IGFET相同的电流，在此产生电力损失。另外，在将外部二极管串连连接于IGFET的情况下，在漏电极的电位比源电极的电位低时，即将反向电压施加于IGFET时不能控制IGFET的电流。 
为了解决由上述外部二极管产生的问题，特开平7-15009号公报(专利 文献1)公开了使源电极与主体区域肖特基接触的平面结构的IGFET。图1显示了根据专利文献1的技术思想的平面结构的IGFET，图2显示了图1的IGFET的等价电路。 
图1的平面结构的IGFET具有硅半导体基板1、漏电极2、源电极3、栅电极4和栅绝缘膜5。半导体基体1包含由N+型半导体构成的高杂质浓度的第一漏极区域6、由N-型半导体构成的低杂质浓度的第二漏极区域(或者漂移区域)7、由P型半导体构成的高杂质浓度的第一主体区域(或者基极区域)8、由P-型半导体构成的低杂质浓度的第二主体区域(或者基极区域)9和由N+型半导体构成的高杂质浓度的源极区域10，并具有彼此相对的第一及第二主面1a、1b。漏电极2在第二主面1b欧姆(低电阻)接触于第一漏极区域6，源电极3在第一主面1a欧姆接触于N+型的源极区域10并且肖特基接触于P-型的第二主体区域9。栅电极4隔着栅绝缘膜5与P型的第一主体区域8及P-型的第二主体区域9相对。 
如果以图1的漏电极2的电位高于源电极3的电位的形式在漏·源间施加电压且在栅电极4与源电极3之间施加可导通IGFET的电压，则如图1中以虚线所示，在第一主体区域8和第二主体区域9的表面形成N型沟道11，以漏电极2、第一漏极区域6、第二漏极区域7、沟道11、N+型源极区域10及源电极3的路径流通漏电流。 
如图2的等价电路所示，图1的IGFET除了FET开关Q1以外，还具有第一及第二PN结二极管D1、D2和肖特基势垒二极管D3。第一二极管D1是基于N-型的第二漏极区域7和P型的第一主体区域8之间的PN结的寄生(内藏)二极管，第二PN结二极管D2是基于P-型的第二主体区域9和N+型源极区域10之间的PN结的寄生(内藏)二极管。肖特基势垒二极管D3是基于源电极3和P-型的第二主体区域9之间的肖特基结的二极管。第一PN结二极管D1在漏电极2的电位高于源电极3的电位时具有反偏压的极性，对于FET开关Q1进行反并联连接。第二PN结二极管D2具有与第一PN结二极管D1相反的极性并串连连接第一PN结二极管D1。在没有肖特基势垒二极管D3的以往典型的IGFET中，肖特基势垒二极管D3的部分为短路状态，因此第二PN结二极管D2没有任何的功能，没有显示于等价电路。肖特基势垒二极管D3 具有与第一PN结二极管D1相反的极性，并且串连连接于第一PN结二极管D1，并联连接于第二PN结二极管D2。 
在图1及图2的IGFET中，漏电极2的电位高于源电极3的电位时第一PN结二极管D1成为反偏压状态，肖特基势垒二极管D3成为正偏压状态，因此与典型的以往IGFET同样的操作成为可能。相反当漏电极2的电位低于源电极3的电位时，肖特基势垒二极管D3及第二PN结二极管D2成为反偏压状态，因此可阻止流通IGFET的沟道11以外的部分的反向电流。 
但是，图1平面结构的以往的IGFET具有以下的问题。 
(1)由于基于在源电极3和P-型的第二主体区域9之间的肖特基势垒的电位差(约0.5V)，P-型的第二主体区域9的电位高于N+型源极区域10的电位。因此，漏电极2的电位高于源电极3的电位时，产生由N+型源极区域10向P-型的第二主体区域9的电子注入。基于该电子注入，在漏电极2和源电极3之间流通的电流成为漏电流。由于漏·源间的耐压根据漏电流的大小来确定，因此当上述漏电流变大时，导致漏·源间的耐压的低下。 
(2)上述漏电流通过降低N+型源极区域10的与第二主体区域9邻接的部分的杂质浓度来抑制。由于N+型源极区域10通过杂质扩散来形成，因此N+型源极区域10的N型杂质浓度随着从半导体基体1的第一主面1a向第二主面1b而变低。因此，认为通过深地形成N+型源极区域10，可使N+型源极区域10的邻接于第二主体区域9的部分的杂质浓度较低。但是，如果深地形成N+型源极区域10，必然必须深地形成第一及第二主体区域8、9。如果深地形成第一及第二主体区域8、9及源极区域10，则产生P型及N型杂质的向横向的扩散，它们的表面积必然变大，半导体基板1的面积(芯片面积)是没有肖特基势垒二极管的以往的典型平面结构的IGFET的该值的例如约1.7倍，不能小型化。另外，如果深地形成第一及第二主体区域8、9及源极区域10，则从第二漏极区域7的露出于第一主面1a的面到N+型的第一漏极区域6的距离，与以往的没有肖特基势垒二极管的典型的平面结构的IGFET的该距离相比，例如约为1.5倍。由此，图1的具有肖特基势垒二极管的平面结构的IGFET导通时的漏电极2与源电极3之间的电阻(导通电阻)是以往的没有肖特基势垒二极管的典型的平面结构的IGFET的导通电阻的例如约4倍。因此，图1 所示结构的平面结构的IGFET没有被实用化。 
本专利申请人在未公开的PCT申请PCT/JP2007/73232中，为了解决上述问题，提出了在成对沟中形成具有肖特基势垒二极管的IGFET单元的方案。但是，该PCT申请中，没有公开提高在源电极和漏电极之间施加源极电位高于漏极电位的电压即反向电压时的半导体基体(基板)的周边部的耐压的技术。 
现有技术文献 
专利文献 
专利文献1：特开平7-15009号公报 
发明内容
发明要解决的课题 
本发明的目的在于，谋求降低源电极肖特基接触于主体区域的形式的IGFET或者与此类似的场效应半导体装置的导通电阻，及提高施加反向电压时的耐压。 
用于解决课题的手段 
按照为达成上述目的本发明的场效应半导体装置，具有： 
(a)半导体基体，其具有第一主面和相对于该第一主面平行延伸的第二主面、且具有从上述第一主面向所述第二主面延伸的至少一对沟，沟的深度为未到达所述第二主面； 
(b)第一导电型的漏极区域，其具有露出于所述半导体基体的所述第二主面的面及露出于与所述半导体基体的所述第一主面的所述成对沟相比的更外侧的面，而且邻接配置于所述成对沟； 
(c)第二导电型的第一主体区域，其具有在所述成对沟的相互间邻接配置于所述漏极区域的单元部分、在与所述半导体基体的所述成对沟相比的更外侧邻接配置于所述漏极区域且具有第一平均杂质浓度的第一外侧部分、在与所述第一外侧部分相比的更外侧邻接配置于所述漏极区域且具有比所述第一平均杂质浓度低的第二平均杂质浓度的第二外侧部分； 
(d)第二导电型的第二主体区域，其具有：有着比所述第一平均杂质浓度低的平均杂质浓度、在所述成对沟的相互间邻接配置于所述第一主体区域、且具有露出于所述半导体基体的所述第一主面的面的肖特基势垒二极管形成用单元部分，及有着比所述第一平均杂质浓度低的平均杂质浓度、在与所述成对沟相比的更外侧邻接配置于所述第一主体区域、且具有露出于所述半导体基体的所述第一主面的面的肖特基势垒二极管形成用外侧部分；
(e)第一导电型的源极区域，其具有：在所述成对沟的相互间以邻接于所述第二主体区域的所述肖特基势垒二极管形成用单元部分及所述沟的两方的形式配置、且具有露出于所述半导体基体的所述一个主面的面的单元部分，及在与所述半导体基体的所述第一主面的所述成对沟相比的更外侧以邻接于所述沟和所述第二主体区域的所述肖特基势垒二极管形成用外侧部分的两方的形式配置、且具有露出于所述半导体基体的所述一个主面的面的外侧部分； 
(f)第一导电型的肖特基势垒二极管保护半导体区域，其在与所述第二主体区域的所述肖特基势垒二极管形成用外侧部分相比的更外侧配置、邻接于所述肖特基势垒二极管形成用外侧部分、且具有露出于所述半导体基体的所述一个主面的表面； 
(g)漏电极，其在所述半导体基体的所述第二主面欧姆接触于所述漏极区域； 
(h)源电极，其在所述半导体基体的所述第一主面欧姆接触于所述源极区域和所述肖特基势垒二极管保护半导体区域的两方、且肖特基接触于所述第二主体区域的所述肖特基势垒二极管形成用单元部分和所述肖特基势垒二极管形成用外侧部分的两方； 
(i)在所述沟中所形成的栅绝缘膜； 
(j)栅电极，其配置于所述沟内、且隔着所述栅绝缘膜与所述半导体基体的至少所述第一主体区域相对。 
优选所述漏极区域包含：(a)具有露出于所述半导体基体的所述第二主面的面的第一导电型的第一漏极区域，和(b)邻接配置于所述第一漏极区域和所述成对沟的两方、具有露出于与所述半导体基体的所述第一主面的所述成对沟相比的更外侧的面、且具有比所述第一漏极区域低的第一导电型杂质浓度的第二漏极区域，所述半导体基体的所述沟具有到达所述第二漏极区域且没有到达所述漏电极的深度，所述漏电极欧姆接触于所述第一漏极区域。 
优选所述第一主体区域的所述第一外侧部分形成为，该第一外侧部分和所述漏极区域之间的PN结相对于所述半导体基体的所述第一主面平行延伸，所述第一主体区域的所述第二外侧部分形成为，该第二外侧部分和所述漏极区域之间的PN结与所述半导体基体的所述第一主面之间的距离随着从所述第一外侧部分远离而慢慢变短。 
优选所述第二主体区域配置于所述第一主体区域和所述源极区域之间的全部且邻接于所述沟，且配置于所述第一主体区域和所述保护半导体区域之间的全部。 
优选所述第二主体区域以不邻接于所述沟的形式来形成，所述源极区域邻接于所述第一主体区域和所述第二主体区域的两方，所述保护半导体区域邻接于所述第一主体区域和所述第二主体区域的两方。 
优选所述源极区域的所述单元部分分割为邻接于所述成对沟的一方的一个部分和邻接于所述成对沟的另一方的另一个部分，所述第二主体区域的所述单元部分在所述源极区域的所述单元部分的所述一个部分和所述另一个部分之间露出于所述半导体基体的所述第一主面。 
优选所述源极区域的所述单元部分包含：邻接于所述第二主体区域和所述沟的两方且具有露出于所述半导体基体的所述第一主面的面的第一源极区域，和邻接于所述第一源极区域、具有比所述第一源极区域高的杂质浓度、且具有露出于所述半导体基体的所述第一主面的面的第二源极区域。 
优选所述源电极限定性地肖特基接触于所述第二主体区域的所述外侧部分的多个部位。 
优选所述第二主体区域的所述外侧部分被分割为多个部位。 
优选所述源电极的对于所述第二主体区域的所述外侧部分的肖特基接触宽度(W2)，是所述源电极的对于所述第二主体区域的所述单元部分的肖特基接触宽度(W1)的1/10～10倍。 
优选所述源电极的对于所述第二主体区域的所述外侧部分的肖特基接触宽(W2)为0.1μm～20μm。 
优选所述源电极的对于所述第二主体区域的所述外侧部分的肖特基接触面积，是所述源电极的对于所述第二主体区域的所述单元部分的肖特基接触面 积的1/10～10倍。 
根据本发明的场效应半导体装置的制造方法，具有以下工序： 
(a)准备半导体基体的工序，所述半导体基体具有彼此相对的第一及第二主面，而且具有用于获得漏极区域的第一导电型； 
(b)形成掩模的工序，该掩模覆盖所述半导体基体的所述第一主面的外侧区域； 
(c)通过使用所述掩模将第二导电型杂质选择性地扩散于所述半导体基体来形成第一主体区域，而且获得由所述半导体基体中第二导电型杂质没有扩散的部分构成的漏极区域的工序； 
(d)形成至少一对沟的工序，所述沟由所述半导体基体的所述第一主面向所述第二主面延伸且具有到达所述漏极区域的深度； 
(e)在所述沟的侧面形成栅绝缘膜的工序； 
(f)在所述沟中形成隔着所述栅绝缘膜与所述半导体基体的至少所述第一主体区域相对的栅电极的工序； 
(g)在所述沟的形成前或形成后，从所述半导体基体的所述第一主面选择性地且以不反转导电型范围的浓度来扩散第一导电型杂质而形成第二导电型的第二主体区域的工序，所述第二主体区域包含：具有比所述第一主体区域的平均杂质浓度低的平均杂质浓度、在所述成对沟的相互间邻接配置于所述第一主体区域、且具有露出于所述半导体基体的所述第一主面所述成对沟的相互间的中央部分的面的肖特基势垒二极管形成用单元部分，及具有比所述第一主体区域的平均杂质浓度低的平均杂质浓度、在所述成对沟的外侧邻接配置于所述第一主体区域、且具有露出于与所述半导体基体的所述第一主面的所述成对沟相比的更外侧的面的肖特基势垒二极管形成用外侧部分； 
(h)在所述沟的形成前或形成后，从所述半导体基体的所述第一主面选择性地扩散第一导电型杂质而形成源极区域的工序，所述源极区域包含：在所述成对沟的相互间以邻接于所述第二主体区域所述单元部分和所述沟的两方的形式进行配置、且具有露出于所述半导体基体所述一个主面的面的单元部分，及在与所述半导体基体的所述第一主面的所述成对沟相比的更外侧以邻接于所述沟和所述第二主体区域的所述外周部分的两方的形式进行配置、且具有 露出于所述半导体基体的所述一个主面的面的外侧部分； 
(i)在形成所述源极区域的同时或另外地，从所述半导体基体的所述第一主面选择性地扩散第一导电型杂质而形成保护半导体区域的工序，所述保护半导体区域在比所述源极区域所述外侧部分更远离所述沟的位置以邻接于所述第二主体区域的所述外周部分的形式进行配置、且具有露出于所述半导体基体的所述一个主面的面； 
(j)在所述半导体基体的所述第二主面形成欧姆接触于所述漏极区域的漏电极的工序； 
(k)在所述半导体基体的所述第一主面形成欧姆接触于所述源极区域和所述保护半导体区域的两方、且肖特基接触于所述第二主体区域的源电极的工序。 
发明效果 
本发明的场效应半导体装置与前述PCT申请同样地具有以下(1)(2)的效果，除此以外，还具有以下的(3)(4)的效果。 
(1)沟道(电流通路)沿着沟在纵向形成，而且限制于成对沟的相互间而配置了第一及第二主体区域(基极区域)的单元部分及源极区域的单元部分。因此，可谋求IGFET或者与此类似的场效应半导体装置的小型化。 
(2)由于在成对沟的相互间的漏极区域为没有露出于半导体基体的第一主面的结构，因此与图1的以往IGFET相比，可降低成对沟间的漏极区域的厚度，可降低IGFET或者与此类似的场效应半导体装置的导通电阻。即，根据本发明，与图1的以往IGFET相比，可缩短沟道和漏电极之间的距离，可降低场效应半导体装置的导通电阻。 
(3)第一主体区域在漏极区域中形成岛状，其端部露出于半导体基体的第一主面，第一主体区域和漏极区域的PN结端部也露出于半导体基体的第一主面。因此，可容易且良好地保护第一主体区域和漏极区域的PN结的露出端部，可谋求提高场效应半导体装置的耐压。 
(4)N型的保护半导体区域及N型的源极区域的外侧部分作为第二主体区域的肖特基势垒二极管形成用外侧部分的保护环(guard ring)起作用，可良好地保护由肖特基势垒二极管形成用外侧部分和源电极所形成的肖特基势垒二极管免受反向电压影响。
根据本发明的优选实施例，为了控制源电极的对于第二主体区域的外侧部分的肖特基接触面积或者宽度，漏电极和源电极之间控制为断电且在将源电极电位高于漏电极电位的反向电压施加于源电极和漏电极之间时，控制由第二主体区域的外侧部分的肖特基接触面放出的多数载流子(例如空穴)的量。其结果，施加反向电压时的场效应半导体装置的外侧部分的耐压变高。 
附图说明
[图1]图1为显示以往的IGFET的剖视图。 
[图2]图2为图1的IGFET的等价电路图。 
[图3]图3为以相当于图4的A-A线的部分显示根据本发明的实施例1的IGFET的一部分的剖视图。 
[图4]图4为显示图3的半导体基体的第一主面的俯视图。 
[图5]图5为显示图3的IGFET的等价电路和其驱动电路的电路图。 
[图6]图6为显示图3的IGFET制造开始时的半导体基体的剖视图。 
[图7]图7为显示在图6的半导体基体中形成P型的第一主体区域的状态的剖视图。 
[图8]图8为显示形成了沟的半导体基体的剖视图。 
[图9]图9为显示在沟中形成了栅绝缘膜和栅电极的半导体基体的剖视图。 
[图10]图10为显示在图3结构的IGFET中，改变第二主体区域的肖特基势垒二极管形成用外侧部分的肖特基接触面的宽度时的反向电压和漏电流的关系的特性图。 
[图11]图11为显示在图3结构IGFET中，第二主体区域的肖特基势垒二极管形成用外侧部分的肖特基接触面的宽度和IGFET的击穿电压的关系的图。 
[图12]图12为显示本发明的实施例2的IGFET的一部分的俯视图。 
[图13]图13为表示图12的IGFET的B-B线的剖视图。 
[图14]图14为显示本发明的实施例3的IGFET的一部分的俯视图。 
[图15]图15为显示图14的IGFET的C-C线的剖视图。 
[图16]图16为显示本发明的实施例4的IGFET的剖视图。 
[图17]图17为显示本发明的实施例5的IGFET的剖视图。 
[图18]图18为显示具有变形图案的单元用沟的半导体基体的俯视图。 
[图19]图19为显示具有其他变形图案的单元用沟的半导体基体的俯视图。 
具体实施方式
下面，参照附图说明本发明的实施方式。 
实施例1 
根据图3显示的本发明实施例1的包含肖特基势垒二极管的纵型绝缘栅场效应晶体管即纵型IGFET 20，也可称为沟结构IGFET，大致由半导体基体21、漏电极22、源电极23、栅电极24、栅绝缘膜25、保护绝缘膜26和分离绝缘膜27构成。 
半导体基体21也可称为半导体基板，由硅基板构成，如图3所示具有第一主面28和与其相对的第二主面29，进一步具有有着规定的深度并从第一主面28向第二主面29延伸的沟(槽)30。半导体基体21如图4所示，俯视时形成为具有第一、第二、第三及第四边101、102、103、104的四角形。该实施例1的沟(槽)30包含：用于将半导体基体21分割为多个单元的多个单元用沟31和用于将该多个单元用沟31相互连接的第一及第二连接沟32、33。多个单元用沟31俯视时具有带状图案，且由图4可知相对于半导体基体21的第二及第四边102、104平行配置且相互平行配置。第一连接沟32俯视时具有带状图案，平行于半导体基体21的第一边101而配置，且将多个单元用沟31的一端相互连接。第二连接沟33俯视时具有带状图案，平行于半导体基体21的第三边103而配置，且将多个单元用沟31的另一端进行相互连接。通过彼此相对的一对单元用沟31来构成一个IGFET单元(单位IGFET)。因此，为了构成IGFET需要至少一对单元用沟31。 
在该实施例的第一及第二连接沟32、33中，与各单元用沟31同样地配置了栅绝缘膜25及栅电极24。带有该栅电极24的第一及第二连接沟32、33，有助于在俯视时从半导体基体21的第一边101向第三边103直线延伸的各单元用沟31的一端附近及另一端附近良好地形成耗尽层(空乏層)。但是，也可省略第一及第二连接沟32、33，以到达半导体基体21的第一边101及第三边103的形式将各单元用沟31进行变形。 
另外，也可省略第一及第二连接沟32、33，而代之以设置围绕多个单元 用沟31的环状外周沟。另外，也可将图4的第一及第二连接沟32、33以及在多个单元用沟31中配置于最左边的一个沟31和配置于最右边一个沟31的组合称为外周沟。 
半导体基体21具有：大致由N+型半导体构成的具有高的N型杂质浓度的第一漏极区域34；由N型杂质浓度比第一漏极区域34低的N-型半导体构成的第二漏极区域35；也可称为基极区域的由P型半导体构成的第一主体区域36；由具有比第一主体区域(基极区域)36低的P型杂质浓度的P-型半导体构成的第二主体区域37；由N型半导体构成的杂质浓度比较低的第一源极区域38；由具有比第一源极区域38高的N型杂质浓度的N+型半导体构成的第二源极区域39；配置于与沟30相比的更外侧且具有与第一源极区域38大致相同的N型杂质浓度的肖特基势垒二极管保护半导体区域40。半导体基体21具有：在图3中出于说明的方便以点划线区分的含有多个单元用沟31的中央部分41和与该中央部分41相比更外侧的外周部分42。接着，详细说明半导体基体21的各区域。 
N+型(第一导电型)的第一漏极区域34露出于半导体基体21的第二主面29，且具有比较高的N型杂质浓度(例如1×1019cm-3～1×1020cm-3)，而且具有比半导体基体21的第二主面29和沟30的间隔小的第一厚度T1。对于第一漏极区域34的厚度而言，在图3中以点划线来区分表示的半导体基体21的中央部分41和外周部分42的任一个中都相同。 
N-型的第二漏极区域35为有时被称为漂移区域的部分，邻接配置于第一漏极区域34且为了IGFET的高耐压化而具有比第一漏极区域34低的杂质浓度(例如1×1015cm-3～1×1017cm-3)。半导体基体21中央部分41的N-型第二漏极区域35的第二厚度T2，被设定为单元用沟31和第一漏极区域34的间隔T0以上(相同或者大于)。对于该第二漏极区域35而言，在包含多个单元用沟31的半导体基体的21中央部分41中不露出于第一主面28，在半导体基体21的与多个单元用沟31相比的更外侧的部分42中具有以围绕第一主体区域36的形式露出于第一主面28的面。由此如果形成第二漏极区域35不露出于半导体基体21的中央部分41的结构，则可窄化相邻的两个单元用沟31的相互间隔，可谋求IGFET的小型化。杂质浓度低的第二漏极区域35与双极场效 应晶体管公知的高电阻集电区同样地起作用。 
多个单元用沟31分别由半导体基体21的第一主面28向第二主面29延伸，稍微进入N-型的第二漏极区域35。但是，代替以进入第二漏极区域35这样的深度形成该单元用沟31，还可以在第二漏极区域35和第一主体区域36的分界处终止的深度来形成。因此，该单元用沟31以到达N-型的第二漏极区域35、但不到达第一漏极区域34的形式来形成。如果在省略第一漏极区域34、将漏电极22连接于第二漏极区域35时，该单元用沟31以到达N-型的第二漏极区域35、但不到达漏电极22的形式来形成。 
另外，相对于相互平行的第一及第二主面28、29，单元用沟31大致垂直地延伸。一个IGFET单元(微小IGFET)在一对单元用沟31的相互间形成。图3中虽然仅显示一对单元用沟31，但实际上由图4可知，由于设置多对单元用沟31，因此存在以多对单元用沟31区分的多个IGFET单元。 
P型的第一主体区域36也可称为基极区域，邻接配置于N-型的第二漏极区域35且也邻接于沟30(单元用沟31及成对的连接沟32、33的全部)。更详细而言，对于该实施例的第一主体区域36，通过从半导体基体21的第一主面28即N-型的第二漏极区域35的表面来选择扩散P型杂质而在N-型的第二漏极区域35中形成岛状。因此，第二漏极区域35和第一主体区域36之间的PN结43具有相对于半导体基体21的第一主面28平行的平坦部分和从该平坦部分至第一主面28的弯曲部分。 
P型的第一主体区域36具有：在成对的单元用沟31的相互间配置且与第二漏极区域35之间形成平坦的PN结的单元部分44；在与单元用沟31相比的更外侧配置且与第二漏极区域35之间形成平坦的PN结的第一外侧部分45；与第一外侧部分45相比更加远离单元用沟31而配置且具有比第一外侧部分45低的平均杂质浓度、且与第二漏极区域35之间形成弯曲的PN结的第二外侧部分46。在图3中，P型的第一主体区域36的第一外侧部分45和第二外侧部分46以点划线区分表示。 
对于P型的第一主体区域36而言，如图7所示，通过在半导体基体21的第一主面28上形成的杂质选择扩散用掩模47的开口48，通过将P型杂质(例如硼)进行热扩散而形成。因此，第一主体区域36的P型杂质浓度随着 从半导体基体21的第一主面28接近第一主体区域36和N-型第二漏极区域35之间的PN结43而慢慢降低。另外，相当于以掩模47覆盖的部分的图3所示的第一主体区域36的第二外侧部分46的P型平均杂质浓度，比第一主体区域36的单元部分44及第一外侧部分45的P型平均杂质浓度低。例如，第一主体区域36的单元部分44及第一外侧部分45的P型平均杂质浓度为2×1016cm-3～2×1017cm-3，第一主体区域36的第二外侧部分46的P型平均杂质浓度是比单元部分44及第一外侧部分45稍低的1×1016cm-3～1×1017cm-3。另外，第一主体区域36的单元部分44及第一外侧部分45的P型杂质的平均浓度确定为使得在栅导电体24和源电极23之间施加阈值以上的栅控制电压时、在第一主体区域36中产生以虚线表示的N型沟道49。 
通过第一主体区域36和第二漏极区域35之间的PN结43，形成了图5显示的第一PN结二极管D1。从第一主体区域36的单元部分44及第一外侧部分45的半导体基体21的第一主面28至PN结43的厚度，设定为比半导体基体21的中央部分41的第二漏极区域35的厚度T2厚。从第一主体区域36的第二外侧部分46的半导体基体21的第一主面28至PN结43的厚度，向外侧慢慢变小。 
P-型的第二主体区域37也可称为第二基极区域或者肖特基势垒二极管形成用半导体区域，以比第一主体区域36的单元部分44及第一外侧部分45低的浓度含有P型杂质且邻接配置于第一主体区域36。该第二主体区域37具有：有着露出于半导体基体21第一主面28的成对单元用沟31相互间的中央的面的肖特基势垒二极管形成用单元部分50；有着露出于与半导体基体21第一主面28的单元用沟31相比的更外侧的面的肖特基势垒二极管形成用外侧部分51。该实施例中，第二主体区域37的肖特基势垒二极管形成用单元部分50和肖特基势垒二极管形成用外侧部分51也邻接于单元用沟31，但也可以不邻接于单元用沟31的形式来形成。对于P-型的第二主体区域37而言，通过其与源电极23的肖特基结，例如为了获得反向耐压(将源极电位比漏极电位高的反向电压施加于源·漏间时的耐压)为10V以上肖特基势垒二极管而设置。为了获得反向耐压为10V以上肖特基势垒二极管，P-型的第二主体区域37的表面的杂质浓度确定为比第一主体区域36的单元部分44及第一外侧部分45 的平均杂质浓度低的值(例如1×1015cm-3～2×1016cm-3)。通过P-型的第二主体区域37和源电极23的肖特基结而形成的肖特基势垒二极管，在图5中以D3表示。通过肖特基势垒二极管形成用单元部分50和源电极23的肖特基结来形成肖特基势垒二极管的同时，也可通过肖特基势垒二极管形成用外侧部分51和源电极23的肖特基结来形成肖特基势垒二极管。由于这些肖特基势垒二极管相互并联连接，因此将并联连接的多个肖特基势垒二极管集中在图5中以一个D3来表示。导通控制IGFET时，在P-型的第二主体区域37也沿着单元用沟31产生沟道49。 
在图3的IGFET 20中，源电极23以第一宽度W1来肖特基接触于第二主体区域37的肖特基势垒二极管形成用单元部分50的同时，源电极23也以第二宽度W2来肖特基接触于第二主体区域37的肖特基势垒二极管形成用外侧部分51。第二主体区域37的肖特基势垒二极管形成用外侧部分51接触于源电极23的第二宽度W2或者面积和IGFET的耐压有较深关系，这由本申请发明人阐明。该第二宽度W2或者面积与IGFET的反向耐压的关系在后面详述。 
N型的第一源极区域38邻接于P-型的第二主体区域37和单元用沟31的两方且具有露出于半导体基体21的第一主面28的面。即，N型的第一源极区域38在P-型的第二主体区域37中形成岛状。更详细而言，N型的第一源极区域38具有：在成对的单元用沟31的相互间配置且由通过第二主体区域37的肖特基势垒二极管形成用单元部分50分割为左右的成对部分所构成的单元部分52；配置于与半导体基体21多个单元用沟31中的最外侧的单元用沟相比的更外侧的外侧部分53。N型的第一源极区域38的单元部分52邻接于P-型的第二主体区域37的肖特基二极管形成用单元部分50和单元用沟31的两方，而且具有露出于半导体基体21的第一主面28的面。N型的第一源极区域38的外侧部分53邻接于P-型的第二主体区域37的肖特基势垒二极管形成用外侧部分51和多个单元用沟31中的最外侧的单元用沟的两方，且具有露出于半导体基体21的第一主面28的面。另外，对于N型的第一源极区域38的外侧部分53而言，由于也具有与N型的保护半导体区域40同样的保护肖特基势垒二极管的保护环的功能，因此也可称为肖特基势垒二极管保护半导体区域。 
通过N型的第一源极区域38和第二主体区域37的PN结，形成了图5 显示的第二PN结二极管D2。第二PN结二极管D2形成为具有与肖特基势垒二极管D3相同或者为其以上的反向耐压。因此，N型的第一源极区域38的N型杂质浓度确定为可获得第二PN结二极管D2所要求的反向耐压的值(例如1×1016cm-3～1×1018cm-3)。 
N+型的第二源极区域39邻接于第一源极区域38和单元用沟31的两方，且具有露出于半导体基体21的第一主面28的面。即，N+型的第二源极区域39在第一源极区域38中形成岛状。更详细而言，N+型的第二源极区域39具有：在成对的单元用沟31的相互间配置、且由通过第一源极区域38和第二主体区域37的肖特基势垒二极管形成用单元部分50而分割为左右的成对部分所构成的单元部分54；在与半导体基体21的单元用沟31相比的更外侧配置的外侧部分55。N+型的第二源极区域39的单元部分54邻接于第一源极区域38的单元部分52和单元用沟31的两方，且具有露出于半导体基体21的第一主面28的面。N+型的第二源极区域39的外侧部分55邻接于第一源极区域38的外侧部分53及多个单元用沟31中的最外侧的单元用沟，且具有露出于半导体基体21的第一主面28的面。N+型的第二源极区域39用于使源电极3良好地连接，具有比第一源极区域38高的N型杂质浓度(例如1×1018cm-3～1×1020cm-3)。 
N型的肖特基势垒二极管保护半导体区域40可称为保护环，在与第二主体区域37的肖特基势垒二极管形成用外侧部分51的对于源电极23的肖特基接触面(宽度W2的肖特基接触面)相比的更外侧，在第二主体区域37的肖特基势垒二极管形成用外侧部分51中形成岛状。更详细而言，该N型的肖特基势垒二极管保护半导体区域40邻接配置于第二主体区域37的肖特基势垒二极管形成用外侧部分51且具有露出于半导体基体21的第一主面28的面。肖特基势垒二极管保护半导体区域40的露出表面的一部分被源电极23的端部覆盖。N型的肖特基势垒二极管保护半导体区域40和P-型的肖特基势垒二极管形成用外侧部分51之间的PN结的端部，露出于半导体基体21的第一主面28。该N型的肖特基势垒二极管保护半导体区域40是与N型的第一源极区域38同时形成，具有相同的N型杂质浓度，在漏电极22和源电极23之间施加反向电压时，具有保护通过第二主体区域37的肖特基势垒二极管形成用外侧部分51和源电极23所形成的肖特基势垒二极管、提高肖特基势垒二极管的耐压的功能即保护环功能。在图3的实施例中，在N型的肖特基势垒二极管保护半导体区域40中没有设置对应于N+型的第二源极区域39的区域，但也可以设置。
源电极23配置于半导体基体21的第一主面28上，欧姆接触于第一及第二源极区域38、39及N型的肖特基势垒二极管保护半导体区域40，并肖特基接触于第二主体区域37。该源电极23包含例如Ti(钛)层和配置于该Ti(钛)层上的Al(铝)层或者硅化铝层，连接于说明性地表示的源极端子S。 
漏电极22例如由AI等金属构成，在半导体基体21的第二主面29欧姆接触于N+型的第一漏极区域34，而且连接于说明性地表示的漏极端子D。 
栅绝缘膜25由硅氧化膜构成，在单元用沟31的壁面形成。栅电极24由在单元用沟31中填充的掺杂杂质的多晶硅构成。掺杂了杂质的多结晶硅由于具有导电性，因此与金属同样地作为栅电极24起作用。当然也可以用金属来形成栅电极24。在图3中在源电极23和栅电极24之间配置了分离绝缘膜27，将两者进行电分离。该栅电极24电连接于说明性地表示的栅极端子G。对于栅电极24的对于栅极端子G的连接，可使用没有被源电极23覆盖的半导体基体21的第一主面28上的一部分来进行。 
保护绝缘膜26在半导体基体21的第一主面28的没有被源电极23覆盖的部分设置，保护第二漏极区域35和第一主体区域36之间的PN结43以及N型的肖特基势垒二极管保护半导体区域40和第二主体区域37之间的PN结。另外，也可以用与分离绝缘膜27相同的材料同时形成保护绝缘膜26。 
由IGFET 20和其控制电路构成的电路原理性地示于图5。图5显示的图3的IGFET 20的等价电路是与图2显示的带有以往肖特基势垒二极管的IGFET相同，由FET开关Q1、第一及第二PN结二极管(寄生二极管)D1、D2和肖特基势垒二极管(寄生二极管)D3构成。相当于图3的PN结43的第一PN结二极管D1，在漏极端子D和源极端子S之间具有反向极性地连接。相当于第二主体区域37和第一源极区域38及肖特基势垒二极管保护半导体区域40之间的PN结的第二PN结二极管D2及相当于肖特基势垒二极管形成用单元部分50和源电极26之间的肖特基结以及肖特基势垒二极管形成用外侧部分51和源电极26之间的肖特基结的肖特基势垒二极管D3，在漏极端子D和源极端子S之间通过第一PN结二极管D1具有正向极性地连接。另外，此处所谓正向极性是指漏极端子D的电位比源极端子S的电位高时二极管被正偏压的极性，所谓反向极性是指漏极端子D的电位比源极端子S的电位高时二极管被反偏压的极性。 
为了驱动IGFET 20，设置第一直流电源+E和第二直流电源-E，第一直流电源+E的正端子通过第一开关S1连接于漏极端子D，负端子通过负载60连接于源极端子S。另外，第二直流电源-E的正端子通过第二开关S2和负载60连接于源极端子S，负端子连接于漏极端子。因此，当第一开关S1导通时，在IGFET 20上施加漏极端子D的电位比源极端子S的电位高的正向电压，当第二开关S2导通时，在GFET 20上施加源极端子S的电位比漏极端子D的电位高的反向电压。另外，可将第一及第二直流电源+E、-E和第一及第二开关S1、S2的部分替换为交流电源或双向电压发生电路。 
在源极端子S和栅极端子G之间连接有栅极控制电路61。栅极控制电路61由栅极控制电源Eg和栅极开关Sg构成。栅极开关Sg例如由晶体管构成，其导通时在栅极端子G上施加栅极控制电源Eg的电压。另外，栅极控制电源Eg的电压幅值变化时，IGFET 20的漏电流变化。 
图5的IGFET 20的控制电路为了可进行IGFET 20的双向导通·断电操作(交流开关操作)及双向的电流控制操作而具有第一及第二辅助开关Sa、Sb。第一辅助开关Sa连接于源极端子S和栅极端子G之间。第二辅助开关Sb连接于栅极端子G和漏极端子D之间。第一及第二辅助开关Sa、Sb以机械性开关来表示，但期望以晶体管等可控制的电子开关来构成。 
对于第一辅助开关Sa而言，在将第一开关S1控制为导通状态且漏极端子D的电位比源极端子S的电位高、同时栅极开关Sg为断电状态时，进行导通控制。第一辅助开关Sa导通时，源极端子S和栅极端子G之间短路，栅极端子G为与源极端子S相同的电位，可确实地关闭图3中以点线表示的沟道49即使其无效，并确实地切断漏电流。因此，在漏·源间施加正向电压期间的IGFET 20的耐压，大致等于第一PN结二极管D1的耐压。 
在第二开关S2为导通状态、IGFET 20的源极端子S的电位比漏极端子D 的电位高、且将控制开关Sg进行断电控制时，如果对第二辅助开关Sb进行导通控制，则漏极端子D和栅极端子G之间通过第二辅助开关Sb而被短路。由此，IGFET 20保持断电状态，漏电流不流通。由此在IGFET 20上施加反向电压的状态下，第二PN结二极管D2及肖特基势垒二极管D3为反偏压状态，施加反向电压时的IGFET20的耐压通过第二PN结二极管D2及肖特基势垒二极管D3的耐压来确定。 
第一及第二辅助开关Sa、Sb的两方断电时，在漏极端子D的电位比源极端子S的电位高时和在源极端子S的电位比漏极端子D的电位高时的任一个的情况下，可通过栅极控制电路60的控制信号来控制漏电流。即，如果在栅极端子G和源极端子S之间由栅极电源Eg施加阈值以上的电压，在第一及第二主体区域37、38中形成沟道49，漏极端子D和源极端子S之间为导通状态。另外，通过改变栅极电源Eg的电压幅值可改变漏电流的大小。 
在图5中栅极控制电路61具有栅极开关Sg，但也可省略该栅极开关Sg，在源极端子S和栅极端子G之间一直连接栅极电源(栅信号源)Eg。 
由以上说明可知，可将本实施例的IGFET 20作为双向开关来使用。 
参照图3及图6～图9来说明图3所示的IGFET 20的制造方法的一个例子。另外，为了容易说明，将图6～图9的半导体基体21的完成前的各半导体区域和完成后的各半导体区域赋予相同的附图标记。 
首先，如图6所示，准备硅半导体基体21，所述硅半导体基体21具有用于获得由图3的N+型半导体构成的第一漏极区域34和由N-型半导体构成的第二漏极区域35的半导体区域。N+型的第一漏极区域34通过从半导体基体21的第二主面29的N型杂质的扩散来形成。但是，也可通过外延生长来形成N+型的第一漏极区域34。 
接着，如图7所示，在半导体基体21的第一主面28上形成具有开口48的杂质选择扩散用掩模47，通过该掩模47的开口48热扩散P型杂质(例如硼)，从而使邻接N-型的第二漏极区域35的第一主体区域36形成为岛状。N-型的第二漏极区域35和P型的第一主体区域36之间的PN结43在半导体基体21中央部分为相对于第一主面28平行的平坦，在端部弯曲。如已说明的那样，第一主体区域36的被掩模47覆盖的第二外侧部分46的P型平均杂质浓度比不被掩模47覆盖的部分的该值低。
接着，通过从半导体基体21的第一主面28侧的公知的各向异性蚀刻，来形成包含图8所示的单元用沟31及图4所示的第一及第二连接沟32、33的沟30。该沟30以达到N-型的第二漏极区域35的形式来形成。另外，可以将形成沟30的工序移至形成图3显示的第二主体区域37后，或者形成第一源极区域38后，或者形成第二源极区域39后。 
接着，对于由硅构成的半导体基板21进行热氧化处理，如图9所示在沟30的壁面形成硅氧化物构成的栅绝缘膜25，进而在沟30中形成具有导电性的由多晶硅构成的栅电极24。另外，在图9中栅电极24上面与半导体基体21的第一主面28一致，但也可使其比第一主面28低或者高。 
接着，从P型的第一主体区域36的表面即半导体基体21的第一主面28以导电型不反转为N型的程度的浓度将N型杂质(例如磷)进行选择性扩散，如图3所示形成P-型的第二主体区域37。通过该N型杂质的扩散，与P型的第一主体区域36的P型杂质相抵并得到具有比第一主体区域36低的P型杂质浓度的第二主体区域37。 
接着，在第二主体区域37中选择性地扩散N型杂质(例如磷)，如图3所示形成N型的第一源极区域38及保护半导体区域40。通过第一源极区域38的形成，P-型的第二主体区域37的扩散深度部分地进一步变深。 
接着，在第一源极区域38中选择性地扩散N型杂质(例如砷)，形成如图3所示的N+型的第二源极区域39。 
然后，形成图3所示的绝缘膜26、27、漏电极22及源电极23，完成IGFET。 
接着，对于IGFET 20的耐压进行说明。在IGFET 20为断电状态且源电极23的电位比漏电极22的电位高时，向由第二主体区域37的肖特基势垒二极管形成用单元部分50和源电极23所构成的肖特基势垒二极管以及由第二主体区域37的肖特基势垒二极管形成用外侧部分51和源电极23所构成的肖特基势垒二极管施加反偏压电压。由源电极23和肖特基势垒二极管形成用单元部分50的肖特基结面向肖特基势垒二极管形成用单元部分50放出空穴(hole，空穴)，从源电极23和肖特基势垒二极管形成用外周侧部分51的肖特基结向肖特基势垒二极管形成用外侧部分51也放出空穴。P型的第一及第二主体区域36、37的空穴量较少时，不发生从第二漏极区域35向第一主体区域36的产生传导率调制水平的电子注入。基于空穴的源电极23和漏电极22之间的漏电流Ileak，对应于在源电极23和漏电极22之间施加的反向电压VR的值的变化而如图10所示进行变化。如果反向电压VR达到IGFET的击穿电压VBD，则漏电流Ileak急剧增大。将反向电压VR由零向击穿电压VBD慢慢提高时，第二主体区域37的肖特基势垒二极管形成用外侧部分51及第一主体区域36的外侧部分45的空穴电流即漏电流Ileak在图3中以箭头62所示在横向流通。 
进一步详细说明该漏电流Ileak。P型的第一主体区域36的第二外侧部分46与N-型的第二漏极区域35的杂质浓度的差，小于P型的第一主体区域36的第一外侧部分45与N-型的第二漏极区域35的杂质浓度的差。另外，P型的第一主体区域36的第二外侧部分46和N-型的第二漏极区域35的PN结的势垒，比P型的第一主体区域36的第一外侧部分45和N-型的第二漏极区域35的PN结的势垒小(低)。因此，前述的空穴电流即漏电流Ileak向着图3的PN结43中的势垒小的(低的)部分，即P型的第一主体区域36的第二外侧部分46和N-型的第二漏极区域35的PN结流动。 
因此，在IGFET的击穿前，通过源电极23、肖特基势垒二极管形成用外侧部分51、第一主体区域36的第一外侧部分45、第二外侧部分46、第二漏极区域35、第一漏极区域34及漏电极22的路径，漏电流Ile3k流通。随着反向电压变高，漏电流Ileak也变大，第一主体区域36的第一及第二外侧部分45、46的横向的电压降变大，如果第一主体区域36的横向的电压降为PN结43的阈值(约0.6V)以上，PN结43成为导通状态，电子由第二漏极区域35注入P型的第一主体区域36，在第一主体区域36及第二主体区域37中产生传导率调制，半导体基体21中央部分41及外侧部分42一下击穿且漏电流Ileak增大。 
也有通过第一主体区域36的单元部分44及第一外侧部分45的漏电流，P型的第一主体区域36的单元部分44和第一外侧部分45与N-型的第二漏极区域35之间的各PN结的势垒，比P型的第一主体区域36的第二外侧部分46与N-型的第二漏极区域35之间的PN结的势垒大(高)，因此与第一主体区域36的第二外侧部分46相比，不先在第一主体区域36的单元部分44及第一外侧部分45产生击穿。 
如果抑制图3中箭头62表示的空穴电流(漏电流)，则击穿电压VBD即反向耐压提高。本实施例中，通过将源电极23与第二主体区域37的肖特基势垒二极管形成用外侧部分51的肖特基结宽度W2控制为规定范围来抑制箭头62表示的空穴电流即电流Ileak，谋求IGFET 20的反向耐压的提高。 
对于肖特基结宽度W2的范围而言，在成对的单元用沟31的相互间隔为3～8μm时，优选为0.1～20μm。由图10可知，肖特基结宽度W2为8μm时的击穿电压VBD为15.7V，于此相对，肖特基结宽度W2为4μm时的击穿电压VBD为18.4V。 
图11显示成对的单元用沟31的相互间隔为5μm、将形成源电极23和第二主体区域37时的N型杂质(例如磷)的注入量设为1.25×1013cm-2时的第二肖特基结宽度W2的变化和电压VBD的关系。由该关系可知肖特基结宽度W2比20μm越小，则击穿电压VBD的改善效果越大，特别是肖特基结宽度W2为6μm以下时IGFET的击穿电压VBD的改善效果显著地变大。另外，如果肖特基结宽度W2变得过小，由于制造上的W2的偏差，有可能肖特基结宽度W2为零。肖特基结宽度W2为零，表示肖特基势垒二极管形成用外侧部分51消失。因此，通过包含第一及第二源极区域38、39及N型的保护半导体区域40的N层和包含肖特基势垒二极管形成用外侧部分51及第一主体区域36的P层、和包含第一及第二漏极区域34、35的N层，在半导体基体21的外侧部分42产生NPN晶体管结构部分，产生IGFET 20的反向耐压的降低。因此，期望第二肖特基结宽度W2为0.1μm以上。另外，如图11所示，第二肖特基结宽度W2为20μm以上时，不仅导致半导体基体21的尺寸的增大，也不太能期待IGFET 20的反向耐压改善效果。 
另外，图11显示成对的单元用沟31的相互间隔为5μm时的第二肖特基结宽度W2与击穿电压VBD的关系，但将上述相互间隔改变为4μm等时也确认得到与图11同样的第二肖特基结宽度W2和击穿电压VBO的关系。另外，改变形成第二主体区域37时的N型杂质(例如磷)的注入量时也确认得到与图11同样的第二肖特基结宽度W2和击穿电压VBO的关系。另外，图11为室温(20℃)下的击穿电压VBO的测定结果，但即便是在如100℃或者150℃这样高温 的情况下，也确认了通过降低第二肖特基结宽度W2，击穿电压VBO变高。 
另外，确认了第二肖特基接触宽度W2优选为第一肖特基接触宽度W1的1/10～10倍，更优选为1/10倍以上且小于1倍。 
另外，确认了源电极23肖特基接触于第二主体区域37的外周部分51的部分的面积，优选为源电极23肖特基接触于第二主体区域37的单元部分50的部分的面积的1/10～10倍，更优选为1/10倍以上且小于1倍。 
由上述可知本实施例的IGFET，与前述PCT申请的IGFET同样地具有以下的(1)(2)(3)(4)(5)的效果，除此以外，还具有以下的(6)(7)(8)的效果。 
(1)由于形成相对于第一PN结二极管D1具有相反极性(方向性)的肖特基势垒二极管D3，因此在源电极23的电位比漏电极22的电位高时，通过半导体基板体21的沟道49以外的部分流通的电流被肖特基势垒二极管D3阻止。因此，可提供电流仅在一个方向流通的IGFET。 
(2)可在源电极23的电位比漏电极22的电位低的期间和高的期间的两方进行通过栅·源间电压的沟道49的电流控制。 
(3)第二漏极区域35在半导体基体21中央部分41不露出于第一主面28。因此，由沟道49的下端到N+型的第一漏极区域34的距离变得比较短。换言之，可使得图3的第二漏极区域35的电流通路的长度比图1以往例子的第二漏极区域7的电流通路的长度短。由此，可使得本实施例的IGFET的导通电阻为图1以往的IGFET的导通电阻的例如约1/4。 
(4)在单元部分，由于设置N型杂质浓度比N+型的第二源极区域39低的N型的第一源极区域38以及与图1的以往结构相比，在单元部分的PN结43的面积变小，由此降低由N-型的第二漏极区域35、P型的第一主体区域36、P-型的第二主体区域37和N型的第一源极区域38构成的NPN寄生晶体管成为导通状态的可能性。如果寄生晶体管成为导通状态，则有可能破坏IGFET。另外，即使为不导致破坏IGFET的电流，由于流通寄生晶体管的电流为漏电流，因此导致IGFET的耐压降低。 
(5)通过在成对的单元沟31中构成IGFET单元，可使得IGFET的宽度比图1以往的平面结构时的该值降低。 
(6)由于在与半导体基体21的成对的单元用沟31相比的更外侧的外侧部分42，设置第一及第二漏极区域34、35，第一及第二主体区域36、37，第一及第二源极区域38、39及N型的保护半导体区域40，使第二漏极区域35露出于半导体基体21的第一主面28，因此通过绝缘膜26可容易且良好地保护第二漏极区域35和第一主体区域36之间的PN结。 
(7)源电极23和第二主体区域37的肖特基势垒二极管形成用外侧部分51的肖特基结宽度W2优选控制为0.1μm～20μm的范围，进一步优选控制为0.1～0.6μm，因此可抑制图3中箭头62表示的空穴电流(漏电流)，可提高IGFET 20的击穿电压VBD即提高IGFET 20的耐压。 
(8)N型的保护半导体区域40及N型的第一源极区域38的外侧部分53，作为第二主体区域37的肖特基势垒二极管形成用外侧部分51的保护环起作用，可良好地保护由肖特基势垒二极管形成用外侧部分51和源电极23所形成的肖特基势垒二极管免受反向电压影响。 
实施例2 
接着，参照图12及图13来说明实施例2的IGFET。其中，在显示实施例2的图12及图13以及显示后述的其他实施例及变形例的图14～图19中，对于与图3～图4实质上相同的部分赋予相同的附图标记，并省略其说明。 
图12为显示实施例2的IGFET的外侧部分的一部分的俯视图，图13为显示图12的B-B线的剖视图。另外，图12的B-B线相对于与图3的单元用沟31同样的沟平行。该实施例2的IGFET设有：将图3及图4的第二主体区域37的肖特基势垒二极管形成用外侧部分51进行了略微变形的第二主体区域37′的肖特基势垒二极管形成用外侧部分51′、将图3及图4的N型的保护半导体区域40进行了略微变形的N型的保护半导体区域40′和绝缘膜71，除此之外与图3及图4的IGFET同样地形成。对于图12及图13显示的实施例2的IGFET的第二主体区域37′的肖特基势垒二极管形成用外侧部分51′的在半导体基体21上的露出表面而言，在图12的B-B线方向通过N型的保护半导体区域40′而间断。另外，在由间断的肖特基势垒二极管形成用外周部分51′的露出表面的相互间露出于半导体基体21的表面的N型的保护半导体区域40′上，配置绝缘膜71。另外，在图12及图13中省略的半导体基板21中央部分(单 
元区域)与图3同样地形成。对于追加的多个绝缘膜71而言，沿着俯视时第二主体区域37′的肖特基势垒二极管形成用外侧部分51′的露出表面的延伸方向即单元用沟31的延伸方向，具有规定的相互间隔而配置。第二主体区域37′的肖特基势垒二极管形成用外侧部分51′在绝缘膜71的相互间与源电极23形成肖特基结。在第二主体区域37′的肖特基势垒二极管形成用外侧部分51′的肖特基结宽度W2与图3相同时，图12及图13的IGFET的肖特基势垒二极管形成用外侧部分51′的对于源电极23的接触面积比图3的该值小。如果肖特基势垒二极管形成用外侧部分51′的肖特基接触面的面积变小，则对由源电极23和肖特基势垒二极管形成用外侧部分51′所形成的肖特基结施加反向电压时，对于P型的肖特基势垒二极管形成用外侧部分51′及P型的第一主体区域36的第一外侧部分45，从肖特基结面放出的空穴量降低。即对于肖特基结面的面积大的IGFET和与其相比肖特基结面的面积小的IGFET，在相互施加相同的反向电压时肖特基结面的面积的小的IGFET的漏电流Ileak比肖特基接触面的面积大的IGFET小。如已说明的那样，如果漏电流Ileak变小，则击穿电压即耐压提高。 
由上述可知，如果使肖特基势垒二极管形成用外侧部分51′间断地与源电极23形成肖特基结，则可获得与图3的实施例1中降低肖特基势垒二极管形成用外侧部分51的肖特基接触宽度W2相同的效果，可容易地实现IGFET的耐压提高。另外，通过实施例2也可获得与实施例1相同的效果。 
另外，第二主体区域37的肖特基势垒二极管形成用外侧部分51′的对于源电极23的接触面积，期望为图3显示的第二主体区域37的肖特基势垒二极管形成用单元部分50的对于源电极23的接触面积的1/10～20倍左右，进一步期望为1/10以上且小于1倍。如果肖特基势垒二极管形成用外侧部分51′的肖特基接触面积小于肖特基势垒二极管形成用单元部分50的肖特基接触面积的1/10倍时，难以确实地获得作为目的肖特基势垒二极管，另外大于20倍时不能获得作为目标的击穿电压的提高效果。 
实施例3 
图14及图15是与图12及图13同样地显示实施例3的IGFET的一部分。实施例3的IGFET通过设置变形的第二主体区域37a来控制肖特基接触面积，从而代替在图12及图13中通过绝缘膜71来控制第二主体区域37的肖特基势垒二极管形成用外侧部分51的肖特基接触面，除此之外是与图3、图4、图12及图13相同地构成。
图14及图15的IGFET的半导体基体21a除了具有变形的第一及第二主体区域36a、37a和肖特基势垒二极管保护半导体区域40a的方面以外，与图3及图13的半导体基体21同样地形成。即省略了实施例3的IGFET的图示的FET单元与图3相同地构成。对于变形的第一主体区域36a而言，除了具有变形的第一外侧部分45a以外，与图3相同地形成。第一主体区域36a的第一外侧部分45a为了使第二主体区域37a变形而具有直接接触N型的保护半导体区域40a的部分。第二主体区域37a除了肖特基势垒二极管形成用外侧部分51a以外与图3的第二主体区域37同样地形成。图14的肖特基势垒二极管形成用外侧部分51a具有多个肖特基接触面72。多个肖特基结面72在平行于与图3的单元用沟31同样的单元用沟(未图示)的图14的C-C线上排列。各肖特基接触面72肖特基接触于源电极23。肖特基接触面72的相互间配置有N型保护半导体区域40a。因此，各肖特基接触面72由N型的第一源极区域38的外侧部分53和N型的保护半导体区域40a围绕。 
由于通过图14及图15所示的实施例3的第二主体区域37a的肖特基势垒二极管形成用外侧部分51a的被分割的多个肖特基接触面72而接触源电极23，因此降低了第二主体区域37a和源电极23之间的肖特基接触面积。即，如果图14的肖特基接触面72的宽度W2′与图3的肖特基势垒二极管形成用外侧部分51的肖特基接触宽度W2相同的话，则正由于图14中肖特基接触面72被切断，因此与图3相比肖特基接触的面积降低。其结果是，通过图14及图15的实施例3也可获得与图12及图13的实施例2相同的效果。 
实施例4 
图16所示的实施例4的IGFET 20b设有将图3的P-型的第二主体区域37变形的第二主体区域37b，除此之外，与图3的IGFET 20相同地形成。图16的P-型的第二主体区域37b仅设置在半导体基体21的第一主面28的附近，不邻接于单元用沟31。P-型的第二主体区域37b由于用于伴随源电极23而形成肖特基势垒二极管，因此即使如图16那样在成对的单元用沟31的中间部分限 定性地形成，也可获得与图3的IGFET同样的效果。 
实施例5 
图17显示的实施例5的IGFET 20c具有变形的半导体基体21c。图17的半导体基体21c设有将图3的第一及第二源极区域38、39变形的第一及第二源极区域38c、39c，除此之外与图3相同地来形成。变形的第二源极区域39c没有图3所示的N+型的外侧部分55。因此，N型的第一源极区域38c的外侧部分53c具有大于图3的第一源极区域38的外侧部分53的面积。P-型的第二主体区域37的肖特基势垒二极管形成用外侧部分51的对于源电极23的肖特基结面被N型的肖特基势垒二极管保护半导体区域40和具有与其实质上相同的杂质浓度的N型的第一源极区域38c的外侧部分53c夹持。由此，可良好地实现肖特基势垒二极管的保护，所述肖特基势垒二极管由P-型的第二主体区域37的肖特基势垒二极管形成用外侧部分51和源电极23形成。图17的IGFET20c也具有与图3的IGFET 20相同的效果。 
另外，在图16中，可与图17同样地省略N+的第二源极区域39的N+型的外侧部分55。 
本发明并不限定于上述实施例，例如可有以下的变形。 
(1)在各实施例中，可设置一个漏极区域，来代替分为第一漏极区域34和第二漏极区域35而设置漏极区域。例如，可省略第一漏极区域34，使漏电极22欧姆接触于第二漏极区域35。 
(2)在各实施例中，也可省略N型的第一源极区域38。尤其是，成对的单元用沟31的相互间隔为5μm以下那样地狭窄时，由省略N型的第一源极区域38导致的IGFET的耐压降低很少或没有。 
(3)代替通过二次杂质扩散来形成N型的第一源极区域38和N+型的第二源极区域39，可通过一次杂质扩散形成在半导体基体21的第一主面28的附近N型杂质浓度高、在第二主体区域37侧N型杂质浓度低的单一的源极区域。 
(4)将图4的直线状单元用沟31变形为如图18所示的格子状的单元用沟31a，在该格子状的单元用沟31a中可配置P-型的第二主体区域37d、N型的第一源极区域38d、N+型的第二源极区域39d。在图18的格子状的单元用沟 31a的场合，格子状的单元用沟31a所包含的一个四角形部分的彼此相对的第一及第二部分31a1、31a2、或者彼此相对的第三及第四的部分31a3、31a4，成为用于构成单位IGFET单元的成对沟。另外，设置围绕格子状的单元用沟31a的环状外周沟，在该环状外周沟的外侧设置与图3所示的第一主体区域36的第一及第二外侧部分45、46、第二主体区域37的肖特基势垒二极管形成用外周部分51、第一源极区域38的外侧部分53、第二源极区域39的外侧部分54及保护半导体区域40相同的部分。 
(5)将图4的直线状的单元用沟31变形为图19所示的多个柱状的单元用沟31b，可以围绕该单元用沟31b的形式来形成N+型的第二源极区域39e、N型的第一源极区域38e及P-型的第二主体区域37e。另外，在图19的情况下，设置围绕多个柱状的单元用沟31b的环状外周沟，在该环状外周沟的外侧设置与图3所示的第一主体区域36的第一及第二外周部分45、46、第二主体区域37的肖特基势垒二极管形成用外侧部分51、第一源极区域38的外侧部分53、第二源极区域39的外侧部分54及保护半导体区域40相同的部分。 
(6)通过沿着图3的单元用沟31注入P型杂质，可使第一及第二主体区域36、37的邻接于单元用沟31的部分的P型杂质浓度比单元中央部高。如果由此提高第一及第二主体区域36、37的邻接于单元用沟31的部分的P型杂质浓度，则IGFET的阈电压Vth变高。 
(7)可隔着源电极23向图3所示的IGFET的第一及第二主体区域36、37例如照射2MeV的电子束，其后在氢气氛中实施规定温度(例如300℃以上)的热处理。如果照射电子束，则第一及第二主体区域36、37的少数载流子的寿命变短。如果象这样地寿命变短，向IGFET施加反向电压时从N-型的第二漏极区域35注入第一及第二主体区域36、37的电子(少数载流子)与空穴迅速结合，抑制了电子(少数载流子)流动至N型的第一源极区域38。由此，IGFET的漏电流变小，耐压提高。 
(8)可将各实施例及变形例中表示N沟道型的IGFET变形为P沟道型的IGFET。在得到P沟道型的IGFET时，使显示各实施例及变形例的图3、图4、图6～图9、图12～图19的各半导体区域的导电型相反。即，将各图的N型半导体区域变为P型半导体区域，另外将P型半导体区域变为N型半导体区域。在P沟道型的IGFET的场合，各半导体区域的杂质浓度的相互关系与N沟道型的IGFET的各半导体区域的杂质浓度的相互关系同样地确定。另外，在得到P沟道型的IGFET时，将源电极23的材料变更为可肖特基接触于N型半导体区域(N型的第二主体区域)的Pd(钯)、Mo(钼)、V(钒)等。在该P沟道型的IGFET的场合，使栅电极的电位比源电极的电位低时，源电极和漏电极之间成为导通状态。另外，使P沟道型的IGFET正常工作时，将源电极的电位设定为高于漏电极的电位。 
符号说明 
21：半导体基体；22：漏电极；23：源电极；24：栅电极；30：沟；31：单元用沟；34：N+型的第一漏极区域；35：第二漏极区域；36：P型的第一主体区域；37：P-型的第二主体区域；38：N型的第一源极区域；39：N+型的第二源极区域；40：N型的保护半导体区域。 

Claims (13)

1.一种场效应半导体装置，其特征在于，具有：
(a)半导体基体，其具有第一主面和相对于该第一主面平行延伸的第二主面，且具有从所述第一主面向所述第二主面延伸的至少一对沟，沟的深度为未到达所述第二主面；
(b)第一导电型的漏极区域，其具有露出于所述半导体基体的所述第二主面的面及露出于与所述半导体基体的所述第一主面的所述成对沟相比的更外侧的面，而且邻接配置于所述成对沟；
(c)第二导电型的第一主体区域，其具有：在所述成对沟的相互间邻接配置于所述漏极区域的单元部分、在与所述半导体基体的所述成对沟相比的更外侧邻接配置于所述漏极区域且具有第一平均杂质浓度的第一外侧部分、在与所述第一外侧部分相比的更外侧邻接配置于所述漏极区域且具有比所述第一平均杂质浓度低的第二平均杂质浓度的第二外侧部分；
(d)第二导电型的第二主体区域，其具有：有着比所述第一平均杂质浓度低的平均杂质浓度、在所述成对沟的相互间邻接配置于所述第一主体区域、且具有露出于所述半导体基体的所述第一主面的面的肖特基势垒二极管形成用单元部分，及有着比所述第一平均杂质浓度低的平均杂质浓度、在与所述成对沟相比的更外侧邻接配置于所述第一主体区域、且具有露出于所述半导体基体的所述第一主面的面的肖特基势垒二极管形成用外侧部分；
(e)第一导电型的源极区域，其具有：在所述成对沟的相互间以邻接于所述第二主体区域的所述肖特基势垒二极管形成用单元部分及所述沟的两方的形式配置、且具有露出于所述半导体基体的所述第一主面的面的单元部分，及在与所述半导体基体的所述第一主面的所述成对沟相比的更外侧以邻接于所述沟和所述第二主体区域的所述肖特基势垒二极管形成用外侧部分的两方的形式配置、且具有露出于所述半导体基体的所述第一主面的面的外侧部分；
(f)第一导电型的肖特基势垒二极管保护半导体区域，其在与所述第二主体区域的所述肖特基势垒二极管形成用外侧部分相比的更外侧配置、邻接于所述肖特基势垒二极管形成用外侧部分、且具有露出于所述半导体基体的所述第一主面的表面；
(g)漏电极，其在所述半导体基体的所述第二主面欧姆接触于所述漏极区域；
(h)源电极，其在所述半导体基体的所述第一主面欧姆接触于所述源极区域和所述肖特基势垒二极管保护半导体区域的两方、且肖特基接触于所述第二主体区域的所述肖特基势垒二极管形成用单元部分和所述肖特基势垒二极管形成用外侧部分的两方；
(i)在所述沟中所形成的栅绝缘膜；
(j)栅电极，其配置于所述沟内、且隔着所述栅绝缘膜被所述半导体基体的至少所述第一主体区域包围。
2.根据权利要求1所述的场效应半导体装置，其特征在于，所述漏极区域包含：
(a)具有露出于所述半导体基体的所述第二主面的面的第一导电型的第一漏极区域；
(b)邻接配置于所述第一漏极区域和所述成对沟的两方、具有露出于与所述半导体基体的所述第一主面的所述成对沟相比的更外侧的面、且具有比所述第一漏极区域低的第一导电型杂质浓度的第二漏极区域，
所述半导体基体的所述沟具有到达所述第二漏极区域且没有到达所述漏电极的深度，
所述漏电极欧姆接触于所述第一漏极区域。
3.根据权利要求1所述的场效应半导体装置，其特征在于，所述第一主体区域的所述第一外侧部分形成为，该第一外侧部分和所述漏极区域之间的PN结相对于所述半导体基体的所述第一主面平行延伸，所述第一主体区域的所述第二外侧部分形成为，该第二外侧部分和所述漏极区域之间的PN结与所述半导体基体的所述第一主面之间的距离随着从所述第一外侧部分远离而慢慢变短。
4.根据权利要求1所述的场效应半导体装置，其特征在于，所述第二主体区域配置于所述第一主体区域和所述源极区域之间的全部且邻接于所述沟，且配置于所述第一主体区域和所述保护半导体区域之间的全部。
5.根据权利要求1所述的场效应半导体装置，其特征在于，所述第二主体区域以不邻接于所述沟的形式来形成，所述源极区域邻接于所述第一主体区域和所述第二主体区域的两方，所述保护半导体区域邻接于所述第一主体区域和所述第二主体区域的两方。
6.根据权利要求1所述的场效应半导体装置，其特征在于，所述源极区域的所述单元部分分割为邻接于所述成对沟的一方的一个部分和邻接于所述成对沟的另一方的另一个部分，所述第二主体区域的所述单元部分在所述源极区域的所述单元部分的所述一个部分和所述另一个部分之间露出于所述半导体基体的所述第一主面。
7.根据权利要求1所述的场效应半导体装置，其特征在于，所述源极区域的所述单元部分包含：邻接于所述第二主体区域和所述沟的两方且具有露出于所述半导体基体的所述第一主面的面的第一源极区域，和邻接于所述第一源极区域、具有比所述第一源极区域高的杂质浓度、且具有露出于所述半导体基体的所述第一主面的面的第二源极区域。
8.根据权利要求1所述的场效应半导体装置，其特征在于，所述第二主体区域的所述外侧部分具有被分割成的多个肖特基接触面，所述源电极与所述第二主体区域在所述多个肖特基接触面进行肖特基接触。
9.根据权利要求1所述的场效应半导体装置，其特征在于，所述第二主体区域的所述外侧部分被分割为多个部位。
10.根据权利要求1所述的场效应半导体装置，其特征在于，所述源电极的对于所述第二主体区域的所述外侧部分的肖特基接触宽度(W2)，是所述源电极的对于所述第二主体区域的所述单元部分的肖特基接触宽度(W1)的1/10～10倍。
11.根据权利要求1所述的场效应半导体装置，其特征在于，所述源电极的对于所述第二主体区域的所述外侧部分的肖特基接触宽度(W2)为0.1μm～20μm。
12.根据权利要求1所述的场效应半导体装置，其特征在于，所述源电极的对于所述第二主体区域的所述外侧部分的肖特基接触面积，是所述源电极的对于所述第二主体区域的所述单元部分的肖特基接触面积的1/10～10倍。
13.一种场效应半导体装置的制造方法，其特征在于，具有以下工序：
(a)准备半导体基体的工序，所述半导体基体具有彼此相对的第一及第二主面，而且具有用于获得漏极区域的第一导电型；
(b)形成掩模的工序，该掩模覆盖所述半导体基体的所述第一主面的外侧区域；
(c)通过使用所述掩模将第二导电型杂质选择性地扩散于所述半导体基体来形成第一主体区域，且获得由所述半导体基体中没有扩散第二导电型杂质的部分构成的漏极区域的工序；
(d)形成至少一对沟的工序，所述沟从所述半导体基体的所述第一主面向所述第二主面延伸且具有到达所述漏极区域的深度；
(e)在所述沟的侧面形成栅绝缘膜的工序；
(f)在所述沟中形成隔着所述栅绝缘膜被所述半导体基体的至少所述第一主体区域包围的栅电极的工序；
(g)在所述沟的形成前或形成后，从所述半导体基体的所述第一主面选择性地且以不反转导电型范围的浓度扩散第一导电型杂质而形成第二导电型的第二主体区域的工序，所述第二主体区域包含：具有比所述第一主体区域的平均杂质浓度低的平均杂质浓度、在所述成对沟的相互间邻接配置于所述第一主体区域、且具有露出于所述半导体基体的所述第一主面的所述成对沟的相互间的中央部分的面的肖特基势垒二极管形成用单元部分，及具有比所述第一主体区域的平均杂质浓度低的平均杂质浓度、在所述成对沟的外侧邻接配置于所述第一主体区域、且具有露出于与所述半导体基体的所述第一主面的所述成对沟相比的更外侧的面的肖特基势垒二极管形成用外侧部分；
(h)在所述沟的形成前或形成后，从所述半导体基体的所述第一主面选择性地扩散第一导电型杂质而形成源极区域的工序，所述源极区域包含：在所述成对沟的相互间以邻接于所述第二主体区域的所述单元部分和所述沟的两方的形式进行配置、且具有露出于所述半导体基体所述第一主面的面的单元部分，及在与所述半导体基体的所述第一主面的所述成对沟相比的更外侧以邻接于所述沟和所述第二主体区域的所述外侧部分的两方的形式进行配置、且具有露出于所述半导体基体所述第一主面的面的外侧部分；
(i)在形成所述源极区域的同时或另外地，从所述半导体基体的所述第一主面选择性地扩散第一导电型杂质而形成保护半导体区域的工序，所述保护半导体区域在比所述源极区域的所述外侧部分更远离所述沟的位置以邻接于所述第二主体区域的所述外侧部分的形式配置、且具有露出于所述半导体基体的所述第一主面的面；
(j)在所述半导体基体的所述第二主面形成欧姆接触于所述漏极区域的漏电极的工序；
(k)在所述半导体基体的所述第一主面形成欧姆接触于所述源极区域和所述保护半导体区域的两方且肖特基接触于所述第二主体区域的源电极的工序。
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