JP4930904B2 - 電気回路のスイッチング装置 - Google Patents
電気回路のスイッチング装置 Download PDFInfo
- Publication number
- JP4930904B2 JP4930904B2 JP2007232635A JP2007232635A JP4930904B2 JP 4930904 B2 JP4930904 B2 JP 4930904B2 JP 2007232635 A JP2007232635 A JP 2007232635A JP 2007232635 A JP2007232635 A JP 2007232635A JP 4930904 B2 JP4930904 B2 JP 4930904B2
- Authority
- JP
- Japan
- Prior art keywords
- main
- effect transistor
- field effect
- insulated gate
- gate field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 210000000746 body region Anatomy 0.000 claims description 166
- 230000005669 field effect Effects 0.000 claims description 150
- 239000004065 semiconductor Substances 0.000 claims description 146
- 239000000758 substrate Substances 0.000 claims description 99
- 239000012535 impurity Substances 0.000 claims description 54
- 238000010894 electron beam technology Methods 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 3
- 230000005685 electric field effect Effects 0.000 claims 1
- 230000004888 barrier function Effects 0.000 description 34
- 239000002131 composite material Substances 0.000 description 24
- 230000015556 catabolic process Effects 0.000 description 20
- 230000003071 parasitic effect Effects 0.000 description 14
- 108091006146 Channels Proteins 0.000 description 13
- 239000008186 active pharmaceutical agent Substances 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 239000000969 carrier Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004337 Ti-Ni Inorganic materials 0.000 description 1
- 229910011209 Ti—Ni Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- KHYBPSFKEHXSLX-UHFFFAOYSA-N iminotitanium Chemical compound [Ti]=N KHYBPSFKEHXSLX-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Electronic Switches (AREA)
Description
電圧が印加される第1及び第2の主端子と、
制御信号が供給される主制御端子と、
第1導電型のドレイン領域と、前記ドレイン領域上に配置され且つ露出面を有している第2導電型のボデイ領域と、前記ボデイ領域の中に形成され且つ露出面を有している第1導電型のソース領域と、前記ドレイン領域にオーミック接触し且つ前記第1の主端子に接続されているドレイン電極と、前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触し且つ前記第2の主端子に接続されているソース電極と、前記ソース領域と前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボデイ領域の露出面に対向し且つ前記主制御端子に接続されているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時にオン状態になって前記主絶縁ゲート型電界効果トランジスタを保護するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された第1の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された第2の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続された制御端子とを有している保護スイッチ手段と
を備えていることを特徴とする電気回路のスイッチング装置に係わるものである。
また、請求項3に示すように、前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタと同一の半導体基板に形成された半導体スイッチであることが望ましい。
また、請求項4に示すように、前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するための副絶縁ゲート型電界効果トランジスタであって、第1導電型のドレイン領域と、該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域上に配置され且つ且つ露出面を有している第2導電型のボデイ領域と、該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の中に形成され且つ露出面を有している第1導電型のソース領域と、該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域にオーミック接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、該副絶縁ゲート型電界効果トランジスタの前記ソース領域にオーミック接触し且つ該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域にショットキー接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続されているソース電極と、該副絶縁ゲート型電界効果トランジスタの前記ソース領域と該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、該副絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜を介して該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の露出面に対向し且つ前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続されているゲート電極とを備えていることが望ましい。
また、請求項5に示すように、前記副絶縁ゲート型電界効果トランジスタは、前記主絶縁ゲート型電界効果トランジスタよりも小さい電流容量を有していることが望ましい。
また、請求項6に示すように、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域は、第1導電型の第1のドレイン領域と、前記第1のドレイン領域上に配置され且つ前記第1のドレイン領域よりも低い第1導電型不純物濃度を有している第2のドレイン領域とから成り、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ボデイ領域は、前記第2のドレイン領域上に配置され且つ第2導電型を有している第1のボデイ領域と、前記第1のボデイ領域上に配置され且つ前記第1のボデイ領よりも低い第2導電型不純物濃度を有し且つ露出面を有している第2のボデイ領域とから成り、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ソース領域は、前記第2のボデイ領域の中に形成され且つ露出面を有し且つ第1導電型を有している第1のソース領域と、前記第1のソース領域の中に形成され且つ前記第1のソース領域よりも高い第1導電型不純物濃度を有している第2のソース領域とから成ることが望ましい。
また、請求項7に示すように、スイッチング装置を、
電圧が印加される第1及び第2の主端子と、
制御信号が供給される主制御端子と、
第1の主面と該第1の主面に対して平行に延びている第2の主面とを有し且つ前記第1の主面から前記第2の主面に向って延びているトレンチを有している半導体基体と、前記半導体基体内に配置され且つ前記半導体基体の前記第2の主面に露出する面を有し且つ第1導電型を有しているドレイン領域と、前記半導体基体内において前記ドレイン領域上に配置され且つ前記トレンチに露出する面と前記半導体基体の前記第1の主面に露出する面とを有し且つ第2導電型を有しているボデイ領域と、前記半導体基体内において前記ボデイ領域に隣接配置され且つ前記トレンチに露出する面と前記半導体基体の前記一方の主面に露出する面とを有し且つ第1導電型を有しているソース領域と、前記半導体基体の前記第2の主面において前記ドレイン領域にオーミック接触し且つ前記第1の主端子に接続されているドレイン電極と、前記半導体基体の前記第1の主面において前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触し且つ前記第2の主端子に接続されているソース電極と、前記トレンチの壁面に形成され且つ少なくとも前記ボデイ領域の前記トレンチにおける露出面を覆っているゲート絶縁膜と、前記トレンチ内に配置され且つ前記ゲート絶縁膜を介して前記ボデイ領域の前記トレンチにおける露出面に対向し且つ前記主制御端子に接続されているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時にオン状態になって前記主絶縁ゲート型電界効果トランジスタを保護するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された第1の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された第2の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続された制御端子とを有している保護スイッチ手段と
で構成することができる。
また、請求項8、9に示すように、請求項7に示すスイッチング装置を、請求項2,3と同様に構成することが望ましい。
また、請求項10に示すように、請求項7のスイッチング装置において、前記保護スイッチ手段は前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するための副絶縁ゲート型電界効果トランジスタであって、第1の主面と該第1の主面に対して平行に延びている第2の主面とを有し且つ前記第1の主面から前記第2の主面に向って延びているトレンチを有している半導体基体と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内に配置され且つ前記半導体基体の前記第2の主面に露出する面を有し且つ第1導電型を有しているドレイン領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内において該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域上に配置され且つ該副絶縁ゲート型電界効果トランジスタの前記トレンチに露出する面と該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第1の主面に露出する面とを有し且つ第2導電型を有しているボデイ領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内において該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域に隣接配置され且つ該副絶縁ゲート型電界効果トランジスタの前記トレンチに露出する面と該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記一方の主面に露出する面とを有し且つ第1導電型を有しているソース領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第2の主面において該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域にオーミック接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第1の主面において該副絶縁ゲート型電界効果トランジスタの前記ソース領域にオーミック接触し且つ該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域にショットキー接触し且つ前記主絶縁ゲート型電界効果トランジスタのゲート電極に接続されているソース電極と、該副絶縁ゲート型電界効果トランジスタの前記トレンチの壁面に形成され且つ少なくとも該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の前記トレンチにおける露出面を覆っているゲート絶縁膜と、該副絶縁ゲート型電界効果トランジスタの前記トレンチ内に配置され且つ該副絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜を介して該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の前記トレンチにおける露出面に対向し且つ前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続されているゲート電極とを備えていることが望ましい。
また、請求項11に示すように、前記副絶縁ゲート型電界効果トランジスタは前記主絶縁ゲート型電界効果トランジスタよりも小さい電流容量を有していることが望ましい。
また、請求項12に示すように、請求項10のスイッチング装置において、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域は、第1導電型の第1のドレイン領域と、前記第1のドレイン領域上に配置され且つ前記第1のドレイン領域よりも低い第1導電型不純物濃度を有している第2のドレイン領域とから成り、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ボデイ領域は、前記第2のドレイン領域上に配置され且つ第2導電型を有している第1のボデイ領域と、前記第1のボデイ領域上に配置され且つ前記第1のボデイ領よりも低い第2導電型不純物濃度を有し且つ露出面を有している第2のボデイ領域とから成り、前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタの各ソース領域は、各半導体基体内において各第2のボデイ領域内に形成され且つ各トレンチに露出する面と各半導体基体の前記一方の主面に露出する面とを有し且つ第1導電型を有している第1のソース領域と、各第1のソース領域内に形成され且つ各トレンチに露出する面と各半導体基体の前記一方の主面に露出する面とを有し且つ各第1のソース領域よりも高い第1導電型不純物濃度を有している第2のソース領域とから成ることが望ましい。
また、請求項13に示すように、前記ボデイ領域は、前記トレンチから離れている第1の部分と前記トレンチに隣接している第2の部分とを有し、前記第2の部分の第2導電型不純物濃度は前記第1の部分の第2導電型不純物濃度よりも高いことが望ましい。
また、請求項14に示すように、前記ボデイ領域は、電子線の照射によって少数キャリアのライフタイムが短縮された領域であることが望ましい。
(1)本発明のスイッチング装置の主絶縁ゲート電界効果トランジスタ(主MOSFET)にショットキーバリアダイオードが内蔵されている。このため、ボデイ領域とソース領域との間に等価的にPN接合ダイオードが生じている。もし、本発明に従う保護スイッチ手段を設けない場合には、ショットキーバリアダイオード及びPN接合ダイオードを逆バイアスする向きの電圧がソース電極とドレイン電極との間に印加された時に、既に説明したようにPN接合ダイオードの耐圧が低下し、PN接合ダイオードが逆流阻止機能を失うことがある。これに対し、本発明に従って保護スイッチ手段を設けた場合には、ドレイン電極とソース電極との間に逆方向電圧が印加された時に、保護スイッチ手段がオン状態になり、主絶縁ゲート電界効果トランジスタのドレイン電極とゲート電極との間が短絡され、主絶縁ゲート電界効果トランジスタ及びこれに接続された電気回路が保護される。即ち、保護スイッチ手段がオン状態になると、主絶縁ゲート電界効果トランジスタのゲート電極の電位がドレイン電極の電位に近づくために、ゲート電極の電位によるPN接合ダイオードの耐圧低下が実質的に生じなくなる。これにより主絶縁ゲート電界効果トランジスタ又は電気回路を逆方向電流から保護することができる。
(2)本発明のスイッチング装置は、第1及び第2の主端子と主制御端子とを有し、これ等によって外部に接続されるので、1個の3端子素子と同様に使用することができる。これにより、使い勝手の良いスイッチング装置を提供することができる。
請求項4,10の発明においては、主絶縁ゲート電界効果トランジスタと保護スイッチ手段としての副絶縁ゲート電界効果トランジスタとが実質的に同一な構成を有するので、保護スイッチ手段としての副絶縁ゲート電界効果トランジスタの製造が容易になり、スイッチング装置のコストの低減を図ることができる。
請求項6、12の発明によれば、ドレイン領域は、第1導電型の第1のドレイン領域と該第1のドレイン領域よりも低い第1導電型不純物濃度を有している第2のドレイン領域とから成り、前記ボデイ領域は、第1のボデイ領域と該第1のボデイ領よりも低い第2導電型不純物濃度を有している第2のボデイ領域とから成るので、主絶縁ゲート電界効果トランジスタの電気的特性を向上させることができる。
請求項7の発明によれば、主絶縁ゲート電界効果トランジスタがトレンチ構造を有するので、主絶縁ゲート電界効果トランジスタの小型化及び低オン抵抗化を図ることができる。
この実施例では、N-型の半導体基板を用意し、この一方の主面にN型不純物を拡散することによってN+型(第1導電型)の第1のドレイン領域47が形成されている。しかし、N+型の半導体基板にN-型半導体をエピタキシャル成長させることによってN-型(第1導電型)の第2のドレイン領域48を得ることもできる。なお、N-型の第2のドレイン領域48は、N-型の半導体基板に各領域を形成した後の残存部分に相当する。
第1及び第2の主端子11,12間に図2において実線で示すように電源31が接続されている状態で、ゲート制御回路32のゲート制御電圧がゼロになり、主制御端子13の電位もゼロになると、主MOSFET14はオフになる。
図4から明らかなように、第1及び第2の主端子11,12間に電源31が逆極性に接続された状態において、主MOSFET14のドレイン・ソース間電圧VDS即ち第1及び第2の主端子11,12間の電圧が約1〜1.5Vよりも小さい時には、副MOSFET15がオン状態に転換できず、オフ状態に保たれる。このため、主MOSFET14のゲート電極G1の電位がソース電極S1の電位とほぼ同一になり、ボデイ領域49の電位よりも高い。従って、第2のPN接合ダイオードDbの耐圧向上効果が発生しない。しかし、主MOSFET14のドレイン・ソース間電圧VDSの絶対値が約1〜1.5Vよりも小さいので、主MOSFET14のドレイン電流は第2のPN接合ダイオードDb及びショットキーバリアダイオードDcによって阻止され、零又は極めて小さい。
第1及び第2の主端子11,12間に図2において点線で示すように電源31が逆極性に接続された状態において、主MOSFET14のドレイン・ソース間電圧VDS即ち第1及び第2の主端子11,12間の電圧の絶対値が約1〜1.5Vよりも大きくなると、副MOSFET15がオンになる。副MOSFET15がオンの時には第2の主端子12、主制御端子13、ゲート抵抗16、副MOSFET15、及び第1の主端子11の経路で電流I11が流れる。
図4から明らかなように第1の主端子11を流れる電流I11は、ゲート抵抗16の値及び主MOSFET14のドレイン・ソース間電圧VDSの値の変化に応じて変化する。ゲート抵抗16の値が100Ωの時には、特性線Aに示すようにドレイン・ソース間電圧VDSが−10Vの時に電流I11が約0.1Aであり、ゲート抵抗16の値が11Ωの時には、特性線Bに示すようにドレイン・ソース間電圧VDSが−10Vの時に電流I11が約0.9Aであり、ゲート抵抗16の値が0Ωの時には、特性線Cに示すようにドレイン・ソース間電圧VDSが約−2Vの時に極めて大きい電流I11が流れる。逆方向電圧の印加時における電流I11を良好に制限するために、ゲート抵抗16を10Ω〜30kΩにすることが望ましい。
(1)主MOSFET14の第1のPN接合ダイオードDaに対して逆の極性(方向性)を有するショットキーバリアダイオードDcが形成されているので、ソース電極S1の電位がドレイン電極D1の電位よりも高い時(逆方向電圧印加時)にチャネル56以外の部分を通って流れる電流を阻止することができる。
(2)主MOSFET14に逆方向電圧が印加された時に、副MOSFET15がオンになって主MOSFET14のゲート電極G1とドレイン電極D1の間を短絡するので、ゲート電極G1の電位がボデイ領域49の電位よりも低くなり、主MOSFET14におけるボデイ領域49とソース領域52との間のPN接合57のトレンチ43に露出する部分における空乏層が薄くならない。このため、第2のPN接合ダイオードDbの耐圧低下が生じない。従って、第2のPN接合ダイオードD2及びショットキーバリアダイオードDcによって逆方向電圧印加時における逆方向電流を良好に制限することができる。
(3)複合半導体装置10は、第1及び第2の主端子11,12と主制御端子13とを有し、これ等によって外部に接続されるので、1個の3端子素子と同様に使用することができる。これにより、使い勝手の良い複合半導体装置10を提供することができる。また、これを使用する電気装置の部品点数を低減できる。また、複合半導体装置10をメカニカルリレー等の代わりのスイッチ素子として容易に使用することができる。
(4)主MOSFET14と補助スイッチ手段としての副MOSFET15とが電流容量及び寸法を除いて実質的に同一な構成を有するので、補助スイッチ手段としての副MOSFET15を主MOSFET14と同時に形成することができ、複合半導体装置10の製造が容易になり、複合半導体装置10のコストの低減を図ることができる。また、副MOSFET15は主MOSFET14と同様に比較的高い耐圧を有するので、耐圧の高い複合半導体装置10を提供することができる。
(5)複合半導体装置10における副MOSFET15の占有面積は主MOSFET14の占有面積の1/10〜1/100であるので、従来の逆流阻止ダイオードを主MOSFET14に対して直列に接続した複合半導体装置よりも複合半導体装置10を小型化できる。なお、複合半導体装置10の寸法が従来の複合半導体装置の寸法と同一で良い場合は、主MOSFET14の占有面積の割合を増大させて、主MOSFET14のオン抵抗の低減を図ることができる。
(6)主MOSFET14及び副MOSFET15がトレンチを有するので、主MOSFET14及び副MOSFET15の小型化及び低オン抵抗化を図ることができる。
(7)ゲート制御回路32による主MOSFET14の電流制御を、主MOSFET14に正方向電圧が印加されている時と、逆方向電圧が印加されている時との両方で行うことができる。
(8)主MOSFET14のドレイン領域46はN+型半導体から成る第1のドレイン領域47とN-型半導体から成る第2のドレイン領域48とから成り、ボデイ領域49はP型半導体から成る第1のボデイ領域50とP-型半導体から成る第2のボデイ領域51とから成り、ソース領域52はN型半導体から成る第1のソース領域53とN+型半導体から成る第2のソース領域54とから成る。また、副MOSFET15も主MOSFET14と同様に構成されている。従って、耐圧等の電気的特性の良い主MOSFET14及び副MOSFET15を得ることができる。
(9)ショットキーバリアダイオードDcを良好に得るためにP-型の第2のボデイ領域51を形成し、且つソース領域52とボデイ領域49とドレイン領域46とに基づくNPN寄生トランジスタ作用を抑制するために低不純物濃度の第1のソース領域53を設けたにも拘わらず、チャネル56の下端からN+型の第1のドレイン領域47までの距離(N-型の第2のドレイン領域48の厚み)が特別に増大しない。換言すれば、図3においてP-型の第2のボデイ領域51及び第1のソース領域53の有無に関係なく、N-型の第2のドレイン領域48の厚みを一定に保つことができる。これにより、主MOSFET14のオン抵抗の増大を招かない。
(10)P型の第1のボデイ領域50は非選択拡散で形成され、且つトレンチ43によってN型の第1のソース領域53及びN+型の第2のソース領域54の横方向への広がりが制限されているので、主MOSFET14の横幅を低減できる。
比較的不純物濃度の高い第2の部分50b,51bが形成された主MOSFET14aは、第2の部分50b,51bを形成しない例えば図3の主MOSFET14よりも約1V高いのスレッショルド電圧Vthを有する。なお、第2の部分50b,51bは、限定的に形成されているので、主MOSFET14aの耐圧及びオン抵抗にほとんど影響を与えない。
また、図2における副MOSFET15も図5の主MOSFET14aと同様に形成することができる。
(1)スイッチ装置を、主MOSFET14、14a、14b、又は14cと副MOSFET15とゲート抵抗16とを含むモノリシックICで構成する代わりに、ハイブリッドIC又は個別部品で図2に示すように構成することもできる。
(2)ゲート抵抗16を半導体基体内の拡散領域で構成する代わりに、半導体基体上の絶縁層の上に多結晶シリコン層等の抵抗層を形成し、この抵抗層をゲート抵抗とすることができる。
(3)副MOSFET15の閾値電圧、耐圧等の電気的特性は主MOSFET14、14a、14b、又は14cの電気的特性と異なっても良い。
(4)補助スイッチ手段としての副MOSFET15の代わりに、主MOSFET14、14a、14b、又は14cと異なる構成のスイッチ素子又はスイッチ回路に置き換えることができる。例えば、ショットキーバリアダイオードは含まないが図2の第1のPN接合ダイオードDaに相当する寄生ダイオードを含む単数又は複数のMOSFETによって補助スイッチ手段を構成することができる。
(5)2回の不純物拡散によってN型の第1のソース領域53とN+型の第2のソース領域54とを形成する代わりに1回の不純物拡散によって半導体基体20の第1の主面41の近傍でN型不純物濃度が高く、PN接合57の近傍でN型不純物濃度が低い単一のソース領域を形成することができる。
Claims (14)
- 電圧が印加される第1及び第2の主端子と、
制御信号が供給される主制御端子と、
第1導電型のドレイン領域と、前記ドレイン領域上に配置され且つ露出面を有している第2導電型のボデイ領域と、前記ボデイ領域の中に形成され且つ露出面を有している第1導電型のソース領域と、前記ドレイン領域にオーミック接触し且つ前記第1の主端子に接続されているドレイン電極と、前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触し且つ前記第2の主端子に接続されているソース電極と、前記ソース領域と前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボデイ領域の露出面に対向し且つ前記主制御端子に接続されているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時にオン状態になって前記主絶縁ゲート型電界効果トランジスタを保護するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された第1の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された第2の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続された制御端子とを有している保護スイッチ手段と
を備えていることを特徴とする電気回路のスイッチング装置。 - 更に、前記主制御端子と前記主絶縁ゲート型電界効果トランジスタのゲート電極との間に接続された抵抗を備えていることを特徴とする請求項1記載の電気回路のスイッチング装置。
- 前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタと同一の半導体基板に形成された半導体スイッチであることを特徴とする請求項1記載の電気回路のスイッチング装置。
- 前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するための副絶縁ゲート型電界効果トランジスタであって、第1導電型のドレイン領域と、該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域上に配置され且つ且つ露出面を有している第2導電型のボデイ領域と、該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の中に形成され且つ露出面を有している第1導電型のソース領域と、該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域にオーミック接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、該副絶縁ゲート型電界効果トランジスタの前記ソース領域にオーミック接触し且つ該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域にショットキー接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続されているソース電極と、該副絶縁ゲート型電界効果トランジスタの前記ソース領域と該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、該副絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜を介して該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の露出面に対向し且つ前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続されているゲート電極とを備えていることを特徴とする請求項1記載の電気回路のスイッチング装置。
- 前記副絶縁ゲート型電界効果トランジスタは、前記主絶縁ゲート型電界効果トランジスタよりも小さい電流容量を有していることを特徴とする請求項4記載の電気回路のスイッチング装置。
- 前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域は、第1導電型の第1のドレイン領域と、前記第1のドレイン領域上に配置され且つ前記第1のドレイン領域よりも低い第1導電型不純物濃度を有している第2のドレイン領域とから成り、
前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ボデイ領域は、前記第2のドレイン領域上に配置され且つ第2導電型を有している第1のボデイ領域と、前記第1のボデイ領域上に配置され且つ前記第1のボデイ領よりも低い第2導電型不純物濃度を有し且つ露出面を有している第2のボデイ領域とから成り、
前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ソース領域は、前記第2のボデイ領域の中に形成され且つ露出面を有し且つ第1導電型を有している第1のソース領域と、前記第1のソース領域の中に形成され且つ前記第1のソース領域よりも高い第1導電型不純物濃度を有している第2のソース領域とから成ることを特徴とする請求項4記載の電気回路のスイッチング装置。 - 電圧が印加される第1及び第2の主端子と、
制御信号が供給される主制御端子と、
第1の主面と該第1の主面に対して平行に延びている第2の主面とを有し且つ前記第1の主面から前記第2の主面に向って延びているトレンチを有している半導体基体と、前記半導体基体内に配置され且つ前記半導体基体の前記第2の主面に露出する面を有し且つ第1導電型を有しているドレイン領域と、前記半導体基体内において前記ドレイン領域上に配置され且つ前記トレンチに露出する面と前記半導体基体の前記第1の主面に露出する面とを有し且つ第2導電型を有しているボデイ領域と、前記半導体基体内において前記ボデイ領域に隣接配置され且つ前記トレンチに露出する面と前記半導体基体の前記一方の主面に露出する面とを有し且つ第1導電型を有しているソース領域と、前記半導体基体の前記第2の主面において前記ドレイン領域にオーミック接触し且つ前記第1の主端子に接続されているドレイン電極と、前記半導体基体の前記第1の主面において前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触し且つ前記第2の主端子に接続されているソース電極と、前記トレンチの壁面に形成され且つ少なくとも前記ボデイ領域の前記トレンチにおける露出面を覆っているゲート絶縁膜と、前記トレンチ内に配置され且つ前記ゲート絶縁膜を介して前記ボデイ領域の前記トレンチにおける露出面に対向し且つ前記主制御端子に接続されているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時にオン状態になって前記主絶縁ゲート型電界効果トランジスタを保護するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された第1の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された第2の主端子と前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続された制御端子とを有している保護スイッチ手段と
を備えていることを特徴とする電気回路のスイッチング装置。 - 更に、前記主制御端子と前記主絶縁ゲート型電界効果トランジスタのゲート電極との間に接続された抵抗を備えていることを特徴とする請求項7記載の電気回路のスイッチング装置。
- 前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタと同一の半導体基板に形成された半導体スイッチであることを特徴とする請求項7記載の電気回路のスイッチング装置。
- 前記保護スイッチ手段は前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するための副絶縁ゲート型電界効果トランジスタであって、第1の主面と該第1の主面に対して平行に延びている第2の主面とを有し且つ前記第1の主面から前記第2の主面に向って延びているトレンチを有している半導体基体と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内に配置され且つ前記半導体基体の前記第2の主面に露出する面を有し且つ第1導電型を有しているドレイン領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内において該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域上に配置され且つ該副絶縁ゲート型電界効果トランジスタの前記トレンチに露出する面と該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第1の主面に露出する面とを有し且つ第2導電型を有しているボデイ領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体内において該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域に隣接配置され且つ該副絶縁ゲート型電界効果トランジスタの前記トレンチに露出する面と該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記一方の主面に露出する面とを有し且つ第1導電型を有しているソース領域と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第2の主面において該副絶縁ゲート型電界効果トランジスタの前記ドレイン領域にオーミック接触し且つ前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されているドレイン電極と、該副絶縁ゲート型電界効果トランジスタの前記半導体基体の前記第1の主面において該副絶縁ゲート型電界効果トランジスタの前記ソース領域にオーミック接触し且つ該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域にショットキー接触し且つ前記主絶縁ゲート型電界効果トランジスタのゲート電極に接続されているソース電極と、該副絶縁ゲート型電界効果トランジスタの前記トレンチの壁面に形成され且つ少なくとも該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の前記トレンチにおける露出面を覆っているゲート絶縁膜と、該副絶縁ゲート型電界効果トランジスタの前記トレンチ内に配置され且つ該副絶縁ゲート型電界効果トランジスタの前記ゲート絶縁膜を介して該副絶縁ゲート型電界効果トランジスタの前記ボデイ領域の前記トレンチにおける露出面に対向し且つ前記主絶縁ゲート型電界効果トランジスタの前記ソース電極に接続されているゲート電極とを備えていることを特徴とする請求項7記載の電気回路のスイッチング装置。
- 前記副絶縁ゲート型電界効果トランジスタは前記主絶縁ゲート型電界効果トランジスタよりも小さい電流容量を有していることを特徴とする請求項10記載の電気回路のスイッチング装置。
- 前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ドレイン領域は、第1導電型の第1のドレイン領域と、前記第1のドレイン領域上に配置され且つ前記第1のドレイン領域よりも低い第1導電型不純物濃度を有している第2のドレイン領域とから成り、
前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタのそれぞれの前記ボデイ領域は、前記第2のドレイン領域上に配置され且つ第2導電型を有している第1のボデイ領域と、前記第1のボデイ領域上に配置され且つ前記第1のボデイ領よりも低い第2導電型不純物濃度を有し且つ露出面を有している第2のボデイ領域とから成り、
前記主絶縁ゲート型電界効果トランジスタ及び前記副絶縁ゲート型電界効果トランジスタの各ソース領域は、各半導体基体内において各第2のボデイ領域内に形成され且つ各トレンチに露出する面と各半導体基体の前記一方の主面に露出する面とを有し且つ第1導電型を有している第1のソース領域と、各第1のソース領域内に形成され且つ各トレンチに露出する面と各半導体基体の前記一方の主面に露出する面とを有し且つ各第1のソース領域よりも高い第1導電型不純物濃度を有している第2のソース領域とから成ることを特徴とする請求項10記載の電気回路のスイッチング装置。 - 前記ボデイ領域は、前記トレンチから離れている第1の部分と前記トレンチに隣接している第2の部分とを有し、前記第2の部分の第2導電型不純物濃度は前記第1の部分の第2導電型不純物濃度よりも高いことを特徴とする請求項7記載の電気回路のスイッチング装置。
- 前記ボデイ領域は、電子線の照射によって少数キャリアのライフタイムが短縮された領域であることを特徴とする請求項7記載の電気回路のスイッチング装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007232635A JP4930904B2 (ja) | 2007-09-07 | 2007-09-07 | 電気回路のスイッチング装置 |
CN2008801057758A CN101809742B (zh) | 2007-09-07 | 2008-09-03 | 电气电路的开关装置 |
EP08829470A EP2187441A4 (en) | 2007-09-07 | 2008-09-03 | SWITCHING DEVICE FOR ELECTRICAL CIRCUIT |
PCT/JP2008/065838 WO2009031567A1 (ja) | 2007-09-07 | 2008-09-03 | 電気回路のスイッチング装置 |
US12/717,615 US7872315B2 (en) | 2007-09-07 | 2010-03-04 | Electronic switching device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007232635A JP4930904B2 (ja) | 2007-09-07 | 2007-09-07 | 電気回路のスイッチング装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009065026A JP2009065026A (ja) | 2009-03-26 |
JP2009065026A5 JP2009065026A5 (ja) | 2010-07-29 |
JP4930904B2 true JP4930904B2 (ja) | 2012-05-16 |
Family
ID=40428881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007232635A Active JP4930904B2 (ja) | 2007-09-07 | 2007-09-07 | 電気回路のスイッチング装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7872315B2 (ja) |
EP (1) | EP2187441A4 (ja) |
JP (1) | JP4930904B2 (ja) |
CN (1) | CN101809742B (ja) |
WO (1) | WO2009031567A1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5526496B2 (ja) | 2008-06-02 | 2014-06-18 | サンケン電気株式会社 | 電界効果半導体装置及びその製造方法 |
US7999315B2 (en) * | 2009-03-02 | 2011-08-16 | Fairchild Semiconductor Corporation | Quasi-Resurf LDMOS |
JP5171776B2 (ja) * | 2009-09-30 | 2013-03-27 | 株式会社日立製作所 | 半導体装置、及びそれを用いた電力変換装置 |
US8269277B2 (en) | 2010-08-11 | 2012-09-18 | Fairchild Semiconductor Corporation | RESURF device including increased breakdown voltage |
US8816468B2 (en) * | 2010-10-21 | 2014-08-26 | Vishay General Semiconductor Llc | Schottky rectifier |
US8450792B2 (en) * | 2011-04-08 | 2013-05-28 | International Business Machines Corporation | Structure and fabrication method of tunnel field effect transistor with increased drive current and reduced gate induced drain leakage (GIDL) |
DE112011105316T5 (de) * | 2011-06-08 | 2014-03-27 | Sumitomo Electric Industries, Ltd. | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
US8785278B2 (en) | 2012-02-02 | 2014-07-22 | Alpha And Omega Semiconductor Incorporated | Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact |
JP5620421B2 (ja) * | 2012-02-28 | 2014-11-05 | 株式会社東芝 | 半導体装置 |
US8581660B1 (en) * | 2012-04-24 | 2013-11-12 | Texas Instruments Incorporated | Power transistor partial current sensing for high precision applications |
KR20140076762A (ko) * | 2012-12-13 | 2014-06-23 | 삼성전기주식회사 | 전력 반도체 소자 및 그 제조 방법 |
JP6319453B2 (ja) * | 2014-10-03 | 2018-05-09 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
US11211485B2 (en) * | 2017-11-01 | 2021-12-28 | Suzhou Oriental Semiconductor Co., Ltd. | Trench power transistor |
DE102017130223B4 (de) | 2017-12-15 | 2020-06-04 | Infineon Technologies Ag | Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler |
JP6964538B2 (ja) * | 2018-02-28 | 2021-11-10 | 株式会社 日立パワーデバイス | 半導体装置および電力変換装置 |
JP2019175930A (ja) * | 2018-03-27 | 2019-10-10 | エイブリック株式会社 | 半導体装置及びその製造方法 |
JP7294036B2 (ja) * | 2019-09-30 | 2023-06-20 | 三菱電機株式会社 | 半導体試験装置、半導体装置の試験方法および半導体装置の製造方法 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58139624A (ja) * | 1982-02-15 | 1983-08-19 | 日産自動車株式会社 | 車両用負荷電流遮断回路 |
JPS58178632A (ja) * | 1982-04-13 | 1983-10-19 | Nissan Motor Co Ltd | スイツチ回路 |
US4893158A (en) * | 1987-06-22 | 1990-01-09 | Nissan Motor Co., Ltd. | MOSFET device |
JP3182848B2 (ja) * | 1992-03-24 | 2001-07-03 | 富士電機株式会社 | 半導体装置 |
JPH0715009A (ja) * | 1993-01-14 | 1995-01-17 | Toyota Autom Loom Works Ltd | 縦型mos電界効果トランジスタ |
DE19502117C2 (de) * | 1995-01-24 | 2003-03-20 | Infineon Technologies Ag | Schutzanordnung gegen elektrostatische Entladungen in mit Feldeffekt steuerbaren Halbleiterbauelementen |
US6441445B1 (en) * | 1998-10-06 | 2002-08-27 | Stmicroelectronics S.R.L. | Integrated device with bipolar transistor and electronic switch in “emitter switching” configuration |
JP2001284584A (ja) * | 2000-03-30 | 2001-10-12 | Toshiba Corp | 半導体装置及びその製造方法 |
DE10026740C2 (de) * | 2000-05-30 | 2002-04-11 | Infineon Technologies Ag | Halbleiterschaltelement mit integrierter Schottky-Diode und Verfahren zu dessen Herstellung |
US7132712B2 (en) * | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
WO2002084745A2 (en) * | 2001-04-11 | 2002-10-24 | Silicon Wireless Corporation | Power semiconductor devices and methods of forming same |
JP4070485B2 (ja) * | 2001-05-09 | 2008-04-02 | 株式会社東芝 | 半導体装置 |
US6998678B2 (en) * | 2001-05-17 | 2006-02-14 | Infineon Technologies Ag | Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode |
JP4225711B2 (ja) * | 2001-06-29 | 2009-02-18 | 株式会社東芝 | 半導体素子及びその製造方法 |
JP2003031821A (ja) * | 2001-07-17 | 2003-01-31 | Toshiba Corp | 半導体装置 |
US7652326B2 (en) * | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
JP4415767B2 (ja) * | 2004-06-14 | 2010-02-17 | サンケン電気株式会社 | 絶縁ゲート型半導体素子、及びその製造方法 |
US7952139B2 (en) * | 2005-02-11 | 2011-05-31 | Alpha & Omega Semiconductor Ltd. | Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout |
US7297603B2 (en) * | 2005-03-31 | 2007-11-20 | Semiconductor Components Industries, L.L.C. | Bi-directional transistor and method therefor |
JP2006326811A (ja) | 2005-05-30 | 2006-12-07 | Asahi Diamond Industrial Co Ltd | メタルボンド砥石の製造方法 |
JP5034461B2 (ja) * | 2006-01-10 | 2012-09-26 | 株式会社デンソー | 半導体装置 |
US7598567B2 (en) * | 2006-11-03 | 2009-10-06 | Cree, Inc. | Power switching semiconductor devices including rectifying junction-shunts |
-
2007
- 2007-09-07 JP JP2007232635A patent/JP4930904B2/ja active Active
-
2008
- 2008-09-03 EP EP08829470A patent/EP2187441A4/en not_active Withdrawn
- 2008-09-03 WO PCT/JP2008/065838 patent/WO2009031567A1/ja active Application Filing
- 2008-09-03 CN CN2008801057758A patent/CN101809742B/zh not_active Expired - Fee Related
-
2010
- 2010-03-04 US US12/717,615 patent/US7872315B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP2187441A1 (en) | 2010-05-19 |
WO2009031567A1 (ja) | 2009-03-12 |
CN101809742A (zh) | 2010-08-18 |
JP2009065026A (ja) | 2009-03-26 |
US7872315B2 (en) | 2011-01-18 |
US20100155830A1 (en) | 2010-06-24 |
CN101809742B (zh) | 2012-08-08 |
EP2187441A4 (en) | 2011-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4930904B2 (ja) | 電気回路のスイッチング装置 | |
US11888047B2 (en) | Lateral transistors and methods with low-voltage-drop shunt to body diode | |
JP5217849B2 (ja) | 電気回路のスイッチング装置 | |
TWI695454B (zh) | 具有背對背場效應電晶體的雙向開關元件及其製造方法 | |
US7902604B2 (en) | Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection | |
JP2987328B2 (ja) | 双方向電流阻止機能を備えたトレンチ型パワーmosfet | |
JP5526496B2 (ja) | 電界効果半導体装置及びその製造方法 | |
JP4772843B2 (ja) | 半導体装置及びその製造方法 | |
US7863678B2 (en) | Insulated-gate field-effect transistor | |
JPH11284175A (ja) | Mos型半導体装置 | |
JP2009295641A5 (ja) | ||
US9613945B1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US10340147B2 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
JP4431761B2 (ja) | Mos型半導体装置 | |
US20080116520A1 (en) | Termination Structures For Semiconductor Devices and the Manufacture Thereof | |
JPH06350031A (ja) | 集積化構造保護回路 | |
JP2022167263A (ja) | 半導体装置 | |
JP3932665B2 (ja) | 半導体装置 | |
US11710734B2 (en) | Cascode-connected JFET-MOSFET semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120123 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4930904 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120205 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |