JP4194890B2 - 半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関する。特に、トレンチゲート電極を利用する縦型のＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
トレンチゲート電極を利用する縦型のＭＯＳＦＥＴは、オン抵抗が低く、耐圧特性に優れることから、パワー用電力のスイッチング素子に適している。トレンチゲート電極を利用する縦型のＭＯＳＦＥＴは、オン抵抗が低く、耐圧特性に優れるものの、さらにその特性を向上させようとすると、オン抵抗と耐圧特性の間にトレードオフの関係が認められる。即ち、オン抵抗を減少させると耐圧特性が低下し、耐圧特性を向上させるとオン抵抗が増加する。このトレードオフの関係を打破り、オン抵抗を減少させて耐圧特性を向上させる技術が開発されており、スーパージャンクション構造として知られている。スーパージャンクション構造とトレンチゲート電極を利用する縦型のＭＯＳＦＥＴが、特許文献１〜２に開示されている。
【０００３】
【特許文献１】
特開平９−２６６３１１号公報（その公報の図面の図７〜図９等）
【特許文献２】
特開２０００−２６０９８４号公報（その公報の図面の図１、図４等）
【０００４】
特許文献１には、図１に示すように、ドリフト領域にいわゆるスーパージャンクション構造を利用したＭＯＳＦＥＴが示されている。図１に示す半導体装置１は、ソース領域３２とボディ領域３０とドリフト領域２３とドレイン領域２２とトレンチゲート電極３６を有する。ソース領域３２はｎ型であり、ソース電源Ｓに接続されて用いられる。ボディ領域３０はｐ型であり、ソース領域３２とドリフト領域２３を分離している。ドリフト領域２３は、ボディ領域３０とドレイン領域２２の間を伸びるｐ型コラム２４と、ｐ型コラム２４に隣接してボディ領域３０とドレイン領域２２の間を伸びるｎ型コラム２６を備えている。ｐ型コラム２４とｎ型コラム２６は組合されて単位となる互層を構成し、その互層が繰返されてドリフト領域２３が構成されている。ドレイン領域２２はｎ型であり、ドレイン電極２０を介してドレイン電源Ｄに接続されて用いられる。トレンチゲート電極３６は、ソース領域３２とドリフト領域２３を分離するボディ領域３０を貫通してドリフト領域２３に達しており、ｐ型コラム２４とｎ型コラム２６の互層の繰返し方向の方向成分を持って伸びており、絶縁層３４を介して半導体領域３２、３０、２３に対向しており、ゲート電源Ｇに接続されて用いられる。
【０００５】
半導体装置１のトレンチゲート電極３６に正電圧を印加すると、トレンチゲート電極３６の側面に対向するｐ型ボディ領域３０に反転層が形成され、その反転層がチャネルとなる。その結果、ソース領域３２に供給された電子は、ボディ領域３０に形成されたチャネルとｎ型コラム２６を通過し、ｎ型ドレイン領域２２に向かって流れる。
トレンチゲート電極３６を接地すると、トレンチゲート電極３６の側面に対向するｐ型ボディ領域３０に反転層が形成されない。そのため、この半導体装置１はオフとなる。また、ソース電圧とゲート電圧を０Ｖとし、ドレイン電圧を正電圧とする逆バイアス電圧をこの半導体装置１に印加すると、ｐ型コラム２４とｎ型コラム２６のｐｎ接合面から、ｐ型コラム２４とｎ型コラム２６に空乏層が広がる。このとき、ｐ型コラム２４とｎ型コラム２６の不純物濃度とコラム幅（繰返し方向のピッチ）が適切な範囲であると、ｐ型コラム２４とｎ型コラム２６の全領域へ空乏層が均等に広がり、実質的に完全空乏化され、高いオフ耐圧を実現できる。
【０００６】
この半導体装置１のオン抵抗は、トレンチゲート電極３６の周辺に形成されるチャネルによる抵抗（チャネル抵抗）と、ｎ型コラム２６の抵抗（ドリフト抵抗）と、ｎ型ドレイン領域２２の抵抗の和となる。図１に示す縦型のＭＯＳＦＥＴの場合、ドリフト抵抗の占める比率が大きい。そのため、半導体装置１のオン抵抗を低減するには、ドリフト抵抗を低減する方策が有効である。具体的には、ｎ型コラム２６の不純物濃度を高くすることによってｎ型コラム２６のオン抵抗を下げる。
【０００７】
ｎ型コラム２６の不純物濃度を高くするのに伴ってｐ型コラム２４の不純物濃度を高くしないと、ｐｎ接合面からｐ型コラム２４とｎ型コラム２６に広がる空乏層がアンバランスとなる。その結果、ドリフト領域２３を完全空乏化するために、ｐ型コラム２４のコラム幅（繰返し方向のピッチ）に比してｎ型コラム２６のコラム幅を小さくする必要が生じる。それでは、ｎ型コラム２６の横断面積が減少してしまうことから、ｎ型コラム２６の抵抗を下げることができない。
そこで、ｎ型コラム２６の不純物濃度を高くするのに伴ってｐ型コラム２４の不純物濃度を高くし、ｐ型コラム２４のコラム幅とｎ型コラム２６のコラム幅の比を変えない工夫が必要とされる。
【０００８】
図１に示す半導体装置１では、オン抵抗のうちドリフト抵抗を下げようとすればするほど、つまりｎ型コラム２６の不純物濃度を高くすればするほど、ｐ型コラム２４の不純物濃度も高くしている。
【０００９】
図２（ａ）には、図１に示す半導体装置１のトレンチゲート電極３６付近を拡大した斜視図が示されている。上述したように、ドリフト抵抗を下げるためにｐ型コラム２４の不純物濃度を高めると、トレンチゲート電極３６に正電圧を印加しても、ｐ型コラム２４のうちでトレンチゲート電極３６に対向する部分（図２（ａ）に示す破線の領域）が反転しない。この結果、トレンチゲート電極３６に対向するボディ領域３０に反転層が形成されても、ｐ型コラム２４の上方に位置する反転層には電流がほとんど流れない。図２（ｂ）には、この反転層に電流が流れない様子が図示されている。図２（ｂ）は、図１に示す半導体装置１のＡ−Ａ断面における断面図である。ボディ領域３０のうちでｐ型コラム２４の上方に位置する部分には電流がほとんど流れず、ｎ型コラム２６の上方に位置するトレンチゲート電極３６に対向するボディ領域３０の反転層に電流が流れている（図２（ｂ）に示す斜線）。そのため、図１に示す半導体装置１ではトレンチゲート電極３６に対向するボディ領域３０の反転層（チャネル）の全領域を電流経路として利用していない。
【００１０】
特許文献２には、ｎ型コラム２６の不純物濃度を高めてドリフト領域２３の低抵抗化を図るとともに、ボディ領域３０に形成される反転層（チャネル）を有効に活用してチャネル抵抗を低抵抗化する技術が開示されている。特許文献２の技術では、図３に示すように、スーパージャンクション構造のドリフト領域２３とボディ領域３０の間に、ｎ型領域４０を設ける。
このｎ型領域４０を設けると、ｐ型コラム２４の上部に位置する反転層と、ｎ型コラム２６の間に電流経路が確保され、トレンチゲート電極３６に対向するボディ領域３０の反転層（チャネル）のうち、図１の半導体装置では活用されなかったｐ型コラム２４の上部に位置する反転層にも電流が流れるようになる。このために、チャネル抵抗も低抵抗化される。
図３に示す半導体装置２は、ｎ型コラム２６の不純物濃度を高めることによってドリフト抵抗の低抵抗化を図るとともに、ｎ型領域４０を設けることによってチャネル抵抗の低抵抗化にも成功しており、極めて優れた技術であるということができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、図３に示す半導体装置２は、図１に示す半導体装置１に比してｎ型領域４０を余分に必要とし、ｎ型領域４０を形成する工程を余分に必要とする。
本発明は、ｎ型領域４０を余分に形成しないで半導体装置のオン抵抗を下げる技術を創作したものである。
【００１２】
【課題を解決するための手段及び作用と効果】
本発明の一つの態様の半導体装置は、図１に例示した従来の半導体装置と同様に、ソース領域とボディ領域とドリフト領域とドレイン領域とトレンチゲート電極を有する。ソース領域は、第２導電型（ｐ型又はｎ型）である。ボディ領域は、第１導電型（ｎ型又はｐ型であって第２導電型とは逆）であって、ソース領域とドリフト領域を分離している。ドリフト領域は、ボディ領域とドレイン領域の間を伸びる第１導電型の第１部分領域（図１に例示する場合にはｐ型コラム）と、第１部分領域に隣接してボディ領域とドレイン領域の間を伸びる第２導電型の第２部分領域（図１に例示する場合にはｎ型コラム）を備え、第１部分領域と第２部分領域の組合せ（単位互層）が繰返されて構成されている。ドレイン領域は、第２導電型である。トレンチゲート電極は、ソース領域とドリフト領域を分離するボディ領域を貫通し、第１部分領域と第２部分領域の組合せ（単位互層）の繰返し方向の方向成分を持って伸びており、絶縁層を介して半導体領域に対向している。
本発明の半導体装置は、ドリフト領域の第１部分領域の不純物濃度が位置に応じて変化しており、ドリフト領域の第１部分領域（図１に例示する場合にはｐ型コラム）のトレンチゲート電極近傍の不純物濃度がボディ領域の不純物濃度以下であり、第１部分領域のその他の部位における不純物濃度がボディ領域の不純物濃度以上であることを特徴とする。
トレンチゲート電極近傍とは、トレンチゲート電極に対向した領域であり、チャネルができる程度の幅の領域のことである。
第１部分領域と第２部分領域は直接に接していてもよいし、絶縁層を介して隣接していてもよい。
またトレンチゲート電極は、ボディ領域を貫通してドリフト領域に達していればよく、ドリフト領域内にまでトレンチが伸びていてもよいし、伸びていなくてもよい。
またトレンチゲート電極が第１部分領域と第２部分領域の組合せの繰返し方向の方向成分を持って伸びているというのは、繰り返し方向に平行に伸びている場合に限定されない。具体的には、トレンチゲート電極と、第１部分領域又は第２部分領域が直交して交差する場合に限定されず、トレンチゲート電極と、第１部分領域又は第２部分領域が傾斜して交差している場合も含まれる。
【００１５】
ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度がボディ領域の不純物濃度以下であると、トレンチゲート電極に正電圧を印加した時、トレンチゲート電極に対向するボディ領域が反転するのみならず、トレンチゲート電極に対向する第１部分領域も反転する。トレンチゲート電極に対向する第１部分領域の反転層は、第１部分領域の上方に位置するトレンチゲート電極に対向するボディ領域の反転層と、第２部分領域の間を連通させる位置にある。トレンチゲート電極に対向する第１部分領域に反転層が形成されると、第１部分領域の上方に位置するトレンチゲート電極に対向するボディ領域の反転層をチャネルとして利用することが可能となる。このためにチャネル抵抗が低抵抗化される。
しかも、第１部分領域のその他の部位における不純物濃度が高いために、第２部分領域の不純物濃度を高めることができ、ドリフト抵抗も低抵抗化される。
【００１６】
前記したように、図３の半導体装置でも、第１部分領域２４の上方に位置するトレンチゲート電極３６に対向するボディ領域３０の反転層をチャネルとして利用することが可能となり、チャネル抵抗を低抵抗化することができる。しかしながら、そのためにはｎ層４０が必要とされていた。
本発明の半導体装置では、ｎ層４０を必要としない。ｎ層４０を利用しないでチャネル抵抗を低抵抗化とする。ｎ層４０を利用しないために、製造コストを抑えることができる。
また、図３の半導体装置２では、ｎ層４０の存在によって、ｐ型コラム（第１部分領域）２４の電位がフローティングしてしまう。ｐ型コラム２４の電位が不安定であると、ｐ型コラム２４とｎ型コラム２６のｐｎ接合面に充分な電圧がかからず、ｐ型コラム２４とｎ型コラム２６が空乏化されないことがおこる。この結果、耐圧特性が不安定となる。
本発明の半導体装置では、ｎ層４０を利用しないために、第１部分領域の電位がフローティングして不安定となることがなく、耐圧特性が安定する。
【００１７】
本発明は、ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度が、ボディ領域の不純物濃度以下であることを特徴とするものであり、必ずしも、ソース領域やドレイン領域の存在を必要としない。ボディ領域とドリフト領域とトレンチゲート電極を有する半導体装置に具現化することができる。この場合、ボディ領域を、第１導電型とする。ドリフト領域を、ボディ領域に接する第１導電型の第１部分領域とボディ領域に接するとともに第１部分領域に隣接する第２導電型の第２部分領域で構成し、第１部分領域と第２部分領域の組合せを繰返して構成する。トレンチゲート電極は、ドリフト領域に接するボディ領域を貫通し、第１部分領域と第２部分領域の組合せの繰返し方向の方向成分を持って伸びており、絶縁層を介して半導体領域に対向するように構成する。さらに、ドリフト領域の第１部分領域の不純物濃度を位置に応じて変化させるとともに、ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度をボディ領域の不純物濃度以下とし、第１部分領域のその他の部位における不純物濃度をボディ領域の不純物濃度以上とする。
【００１９】
本発明では、ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度をボディ領域の不純物濃度以下にしたことから、半導体装置を簡単に製造する新たな製造方法をもたらした。
【００２２】
ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度を残部に比して低くするために、離間して存在する第２導電型の第２部分領域によって形成させる間隔に、第１導電型の第１部分領域をエピタキシャル成長させてドリフト下部領域を形成する工程と、そのドリフト下部領域の表面に、第１部分領域の不純物濃度よりも不純物濃度が低い第１導電型の半導体層を結晶成長させる工程と、その第１導電型の半導体層の第２部分領域に対応する範囲に第２導電型の不純物を注入して第２導電型に変化させる工程を実行するのが好ましい。
【００２３】
この方法によると、トレンチゲート電極近傍の不純物濃度が低く、残部の不純物濃度が高い第１部分領域を有する半導体装置を比較的簡単に製造することができる。
【００２４】
【発明の実施の形態】
［参考例１］ 図４は、参考例１のトレンチゲート電極を利用する縦型のＭＯＳＦＥＴ３の斜視図を示す。図４はｐ型コラム２４とｎ型コラム２６の組み合わせが繰り返して構成される互層の１組のみを図示している。従来の領域等と同等の領域等については、同一の参照番号を付して説明を省略することがある。
参考例１の半導体装置３は、ソース領域３２と、ボディコンタクト領域３０ａと、ボディ領域３０と、ドリフト領域２３と、ドレイン領域２２と、トレンチゲート電極３６と、ゲート絶縁膜３４を有する。ソース領域３２はｎ型である。ボディコンタクト領域３０ａはｐ型である。ボディ領域３０はｐ型であり、ソース領域３２とドリフト領域２３を分離している。ボディコンタクト領域３０ａとボディ領域３０は接している。ドリフト領域２３は、ボディ領域３０とドレイン領域２２の間を伸びるｐ型コラム（第１部分領域）２４と、ｐ型コラム２４に隣接してボディ領域３０とドレイン領域２２の間を伸びるｎ型コラム（第２部分領域）２６を備え、ｐ型コラム２４とｎ型コラム２６で構成される単位となる互層が繰返されて構成されている。ドレイン領域２２はｎ型である。
トレンチゲート電極３６は、ソース領域３２とドリフト領域２３を分離するボディ領域３０を貫通し、ｐ型コラム２４とｎ型コラム２６の組合せの繰返し方向の方向成分を持って伸びており、単位となる互層の繰返しを貫くように長く伸びている。トレンチゲート電極３６は、ゲート絶縁膜３４を介して、ソース領域３２とボディ領域３０とドリフト領域２３の上部領域等の半導体領域に対向している。
【００２５】
ドレイン領域２２は、ｎ＋型シリコン基板で構成されている。ドリフト領域２３は、ｐ型コラム２４とｎ型コラム２６で構成される単位となる互層が繰返されているスーパージャンクション構造を持ち、その縦方向の厚みを任意に設定することによって所望する耐圧を実現することができる。ｐ型コラム２４の繰返し方向の幅に不純物濃度を乗じた値と、ｎ型コラム２６の繰り返し方向の幅に不純物濃度を乗じた値がほぼ等しい場合、ドリフト領域２３は実質完全空乏化されオフ耐圧が向上する。ｐ型コラム２４の不純物濃度はｐ型ボディ領域３０の不純物濃度以下に設定されており、実施例１では、ｐ型コラム２４の不純物濃度はｐ型ボディ領域３０の不純物濃度のおよそ１／５で設定されている。。
【００２６】
図５（Ａ）は、トレンチゲート電極３６に正電圧を印加することによってトレンチゲート電極３６に対向するボディ領域３０が反転したときの、図４のＡ−Ａ断面における電流分布を示す。つまり、図５（Ａ）は、ｎ型コラム２６の電流分布を示す。図５（Ｂ）は、図４のＢ−Ｂ断面における電流分布を示す。つまり、図５（Ｂ）は、ｐ型コラム２４の電流分布を示す。図６（Ａ）と（Ｂ）は、図５（Ａ）と（Ｂ）のトレンチゲート電極３６付近の拡大図である。このときのバイアス条件は、ソース電圧（ＶＳ）＝０Ｖ、ドレイン電圧（ＶＤ）＝０．１Ｖ、ゲート電圧（ＶＧ）＝１５Ｖである。
図４と図５において、黒色の箇所が電流の流れている箇所を示し、黒色が濃くなるにつれて電流密度が高くなっている。但し、ゲート絶縁膜３４の色は例外である。
【００２７】
図５（Ａ）と図６（Ａ）から、ｎ＋型ドレイン領域２２を流れ出た電流は、ｎ型コラム２６を通り、トレンチトレンチゲート電極３６の側面に対向しているｐ型ボディ領域３０に形成された反転層を経由して、ｎ＋型ソース領域３２へ流れていることが分かる。
図５（Ｂ）と図６（Ｂ）から、ｎ型コラム２６を流れた電流は、トレンチゲート電極３６の底面に対向しているｐ型コラム２４の上部（頂部）に分岐して流れだしていることが分かる。また、ｐ型コラム２４の上方に位置するトレンチゲート電極３６に対向するｐ型ボディ領域３０にも電流が流れていることが分かる。
このことから、ｎ型コラム２６を流れた電流は、トレンチゲート電極３６に対向するｐ型コラム２４の上部（頂部）の反転層を経由することで、トレンチゲート電極３６に対向するボディ領域３０の反転層の全体をチャネルとして利用することが可能となっている。その結果、電流経路を広く確保することができる。
後述する比較例に示すように、ｐ型コラム２４の不純物濃度をｐ型ボディー領域３０の不純物濃度より高くした場合、トレンチゲート電極３６の底面に対向しているｐ型コラム２４の上部に電流が流れず、ｐ型コラム２４の上方に位置するトレンチゲート電極３６の側面に対向しているｐ型ボディ領域３０には電流が流れない。
ｐ型コラム２４とｎ型コラム２６の長手方向と、トレンチゲート電極３６の長手方向が非平行であって交差する（この例は直交する）構造の場合、ｐ型コラム２４の不純物濃度がｐ型ボディ領域３０の不純物濃度以下に設定されていると、トレンチゲート電極３６の底面に隣接しているｐ型コラムの上部（頂部）と、ｐ型コラムの上方に位置するトレンチゲート電極３６の側面に対向するｐ型ボディ領域にもチャネルが形成され、電流が流れることがわかる。その結果、チャネル抵抗が低抵抗化される。
参考例１の規格化オン抵抗（Specific On resistance:Ｒon）は、０．１５７Ω・ｍｍ２であった。
【００２８】
［参考例２］ 図７は、ｐ型コラム２４とｐ型ボディ領域３０の不純物濃度が同じ濃度である場合の参考例である（構造は図４と同一である）。
図７（Ａ）は、図４のＢ−Ｂ断面における電流分布を示す。つまり、図７（Ａ）は、ｐ型コラム２４の電流分布を示す。図７（Ｂ）は、図７（Ａ）のトレンチゲート電極３６付近の拡大図である。このときのバイアス条件は、ソース電圧（ＶＳ）＝０Ｖ、ドレイン電圧（ＶＤ）＝０．１Ｖ、ゲート電圧（ＶＧ）＝１５Ｖである。
図７（Ｂ）から、ｎ型コラム２６を流れた電流は、トレンチゲート電極３６の底面に対向しているｐ型コラム２４の上部（頂部）に分岐して流れだしていることが分かる。また、ｐ型コラム２４の上方に位置しているトレンチゲート電極３６の側面に対向しているｐ型ボディ領域３０にも電流が流れていることがわかる。しかしながら、参考例１に比べると、図の黒色は薄いことが分かる。このことから、ｐ型コラム２４の不純物濃度が薄いほど、反転層（チャネル）の広い範囲を電流経路に利用しやすいが、ｐ型ボディ領域３０の不純物濃度以下であれば、ｐ型コラム２４に反転層が形成され、ｐ型コラム２４の上方に位置している反転層を電流経路に利用できることがわかる。ｐ型コラム２４の不純物濃度をｐ型ボディ領域３０の不純物濃度以下に設定することが重要であるといえる。参考例２の規格化オン抵抗（Specific On resistance:Ｒon）を求めると、０．１９５Ω・ｍｍ２であった。
【００２９】
［比較例］ 図８は、ｐ型コラム２４の不純物濃度がｐ型ボディ領域３０の不純物濃度より高い場合である（構造は図４と同一である）。
図８（Ａ）は、図４のＢ−Ｂ断面における電流分布を示す。つまり、図８（Ａ）は、ｐ型コラム２４の電流分布を示す。図８（Ｂ）は、図８（Ａ）のトレンチゲート電極３６付近の拡大図である。このときのバイアス条件は、ソース電圧（ＶＳ）＝０Ｖ、ドレイン電圧（ＶＤ）＝０．１Ｖ、ゲート電圧（ＶＧ）＝１５Ｖである。 図８（Ｂ）から、参考例１と２とは明らかに違い、参考例１と２では形成されていたゲート電極３６の底面に対向するｐ型コラム２４の上部のチャネルの位置において、黒色の部分がないことが分かる。つまり、チャネルが形成されていない。このことから、ｐ型コラム２４の不純物濃度がｐ型ボディ領域３０の不純物濃度よりも高い場合、トレンチゲート電極３６の底面に対向するｐ型コラム２４の上部（頂部）を経由して、トレンチゲート電極３６の側面に対向したｐ型ボディ領域３０に電流が流れていないことが分かる。そのため、電流経路を広く確保できない。
比較例の規格化オン抵抗（Specific On resistance:Ｒon）を求めると、０．２１４Ω・ｍｍ２であった。参考例１のオン抵抗と比較すると、約３６％増加していることが分かる。
参考例１と２と、比較例から、ドリフト領域の第１部分領域の不純物濃度を、ボディ領域の不純物濃度以下に設定することが重要であることが分かる。
【００３０】
参考例１と２に示す半導体装置のオン抵抗は、ゲート電極周辺に形成されるチャネルによる抵抗（チャネル抵抗）と、ｎ型コラム２６の抵抗（ドリフト抵抗）と、ｎ+型ドレイン領域２２の抵抗の和となる。なかでもドリフト抵抗の占める比率が大きい。ドリフト抵抗は、ｎ型コラム２６の不純物濃度の他に、ｎ型コラム２６の深さ（ｐ型ボディー領域３０からｎ+型ドレイン領域２２までの長さ）で決まる。例えば、耐圧２００Vを想定してドリフト領域２３の深さに設定すると、オン抵抗のうちドリフト抵抗（ドリフトりょういきとしてのｎ型コラム２６の抵抗成分）は約８５％を占める。
【００３１】
耐圧が低い構造では、ドリフト領域２３の深さは浅くなる。この結果、オン抵抗のうちドリフト抵抗の占める割合が減少する。つまり、オン抵抗のうちチャネル抵抗がしめる割合が増大する。参考例１と２に示す態様は、チャネル抵抗を低減（チャネルの広い範囲を電流経路に利用することでチャネル抵抗を低減する）するものなので、耐圧が低い構造（スーパージャンクション構造部２３の深さが浅い構造）では、オン抵抗の低減効果がより顕著になる。
【００３２】
スーパージャンクション構造部を有するパワーＭＯＳＦＥＴを製造する場合、従来の製造方法では、ｐ型コラム領域２４の結晶形成工程（一般的にはエピタキシャル成長法）とｐ型ボディ領域３０の結晶形成工程を別工程で実施するのが一般的である。これは、それぞれの不純物濃度が別々の理由で設定されるためである。具体的には、ｐ型コラム２４の不純物濃度は、このｐ型コラム２４を実質的に完全空乏化できる濃度から設定され、ｐ型ボディ領域３０の不純物濃度は、トレンチゲート電極３６の所望する閾値電圧から設定される。
しかしながら、参考例２で示したように、ｐ型コラム２４とｐ型ボディ領域３０の不純物濃度が同じ場合でも、オン抵抗の増加を抑制できることが分かった。そのため、ｐ型コラム２４の結晶成長工程とｐ型ボディ領域３０の結晶成長工程を連続で実施できる。そのため、製造工程を簡単化できる。具体的には、離間して存在するｎ型コラム２６によって形成される間隔に、ｐ型コラム２４を埋め込みエピタキシャル成長させてドリフト領域２３を形成する工程と、そのエピタキシャル成長を続けてドリフト領域２３の上にｐ型ボディ領域３０を形成する工程とを連続して実施できる。そのように製造された半導体装置では、参考例２で示したように、オン抵抗の増加を抑制することができる。
【００３３】
ｐ型コラム２４の結晶成長工程とｐ型ボディ領域３０の結晶成長工程を連続に実施する製造方法は、ｐ型コラム２４のコラム幅が、１μｍ以下のときに特に有効である。一般的に、ｐ型コラム２４を完全空乏化するために、ｐ型コラム２４の不純物濃度とそのコラム幅を乗じた値が１×１０１２ｃｍ−３以下の関係であることが望ましい。上記関係を満たすとき、ｐ型コラム２４は実質的に完全空乏化される。一般的にｐボディ領域３０の不純物濃度は、トレンチゲート電極３６の所乏する閾値電圧から、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３で設定される。そのため、ｐ型コラム２４のコラム幅が１μｍ（１×１０−４ｃｍ）以下である場合、ｐ型コラム２４の不純物濃度を１×１０１６ｃｍ−３よりも高く設定することができる。したがって、ｐ型コラム２４とｐ型ボディ領域３０の不純物濃度を同じ濃度とすることができ、ｐ型コラム２４の結晶成長工程とｐ型ボディ領域３０の結晶成長工程を連続で実施できる。
【００３４】
［実施例１］ 図９は、実施例１のトレンチゲート電極を利用する縦型のＭＯＳＦＥＴ３の斜視図を示す。
実施例１の半導体装置４は、ソース領域３２と、ボディ領域３０と、ドリフト領域２３と、ドレイン領域２２と、トレンチゲート電極３６と、ゲート絶縁膜３４を有する。ソース領域３２はｎ型である。ボディコンタクト領域３０ａはｐ型である。ボディ領域３０はｐ型であり、ソース領域３２とドリフト領域２３を分離している。ボディコンタクト領域３０ａはｐ型ボディ領域３０と接している。ドリフト領域２３は、ボディ領域３０とドレイン領域２２の間を伸びるｐ型コラム（第１部分領域）２４と、ｐ型コラム２４に隣接してボディ領域３０とドレイン領域２２の間を伸びるｎ型コラム（第２部分領域）２６を備え、ｐ型コラム２４とｎ型コラム２６で構成される単位となる互層が繰返されて構成されている。ｐ型コラム２４のｐ型ボディ領域３０側における不純物濃度は、ｐ型ボディ領域３０の不純物濃度以下となっている。図９には、その領域をｐ−型領域２４ａとして図示してある。このｐ−型領域２４ａを除いたｐ型コラム２４の不純物濃度は、ｐ型ボディ領域３０の不純物濃度以上である。ドレイン領域２２はｎ型である。
トレンチゲート電極３６は、ソース領域３２とドリフト領域２３を分離するボディ領域３０を貫通し、ｐ型コラム２４とｎ型コラム２６の組合せの繰返し方向の方向成分を持って伸びており、単位となる互層の繰返しを貫くように長く伸びている。トレンチゲート電極３６は、ゲート絶縁膜３４を介して、ソース領域３２とボディ領域３０とｐ−型領域２４ａとｎ型コラム領域２６の上部領域等の半導体領域に対向している。
【００３５】
次に、実施例１の半導体装置の動作を説明する。ドレイン電極２０に正電圧を印加し、ｎ＋型ソース領域３２とｐ型ボディ領域３０を接地する。この状態で、トレンチゲート電極３６に正電圧を印加すると、ｎ＋型ドレイン領域２２からｎ＋型ソース領域３２に電流が流れる。より具体的には、トレンチゲート電極３６に正電圧を印加すると、ｐ型ボディ領域３０中の電子はトレンチゲート電極３６に対向する領域に集まり、ｎ型チャネルが形成される。また、ｐ−型領域２４ａ中の電子はトレンチゲート電極３６の底面に対向した領域に集まり、ｎ型チャネル領域が形成される。これにより、ｎ＋型ソース領域３２から供給される電子は、ｐ型コラム２４の直上に位置するトレンチゲート電極３６の側面に対向するｐ型ボディ領域３０（ｐ型ボディ領域３０のｎ型チャネル）と、ｐ−型領域２４ａ（とくにトレンチゲート電極３６の底面に対向する領域）をも経て、ｎ型コラム２６に流れ、ｎ＋型ドレイン領域２２に達する。
【００３６】
ｐ−型領域２４ａを形成する位置は、参考例１と２のｐ型コラム２４に形成されたｎ型チャネルの位置を含んで形成されているのが好ましい。トレンチゲート電極３６に正電圧を印加した場合、ｎ型チャネルが形成され易くなる。
【００３７】
実施例１の特徴は、ｐ−型領域２４ａをｐ型コラム２４の上部に形成していることである。これによりｐ型コラム２４のトレンチゲート３６に隣接する部分の不純物濃度を、ｐボディ領域３０の不純物濃度よりも低くすることができる。そのため、ｐ−型領域２４ａを除いたｐ型コラム２４の不純物濃度をｐボディ領域３０の不純物濃度に関係なく高く設定することできる。ｐ型コラム２４のコラム幅を狭くすることができる。よって、ｎ型コラム２６のコラム幅を狭くする必要がなく、ｎ型コラム２６のドリフト領域２３全体に占める横断面積が小さくならない。ｎ型コラム２６のコラム幅を広くし、不純物濃度を高くすることができる。このことにより、ｎ型コラム２６のオン抵抗をさらに低減することができる。
【００３８】
さらに、参考例２と同様に、フローティング電位状態を回避し、耐圧特性を安定させる効果を奏する。
【００３９】
ｐ−型領域２４ａを設けることで、チャネル抵抗を低減することができ、しかも、ｎ型コラム２６のオン抵抗まで低減することができる。
【００４０】
［実施例２］ 図１０は、実施例２のトレンチゲート電極を利用する縦型のＭＯＳＦＥＴ４の斜視図を示す。
実施例２は、図９に示す実施例１のｐ−型領域２４ａがトレンチゲート電極３６の側面と底面を囲むような構成となっている。この場合、トレンチゲート電極３６の底面と側面に対向している領域がｐ−型領域２４ａで広く覆われている。特に、ｐ型コラム２４の直上に位置するトレンチゲート電極３６の側面に対向する領域が、図９に示す実施例１ではｐ型ボディ領域３０であるのに対し、実施例２では上記の領域もｐ−型領域２４ａで構成されている。そのため、トレンチゲート電極３６に正電圧を印加すると、その領域をｎ型チャネルとして有効に活用できる。
【００４１】
図１０に示す実施例２の半導体装置は、ｎ型コラム２６のドリフト領域２３全体に占める横断面積が小さくならずに、ｎ型コラム２６の不純物濃度を高くすることができる。実施例１と同様の効果を奏する。
さらに、後述する第３製造方法で示すように、実施例２の半導体装置は、ｐ型コラム２４とｐ型ボディ領域３０の結晶形成工程を連続して一回で実施できる。製造が容易な半導体装置である。
【００４２】
以下、本発明の半導体装置の製造方法を、図１１〜２２を参照して説明する。
【００４３】
［第１製造方法］ 実施例１に係る半導体装置の製造方法を、図１１〜図１７を用いて説明する。
図１１に示すように、ｎ＋型ドレイン領域２２の上に離間して存在するｎ型コラム２６を準備する。具体的には、ｎ＋型ドレイン領域２２の上に、ｎ型の半導体結晶をエピタキシャル成長させ、次にＲＩＥ等のドライエッチング（異方性エッチング）によって溝を形成することによって離間して存在するｎ型コラム２６を準備する。次に、図１２に示すように、離間して存在するｎ型コラム２６によって形成される間隔に、ｐ型コラム２４を埋め込みエピタキシャル成長させて、ｐ型コラム２４とｎ型コラム２６が交互に繰返された構造（スーパージャンクション構造部）を形成する。スーパージャンクション構造部の形成方法としては種々の方法がある。例えば、斜めイオン注入法（例えばISPSD2000, p.77-80）、マルチエピタキシャル法（例えばIEDM98, p683-685）、埋め込みエピタキシャル法（例えばISPSD2001, p.363-366）によって形成することができる。
【００４４】
次に、図１３に示すように、上記のように形成されたｎ型コラム２６の上にマスク６０を形成する。具体的には、レジスト膜を塗布形成した後に、フォトリソグラフィーによりｐ型コラム２４の表面を露出させる。次に、露出しているｐ型コラム２４に対して所定量のｎ型の不純物をイオン注入し（カウンタードーピング）、ｐ型コラム２４の上部のｐ型不純物濃度を低下させる。次に、熱処理工程（アニール工程）を行い、イオン注入した不純物を活性化する。マスク６０はエッチング除去する。その結果、図１４に示すように、ｐ型コラム２４の上部に、ｐ型コラム２４よりも不純物濃度が低いｐ−型領域２４ａが形成される。なお、このｐ−型領域２４ａは、次に形成するｐボディ領域３０の不純物濃度よりも低くなるまでカウンタードーピングを行う。
【００４５】
図１５に示すように、ボディ領域を形成するのに必要な厚さになるまでｐ型の結晶を、ｐ−型領域２４ａとｎ型コラム２６の表面からエピタキシャル成長させｐ型ボディ領域３０を形成する。このｐ型ボディ領域３０の不純物濃度は所望するゲート電極の閾値電圧から一義的に設定される。以降の工程はゲート電極形成工程である。図１６に示すように、ｐ型ボディ領域３０を貫通し、ｐ−型領域２４ａを越えない深さまでトレンチを形成する。具体的には、ｐ型ボディ領域３０の表面にレジスト膜を塗布形成し、フォトリソグラフィーによりトレンチを形成すべき領域にｐ型ボディ領域３０の表面を露出させる。この露出する面はｐ型コラム２４とｎ型コラム２６が伸びる方向に対して直交する方向に形成する。次に、露出しているｐ型ボディ領域３０の表面をＲＩＥ等のドライエッチング（異方性エッチング）で所望する厚さまで除去する。この例では、ｐ型ボディ領域３０を貫通し、ｐ−型領域２４ａを越えない深さである。これによりトレンチが形成される。次に、熱酸化法やＣＶＤ法等によってトレンチの壁面に沿ってゲート絶縁膜３４を形成する。
【００４６】
次に、図１７に示すように、ＣＶＤ法などによって電極材料（例えばポリシリコン等）をトレンチの内部に積層しトレンチゲート電極３６を形成する。次に、ｐ型ボディ領域３０の上部であって、トレンチの側面に近い側の領域にｎ型不純物をイオン注入する。この領域は、ｎ＋型ソース領域３２となる。また、ｐ型ボディ領域の上部のうち、ｎ型不純物をイオン注入した領域に隣合う領域にｐ型不純物をイオン注入する。この領域は、ｐ＋型ボディコンタクト領域３０ａとなる。以上のような製造工程を経て、実施例３の態様の半導体装置を具現化することができる。
【００４７】
［第２製造方法］ 図１８と図１９は第１製造方法例とは別の、実施例１の製造方法例である。ｐ型コラム２４とｎ型コラム２６が交互に繰返された構造（スーパージャンクション構造部）を形成するまでは、第１製造方法と同じである。次に、図１８に示すように、ｐ型コラム２４とｎ型コラム２６の上に、ＣＶＤ法等によってｐ型コラム２４の不純物濃度より低い濃度で、ｐ−型半導体薄膜層７０をエピタキシャル成長させる。次に、レジスト膜を塗布形成し、フォトリソグラフィーによってｎ型コラム２６に対応したレジスト膜を除去する。この結果、ｐ−型半導体薄膜層７０の上にｐ型コラム２４に対応したマスク６０が形成される。次に、露出しているｐ−型半導体薄膜層７０に対してｎ型不純物をイオン注入する。イオン注入は、ｎ型コラム２６に対応するｐ−型半導体薄膜層７０の導電型がｎ型に変わり、さらにｎ型不純物濃度がｎ型コラム２６の不純物濃度と等しくなるまで行う。
【００４８】
このイオン注入の結果、図１９に示すように、イオン注入されたｐ−型半導体薄膜層７０はｎ型コラム２６の一部とみなせる。そして、マスク６０の下方でイオン注入されなかったｐ−型半導体薄膜層７０が、ｐ−型領域２４ａとなる。次に、マスク６０をエッチング除去し、ｎ型コラム２６とｐ−型領域２４ａの上に、ＣＶＤ法等によって、ｐ型の結晶をエピタキシャル成長させ、ｐ型ボディ領域３０を形成する。この後のトレンチゲート電極３６の製造方法は、上記第１製造方法のゲート電極形成方法と同じ工程となる。
【００４９】
［第３製造方法］ 次に、実施例２に係る半導体装置の製造方法を、図２０〜図２２を用いて説明する。
図２０に示すように、離間して存在するｎ型コラム２６によって形成される間隔に、ｐ型コラム２４を埋め込みエピタキシャル成長させ、さらにそのエピタキシャル成長を続けてｎ型コラム２６を覆うまで結晶成長させる。これによって、スーパージャンクション構造部の上部にｐ型半導体結晶層が形成される。このｐ型半導体結晶層はｐ型ボディ領域３０となる。ｐ型コラム２４とｐ型ボディ領域３０の結晶形成工程を連続して一回で実施できるため、製造工程を簡単化できる。
【００５０】
次に、図２１に示すように、ｎ型コラム２６が露出する深さまで、ｐ型ボディ領域３０をエッチング除去し、トレンチを形成する。具体的には、ｐ型ボディ領域３０の表面にレジスト膜を塗布形成し、フォトリソグラフィーによりトレンチを形成すべき領域のｐ型ボディ領域３０の表面を露出させる。この露出する面は、ｎ型コラム２６が伸びる方向に対して直交する方向に形成する。次に、露出しているｐ型コラム２４をＲＩＥ等のドライエッチング（異方性エッチング）で所望する厚さまで除去する。この例では、ｎ型コラム領域の上部に到達するまでの深さである。これによってトレンチが形成される。
【００５１】
次に、トレンチの壁面を酸化し、後に形成するゲート絶縁膜３４よりも厚い酸化膜５０を形成する。この酸化膜５０は、一般的な犠牲酸化膜を用いてもよい。トレンチの壁面をＬ酸化すると、酸化工程中に、酸化膜５０とｐ型コラム２４との接触近傍において、ｐ型コラム２４の不純物が酸化膜５０へ偏析する（不純物の再分布現象）。その結果、トレンチに対向するｐ型ボディ領域３０とｐ型コラム２４には、不純物濃度が低くなったｐ−型領域２４ａが形成される。
【００５２】
次に、図２２に示すように、酸化膜５０をエッチング除去する。次に、熱酸化法やＣＶＤ法等によってトレンチの壁面に沿ってゲート絶縁膜３４を形成する。次に、ＣＶＤ法などによって電極材料（例えばポリシリコン等）をトレンチの内部に積層し、トレンチゲート電極３６を形成する。後のソース領域とコンタクト領域を形成する工程は第１製造方法と同じである。以上のような製造工程を経て、実施例４の半導体装置は具現化することができる。
なお、図２０に続けて、第１製造方法のように、酸化膜５０の製造工程を省略して直接にゲート電極形成工程を実施することができる。その場合にはｐ型コラム２４とｐ型ボディー領域３０の不純物濃度が等しい半導体装置を製造することができる。
【００５３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】従来の半導体装置１の斜視図を示す。
【図２】（ａ）従来の半導体装置１の部分拡大斜視図を示す。（ｂ）図１のＡ−Ａ線断面図の電流経路を示す。
【図３】従来の半導体装置２の斜視図を示す。
【図４】参考例１と２と比較例の半導体装置の斜視図を示す。
【図５】ｐ型コラム領域の不純物濃度がｐボディ領域の不純物濃度よりも低い場合であり、（Ａ）は図４のＡ−Ａ線断面図のオン時の電流分布を示す。（Ｂ）は図４のＢ−Ｂ線断面図のオン時の電流分布を示す。
【図６】（Ａ）は図５のＡ−Ａ線断面図の部分拡大図のオン時の電流分布を示す。（Ｂ）は図５のＢ−Ｂ線断面図の部分拡大図のオン時の電流分布を示す。
【図７】（Ａ）はｐ型コラム領域の不純物濃度がｐボディ領域の不純物濃度と同じ場合であり、図４のＢ−Ｂ線断面図のオン時の電流分布を示す。（Ｂ）は（Ａ）の部分拡大図である。
【図８】（Ａ）はｐ型コラム領域の不純物濃度がｐボディ領域の不純物濃度よりも高い場合であり、図４のＢ−Ｂ線断面図のオン時の電流分布を示す。（Ｂ）は（Ａ）の部分拡大図である。
【図９】実施例１の半導体装置の斜視図を示す。
【図１０】実施例２の半導体装置の斜視図を示す。
【図１１】実施例１の半導体装置の第１製造方法の説明図を示す（１）。
【図１２】実施例１の半導体装置の第１製造方法の説明図を示す（２）。
【図１３】実施例１の半導体装置の第１製造方法の説明図を示す（３）。
【図１４】実施例１の半導体装置の第１製造方法の説明図を示す（４）。
【図１５】実施例１の半導体装置の第１製造方法の説明図を示す（５）。
【図１６】実施例１の半導体装置の第１製造方法の説明図を示す（６）。
【図１７】実施例１の半導体装置の第１製造方法の説明図を示す（７）。
【図１８】実施例１の半導体装置の第２製造方法の説明図を示す（１）。
【図１９】実施例１の半導体装置の第２製造方法の説明図を示す（２）。
【図２０】実施例２の半導体装置の変形例の製造方法の説明図を示す（１）。
【図２１】実施例２の半導体装置の変形例の製造方法の説明図を示す（２）。
【図２２】実施例２の半導体装置の変形例の製造方法の説明図を示す（３）。
【符号の説明】
２０：ドレイン電極
２１：半導体部
２２：ｎ＋型ドレイン領域
２３：ドリフト領域
２４：ｐ型コラム領域（第１部分領域の一例）
２４ａ：ｐ−型領域
２６：ｎ型コラム領域（第２部分領域の一例）
３０：ｐ型ボディ領域
３２：ｎ＋型ソース領域
３４：ゲート絶縁膜
３６：トレンチゲート電極
５０：酸化膜
６０：マスク
７０：ｐ−型半導体薄膜層
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関する。特に、トレンチゲート電極を利用する縦型のＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
トレンチゲート電極を利用する縦型のＭＯＳＦＥＴは、オン抵抗が低く、耐圧特性に優れることから、パワー用電力のスイッチング素子に適している。トレンチゲート電極を利用する縦型のＭＯＳＦＥＴは、オン抵抗が低く、耐圧特性に優れるものの、さらにその特性を向上させようとすると、オン抵抗と耐圧特性の間にトレードオフの関係が認められる。即ち、オン抵抗を減少させると耐圧特性が低下し、耐圧特性を向上させるとオン抵抗が増加する。このトレードオフの関係を打破り、オン抵抗を減少させて耐圧特性を向上させる技術が開発されており、スーパージャンクション構造として知られている。スーパージャンクション構造とトレンチゲート電極を利用する縦型のＭＯＳＦＥＴが、特許文献１〜２に開示されている。
【０００３】
【特許文献１】
特開平９−２６６３１１号公報（その公報の図面の図７〜図９等）
【特許文献２】
特開２０００−２６０９８４号公報（その公報の図面の図１、図４等）
【０００４】
特許文献１には、図１に示すように、ドリフト領域にいわゆるスーパージャンクション構造を利用したＭＯＳＦＥＴが示されている。図１に示す半導体装置１は、ソース領域３２とボディ領域３０とドリフト領域２３とドレイン領域２２とトレンチゲート電極３６を有する。ソース領域３２はｎ型であり、ソース電源Ｓに接続されて用いられる。ボディ領域３０はｐ型であり、ソース領域３２とドリフト領域２３を分離している。ドリフト領域２３は、ボディ領域３０とドレイン領域２２の間を伸びるｐ型コラム２４と、ｐ型コラム２４に隣接してボディ領域３０とドレイン領域２２の間を伸びるｎ型コラム２６を備えている。ｐ型コラム２４とｎ型コラム２６は組合されて単位となる互層を構成し、その互層が繰返されてドリフト領域２３が構成されている。ドレイン領域２２はｎ型であり、ドレイン電極２０を介してドレイン電源Ｄに接続されて用いられる。トレンチゲート電極３６は、ソース領域３２とドリフト領域２３を分離するボディ領域３０を貫通してドリフト領域２３に達しており、ｐ型コラム２４とｎ型コラム２６の互層の繰返し方向の方向成分を持って伸びており、絶縁層３４を介して半導体領域３２、３０、２３に対向しており、ゲート電源Ｇに接続されて用いられる。
【０００５】
半導体装置１のトレンチゲート電極３６に正電圧を印加すると、トレンチゲート電極３６の側面に対向するｐ型ボディ領域３０に反転層が形成され、その反転層がチャネルとなる。その結果、ソース領域３２に供給された電子は、ボディ領域３０に形成されたチャネルとｎ型コラム２６を通過し、ｎ型ドレイン領域２２に向かって流れる。
トレンチゲート電極３６を接地すると、トレンチゲート電極３６の側面に対向するｐ型ボディ領域３０に反転層が形成されない。そのため、この半導体装置１はオフとなる。また、ソース電圧とゲート電圧を０Ｖとし、ドレイン電圧を正電圧とする逆バイアス電圧をこの半導体装置１に印加すると、ｐ型コラム２４とｎ型コラム２６のｐｎ接合面から、ｐ型コラム２４とｎ型コラム２６に空乏層が広がる。このとき、ｐ型コラム２４とｎ型コラム２６の不純物濃度とコラム幅（繰返し方向のピッチ）が適切な範囲であると、ｐ型コラム２４とｎ型コラム２６の全領域へ空乏層が均等に広がり、実質的に完全空乏化され、高いオフ耐圧を実現できる。
【０００６】
この半導体装置１のオン抵抗は、トレンチゲート電極３６の周辺に形成されるチャネルによる抵抗（チャネル抵抗）と、ｎ型コラム２６の抵抗（ドリフト抵抗）と、ｎ型ドレイン領域２２の抵抗の和となる。図１に示す縦型のＭＯＳＦＥＴの場合、ドリフト抵抗の占める比率が大きい。そのため、半導体装置１のオン抵抗を低減するには、ドリフト抵抗を低減する方策が有効である。具体的には、ｎ型コラム２６の不純物濃度を高くすることによってｎ型コラム２６のオン抵抗を下げる。
【０００７】
ｎ型コラム２６の不純物濃度を高くするのに伴ってｐ型コラム２４の不純物濃度を高くしないと、ｐｎ接合面からｐ型コラム２４とｎ型コラム２６に広がる空乏層がアンバランスとなる。その結果、ドリフト領域２３を完全空乏化するために、ｐ型コラム２４のコラム幅（繰返し方向のピッチ）に比してｎ型コラム２６のコラム幅を小さくする必要が生じる。それでは、ｎ型コラム２６の横断面積が減少してしまうことから、ｎ型コラム２６の抵抗を下げることができない。
そこで、ｎ型コラム２６の不純物濃度を高くするのに伴ってｐ型コラム２４の不純物濃度を高くし、ｐ型コラム２４のコラム幅とｎ型コラム２６のコラム幅の比を変えない工夫が必要とされる。
【０００８】
図１に示す半導体装置１では、オン抵抗のうちドリフト抵抗を下げようとすればするほど、つまりｎ型コラム２６の不純物濃度を高くすればするほど、ｐ型コラム２４の不純物濃度も高くしている。
【０００９】
図２（ａ）には、図１に示す半導体装置１のトレンチゲート電極３６付近を拡大した斜視図が示されている。上述したように、ドリフト抵抗を下げるためにｐ型コラム２４の不純物濃度を高めると、トレンチゲート電極３６に正電圧を印加しても、ｐ型コラム２４のうちでトレンチゲート電極３６に対向する部分（図２（ａ）に示す破線の領域）が反転しない。この結果、トレンチゲート電極３６に対向するボディ領域３０に反転層が形成されても、ｐ型コラム２４の上方に位置する反転層には電流がほとんど流れない。図２（ｂ）には、この反転層に電流が流れない様子が図示されている。図２（ｂ）は、図１に示す半導体装置１のＡ−Ａ断面における断面図である。ボディ領域３０のうちでｐ型コラム２４の上方に位置する部分には電流がほとんど流れず、ｎ型コラム２６の上方に位置するトレンチゲート電極３６に対向するボディ領域３０の反転層に電流が流れている（図２（ｂ）に示す斜線）。そのため、図１に示す半導体装置１ではトレンチゲート電極３６に対向するボディ領域３０の反転層（チャネル）の全領域を電流経路として利用していない。
【００１０】
特許文献２には、ｎ型コラム２６の不純物濃度を高めてドリフト領域２３の低抵抗化を図るとともに、ボディ領域３０に形成される反転層（チャネル）を有効に活用してチャネル抵抗を低抵抗化する技術が開示されている。特許文献２の技術では、図３に示すように、スーパージャンクション構造のドリフト領域２３とボディ領域３０の間に、ｎ型領域４０を設ける。
このｎ型領域４０を設けると、ｐ型コラム２４の上部に位置する反転層と、ｎ型コラム２６の間に電流経路が確保され、トレンチゲート電極３６に対向するボディ領域３０の反転層（チャネル）のうち、図１の半導体装置では活用されなかったｐ型コラム２４の上部に位置する反転層にも電流が流れるようになる。このために、チャネル抵抗も低抵抗化される。
図３に示す半導体装置２は、ｎ型コラム２６の不純物濃度を高めることによってドリフト抵抗の低抵抗化を図るとともに、ｎ型領域４０を設けることによってチャネル抵抗の低抵抗化にも成功しており、極めて優れた技術であるということができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、図３に示す半導体装置２は、図１に示す半導体装置１に比してｎ型領域４０を余分に必要とし、ｎ型領域４０を形成する工程を余分に必要とする。
本発明は、ｎ型領域４０を余分に形成しないで半導体装置のオン抵抗を下げる技術を創作したものである。
【００１２】
【課題を解決するための手段及び作用と効果】
本発明の一つの態様の半導体装置は、図１に例示した従来の半導体装置と同様に、ソース領域とボディ領域とドリフト領域とドレイン領域とトレンチゲート電極を有する。ソース領域は、第２導電型（ｐ型又はｎ型）である。ボディ領域は、第１導電型（ｎ型又はｐ型であって第２導電型とは逆）であって、ソース領域とドリフト領域を分離している。ドリフト領域は、ボディ領域とドレイン領域の間を伸びる第１導電型の第１部分領域（図１に例示する場合にはｐ型コラム）と、第１部分領域に隣接してボディ領域とドレイン領域の間を伸びる第２導電型の第２部分領域（図１に例示する場合にはｎ型コラム）を備え、第１部分領域と第２部分領域の組合せ（単位互層）が繰返されて構成されている。ドレイン領域は、第２導電型である。トレンチゲート電極は、ソース領域とドリフト領域を分離するボディ領域を貫通し、第１部分領域と第２部分領域の組合せ（単位互層）の繰返し方向の方向成分を持って伸びており、絶縁層を介して半導体領域に対向している。
本発明の半導体装置は、ドリフト領域の第１部分領域の不純物濃度が位置に応じて変化しており、ドリフト領域の第１部分領域（図１に例示する場合にはｐ型コラム）のトレンチゲート電極近傍の不純物濃度がボディ領域の不純物濃度以下であり、第１部分領域のその他の部位における不純物濃度がボディ領域の不純物濃度以上であることを特徴とする。
トレンチゲート電極近傍とは、トレンチゲート電極に対向した領域であり、チャネルができる程度の幅の領域のことである。
第１部分領域と第２部分領域は直接に接していてもよいし、絶縁層を介して隣接していてもよい。
またトレンチゲート電極は、ボディ領域を貫通してドリフト領域に達していればよく、ドリフト領域内にまでトレンチが伸びていてもよいし、伸びていなくてもよい。
またトレンチゲート電極が第１部分領域と第２部分領域の組合せの繰返し方向の方向成分を持って伸びているというのは、繰り返し方向に平行に伸びている場合に限定されない。具体的には、トレンチゲート電極と、第１部分領域又は第２部分領域が直交して交差する場合に限定されず、トレンチゲート電極と、第１部分領域又は第２部分領域が傾斜して交差している場合も含まれる。
【００１５】
ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度がボディ領域の不純物濃度以下であると、トレンチゲート電極に正電圧を印加した時、トレンチゲート電極に対向するボディ領域が反転するのみならず、トレンチゲート電極に対向する第１部分領域も反転する。トレンチゲート電極に対向する第１部分領域の反転層は、第１部分領域の上方に位置するトレンチゲート電極に対向するボディ領域の反転層と、第２部分領域の間を連通させる位置にある。トレンチゲート電極に対向する第１部分領域に反転層が形成されると、第１部分領域の上方に位置するトレンチゲート電極に対向するボディ領域の反転層をチャネルとして利用することが可能となる。このためにチャネル抵抗が低抵抗化される。
しかも、第１部分領域のその他の部位における不純物濃度が高いために、第２部分領域の不純物濃度を高めることができ、ドリフト抵抗も低抵抗化される。
【００１６】
前記したように、図３の半導体装置でも、第１部分領域２４の上方に位置するトレンチゲート電極３６に対向するボディ領域３０の反転層をチャネルとして利用することが可能となり、チャネル抵抗を低抵抗化することができる。しかしながら、そのためにはｎ層４０が必要とされていた。
本発明の半導体装置では、ｎ層４０を必要としない。ｎ層４０を利用しないでチャネル抵抗を低抵抗化とする。ｎ層４０を利用しないために、製造コストを抑えることができる。
また、図３の半導体装置２では、ｎ層４０の存在によって、ｐ型コラム（第１部分領域）２４の電位がフローティングしてしまう。ｐ型コラム２４の電位が不安定であると、ｐ型コラム２４とｎ型コラム２６のｐｎ接合面に充分な電圧がかからず、ｐ型コラム２４とｎ型コラム２６が空乏化されないことがおこる。この結果、耐圧特性が不安定となる。
本発明の半導体装置では、ｎ層４０を利用しないために、第１部分領域の電位がフローティングして不安定となることがなく、耐圧特性が安定する。
【００１７】
本発明は、ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度が、ボディ領域の不純物濃度以下であることを特徴とするものであり、必ずしも、ソース領域やドレイン領域の存在を必要としない。ボディ領域とドリフト領域とトレンチゲート電極を有する半導体装置に具現化することができる。この場合、ボディ領域を、第１導電型とする。ドリフト領域を、ボディ領域に接する第１導電型の第１部分領域とボディ領域に接するとともに第１部分領域に隣接する第２導電型の第２部分領域で構成し、第１部分領域と第２部分領域の組合せを繰返して構成する。トレンチゲート電極は、ドリフト領域に接するボディ領域を貫通し、第１部分領域と第２部分領域の組合せの繰返し方向の方向成分を持って伸びており、絶縁層を介して半導体領域に対向するように構成する。さらに、ドリフト領域の第１部分領域の不純物濃度を位置に応じて変化させるとともに、ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度をボディ領域の不純物濃度以下とし、第１部分領域のその他の部位における不純物濃度をボディ領域の不純物濃度以上とする。
【００１９】
本発明では、ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度をボディ領域の不純物濃度以下にしたことから、半導体装置を簡単に製造する新たな製造方法をもたらした。
【００２２】
ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度を残部に比して低くするために、離間して存在する第２導電型の第２部分領域によって形成させる間隔に、第１導電型の第１部分領域をエピタキシャル成長させてドリフト下部領域を形成する工程と、そのドリフト下部領域の表面に、第１部分領域の不純物濃度よりも不純物濃度が低い第１導電型の半導体層を結晶成長させる工程と、その第１導電型の半導体層の第２部分領域に対応する範囲に第２導電型の不純物を注入して第２導電型に変化させる工程を実行するのが好ましい。
【００２３】
この方法によると、トレンチゲート電極近傍の不純物濃度が低く、残部の不純物濃度が高い第１部分領域を有する半導体装置を比較的簡単に製造することができる。
【００２４】
【発明の実施の形態】
［参考例１］ 図４は、参考例１のトレンチゲート電極を利用する縦型のＭＯＳＦＥＴ３の斜視図を示す。図４はｐ型コラム２４とｎ型コラム２６の組み合わせが繰り返して構成される互層の１組のみを図示している。従来の領域等と同等の領域等については、同一の参照番号を付して説明を省略することがある。
参考例１の半導体装置３は、ソース領域３２と、ボディコンタクト領域３０ａと、ボディ領域３０と、ドリフト領域２３と、ドレイン領域２２と、トレンチゲート電極３６と、ゲート絶縁膜３４を有する。ソース領域３２はｎ型である。ボディコンタクト領域３０ａはｐ型である。ボディ領域３０はｐ型であり、ソース領域３２とドリフト領域２３を分離している。ボディコンタクト領域３０ａとボディ領域３０は接している。ドリフト領域２３は、ボディ領域３０とドレイン領域２２の間を伸びるｐ型コラム（第１部分領域）２４と、ｐ型コラム２４に隣接してボディ領域３０とドレイン領域２２の間を伸びるｎ型コラム（第２部分領域）２６を備え、ｐ型コラム２４とｎ型コラム２６で構成される単位となる互層が繰返されて構成されている。ドレイン領域２２はｎ型である。
トレンチゲート電極３６は、ソース領域３２とドリフト領域２３を分離するボディ領域３０を貫通し、ｐ型コラム２４とｎ型コラム２６の組合せの繰返し方向の方向成分を持って伸びており、単位となる互層の繰返しを貫くように長く伸びている。トレンチゲート電極３６は、ゲート絶縁膜３４を介して、ソース領域３２とボディ領域３０とドリフト領域２３の上部領域等の半導体領域に対向している。
【００２５】
ドレイン領域２２は、ｎ＋型シリコン基板で構成されている。ドリフト領域２３は、ｐ型コラム２４とｎ型コラム２６で構成される単位となる互層が繰返されているスーパージャンクション構造を持ち、その縦方向の厚みを任意に設定することによって所望する耐圧を実現することができる。ｐ型コラム２４の繰返し方向の幅に不純物濃度を乗じた値と、ｎ型コラム２６の繰り返し方向の幅に不純物濃度を乗じた値がほぼ等しい場合、ドリフト領域２３は実質完全空乏化されオフ耐圧が向上する。ｐ型コラム２４の不純物濃度はｐ型ボディ領域３０の不純物濃度以下に設定されており、実施例１では、ｐ型コラム２４の不純物濃度はｐ型ボディ領域３０の不純物濃度のおよそ１／５で設定されている。。
【００２６】
図５（Ａ）は、トレンチゲート電極３６に正電圧を印加することによってトレンチゲート電極３６に対向するボディ領域３０が反転したときの、図４のＡ−Ａ断面における電流分布を示す。つまり、図５（Ａ）は、ｎ型コラム２６の電流分布を示す。図５（Ｂ）は、図４のＢ−Ｂ断面における電流分布を示す。つまり、図５（Ｂ）は、ｐ型コラム２４の電流分布を示す。図６（Ａ）と（Ｂ）は、図５（Ａ）と（Ｂ）のトレンチゲート電極３６付近の拡大図である。このときのバイアス条件は、ソース電圧（ＶＳ）＝０Ｖ、ドレイン電圧（ＶＤ）＝０．１Ｖ、ゲート電圧（ＶＧ）＝１５Ｖである。
図４と図５において、黒色の箇所が電流の流れている箇所を示し、黒色が濃くなるにつれて電流密度が高くなっている。但し、ゲート絶縁膜３４の色は例外である。
【００２７】
図５（Ａ）と図６（Ａ）から、ｎ＋型ドレイン領域２２を流れ出た電流は、ｎ型コラム２６を通り、トレンチトレンチゲート電極３６の側面に対向しているｐ型ボディ領域３０に形成された反転層を経由して、ｎ＋型ソース領域３２へ流れていることが分かる。
図５（Ｂ）と図６（Ｂ）から、ｎ型コラム２６を流れた電流は、トレンチゲート電極３６の底面に対向しているｐ型コラム２４の上部（頂部）に分岐して流れだしていることが分かる。また、ｐ型コラム２４の上方に位置するトレンチゲート電極３６に対向するｐ型ボディ領域３０にも電流が流れていることが分かる。
このことから、ｎ型コラム２６を流れた電流は、トレンチゲート電極３６に対向するｐ型コラム２４の上部（頂部）の反転層を経由することで、トレンチゲート電極３６に対向するボディ領域３０の反転層の全体をチャネルとして利用することが可能となっている。その結果、電流経路を広く確保することができる。
後述する比較例に示すように、ｐ型コラム２４の不純物濃度をｐ型ボディー領域３０の不純物濃度より高くした場合、トレンチゲート電極３６の底面に対向しているｐ型コラム２４の上部に電流が流れず、ｐ型コラム２４の上方に位置するトレンチゲート電極３６の側面に対向しているｐ型ボディ領域３０には電流が流れない。
ｐ型コラム２４とｎ型コラム２６の長手方向と、トレンチゲート電極３６の長手方向が非平行であって交差する（この例は直交する）構造の場合、ｐ型コラム２４の不純物濃度がｐ型ボディ領域３０の不純物濃度以下に設定されていると、トレンチゲート電極３６の底面に隣接しているｐ型コラムの上部（頂部）と、ｐ型コラムの上方に位置するトレンチゲート電極３６の側面に対向するｐ型ボディ領域にもチャネルが形成され、電流が流れることがわかる。その結果、チャネル抵抗が低抵抗化される。
参考例１の規格化オン抵抗（Specific On resistance:Ｒon）は、０．１５７Ω・ｍｍ２であった。
【００２８】
［参考例２］ 図７は、ｐ型コラム２４とｐ型ボディ領域３０の不純物濃度が同じ濃度である場合の参考例である（構造は図４と同一である）。
図７（Ａ）は、図４のＢ−Ｂ断面における電流分布を示す。つまり、図７（Ａ）は、ｐ型コラム２４の電流分布を示す。図７（Ｂ）は、図７（Ａ）のトレンチゲート電極３６付近の拡大図である。このときのバイアス条件は、ソース電圧（ＶＳ）＝０Ｖ、ドレイン電圧（ＶＤ）＝０．１Ｖ、ゲート電圧（ＶＧ）＝１５Ｖである。
図７（Ｂ）から、ｎ型コラム２６を流れた電流は、トレンチゲート電極３６の底面に対向しているｐ型コラム２４の上部（頂部）に分岐して流れだしていることが分かる。また、ｐ型コラム２４の上方に位置しているトレンチゲート電極３６の側面に対向しているｐ型ボディ領域３０にも電流が流れていることがわかる。しかしながら、参考例１に比べると、図の黒色は薄いことが分かる。このことから、ｐ型コラム２４の不純物濃度が薄いほど、反転層（チャネル）の広い範囲を電流経路に利用しやすいが、ｐ型ボディ領域３０の不純物濃度以下であれば、ｐ型コラム２４に反転層が形成され、ｐ型コラム２４の上方に位置している反転層を電流経路に利用できることがわかる。ｐ型コラム２４の不純物濃度をｐ型ボディ領域３０の不純物濃度以下に設定することが重要であるといえる。参考例２の規格化オン抵抗（Specific On resistance:Ｒon）を求めると、０．１９５Ω・ｍｍ２であった。
【００２９】
［比較例］ 図８は、ｐ型コラム２４の不純物濃度がｐ型ボディ領域３０の不純物濃度より高い場合である（構造は図４と同一である）。
図８（Ａ）は、図４のＢ−Ｂ断面における電流分布を示す。つまり、図８（Ａ）は、ｐ型コラム２４の電流分布を示す。図８（Ｂ）は、図８（Ａ）のトレンチゲート電極３６付近の拡大図である。このときのバイアス条件は、ソース電圧（ＶＳ）＝０Ｖ、ドレイン電圧（ＶＤ）＝０．１Ｖ、ゲート電圧（ＶＧ）＝１５Ｖである。 図８（Ｂ）から、参考例１と２とは明らかに違い、参考例１と２では形成されていたゲート電極３６の底面に対向するｐ型コラム２４の上部のチャネルの位置において、黒色の部分がないことが分かる。つまり、チャネルが形成されていない。このことから、ｐ型コラム２４の不純物濃度がｐ型ボディ領域３０の不純物濃度よりも高い場合、トレンチゲート電極３６の底面に対向するｐ型コラム２４の上部（頂部）を経由して、トレンチゲート電極３６の側面に対向したｐ型ボディ領域３０に電流が流れていないことが分かる。そのため、電流経路を広く確保できない。
比較例の規格化オン抵抗（Specific On resistance:Ｒon）を求めると、０．２１４Ω・ｍｍ２であった。参考例１のオン抵抗と比較すると、約３６％増加していることが分かる。
参考例１と２と、比較例から、ドリフト領域の第１部分領域の不純物濃度を、ボディ領域の不純物濃度以下に設定することが重要であることが分かる。
【００３０】
参考例１と２に示す半導体装置のオン抵抗は、ゲート電極周辺に形成されるチャネルによる抵抗（チャネル抵抗）と、ｎ型コラム２６の抵抗（ドリフト抵抗）と、ｎ+型ドレイン領域２２の抵抗の和となる。なかでもドリフト抵抗の占める比率が大きい。ドリフト抵抗は、ｎ型コラム２６の不純物濃度の他に、ｎ型コラム２６の深さ（ｐ型ボディー領域３０からｎ+型ドレイン領域２２までの長さ）で決まる。例えば、耐圧２００Vを想定してドリフト領域２３の深さに設定すると、オン抵抗のうちドリフト抵抗（ドリフトりょういきとしてのｎ型コラム２６の抵抗成分）は約８５％を占める。
【００３１】
耐圧が低い構造では、ドリフト領域２３の深さは浅くなる。この結果、オン抵抗のうちドリフト抵抗の占める割合が減少する。つまり、オン抵抗のうちチャネル抵抗がしめる割合が増大する。参考例１と２に示す態様は、チャネル抵抗を低減（チャネルの広い範囲を電流経路に利用することでチャネル抵抗を低減する）するものなので、耐圧が低い構造（スーパージャンクション構造部２３の深さが浅い構造）では、オン抵抗の低減効果がより顕著になる。
【００３２】
スーパージャンクション構造部を有するパワーＭＯＳＦＥＴを製造する場合、従来の製造方法では、ｐ型コラム領域２４の結晶形成工程（一般的にはエピタキシャル成長法）とｐ型ボディ領域３０の結晶形成工程を別工程で実施するのが一般的である。これは、それぞれの不純物濃度が別々の理由で設定されるためである。具体的には、ｐ型コラム２４の不純物濃度は、このｐ型コラム２４を実質的に完全空乏化できる濃度から設定され、ｐ型ボディ領域３０の不純物濃度は、トレンチゲート電極３６の所望する閾値電圧から設定される。
しかしながら、参考例２で示したように、ｐ型コラム２４とｐ型ボディ領域３０の不純物濃度が同じ場合でも、オン抵抗の増加を抑制できることが分かった。そのため、ｐ型コラム２４の結晶成長工程とｐ型ボディ領域３０の結晶成長工程を連続で実施できる。そのため、製造工程を簡単化できる。具体的には、離間して存在するｎ型コラム２６によって形成される間隔に、ｐ型コラム２４を埋め込みエピタキシャル成長させてドリフト領域２３を形成する工程と、そのエピタキシャル成長を続けてドリフト領域２３の上にｐ型ボディ領域３０を形成する工程とを連続して実施できる。そのように製造された半導体装置では、参考例２で示したように、オン抵抗の増加を抑制することができる。
【００３３】
ｐ型コラム２４の結晶成長工程とｐ型ボディ領域３０の結晶成長工程を連続に実施する製造方法は、ｐ型コラム２４のコラム幅が、１μｍ以下のときに特に有効である。一般的に、ｐ型コラム２４を完全空乏化するために、ｐ型コラム２４の不純物濃度とそのコラム幅を乗じた値が１×１０１２ｃｍ−３以下の関係であることが望ましい。上記関係を満たすとき、ｐ型コラム２４は実質的に完全空乏化される。一般的にｐボディ領域３０の不純物濃度は、トレンチゲート電極３６の所乏する閾値電圧から、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３で設定される。そのため、ｐ型コラム２４のコラム幅が１μｍ（１×１０−４ｃｍ）以下である場合、ｐ型コラム２４の不純物濃度を１×１０１６ｃｍ−３よりも高く設定することができる。したがって、ｐ型コラム２４とｐ型ボディ領域３０の不純物濃度を同じ濃度とすることができ、ｐ型コラム２４の結晶成長工程とｐ型ボディ領域３０の結晶成長工程を連続で実施できる。
【００３４】
［実施例１］ 図９は、実施例１のトレンチゲート電極を利用する縦型のＭＯＳＦＥＴ３の斜視図を示す。
実施例１の半導体装置４は、ソース領域３２と、ボディ領域３０と、ドリフト領域２３と、ドレイン領域２２と、トレンチゲート電極３６と、ゲート絶縁膜３４を有する。ソース領域３２はｎ型である。ボディコンタクト領域３０ａはｐ型である。ボディ領域３０はｐ型であり、ソース領域３２とドリフト領域２３を分離している。ボディコンタクト領域３０ａはｐ型ボディ領域３０と接している。ドリフト領域２３は、ボディ領域３０とドレイン領域２２の間を伸びるｐ型コラム（第１部分領域）２４と、ｐ型コラム２４に隣接してボディ領域３０とドレイン領域２２の間を伸びるｎ型コラム（第２部分領域）２６を備え、ｐ型コラム２４とｎ型コラム２６で構成される単位となる互層が繰返されて構成されている。ｐ型コラム２４のｐ型ボディ領域３０側における不純物濃度は、ｐ型ボディ領域３０の不純物濃度以下となっている。図９には、その領域をｐ−型領域２４ａとして図示してある。このｐ−型領域２４ａを除いたｐ型コラム２４の不純物濃度は、ｐ型ボディ領域３０の不純物濃度以上である。ドレイン領域２２はｎ型である。
トレンチゲート電極３６は、ソース領域３２とドリフト領域２３を分離するボディ領域３０を貫通し、ｐ型コラム２４とｎ型コラム２６の組合せの繰返し方向の方向成分を持って伸びており、単位となる互層の繰返しを貫くように長く伸びている。トレンチゲート電極３６は、ゲート絶縁膜３４を介して、ソース領域３２とボディ領域３０とｐ−型領域２４ａとｎ型コラム領域２６の上部領域等の半導体領域に対向している。
【００３５】
次に、実施例１の半導体装置の動作を説明する。ドレイン電極２０に正電圧を印加し、ｎ＋型ソース領域３２とｐ型ボディ領域３０を接地する。この状態で、トレンチゲート電極３６に正電圧を印加すると、ｎ＋型ドレイン領域２２からｎ＋型ソース領域３２に電流が流れる。より具体的には、トレンチゲート電極３６に正電圧を印加すると、ｐ型ボディ領域３０中の電子はトレンチゲート電極３６に対向する領域に集まり、ｎ型チャネルが形成される。また、ｐ−型領域２４ａ中の電子はトレンチゲート電極３６の底面に対向した領域に集まり、ｎ型チャネル領域が形成される。これにより、ｎ＋型ソース領域３２から供給される電子は、ｐ型コラム２４の直上に位置するトレンチゲート電極３６の側面に対向するｐ型ボディ領域３０（ｐ型ボディ領域３０のｎ型チャネル）と、ｐ−型領域２４ａ（とくにトレンチゲート電極３６の底面に対向する領域）をも経て、ｎ型コラム２６に流れ、ｎ＋型ドレイン領域２２に達する。
【００３６】
ｐ−型領域２４ａを形成する位置は、参考例１と２のｐ型コラム２４に形成されたｎ型チャネルの位置を含んで形成されているのが好ましい。トレンチゲート電極３６に正電圧を印加した場合、ｎ型チャネルが形成され易くなる。
【００３７】
実施例１の特徴は、ｐ−型領域２４ａをｐ型コラム２４の上部に形成していることである。これによりｐ型コラム２４のトレンチゲート３６に隣接する部分の不純物濃度を、ｐボディ領域３０の不純物濃度よりも低くすることができる。そのため、ｐ−型領域２４ａを除いたｐ型コラム２４の不純物濃度をｐボディ領域３０の不純物濃度に関係なく高く設定することできる。ｐ型コラム２４のコラム幅を狭くすることができる。よって、ｎ型コラム２６のコラム幅を狭くする必要がなく、ｎ型コラム２６のドリフト領域２３全体に占める横断面積が小さくならない。ｎ型コラム２６のコラム幅を広くし、不純物濃度を高くすることができる。このことにより、ｎ型コラム２６のオン抵抗をさらに低減することができる。
【００３８】
さらに、参考例２と同様に、フローティング電位状態を回避し、耐圧特性を安定させる効果を奏する。
【００３９】
ｐ−型領域２４ａを設けることで、チャネル抵抗を低減することができ、しかも、ｎ型コラム２６のオン抵抗まで低減することができる。
【００４０】
［実施例２］ 図１０は、実施例２のトレンチゲート電極を利用する縦型のＭＯＳＦＥＴ４の斜視図を示す。
実施例２は、図９に示す実施例１のｐ−型領域２４ａがトレンチゲート電極３６の側面と底面を囲むような構成となっている。この場合、トレンチゲート電極３６の底面と側面に対向している領域がｐ−型領域２４ａで広く覆われている。特に、ｐ型コラム２４の直上に位置するトレンチゲート電極３６の側面に対向する領域が、図９に示す実施例１ではｐ型ボディ領域３０であるのに対し、実施例２では上記の領域もｐ−型領域２４ａで構成されている。そのため、トレンチゲート電極３６に正電圧を印加すると、その領域をｎ型チャネルとして有効に活用できる。
【００４１】
図１０に示す実施例２の半導体装置は、ｎ型コラム２６のドリフト領域２３全体に占める横断面積が小さくならずに、ｎ型コラム２６の不純物濃度を高くすることができる。実施例１と同様の効果を奏する。
さらに、後述する第３製造方法で示すように、実施例２の半導体装置は、ｐ型コラム２４とｐ型ボディ領域３０の結晶形成工程を連続して一回で実施できる。製造が容易な半導体装置である。
【００４２】
以下、本発明の半導体装置の製造方法を、図１１〜２２を参照して説明する。
【００４３】
［第１製造方法］ 実施例１に係る半導体装置の製造方法を、図１１〜図１７を用いて説明する。
図１１に示すように、ｎ＋型ドレイン領域２２の上に離間して存在するｎ型コラム２６を準備する。具体的には、ｎ＋型ドレイン領域２２の上に、ｎ型の半導体結晶をエピタキシャル成長させ、次にＲＩＥ等のドライエッチング（異方性エッチング）によって溝を形成することによって離間して存在するｎ型コラム２６を準備する。次に、図１２に示すように、離間して存在するｎ型コラム２６によって形成される間隔に、ｐ型コラム２４を埋め込みエピタキシャル成長させて、ｐ型コラム２４とｎ型コラム２６が交互に繰返された構造（スーパージャンクション構造部）を形成する。スーパージャンクション構造部の形成方法としては種々の方法がある。例えば、斜めイオン注入法（例えばISPSD2000, p.77-80）、マルチエピタキシャル法（例えばIEDM98, p683-685）、埋め込みエピタキシャル法（例えばISPSD2001, p.363-366）によって形成することができる。
【００４４】
次に、図１３に示すように、上記のように形成されたｎ型コラム２６の上にマスク６０を形成する。具体的には、レジスト膜を塗布形成した後に、フォトリソグラフィーによりｐ型コラム２４の表面を露出させる。次に、露出しているｐ型コラム２４に対して所定量のｎ型の不純物をイオン注入し（カウンタードーピング）、ｐ型コラム２４の上部のｐ型不純物濃度を低下させる。次に、熱処理工程（アニール工程）を行い、イオン注入した不純物を活性化する。マスク６０はエッチング除去する。その結果、図１４に示すように、ｐ型コラム２４の上部に、ｐ型コラム２４よりも不純物濃度が低いｐ−型領域２４ａが形成される。なお、このｐ−型領域２４ａは、次に形成するｐボディ領域３０の不純物濃度よりも低くなるまでカウンタードーピングを行う。
【００４５】
図１５に示すように、ボディ領域を形成するのに必要な厚さになるまでｐ型の結晶を、ｐ−型領域２４ａとｎ型コラム２６の表面からエピタキシャル成長させｐ型ボディ領域３０を形成する。このｐ型ボディ領域３０の不純物濃度は所望するゲート電極の閾値電圧から一義的に設定される。以降の工程はゲート電極形成工程である。図１６に示すように、ｐ型ボディ領域３０を貫通し、ｐ−型領域２４ａを越えない深さまでトレンチを形成する。具体的には、ｐ型ボディ領域３０の表面にレジスト膜を塗布形成し、フォトリソグラフィーによりトレンチを形成すべき領域にｐ型ボディ領域３０の表面を露出させる。この露出する面はｐ型コラム２４とｎ型コラム２６が伸びる方向に対して直交する方向に形成する。次に、露出しているｐ型ボディ領域３０の表面をＲＩＥ等のドライエッチング（異方性エッチング）で所望する厚さまで除去する。この例では、ｐ型ボディ領域３０を貫通し、ｐ−型領域２４ａを越えない深さである。これによりトレンチが形成される。次に、熱酸化法やＣＶＤ法等によってトレンチの壁面に沿ってゲート絶縁膜３４を形成する。
【００４６】
次に、図１７に示すように、ＣＶＤ法などによって電極材料（例えばポリシリコン等）をトレンチの内部に積層しトレンチゲート電極３６を形成する。次に、ｐ型ボディ領域３０の上部であって、トレンチの側面に近い側の領域にｎ型不純物をイオン注入する。この領域は、ｎ＋型ソース領域３２となる。また、ｐ型ボディ領域の上部のうち、ｎ型不純物をイオン注入した領域に隣合う領域にｐ型不純物をイオン注入する。この領域は、ｐ＋型ボディコンタクト領域３０ａとなる。以上のような製造工程を経て、実施例３の態様の半導体装置を具現化することができる。
【００４７】
［第２製造方法］ 図１８と図１９は第１製造方法例とは別の、実施例１の製造方法例である。ｐ型コラム２４とｎ型コラム２６が交互に繰返された構造（スーパージャンクション構造部）を形成するまでは、第１製造方法と同じである。次に、図１８に示すように、ｐ型コラム２４とｎ型コラム２６の上に、ＣＶＤ法等によってｐ型コラム２４の不純物濃度より低い濃度で、ｐ−型半導体薄膜層７０をエピタキシャル成長させる。次に、レジスト膜を塗布形成し、フォトリソグラフィーによってｎ型コラム２６に対応したレジスト膜を除去する。この結果、ｐ−型半導体薄膜層７０の上にｐ型コラム２４に対応したマスク６０が形成される。次に、露出しているｐ−型半導体薄膜層７０に対してｎ型不純物をイオン注入する。イオン注入は、ｎ型コラム２６に対応するｐ−型半導体薄膜層７０の導電型がｎ型に変わり、さらにｎ型不純物濃度がｎ型コラム２６の不純物濃度と等しくなるまで行う。
【００４８】
このイオン注入の結果、図１９に示すように、イオン注入されたｐ−型半導体薄膜層７０はｎ型コラム２６の一部とみなせる。そして、マスク６０の下方でイオン注入されなかったｐ−型半導体薄膜層７０が、ｐ−型領域２４ａとなる。次に、マスク６０をエッチング除去し、ｎ型コラム２６とｐ−型領域２４ａの上に、ＣＶＤ法等によって、ｐ型の結晶をエピタキシャル成長させ、ｐ型ボディ領域３０を形成する。この後のトレンチゲート電極３６の製造方法は、上記第１製造方法のゲート電極形成方法と同じ工程となる。
【００４９】
［第３製造方法］ 次に、実施例２に係る半導体装置の製造方法を、図２０〜図２２を用いて説明する。
図２０に示すように、離間して存在するｎ型コラム２６によって形成される間隔に、ｐ型コラム２４を埋め込みエピタキシャル成長させ、さらにそのエピタキシャル成長を続けてｎ型コラム２６を覆うまで結晶成長させる。これによって、スーパージャンクション構造部の上部にｐ型半導体結晶層が形成される。このｐ型半導体結晶層はｐ型ボディ領域３０となる。ｐ型コラム２４とｐ型ボディ領域３０の結晶形成工程を連続して一回で実施できるため、製造工程を簡単化できる。
【００５０】
次に、図２１に示すように、ｎ型コラム２６が露出する深さまで、ｐ型ボディ領域３０をエッチング除去し、トレンチを形成する。具体的には、ｐ型ボディ領域３０の表面にレジスト膜を塗布形成し、フォトリソグラフィーによりトレンチを形成すべき領域のｐ型ボディ領域３０の表面を露出させる。この露出する面は、ｎ型コラム２６が伸びる方向に対して直交する方向に形成する。次に、露出しているｐ型コラム２４をＲＩＥ等のドライエッチング（異方性エッチング）で所望する厚さまで除去する。この例では、ｎ型コラム領域の上部に到達するまでの深さである。これによってトレンチが形成される。
【００５１】
次に、トレンチの壁面を酸化し、後に形成するゲート絶縁膜３４よりも厚い酸化膜５０を形成する。この酸化膜５０は、一般的な犠牲酸化膜を用いてもよい。トレンチの壁面をＬ酸化すると、酸化工程中に、酸化膜５０とｐ型コラム２４との接触近傍において、ｐ型コラム２４の不純物が酸化膜５０へ偏析する（不純物の再分布現象）。その結果、トレンチに対向するｐ型ボディ領域３０とｐ型コラム２４には、不純物濃度が低くなったｐ−型領域２４ａが形成される。
【００５２】
次に、図２２に示すように、酸化膜５０をエッチング除去する。次に、熱酸化法やＣＶＤ法等によってトレンチの壁面に沿ってゲート絶縁膜３４を形成する。次に、ＣＶＤ法などによって電極材料（例えばポリシリコン等）をトレンチの内部に積層し、トレンチゲート電極３６を形成する。後のソース領域とコンタクト領域を形成する工程は第１製造方法と同じである。以上のような製造工程を経て、実施例４の半導体装置は具現化することができる。
なお、図２０に続けて、第１製造方法のように、酸化膜５０の製造工程を省略して直接にゲート電極形成工程を実施することができる。その場合にはｐ型コラム２４とｐ型ボディー領域３０の不純物濃度が等しい半導体装置を製造することができる。
【００５３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】従来の半導体装置１の斜視図を示す。
【図２】（ａ）従来の半導体装置１の部分拡大斜視図を示す。（ｂ）図１のＡ−Ａ線断面図の電流経路を示す。
【図３】従来の半導体装置２の斜視図を示す。
【図４】参考例１と２と比較例の半導体装置の斜視図を示す。
【図５】ｐ型コラム領域の不純物濃度がｐボディ領域の不純物濃度よりも低い場合であり、（Ａ）は図４のＡ−Ａ線断面図のオン時の電流分布を示す。（Ｂ）は図４のＢ−Ｂ線断面図のオン時の電流分布を示す。
【図６】（Ａ）は図５のＡ−Ａ線断面図の部分拡大図のオン時の電流分布を示す。（Ｂ）は図５のＢ−Ｂ線断面図の部分拡大図のオン時の電流分布を示す。
【図７】（Ａ）はｐ型コラム領域の不純物濃度がｐボディ領域の不純物濃度と同じ場合であり、図４のＢ−Ｂ線断面図のオン時の電流分布を示す。（Ｂ）は（Ａ）の部分拡大図である。
【図８】（Ａ）はｐ型コラム領域の不純物濃度がｐボディ領域の不純物濃度よりも高い場合であり、図４のＢ−Ｂ線断面図のオン時の電流分布を示す。（Ｂ）は（Ａ）の部分拡大図である。
【図９】実施例１の半導体装置の斜視図を示す。
【図１０】実施例２の半導体装置の斜視図を示す。
【図１１】実施例１の半導体装置の第１製造方法の説明図を示す（１）。
【図１２】実施例１の半導体装置の第１製造方法の説明図を示す（２）。
【図１３】実施例１の半導体装置の第１製造方法の説明図を示す（３）。
【図１４】実施例１の半導体装置の第１製造方法の説明図を示す（４）。
【図１５】実施例１の半導体装置の第１製造方法の説明図を示す（５）。
【図１６】実施例１の半導体装置の第１製造方法の説明図を示す（６）。
【図１７】実施例１の半導体装置の第１製造方法の説明図を示す（７）。
【図１８】実施例１の半導体装置の第２製造方法の説明図を示す（１）。
【図１９】実施例１の半導体装置の第２製造方法の説明図を示す（２）。
【図２０】実施例２の半導体装置の変形例の製造方法の説明図を示す（１）。
【図２１】実施例２の半導体装置の変形例の製造方法の説明図を示す（２）。
【図２２】実施例２の半導体装置の変形例の製造方法の説明図を示す（３）。
【符号の説明】
２０：ドレイン電極
２１：半導体部
２２：ｎ＋型ドレイン領域
２３：ドリフト領域
２４：ｐ型コラム領域（第１部分領域の一例）
２４ａ：ｐ−型領域
２６：ｎ型コラム領域（第２部分領域の一例）
３０：ｐ型ボディ領域
３２：ｎ＋型ソース領域
３４：ゲート絶縁膜
３６：トレンチゲート電極
５０：酸化膜
６０：マスク
７０：ｐ−型半導体薄膜層
Claims (3)
- ソース領域とボディ領域とドリフト領域とドレイン領域とトレンチゲート電極を有する半導体装置であり、
ソース領域は、第２導電型であり、
ボディ領域は、第１導電型であり、ソース領域とドリフト領域を分離しており、
ドリフト領域は、ボディ領域とドレイン領域の間を伸びる第１導電型の第１部分領域と、第１部分領域に隣接してボディ領域とドレイン領域の間を伸びる第２導電型の第２部分領域を備え、第１部分領域と第２部分領域の組合せが繰返されて構成されており、
ドレイン領域は、第２導電型であり、
トレンチゲート電極は、ソース領域とドリフト領域を分離するボディ領域を貫通し、第１部分領域と第２部分領域の組合せの繰返し方向の方向成分を持って伸びており、絶縁層を介して半導体領域に対向しており、
ドリフト領域の第１部分領域の不純物濃度は位置に応じて変化しており、ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度がボディ領域の不純物濃度以下であり、第１部分領域のその他の部位における不純物濃度がボディ領域の不純物濃度以上である半導体装置。 - ボディ領域とドリフト領域とトレンチゲート電極を有する半導体装置であり、
ボディ領域は、第１導電型であり、
ドリフト領域は、ボディ領域に接する第１導電型の第１部分領域と、ボディ領域に接するとともに第１部分領域に隣接する第２導電型の第２部分領域を備え、第１部分領域と第２部分領域の組合せが繰返されて構成されており、
トレンチゲート電極は、ドリフト領域に接するボディ領域を貫通し、第１部分領域と第２部分領域の組合せの繰返し方向の方向成分を持って伸びており、絶縁層を介して半導体領域に対向しており、
ドリフト領域の第１部分領域の不純物濃度は位置に応じて変化しており、ドリフト領域の第１部分領域のトレンチゲート電極近傍の不純物濃度がボディ領域の不純物濃度以下であり、第１部分領域のその他の部位における不純物濃度がボディ領域の不純物濃度以上である半導体装置。 - 請求項１又は請求項２の半導体装置を製造する方法であって、
離間して存在する第２導電型の第２部分領域によって形成させる間隔に、第１導電型の第１部分領域をエピタキシャル成長させてドリフト下部領域を形成する工程と、
そのドリフト下部領域の表面に、第１部分領域の不純物濃度よりも不純物濃度が低い第１導電型の半導体層を結晶成長させる工程と、
その第１導電型の半導体層の第２部分領域に対応する範囲に第２導電型の不純物を注入して第２導電型に変化させる工程と、
を有する半導体装置の製造方法。
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