WO2008069145A1 - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents

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Ryoji Takahashi
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Definitions

  • the present invention relates to a vertical insulated gate field effect transistor (hereinafter referred to as IGBT) such as a MOSFET and a method for manufacturing the same.
  • IGBT vertical insulated gate field effect transistor
  • MOSFETs which are a type of IGFET with a large current capacity, are used as switches in electrical circuits.
  • the source electrode of a typical MOSFET is in ohmic contact with the source region and is also in ohmic contact with the body region (base region). Therefore, in addition to the current path passing through the channel of the body region between the drain electrode and the source electrode, the current path passing through the parasitic diode or body diode or built-in diode based on the PN junction between the drain region and the body region. Occurs.
  • the MOSFET is an N-channel type, the parasitic diode becomes reverse biased when the drain electrode potential is higher than the source electrode potential, and no current path is formed therethrough.
  • the potential of the drain electrode may be lower than the potential of the source electrode due to the requirements of the electrical circuit in which the MOSFET is used.
  • the parasitic diode is in a forward bias state, and current flows therethrough.
  • the MOSFET current can be controlled when the drain electrode potential is lower than the source electrode potential, that is, when a reverse voltage is applied to the MOSFET. It becomes impossible.
  • FIG. 1 shows a MOSFET with a planar structure according to the technical idea of Patent Document 1
  • Fig. 2 shows an equivalent circuit of the MOSFET shown in Fig. 1.
  • the MOSFET having the planar structure of FIG. 1 includes a silicon semiconductor substrate ⁇ , a drain electrode 2 ′, a source electrode 3 ′, a gate electrode 4 ′, and a gate insulating film 5 ′.
  • the semiconductor substrate ⁇ includes a high impurity concentration first drain region 6 'made of an N + type semiconductor, a low impurity concentration second drain region (or drift region) 7' made of an N-type semiconductor, and a P type.
  • the gate electrode 4 ' is opposed to the P-type first body region 8' and the P-type second body region 9 'via the gate insulating film 5'.
  • a voltage is applied between the drain and the source so that the potential of the drain electrode 2 'in Fig. 1 is higher than the potential of the source electrode; T, and between the gate electrode 4' and the source electrode; T
  • a voltage capable of turning on the MOSFET is applied to the N-type channel 13 ′ on the surface of the first body region 8 ′ and the second body region 9 ′ as shown by the dotted line in FIG.
  • a drain current flows through the path of the drain electrode 2 ′, the first drain region 6 ′, the second drain region, the channel 13 ′, the ⁇ + type source region 1CT, and the source electrode 3 ′.
  • the MOSFT of FIG. 1 includes the first and second transistors in addition to the FET switch Q1.
  • the first diode D1 has a PN contact between the N-type second drain region 7 'and the P-type first body region 8'.
  • the second PN junction diode D2 is a parasitic (built-in) diode based on the PN junction between the P-type second body region 9 'and the N + type source region 10'. This is a diode.
  • the Schottky barrier diode D3 is a diode based on a Schottky junction between the source electrode 3 'and the P-type second body region 9'.
  • the first PN junction diode D1 has a polarity that is reverse-biased when the potential of the drain electrode 2 'is higher than the potential of the source electrode; T, and is connected in reverse parallel to the FET switch Q1.
  • the second PN junction diode D2 has a polarity opposite to that of the first PN junction diode D1, and is connected in series with the first PN junction diode D1.
  • the second PN junction diode D2 has no function and is equivalent because the Schottky barrier diode D3 portion is short-circuited. Not shown in the circuit.
  • the Schottky barrier diode D3 has a polarity opposite to that of the first PN junction diode D1, is connected in series to the first PN junction diode D1, and is connected in parallel to the second PN junction diode D2.
  • the conventional MOSFET having the planar structure shown in FIG. 1 has the following problems.
  • Source electrode potential difference (approximately 0.2V) based on Schottky barrier between T and P-type second body region 9 ' It becomes higher than the potential of the N + type source region 10 ′. For this reason, when the potential of the drain electrode 2 ′ is higher than the potential of the source electrode; T, electrons are injected from the N + -type source region 10 ′ into the P-type second body region 9 ′. Based on this electron injection, the current flowing between the drain electrode 2 ′ and the source electrode; T becomes a leakage current. Since the breakdown voltage between the drain and the source is determined based on the magnitude of the leakage current, if the leakage current is increased, the breakdown voltage between the drain and the source is reduced.
  • the above leakage current is suppressed by reducing the impurity concentration of the portion adjacent to the second body region 9 ′ of the N + -type source region 10 ′. Since the N + type source region 10 ′ is formed by impurity diffusion, the N type impurity concentration of the N + type source region 10 ′ varies from the first main surface la ′ to the second main surface lb of the semiconductor substrate ⁇ . It gets lower as you go. Therefore, it is conceivable to lower the impurity concentration of the portion adjacent to the second body region 9 'of the' N + -type source region 10 by deeply forming the 'N + -type source region 10.
  • the first and second body regions 7 ′ and 8 ′ must be formed deeply.
  • the first and second body regions 8 ′ and 9 ′ and the source region 10 ′ are formed deeply, lateral diffusion of P-type and N-type impurities occurs, and their surface areas are inevitably increased.
  • the area of the substrate ⁇ (chip area) is, for example, about 1.7 times that of a conventional typical planar structure MOSFET that does not have a Schottky barrier diode, and miniaturization becomes impossible.
  • the first and second body regions 8 ′, 9 ′ and the source region 10 ′ are formed deeply, N + from the surface exposed to the first main surface la ′ of the second drain region 7 ′.
  • the distance force S to the first drain region 6 ′ of the mold is about 1.5 times that of a typical planar MOSFET having no conventional Schottky barrier diode, for example.
  • the resistance (on-resistance) between the drain electrode 2 ′ and the source electrode T when the planar-structure MOSFET having the Schottky barrier diode of FIG. 1 is on has the conventional Schottky diode.
  • the on-resistance of a typical planar structure MOSFET is about 4 times higher. For this reason, the planar structure MOSFET shown in Fig. 1 has not been put into practical use.
  • Patent Document 1 Japanese Patent Laid-Open No. 7-15009
  • an object of the present invention is to provide an IGFET that can solve the above-mentioned problems.
  • the present invention for solving the above problems is as follows. At least a first main surface and a second main surface extending parallel to the first main surface and extending from the first main surface toward the second main surface A semiconductor substrate having a pair of trenches;
  • a first drain region of a first conductivity type having a surface exposed to the second main surface of the semiconductor substrate and having a thickness smaller than a distance between the second main surface and the trench. And a first conductivity type impurity concentration that is adjacent to the first drain region and has a thickness equal to or greater than a distance between the first drain region and the trench and lower than the first drain region.
  • the second drain region
  • the second drain region is disposed adjacent to the second drain region so as not to expose the second drain region on the first main surface of the semiconductor substrate between the pair of trenches, and adjacent to the trench.
  • the semiconductor substrate has a surface disposed between the pair of trenches and adjacent to the first body region and exposed to the first main surface of the semiconductor substrate, and has a lower V concentration than the first impurity concentration.
  • a first conductive layer disposed between the pair of trenches, adjacent to the second body region, adjacent to the trench, and exposed to the one main surface of the semiconductor substrate;
  • a gate electrode disposed in the trench and opposed to at least a channel forming portion of the semiconductor substrate via the insulating film;
  • the second drain region is preferably adjacent to the trench.
  • the insulated gate field effect transistor is characterized in that the second drain region is adjacent to the trench.
  • a first source region having a surface adjacent to the second body region and adjacent to the trench and exposed on the first main surface of the semiconductor substrate;
  • the thickness of the second drain region is thinner than the thickness from the first main surface of the semiconductor substrate to the PN junction between the second drain region and the first body region. Is desirable.
  • the first body region has a first portion separated from the trench and a second portion adjacent to the trench, and the second conductivity type impurity concentration of the second portion. It is desirable that V be higher than the second conductivity type impurity concentration of the first part! /.
  • first and second body regions are preferably regions in which the minority carrier lifetime is shortened by electron beam irradiation! /.
  • a gate control circuit for selectively supplying a gate control signal for making the conductive state between the drain electrode and the source electrode to the gate electrode, and the potential of the drain electrode being First auxiliary switch means for short-circuiting between the source electrode and the gate electrode when the drain electrode and the source electrode are brought into a non-conductive state in a period higher than the source electrode; and the drain electrode Second auxiliary switch means for short-circuiting between the drain electrode and the gate electrode when the drain electrode and the source electrode are brought into a non-conductive state in a period when the potential of the drain electrode is lower than that of the source electrode. Having power S is desirable.
  • the gate control circuit, the first auxiliary switch means, and the second auxiliary switch means are regarded as a part of the insulated gate field effect transistor.
  • the first conductivity type having first and second main surfaces facing each other and disposed so as to be exposed to the second main surface.
  • a first body of a second conductivity type disposed adjacent to the region and also adjacent to the trench.
  • the first conductivity type impurity is selectively diffused from the first main surface of the semiconductor substrate at a concentration within a range that does not invert the conductivity type, and is adjacent to the first body region and from the first body region.
  • the source region is adjacent to the second body region and has the first conductivity type, and adjacent to the first source region and on the first main surface. And a second source region having an exposed surface and a first conductivity type impurity concentration higher than the first conductivity type impurity concentration of the first source region. .
  • ions of a second conductivity type impurity are implanted into the channel formation portion of the first body region through the trench, and the channel formation portion of the first body region is higher than the other portions. It is desirable to include a step of forming a portion having a second conductivity type impurity concentration.
  • the insulated gate field effect transistor (IGFET) of the present invention has the following effects. (1) Since the channel is formed vertically along the trench, it is not necessary to expose the second drain region (drift region) to the first main surface on the source electrode side of the semiconductor substrate. Therefore, it becomes unnecessary to form the first body region by selective diffusion of impurities. As a result, the problem of lateral expansion of the body region more than necessary due to the lateral diffusion of impurities during selective diffusion of the body region (base region) in the conventional planar structure IGFET does not occur. This makes it possible to reduce the size of the IGFET.
  • the thickness of the second drain region is set to the conventional IGFET of FIG.
  • the on-resistance of the IGFET can be reduced. That is, according to the present invention, the distance between the channel and the first drain region can be shortened, and the on-resistance of the IGFET can be reduced.
  • FIG. 1 is a cross-sectional view showing a conventional MOSFET.
  • FIG. 2 is an equivalent circuit diagram of the MOSFET of FIG.
  • FIG. 3 is a cross-sectional view showing an IGFET according to Embodiment 1 of the present invention.
  • FIG. 4 is a plan view showing a first main surface of the third semiconductor substrate of FIG.
  • FIG. 5 is a circuit diagram showing an equivalent circuit of the IGFET of FIG. 3 and its drive circuit.
  • FIG. 6 is a cross-sectional view showing the semiconductor substrate at the start of manufacturing the IGFET of FIG.
  • FIG. 7 is a cross-sectional view showing a state where a P-type first body region is formed on the semiconductor substrate of FIG.
  • FIG. 8 is a cross-sectional view showing a semiconductor substrate in which a trench is formed.
  • FIG. 9 is a cross-sectional view showing a semiconductor substrate in which a gate insulating film and a gate electrode are formed in a trench.
  • FIG. 10 is a cross-sectional view showing a state in which a P-type second body region is formed on the semiconductor substrate of FIG.
  • FIG. 11 is a cross-sectional view showing a state where an N-type first source region is formed on the semiconductor substrate of FIG.
  • FIG. 12 shows a state in which an N + type second source region is formed on the semiconductor substrate of FIG. It is sectional drawing.
  • FIG. 13 is a cross-sectional view showing an IGFET of Example 2 of the present invention.
  • FIG. 14 is a cross-sectional view for explaining a method of forming a P-type impurity implantation region in a semiconductor substrate.
  • FIG. 15 is a cross-sectional view for explaining a method of irradiating a semiconductor substrate with an electron beam
  • FIG. 16 is a cross-sectional view showing an IGFET of Example 3 of the present invention.
  • FIG. 17 is a plan view showing a semiconductor substrate having a modified pattern of trenches.
  • FIG. 18 is a plan view showing a semiconductor substrate having another modified pattern of trenches.
  • FIGS. 3 to 18 the same reference numerals are assigned to portions having substantially the same functions as those in FIGS. 1 and 2. However, in order to distinguish between FIG. 1 and FIG. 3, a dash is added to the reference symbol in FIG. 1, and a dash is added to the reference symbol in FIG. 3.
  • a vertical insulated gate field effect transistor or vertical IGFET according to Embodiment 1 of the present invention shown in FIG. 3 includes a semiconductor substrate 1, a drain electrode 2, a source electrode 3, a gate electrode 4, and a gate insulating film 5. I have.
  • the semiconductor substrate 1 can also be called a semiconductor chip.
  • the semiconductor substrate 1 has a high impurity concentration first drain region 6 made of an N + type silicon semiconductor and a low impurity concentration first impurity region made of an N-type silicon semiconductor.
  • first body region (base region) 8 made of a P-type silicon semiconductor, a low-impurity concentration second body region 9 made of a P-type silicon semiconductor, and an N-type silicon semiconductor It has a first source region 10a having a relatively low impurity concentration and a second source region 10b having a high impurity concentration made of an N + type silicon semiconductor. It has a trench 11 extending toward the main surface lb.
  • the first drain region 6 of N + type (first conductivity type) is exposed on the second main surface lb of the semiconductor substrate 1 And a relatively high N-type impurity concentration (for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 cm ⁇ 3), and the second main surface of the semiconductor substrate 1 and the trench 11
  • the first thickness T1 is smaller than the interval.
  • the N-type second drain region 7 is a portion sometimes referred to as a drift region.
  • the N-type second drain region 7 is disposed adjacent to the first drain region 6 and is used to increase the breakdown voltage of the IGFET.
  • the region 6 has a lower impurity concentration (for example, 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm 3 ) than the region 6 and has a second thickness T2.
  • the second thickness T2 is set to be equal to or greater than (same or larger) the interval TO between the trench 11 and the first drain region 6.
  • the second drain region 7 is not exposed on the first main surface la of the semiconductor substrate 1 between the pair of trenches 11 facing each other.
  • the semiconductor substrate 1 can be used without force. It is not exposed on all of the first principal plane la. As shown by the chain line in FIG. 4, the second drain region 7 is not located between the pair of trenches 11 on the first main surface la of the semiconductor substrate 1, that is, within the plurality of trenches 11. It can be deformed so as to be exposed in the outer portion of the trench arranged on the outermost side of the trench.
  • the first and second body regions 8, 9 and the first and second source regions 10a, 10b are formed on the outer side of the outermost trench among the plurality of trenches 11 in the semiconductor substrate 1. Can form the force S. Carriers in the second drain region 7 having a low impurity concentration are accelerated by the electric field. Therefore, the second drain region 7 functions in the same manner as the well-known high resistance collector region of the bipolar transistor.
  • Each of the plurality of trenches 11 extends from the first main surface la of the semiconductor substrate 1 toward the second main surface lb, and slightly bites into the N-type second drain region 7. Yes.
  • the depth of the trench 11 is from the first main surface la to the N ⁇ type second drain region 7, or the first main surface la force, and the N ⁇ type second drain region 7 and the N + type Between the first drain region 6 and the first drain region 6.
  • the trench 11 extends at right angles to the first and second main surfaces la and lb parallel to each other.
  • the semiconductor substrate 1 has a plurality of IGFET cells, and as is clear from FIG. 4, a plurality of trenches 11 are provided so as to partition the plurality of IGFET cells.
  • the P-type first body region 8 can also be referred to as a base region, and is disposed adjacent to the N-type second drain region 7 and also adjacent to the trench 5. More specifically, the first body region 8 of this embodiment is formed by diffusing P-type impurities from the entire first main surface la of the semiconductor substrate 1. Therefore, the second drain region 7 covers the first body region 8 in the whole space between the pair of trenches 11. For this reason, the second drain region 7 is exposed between the pair of trenches 11 on the first main surface la of the semiconductor substrate 1! /, NA! /,. The first body region 8 is also formed outside the plurality of trenches 11 of the semiconductor substrate 1 (on the outer peripheral side of the substrate).
  • the first body region 8 is selectively formed so as not to be provided on part or all of the outside (substrate outer periphery side) of the plurality of trenches 11 of the semiconductor substrate 1, and the outer side of the plurality of trenches 11 (substrate outer periphery side).
  • the second drain region 7 can also be exposed on the first main surface la of the semiconductor substrate 1.
  • the PN junction 12 between the first body region 8 and the second drain region 7 extends parallel to the first and second main faces la and lb of the semiconductor substrate 1.
  • the PN junction 12 forms the first PN junction diode D1 shown in FIG.
  • the thickness from the first main surface la of the semiconductor substrate 1 to the PN junction 12 is set to be thicker than the thickness T2 of the second drain region 7.
  • the thickness T2 of the second drain region 7 is thinner than the thickness from the first main surface la of the semiconductor substrate 1 to the PN junction 12.
  • the impurity concentration of the first body region 8 is the first concentration.
  • the main surface of 1 gradually decreases from the la side to the second main surface lb side.
  • the P-type first body region 8 has an average impurity concentration (for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 17 cm 3 ) higher than that of the N ⁇ type second drain region 7. Note that the average concentration of P-type impurities in the first body region 8 is determined to be a value that can generate the N-type channel 13 indicated by the dotted line when a gate voltage is applied to the gate electrode 4.
  • the P-type second body region 9 can also be called a second base region
  • the source electrode 3 is in Schottky contact with the exposed surface of the P-type second body region 9.
  • a Schottky barrier diode (SBD) D3 shown in FIG. 5 is formed.
  • the surface impurity concentration of the second body region 9 is lower than that of the first body region 8 (for example, 1 X 10 16 cm- 3 or less) Has been determined.
  • the N-type first source region 10a has a surface adjacent to the P-type second body region 9 and adjacent to the trench 11 and exposed to the first main surface la of the semiconductor substrate 1. Have. Since the first source region 10a is a region formed by selective diffusion of N-type impurities, the N-type impurity concentration decreases according to the diffusion depth.
  • a PN junction 14 is formed between the N-type first source region 10 a and the P-type second body region 9. This PN junction 14 provides the second PN junction diode D2 shown in FIG.
  • the second PN junction diode D2 is formed to have a reverse breakdown voltage equal to or higher than that of the Schottky barrier diode D3.
  • the N-type impurity concentration of the N-type first source region 10a is a value that can obtain the reverse breakdown voltage required for the second PN junction diode D2 (for example, 1 X 10 16 cm— 3 to 1 X 10 18 cm— 3 ).
  • the N + -type second source region 10b has a surface adjacent to the first source region 10a, adjacent to the trench 11, and exposed to the first main surface la of the semiconductor substrate 1.
  • the N-type impurity concentration of the second source region 1 Ob is determined to be higher than that of the first source region 10a (for example, 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 2 ° cm 3 ).
  • the source electrode 3 is disposed on the main surface la of the semiconductor substrate 1, and includes first and second source regions.
  • the source electrode 3 is made of, for example, a metal such as A1 or Ti, or silicide, and is connected to a source terminal S that is illustratively shown.
  • the drain electrode 2 is made of, for example, a metal such as A1, and is in ohmic contact with the N + -type first drain region 6 on the second main surface lb of the semiconductor substrate 1 and is illustratively shown as a drain terminal Connected to D.
  • the gate insulating film 5 is made of a silicon oxide film and is formed on the wall surface of the trench 11.
  • the gate electrode 4 is made of impurity-doped polycrystalline silicon filled in the trench 11. Since polycrystalline silicon doped with impurities has conductivity, it functions as the gate electrode 4 like metal. Of course, the gate electrode 4 can also be formed of metal. Polycrystalline silicon Although kon is not a metal in a narrow sense, it has an equivalent function to a metal. Therefore, an IGFET with a polycrystalline silicon structure can be called a MOSFET.
  • an insulating layer 15 is disposed between the source electrode 3 and the gate electrode 4, and both are electrically separated. This gate electrode 4 is electrically connected to a gate terminal G which is shown for explanation. Connection of the gate electrode 4 to the gate terminal G is performed using a part of the first main surface la of the semiconductor substrate 1 that is not covered with the source electrode 3.
  • FIG. 5 shows an electric circuit composed of the IGFET and the control circuit in principle.
  • the equivalent circuit of the IGFET shown in Fig. 3 shown in Fig. 5 is the same as the conventional IGFET shown in Fig. 2 with the Schottky barrier diode.
  • the FET switch Q1 and the first and second PN junction diodes (parasitic diodes) ) It consists of Dl D2 and Schottky barrier diode (parasitic diode) D3.
  • the first PN junction diode D1 is connected with a reverse polarity between the drain terminal D and the source terminal S
  • the second PN junction diode D2 and the Schottky barrier diode D3 are the drain terminal D and the source terminal. Connected to S through the first PN junction diode D1 with forward polarity.
  • a first DC power source + E and a second DC power source E are provided.
  • the positive terminal of 1 DC power supply + E is connected to the drain terminal D via the first switch S1, and the negative terminal is connected to the source terminal S via the load L.
  • the positive terminal of the second DC power source E is connected to the source terminal S via the second switch S2 and the load L, and the negative terminal is connected to the drain terminal. Therefore, when the first switch S1 is on, a positive voltage is applied to the IGFET that causes the potential at the drain terminal D to be higher than the potential at the source terminal S, and when the second switch S2 is on, the source terminal The S potential is higher than the drain terminal D potential, and the reverse voltage is applied to the IGFET.
  • the first and second DC power supplies + E E and the first and second switches Sl S2 can be replaced with AC power supplies or bidirectional voltage generation circuits.
  • a gate control circuit 20 is connected between the source terminal S and the gate terminal G.
  • the gate control circuit 20 includes a gate control power source Eg and a gate switch Sg.
  • the gate switch Sg is composed of a transistor, for example, and when this is turned on, the voltage of the gate control power source Eg is applied to the gate terminal G.
  • the voltage amplitude of the gate control power supply Eg changes, the drain of the IGFET The current changes.
  • the control circuit of the IGFET in FIG. 5 includes the first and second auxiliary switches Sa, Sb to enable bidirectional ON / OFF operation (AC switch operation) and bidirectional current control operation of the IGFET.
  • the first auxiliary switch Sa is connected between the source terminal S and the gate terminal G.
  • the second auxiliary switch Sb is connected between the gate terminal G and the drain terminal D.
  • the first and second auxiliary switches Sa and Sb are preferably composed of controllable electronic switches such as force S and transistors indicated by mechanical switches.
  • the first auxiliary switch Sa is operated at the same time that the voltage of the first DC power source + E is applied between the drain terminal D and the source terminal S when the first switch S1 is controlled to be in the ON state. It is turned on when the gate switch Sg is off.
  • the first auxiliary switch Sa is turned on, the source terminal S and the gate terminal G are short-circuited, the gate terminal G becomes the same potential as the source terminal S, and the channel 13 indicated by the dotted line in FIG. It can be closed or extinguished and the drain current is reliably interrupted. Therefore, the withstand voltage of the IGFET during the period in which the positive voltage is applied between the drain and the source is substantially equal to the withstand voltage of the first PN junction diode D1.
  • the second switch S2 By turning on the second switch S2, when the reverse voltage is applied between the drain terminal D and the source terminal S of the IGFET and the control switch Sg is turned off, the second auxiliary switch Sb is turned on, and the drain terminal D and the gate terminal G are short-circuited by the second auxiliary switch Sb.
  • the second auxiliary switch Sb turns the gate terminal G to the same negative potential as the drain terminal D and closes the channel 11 The drain current does not flow.
  • the breakdown voltage of the IGFET when a reverse voltage is applied between the drain and source of the IG FET and the channel 11 is closed is determined by the breakdown voltages of the second PN junction diode D2 and the Schottky barrier diode D3.
  • the gate control circuit 20 has a gate switch Sg.
  • the gate switch Sg is omitted and the gate power source (gate signal source) Eg is always connected between the source terminal S and the gate terminal G. be able to.
  • the gate power supply (gate signal source) Eg when the gate power supply (gate signal source) Eg is always connected between the gate and the source, when a positive voltage is applied from the first DC power supply + E between the drain and the source of the IGFET.
  • the first auxiliary switch Sa When the first auxiliary switch Sa is turned on, the gate 'source is short-circuited and the gate is at the same negative potential as the source, so the IGFET is turned off.
  • the second auxiliary switch Sb is turned on while a reverse voltage is applied from the second DC power source + E between the drain and source of the IGFET, the drain and gate are short-circuited, and the gate terminal G IGFET is turned off because of a negative potential. Therefore, it is possible to use IGFET as a bidirectional switch.
  • a silicon semiconductor substrate 1 having a first drain region 6 made of an N + type semiconductor and a second drain region 7 made of an N-type semiconductor as shown in FIG. 3 is prepared.
  • the N + -type first drain region 6 is formed by diffusion of N-type impurities from the second main surface of the semiconductor substrate 1.
  • the N + -type first drain region 6 is formed by epitaxial growth.
  • the first body region 8 adjacent to the N-type second drain region 7 is formed by diffusing P-type impurities such as boron from the first main surface la of the semiconductor substrate 1. Form as shown in Fig.7.
  • the formation of the second drain region 7 is non-selective diffusion from the entire first main surface la of the semiconductor substrate 1 not by selective diffusion. Therefore, the PN junction 12 has the first and second main surfaces la, 1 b It becomes parallel to.
  • the first body region 8 is formed by the epitaxial growth method.
  • the trench 11 is formed by well-known anisotropic etching from the first main surface la side of the semiconductor substrate 1.
  • the trench 11 is formed so as to reach the N ⁇ type second drain region 7. Note that the step of forming the trench 11 is performed after forming the second body region 9 in FIG. 10, after forming the first source region 10a in FIG. 11, or in the second source region 10b in FIG. Can be transferred after forming.
  • a thermal oxidation process is performed on the silicon semiconductor substrate 1 to form a goot insulating film 5 made of silicon oxide on the wall surface of the trench 11 as shown in FIG.
  • a gate electrode 4 made of silicon is formed in the trench 11.
  • N-type impurities such as phosphorus are diffused from the surface of the P-type first body region 8, that is, the first main surface la of the semiconductor substrate 1 to a concentration that does not invert the conductivity type.
  • a P-type second body region 9 is formed. The diffusion of the N-type impurities cancels out the P-type impurities in the P-type first body region 8, thereby obtaining a second body region 9 having a P-type impurity concentration lower than that of the first body region 8.
  • an N-type first source region 10 a shown in FIG. 11 is formed by selectively diffusing N-type impurities such as phosphorus in the second body region 9. Due to the formation of the first source region 10a, the diffusion depth of the P_ type second body region 9 is partially further increased, and the P type first body region 8 and the P ⁇ type second body region 9 are further increased. The boundary with the body region 9 becomes non-flat.
  • an N + -type second source region 10b shown in FIG. 12 is formed by selectively diffusing N-type impurities such as arsenic into the first source region 10a.
  • the insulating layer 15, the drain electrode 2 and the source electrode 3 shown in FIG. 3 are formed to complete the IGFET.
  • Example 1 has the following effects.
  • the semiconductor Since the Schottky barrier diode D3 having the opposite polarity (direction) to the first PN junction diode D1 is formed, the semiconductor is used when the potential of the source electrode 3 is higher than the potential of the drain electrode 2.
  • the force S is used to block the current flowing through the part other than the channel 13 of the substrate 1.
  • the current control of the channel 13 by the gate-source voltage can be performed both in a period in which the potential of the source electrode 3 is lower and higher than the potential of the drain electrode 2.
  • the second drain region 7 is not exposed on the first main surface la of the semiconductor substrate 1. Therefore, a P-type second body region 9 for obtaining a Schottky barrier diode D3 is formed, And despite providing the first source region 10a of low impurity concentration in order to win suppress the NPN parasitic transistor effect based on the source region and the body region and the drain region, the second from the bottom of the channel 13 of the N + -type The distance to the drain region 6 of 1 (the thickness of the N-type second drain region 7) does not increase particularly. In other words, in FIG.
  • the thickness T2 of the N-type second drain region 7 regardless of the presence or absence of the P-type second body region 9 and the first source region 10a is set to a relatively small constant value (for example, it can be kept at 1 ⁇ 4 m). This does not increase the on-resistance of the IGFET.
  • the on-resistance of the IGF ET with a withstand voltage of about 40 V according to this embodiment of FIG. 3 is approximately that of the conventional planar structure IGFET of FIG. 1/4.
  • the N-type first source region 10a having a lower N-type impurity concentration than the N + -type second source region 10b is provided, and the area of the PN junction 12 compared to the conventional structure of FIG. NPN parasitic transistor comprising an N-type drain region 7, a P-type first body region 8, a P-type second body region 9 and an N-type first source region 10a. Is less likely to become conductive. If the parasitic transistor becomes conductive, the IGFET may be destroyed. Even if the current does not cause the IGFET to break down, the current flowing through the parasitic transistor is a leakage current, which causes a reduction in the breakdown voltage of the IGFET.
  • the P-type first body region 8 is formed by non-selective diffusion, and the N-type first source region 10a and the N + -type second source region 10b are laterally expanded by the trench 11. Therefore, the lateral width of the IGFET is, for example, 4 ⁇ m, which is significantly narrower than the value of the conventional planar structure in FIG. 1 (for example, 14 ⁇ m).
  • the area of the main surface la can be reduced by about 30-40% compared to the conventional IGFET in Fig. 1.
  • the IGFET of FIG. 13 has a relatively high impurity concentration of the second IGFET surrounding the first portion 8a in the center of the first body region 8 by implanting a P-type impurity along the trench 11 of FIG. A portion 8b and a second portion 9b having a relatively high impurity concentration surrounding the first portion 9a in the center of the second body region 9, and at least the first and second body regions 8, 9 is different from the IGFET of Example 1 in FIG. 3 in that the electron beam irradiation treatment is performed on the substrate 9, and the other parts are the same as those in FIG.
  • the second portions 8b and 9b of the first and second body regions 8 and 9 formed by P-type impurity implantation are for increasing the threshold value (threshold voltage Vth) of the IGFET.
  • the first portion 8a, 9a comprising the respective central portions is formed outside the first portion 8a, 9a, that is, in the portion where the channel 13 along the trench 11 is formed, and has a higher impurity concentration than the first portions 8a, 9a. Yes.
  • the force by which the second portion 8b is formed so as to correspond to the entire length of the channel 13 of the first body region 8 Instead, a part of the upper side of the first body region 8 (one of the channels 13) Part) only. Further, in FIG.
  • the force S in which the second portion 9b is formed so as to correspond to the entire length of the channel 13 of the second body region 9 is applied to only a part of the second body region 9 instead.
  • the second portion 9b can be formed or not formed. If it is assumed that the P-type second body region 9 is not provided, the impurity concentration of the P-type first body region 8 formed by impurity diffusion is N from the N-type first source region 10a side. —Slowly decreases toward the second drain region 7 of the mold. Therefore, the portion with a high impurity concentration near the N-type first source region 10a in the P-type first body region 8 is difficult to form a channel. As a result, the P-type second body in FIG.
  • Example 2 of FIG. 13 the P-type impurity is limitedly implanted from the trench 11, and the second portions 8b, 9b having a relatively high impurity concentration are formed in the first and second body regions 8, 9. Forming.
  • the second portions 8b and 9b having a relatively high impurity concentration are formed, the second portion The threshold voltage Vth can be obtained that does not form the minute 8b, 9b! /, Higher than the case! /, And a value (eg, about IV higher than the IGFET in FIG. 3! /, Value).
  • the second parts 8b and 9b are formed in a limited manner! /, So that they hardly affect the breakdown voltage and on-resistance of the IGFET! / ,.
  • the P-type impurity implantation region 31 When forming the P-type impurity implantation region 31, as shown in FIG. 14, after forming the gate insulating film 5 made of silicon oxide in the trench 11, the P-type impurity ion is added as shown by an arrow 30. A desired amount is implanted on the gate insulating film 5 by tilting, and then thermally diffused into the semiconductor substrate 1. As a result, a P-type impurity implantation region 31 is locally formed along the wall surface of the trench 11. By subsequent diffusion steps, the second portions 8b and 9b of the first and second body regions 8 and 9 of FIG. 13 are finally obtained.
  • the semiconductor substrate 1 of the IGFET of Example 2 shown in FIG. 13 is irradiated with, for example, a 2 MeV electron beam through the source electrode 3 for a desired time as shown by an arrow 32 in FIG. 15, and then in a hydrogen atmosphere.
  • Heat treatment at a predetermined temperature eg, 300 ° C or higher
  • This heat treatment is intended to recover damage caused at the interface between Si (silicon) and SiO (silicon oxide) by electron beam irradiation.
  • Irradiation with an electron beam shortens the minority carrier lifetime in the first and second body regions 8 and 9.
  • Example 2 the entire semiconductor substrate 1 can be irradiated locally with the force with which the electron beam is irradiated.
  • a lifetime killer such as gold is distributed to the first and second body regions 8 and 9.
  • the second embodiment has the same effect as the first embodiment in addition to the above-described effect of increasing the threshold voltage Vth and the effect of shortening the lifetime.
  • the IGFET of Example 3 shown in FIG. 16 is obtained by modifying the P-type second body region 9 of FIG.
  • the P-type second body region 9 c is provided only in the vicinity of the first main surface la of the semiconductor substrate 1 and is not adjacent to the trench 11. Since the P-type second body region 9c is for forming a Schottky barrier diode with the source electrode 3, it is limitedly formed in the middle part of the pair of trenches 11 as shown in FIG. Even an IGFET can achieve the same effect as the IGFET in Figure 3. It should be noted that the first body region 8 of the IGFET of Example 3 in FIG. 16 is also provided with a portion corresponding to the second portion 8b shown in FIG. And the minority carrier lifetime in the second body regions 8, 9c can be shortened.
  • the linear trench 11 in FIG. 4 is transformed into a lattice-like trench 11a as shown in FIG. 17, and a P-type second body region 9d, an N-type trench is formed in the lattice-like trench 11a.
  • the first source region 10a ′, the N + -type second source region 10b ′, and the like can be disposed.
  • the first and second parts l lal, l la2 facing each other in one rectangular part included in the grid-like trench 11a, or each other Opposing third and fourth parts l la3 and l la4 form a pair of trenches for forming a unit IGFET cell.
  • the linear trench 11 in FIG. 4 is transformed into a columnar trench l ib as shown in FIG. 18, and an N + -type second source region 10b and an N-type trench are formed so as to surround the columnar trench l ib.
  • a first source region 10a and a P-type second body region 9e can be formed.
  • the first main region of the semiconductor substrate 1 is formed by one impurity diffusion.
  • a single source region having a high N-type impurity concentration in the vicinity of the plane la and a low N-type impurity concentration in the vicinity of the PN junction 14 can be formed.

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Abstract

逆方向電圧が印加された時にオフ状態にすることができるIGFETは、N+型の第１のドレイン領域（６）とN-型の第２のドレイン領域（７）とP型の第１のボデイ領域（８）とP-型の第２のボデイ領域（９）とN型の第１のソース領域（１０a）とN+型の第２のソース領域（１０ｂ）とを有する。半導体基板（１）に形成されたトレンチ（１１）内にゲート絶縁膜（５）とゲート電極（４）とが配置されている。ソース電極（３）はN型の第１のソース領域（１０a）とN+型の第２のソース領域（１０ｂ）とにオーミック接触していると共にP-型の第２のボデイ領域（９）にショットキーバリア接触している。

Description

明 細 書
絶縁ゲート型電界効果トランジスタ及びその製造方法
技術分野
[0001] 本発明は、例えば MOSFET等の縦型絶縁ゲート電界効果トランジスタ（以下、 IGFE Tと呼ぶ）及びその製造方法に関する。
背景技術
[0002] 電流容量の大きい IGFETの一種である MOSFETは電気回路のスィッチ等として使 用されている。典型的な MOSFETのソース電極はソース領域にォーミック接触してい ると共にボディ領域 (ベース領域）にもォーミック接触している。従って、ドレイン電極 とソース電極との間にボディ領域のチャネルを通る電流通路の他にドレイン領域とボ ディ領域との間の PN接合に基づく寄生ダイォード又はボディダイォード又は内蔵ダ ィオードを通る電流通路が生じる。 MOSFETが Nチャネル型である場合には、ドレイン 電極の電位がソース電極の電位よりも高い時に上記寄生ダイオードは逆バイアス状 態となり、ここを通る電流通路が形成されない。しかし、 MOSFETが使用されている電 気回路の要求でドレイン電極の電位がソース電極の電位よりも低くなることがある。こ の場合には寄生ダイオードが順バイアス状態となり、ここを電流が流れる。インバータ 回路 (DC-AC変換回路）のスィッチとして MOSFETを使用する場合には、寄生ダイォ ードを介して回生電流を流すことができるので好都合である。
[0003] しかし、寄生ダイオードを通る電流の阻止を要求する電気回路も有る。この要求に 応えるために寄生ダイオードの極性 (方向）と反対の極性 (方向）を有する外部ダイォ ードを MOSFETに直列に接続することが知られている。この外部ダイオードは逆流阻 止ダイオードとして機能するために、ドレイン電極の電位がソース電極の電位よりも低 くなつた時に MOSFETに電流が流れることを阻止する。しかし、もし、外部ダイオード を MOSFETと同一の半導体基板に形成すると、半導体基板の寸法が必然的に大きく なり、且つ半導体装置がコスト高になる。また、外部ダイオードを MOSFETと別の半導 体基板に形成すると、 MOSFETと外部ダイオードとを組み合せた電気回路が大型且 つコスト高になる。また、外部ダイオードに MOSFETと同一の電流が流れるので、ここ での電力損失が生じる。また、外部ダイオードを MOSFETに直列に接続した場合に は、ドレイン電極の電位がソース電極の電位よりも低い時、即ち逆方向電圧が MOSF ETに印加されている時に MOSFETの電流を制御することが不可能になる。
[0004] 外部ダイオードによって生じる問題を解決することを目的としてソース電極をボディ 領域にショットキー接触させたプレーナ一構造の MOSFETが特開平 7— 15009号公 報 (特許文献 1)に開示されている。図 1に特許文献 1の技術思想に従うプレーナー 構造の MOSFETが示され、図 2に図 1の MOSFETの等価回路が示されている。
[0005] 図 1のプレーナ一構造の MOSFETは、シリコン半導体基板 Γとドレイン電極 2'とソ ース電極 3'とゲート電極 4'とゲート絶縁膜 5'とを備えている。半導体基板 Γは、 N+ 型半導体から成る高不純物濃度の第 1のドレイン領域 6'と、 N—型半導体から成る低 不純物濃度の第 2のドレイン領域 (又はドリフト領域） 7'と、 P型半導体から成る高不 純物濃度の第 1ボディ領域 (又はベース領域） 8'と、 P—型半導体から成る低不純物濃 度の第 2のボディ領域 (又はベース領域） 9'と、 N+型半導体から成る高不純物濃度の ソース領域 1CTとから成り、互いに、対向している第 1及び第 2の主面 la'、 lb'を有 する。ドレイン電極 2Ίま第 2の主面 lb こおいて第 1のドレイン領域 6Ίこォーミック接 触し、ソース電極； Tは第 1の主面 la'にお!/、て N+型のソース領域 1CTにォーミック接 触して!/、ると共に P_型の第 2のボディ領域 9'にショットキー接触して!/、る。ゲート電極 4'はゲート絶縁膜 5'を介して P型の第 1のボディ領域 8'及び P—型の第 2のボディ領 域 9'に対向している。
[0006] 図 1のドレイン電極 2'の電位がソース電極； Tの電位よりも高くなるようにドレイン ·ソ ース間に電圧を印加し、且つゲート電極 4'とソース電極； Tとの間に MOSFETをオン にすることができる電圧を印加すると、図 1で点線で示すように第 1のボディ領域 8'と 第 2のボディ領域 9'との表面に N型チャネル 13'が形成され、ドレイン電極 2'、第 1の ドレイン領域 6'、第 2のドレイン領域 、チャネル 13'、 Ν+型ソース領域 1CT及びソー ス電極 3'の経路でドレイン電流が流れる。
[0007] 図 2の等価回路に示すように図 1の MOSFTは、 FETスィッチ Q1の他に、第 1及び第
2の PN接合ダイオード Dl、 D2とショットキーバリアダイオード D3を有する。第 1のダイ オード D1は N—型の第 2のドレイン領域 7'と P型の第 1のボディ領域 8'との間の PN接 合に基づく寄生（内蔵)ダイオードであり、第 2の PN接合ダイオード D2は P—型の第 2の ボディ領域 9'と N+型ソース領域 10 'との間の PN接合にも基づく寄生（内蔵)ダイォー ドである。ショットキーバリアダイオード D3はソース電極 3 'と P—型の第 2のボディ領域 9 'との間のショットキー接合に基づくダイオードである。第 1の PN接合ダイオード D1は ドレイン電極 2'の電位がソース電極； Tの電位よりも高い時に逆バイアスされる極性を 有し、 FETスィッチ Q1に対して逆並列に接続されている。第 2の PN接合ダイオード D2 は第 1の PN接合ダイオード D1と反対の極性を有して第 1の PN接合ダイオード D1に直 列に接続されている。ショットキーバリアダイオード D3を有さない従来の典型的な MO SFETにおいては、ショットキーバリアダイオード D3の部分が短絡状態であるので、第 2の PN接合ダイオード D2は何らの機能も有さず、等価回路に示されない。ショットキ 一バリアダイオード D3は第 1の PN接合ダイオード D1と逆の極性を有し、第 1の PN接 合ダイオード D1に直列に接続され、第 2の PN接合ダイオード D2に並列に接続されて いる。
[0008] 図 1及び図 2の MOSFETにおいて、ドレイン電極 2'の電位がソース電極 3'の電位よ りも高い時には第 1の PN接合ダイオード D1が逆バイアス状態になり、ショットキーバリ ァダイオード D3が順方向バイアス状態になるので、典型的な従来の MOSFETと同様 な動作が可能になる。逆にドレイン電極 2'の電位がソース電極 3'の電位よりも低い 時には、ショットキーバリアダイオード D3及び第 2の PN接合ダイオード D2が逆バイァ ス状態となるので、 MOSFETのチャネル 1 Γ以外の部分を流れる逆方向電流が阻止 される。
[0009] ところで、図 1のプレーナ一構造の従来の MOSFETは次の問題点を有する。
(1) ソース電極； Tと P—型の第 2のボディ領域 9'との間のショットキーバリアに基づく 電位差（約 0. 2V)よって P—型の第 2のボディ領域 9'の電位が N+型ソース領域 10'の 電位よりも高くなる。このため、ドレイン電極 2'の電位がソース電極； Tの電位よりも高 い時に、 N+型ソース領域 10'から P—型の第 2のボディ領域 9'への電子の注入が生じ る。この電子の注入に基づいてドレイン電極 2'とソース電極； Tとの間に流れる電流は 漏れ電流となる。ドレイン 'ソース間の耐圧は漏れ電流の大きさに基づいて決定され るので、上記の漏れ電流が大きくなると、ドレイン 'ソース間の耐圧の低下を招く。 (2) 上記の漏れ電流は、 N+型ソース領域 10 'の第 2のボディ領域 9'に隣接する部 分の不純物濃度を低くすることによって抑制される。 N+型ソース領域 10 'は不純物拡 散によって形成されているので、 N+型ソース領域 10 'の N型不純物濃度は半導体基 板 Γの第 1の主面 la'から第 2の主面 lb こ向うに従って低くなる。そこで、 N+型ソー ス領域 10'を深く形成することによって N+型ソース領域 10'の第 2のボディ領域 9'に 隣接する部分の不純物濃度を低くすることが考えられる。しかし、 N+型ソース領域 10 'を深く形成すると、第 1及び第 2のボディ領域 7'、 8'も必然的に深く形成しなければ ならない。第 1及び第 2のボディ領域 8'、 9'及びソース領域 10 'を深く形成すると、 P 型及び N型不純物の横方向への拡散が生じ、これ等の表面積が必然的に大きくなり 、半導体基板 Γの面積（チップ面積）がショットキーバリアダイオードを有さない従来 の典型的なプレーナ一構造の MOSFETのそれの例えば約 1. 7倍になり、小型化が 不可能になる。また、第 1及び第 2のボディ領域 8'、 9'及びソース領域 10 'を深く形 成すると、第 2のドレイン領域 7'の第 1の主面 la'に露出している面から N+型の第 1の ドレイン領域 6'までの距離力 S、従来のショットキーバリアダイオードを有さない典型的 なプレーナ一構造の MOSFETのそれに比べて例えば約 1. 5倍になる。これにより、 図 1のショットキーバリアダイオードを有するプレーナ一構造の MOSFETのオン時に おけるドレイン電極 2'とソース電極； Tとの間の抵抗（オン抵抗）が従来のショットキー ノ リアダイオードを有さない典型的なプレーナ一構造の MOSFETのオン抵抗の例え ば約 4倍になる。このため、図 1に示す構造のプレーナ一構造の MOSFETは実用化 されていない。
特許文献 1：特開平 7— 15009号公報
発明の開示
発明が解決しょうとする課題
[0010] 本発明が解決しょうとする課題は、ソース電極がボディ領域にショットキー接触して V、る形式の IGFETの小型化及びオン抵抗の低減ができなかったことである。従って、 本発明の目的は、上記課題を解決することができる IGFETを提供することである。 課題を解決するための手段
[0011] 上記課題を解決するための本発明は、 第 1の主面と該第 1の主面に対して平行に延びている第 2の主面とを有し且つ前記 第 1の主面から前記第 2の主面に向かって延びている少なくとも一対のトレンチを有 している半導体基板と、
前記半導体基板の前記第 2の主面に露出する面を有し且つ前記第 2の主面と前記 トレンチとの間隔よりも小さい厚さを有している第 1導電型の第 1のドレイン領域と、 前記第 1のドレイン領域に隣接し且つ前記第 1のドレイン領域と前記トレンチとの間隔 以上の厚さを有し且つ前記第 1のドレイン領域よりも低い第 1導電型不純物濃度を有 して!/、る第 2のドレイン領域と、
前記対のトレンチの相互間において前記半導体基板の前記第 1の主面に前記第 2 のドレイン領域を露出させないように前記第 2のドレイン領域に隣接配置され且つ前 記トレンチにも隣接し且つ第 1の不純物濃度を有している第 2導電型の第 1のボディ 領域と、
前記対のトレンチの相互間に配置され且つ前記第 1のボディ領域に隣接し且つ前 記半導体基板の前記第 1の主面に露出する面を有し且つ前記第 1の不純物濃度より も低 V、第 2の不純物濃度を有して V、る第 2導電型の第 2のボディ領域と、
前記対のトレンチの相互間に配置され且つ前記第 2のボディ領域に隣接し且つ前 記トレンチにも隣接し且つ前記半導体基板の前記一方の主面に露出する面を有して いる第 1導電型のソース領域と、
前記半導体基板の前記第 2の主面において前記第 1のドレイン領域にォーミック接 触しているドレイン電極と、
前記半導体基板の前記第 1の主面において前記ソース領域にォーミック接触し且 つ前記第 2のボディ領域にショットキー接触しているソース電極と、
前記トレンチの壁面に形成されたゲート絶縁膜と、
前記トレンチ内に配置され且つ前記絶縁膜を介して前記半導体基板の少なくとも チャネル形成部分に対向しているゲート電極と
を備えていることを特徴とする絶縁ゲート型電界効果トランジスタに係わるものである なお、前記第 2のドレイン領域は、前記トレンチに隣接していることが望ましい。 また、前記ソース領域は、前記第 2のボディ領域に隣接し且つ前記トレンチにも隣 接し且つ前記半導体基板の前記第 1の主面に露出した面を有している第 1のソース 領域と、前記第 1のソース領域に隣接し且つ前記第 1のソース領域よりも高い不純物 濃度を有し且つ前記半導体基板の前記第 1の主面に露出した面を有している第 2の ソース領域とから成ることが望ましレ、。
また、前記第 2のドレイン領域の厚みは、前記半導体基板の前記第 1の主面から前 記第 2のドレイン領域と前記第 1のボディ領域との間の PN接合までの厚みよりも薄い ことが望ましい。
また、前記第 1のボディ領域は、前記トレンチから離れている第 1の部分と前記トレン チに隣接している第 2の部分とを有し、前記第 2の部分の第 2導電型不純物濃度は 前記第 1の部分の第 2導電型不純物濃度よりも高 V、ことが望まし!/、。
また、前記第 1及び第 2のボディ領域は、電子線の照射によって少数キャリアのライ フタイムが短縮された領域であるこが望まし!/、。
また、更に、前記ドレイン電極と前記ソース電極との間を導通状態にするためのグー ト制御信号を前記ゲート電極に選択的に供給するためのゲート制御回路と、前記ドレ イン電極の電位が前記ソース電極よりも高い期間において前記ドレイン電極と前記ソ ース電極との間を非導通状態にする時に前記ソース電極と前記ゲート電極との間を 短絡する第 1の補助スィッチ手段と、前記ドレイン電極の電位が前記ソース電極よりも 低い期間において前記ドレイン電極と前記ソース電極との間を非導通状態にする時 に前記ドレイン電極と前記ゲート電極との間を短絡する第 2の補助スィッチ手段とを 有していること力 S望ましい。なお、本願では、ゲート制御回路、第 1の補助スィッチ手 段及び第 2の補助スィッチ手段が絶縁ゲート型電界効果トランジスタの一部と見なさ れている。
また、絶縁ゲート型電界効果トランジスタを製造するために、互いに対向する第 1及 び第 2の主面を有し、且つ前記第 2の主面に露出するように配置された第 1導電型の 第 1のドレイン領域と、前記第 1のドレイン領域に隣接し且つ前記第 1のドレイン領域 よりも低い第 1導電型不純物濃度を有している第 2のドレイン領域と、前記第 2のドレ イン領域に隣接配置され且つ前記トレンチにも隣接している第 2導電型の第 1のボデ ィ領域とを有する半導体基板を用意する工程と、
前記半導体基板の前記第 1の主面から前記第 2のドレイン領域まで又はこの中まで 至る深さを有するトレンチを形成する工程と、前記トレンチの側面にゲート絶縁膜を 形成する工程と、前記半導体基板の前記第 1の主面から前記第 2のドレイン領域まで 又は前記第 2のドレイン領域の中まで至る深さを有する少なくとも一対のトレンチを形 成する工程と、前記トレンチの形成前又は後に、前記半導体基板の前記第 1の主面 から第 1導電型不純物を選択的に且つ導電型が反転しない範囲の濃度で拡散させ て前記第 1のボディ領域に隣接し且つ前記第 1のボディ領域よりも低い第 2導電型不 純物濃度を有してレ、る第 2導電型の第 2のボディ領域を形成する工程と、前記トレン チの形成前又は後に、前記半導体基板の前記第 1の主面から第 1導電型不純物を 選択的に拡散させて前記第 2のボディ領域に隣接しているソース領域を形成するェ 程と、前記第 2の主面において前記第 1のドレイン領域にォーミック接触しているドレ イン電極を形成する工程と、前記第 1の主面において前記ソース領域にォーミック接 触し且つ前記第 2のボディ領域にショットキー接触しているソース電極を形成するェ 程とを備えて!/、ること力 S望ましレ、。
また、前記ソース領域は、前記第 2のボディ領域に隣接し且つ第 1導電型を有して いる第 1のソース領域と、前記第 1のソース領域に隣接し且つ前記第 1の主面に露出 する面を有し且つ前記第 1のソース領域の第 1導電型不純物濃度よりも高い第 1導電 型不純物濃度を有してレ、る第 2のソース領域とから成ることが望ましレ、。
また、更に、前記トレンチを介して第 2導電型不純物のイオンを前記第 1のボディ領 域のチャネル形成部分に注入し、前記第 1のボディ領域の前記チャネル形成部分に 他の部分よりも高レ、第 2導電型不純物濃度を有してレ、る部分を形成する工程を備え ていることが望ましい。
また、更に、前記第 1及び第 2のボディ領域の少数キャリアのライフタイムを短くする ために電子線を少なくとも前記第 1及び第 2のボディ領域に照射する工程を備えてい ることが望ましい。
発明の効果
本発明の絶縁ゲート型電界効果トランジスタ（IGFET)は次の効果が有する。 (1) チャネルがトレンチに沿って縦方向に形成されるので、第 2のドレイン領域（ドリ フト領域)を半導体基板のソース電極側の第 1の主面に露出させることが不要になる 。従って、第 1のボディ領域を不純物の選択拡散によって形成することが不要になる 。この結果、従来のプレーナ一構造の IGFETにおけるボディ領域 (ベース領域）の選 択拡散時における不純物の横方向拡散によるボディ領域の必要以上の横方向 の 広がりの問題が発生しない。これにより、 IGFETの小型化を図ることができる。
(2) 対のトレンチの相互間において第 2のドレイン領域（ドリフト領域）が半導体基板 の第 1の主面に露出しない構成であるので、第 2のドレイン領域の厚みを図 1の従来 の IGFETに比べて小さくすることができ、 IGFETのオン抵抗を低減することができる。 即ち、本発明によれば、チャネルと第 1のドレイン領域との間の距離を短くすることが でき、 IGFETのオン抵抗を低減することができる。
図面の簡単な説明
[図 1]図 1は従来の MOSFETを示す断面図である。
[図 2]図 2は図 1の MOSFETの等価回路図である、
[図 3]図 3は本発明の実施例 1に従う IGFETを示す断面図である。
[図 4]図 4は図 3の第 3の半導体基板の第 1の主面を示す平面図である。
[図 5]図 5は図 3の IGFETの等価回路とその駆動回路とを示す回路図である。
[図 6]図 6は図 3の IGFETの製造開始時の半導体基板を示す断面図である。
[図 7]図 7は図 6の半導体基板に P型の第 1のボディ領域を形成した状態を示す断面 図である。
[図 8]図 8はトレンチを形成した半導体基板を示す断面図である。
[図 9]図 9はトレンチの中にゲート絶縁膜とゲート電極とを形成した半導体基板を示す 断面図である。
[図 10]図 10は図 9の半導体基板に P—型の第 2のボディ領域を形成した状態を示す断 面図である。
[図 11]図 11は図 10の半導体基板に N型の第 1のソース領域を形成した状態を示す 断面図である。
[図 12]図 12は図 11の半導体基板に N+型の第 2のソース領域を形成した状態を示す 断面図である。
[図 13]図 13は本発明の実施例 2の IGFETを示す断面図である。
[図 14]図 14は半導体基板に P型不純物注入領域を形成する方法を説明するための 断面図である。
[図 15]図 15は半導体基板に電子線を照射する方法を説明するための断面図である
[図 16]図 16は本発明の実施例 3の IGFETを示す断面図である。
[図 17]図 17は変形されたパターンのトレンチを有する半導体基板を示す平面図であ
[図 18]図 18は別の変形されたパターンのトレンチを有する半導体基板を示す平面図 である。
発明を実施するための最良の形態
[0015] 次に、図 3〜図 18を参照して本発明の実施形態を説明する。なお、図 3〜図 18に おいて図 1及び図 2と実質的に同一の機能を有する部分に同一の参照符号が付され ている。但し、図 1と図 3とを区別するために図 1の参照符号にダッシュが付され、図 3 の参照符号にダッシュが付されてレ、なレ、。
実施例 1
[0016] 図 3に示す本発明の実施例 1に従う縦型絶縁ゲート電界効果トランジスタ即ち縦型 I GFETは、半導体基板 1とドレイン電極 2とソース電極 3とゲート電極 4とゲート絶縁膜 5 とを備えている。半導体基板 1は、半導体チップと呼ぶこともできるものであって、 N+ 型シリコン半導体から成る高不純物濃度の第 1のドレイン領域 6と、 N—型シリコン半導 体から成る低不純物濃度の第 2のドレイン領域 7と、 P型シリコン半導体から成る第 1 のボディ領域 (ベース領域） 8と、 P—型シリコン半導体から成る低不純物濃度の第 2の ボディ領域 9と、 N型シリコン半導体から成る比較的不純物濃度の低い第 1のソース 領域 10aと N+型シリコン半導体から成る高不純物濃度の第 2のソース領域 10bとを有 し、更に半導体基板 1の第 1の主面 laから第 2の主面 lbに向かって延びているトレン チ (溝) 11を有している。
[0017] N+型（第 1導電型）の第 1のドレイン領域 6は、半導体基板 1の第 2の主面 lbに露出 する面を有し、且つ比較的高い N型不純物濃度（例えば 1 X 1019cm— 3〜1 X 10 cm— 3)を有し、且つ半導体基板 1の第 2の主面とトレンチ 11との間隔よりも小さい第 1の厚 さ T1を有している。
[0018] N—型の第 2のドレイン領域 7は、ドリフト領域と呼ばれることもある部分であって、第 1の ドレイン領域 6に隣接配置され且つ IGFETの高耐圧化のために第 1のドレイン領域 6 よりも低い不純物濃度（例えば 1 X 1015cm— 3〜1 X 1017cm 3)を有し、且つ第 2の厚さ T2を有している。第 2の厚さ T2は、トレンチ 11と第 1のドレイン領域 6との間隔 TO以 上（同じ又は大きく）に設定されている。この第 2のドレイン領域 7は、互いに対向して いる対のトレンチ 11の相互間において半導体基板 1の第 1の主面 laに露出していな い。
[0019] なお、この実施例では、第 2のドレイン領域 7が対のトレンチ 11の相互間において半 導体基板 1の第 1の主面 laに露出していないば力、りでなぐ半導体基板 1の第 1の主 面 laの全てにおいて露出していない。し力、し、第 2のドレイン領域 7を、図 4において 鎖線で示すように半導体基板 1の第 1の主面 laにおける対のトレンチ 11の相互間と ならない部分、即ち複数のトレンチ 11の内の最も外側に配置されたトレンチよりも外 側の部分に露出させるように変形することができる。また、半導体基板 1における複数 のトレンチ 11の内の最も外側に配置されたトレンチよりも外側の部分に、第 1及び第 2 のボディ領域 8、 9、第 1及び第 2のソース領域 10a、 10bを形成すること力 Sできる。不 純物濃度の低い第 2のドレイン領域 7におけるキャリアは電界によって加速される。従 つて、第 2のドレイン領域 7はバイポーラトランジスタの周知の高抵抗コレクタ領域と同 様に機能する。
[0020] 複数のトレンチ 1 1のそれぞれは、半導体基板 1の第 1の主面 laから第 2の主面 lb に向かって延びており、 N—型の第 2のドレイン領域 7に少し食い込んでいる。トレンチ 11の深さは、第 1の主面 laから N—型の第 2のドレイン領域 7まで、又は第 1の主面 la 力、ら N—型の第 2のドレイン領域 7と N+型の第 1のドレイン領域 6との間までに設定される 。なお、互いに平行な第 1及び第 2の主面 la、 lbに対してトレンチ 11は直角に延び ている。この実施例では半導体基板 1が複数の IGFETセルを有し、図 4から明らかな ように複数の IGFETセルを区画するように複数のトレンチ 11が設けられている。図 3に [0021] P型の第 1のボディ領域 8はベース領域と呼ぶこともできるものであって、 N—型の第 2 のドレイン領域 7に隣接配置され且つトレンチ 5にも隣接している。更に詳細には、こ の実施例の第 1のボディ領域 8は、半導体基板 1の第 1の主面 laの全体から P型不純 物を拡散することによって形成されている。従って、対のトレンチ 11の相互間の全部 において、第 2のドレイン領域 7は第 1のボディ領域 8を覆っている。このため、第 2の ドレイン領域 7は対のトレンチ 11の相互間において半導体基板 1の第 1の主面 laに 露出して!/、な!/、。第 1のボディ領域 8は半導体基板 1の複数のトレンチ 11の外側（基 板外周側）にも形成されている。しかし、第 1のボディ領域 8を半導体基板 1の複数の トレンチ 11の外側（基板外周側）の一部又は全部に設けないように選択的に形成し、 複数のトレンチ 11の外側（基板外周側）にお!/、て第 2のドレイン領域 7を半導体基板 1の第 1の主面 laに露出させることもできる。
[0022] 第 1のボディ領域 8と第 2のドレイン領域 7との間の PN接合 12は半導体基板 1の第 1 及び第 2の主面 la、 lbに対して平行に延びている。この PN接合 12によって図 5に示 す第 1の PN接合ダイオード D1が形成されている。半導体基板 1の第 1の主面 laから P N接合 12までの厚みは第 2のドレイン領域 7の厚み T2よりも厚く設定されている。換 言すれば、第 2のドレイン領域 7の厚み T2は半導体基板 1の第 1の主面 laから PN接 合 12までの厚みよりも薄い。本実施例では、第 1のボディ領域 8が半導体基板 1の第 1の主面 laの全体から P型不純物を拡散することによって形成されているので、第 1 のボディ領域 8の不純物濃度は第 1の主面 la側から第 2の主面 lb側に向って徐々に 低くなつている。この P型の第 1のボディ領域 8は、 N—型の第 2のドレイン領域 7よりも高 い平均不純物濃度（例えば 1 X 1016cm— 3〜1 X 1017cm 3)を有する。なお、第 1のボ ディ領域 8の P型不純物の平均濃度は、ゲート電極 4にゲート電圧が印加された時に 点線で示す N型チャネル 13を発生させることができる値に決定されている。
[0023] P—型の第 2のボディ領域 9は、第 2のベース領域と呼びこともできるものであって、第
1のボディ領域 8に隣接していると共にトレンチ 11にも隣接し且つ半導体基板 1の第 1の主面 laに露出した面を有する。
[0024] ソース電極 3は P—型の第 2のボディ領域 9の露出面にショットキー接触している。従つ て、両者によって図 5に示すショットキーバリアダイオード（SBD) D3が形成されている 。このショットキーバリアダイオード D3の逆耐圧を 10V以上にするために第 2のボディ 領域 9の表面不純物濃度は第 1のボディ領域 8のそれよりも低い値 (例えば 1 X 1016c m— 3以下）に決定されている。
[0025] N型の第 1のソース領域 10aは、 P—型の第 2のボディ領域 9に隣接し且つトレンチ 11 にも隣接し且つ半導体基板 1の第 1の主面 laに露出した面を有する。第 1のソース領 域 10aは N型不純物の選択拡散で形成された領域であるので、拡散の深さに応じて N型不純物濃度が低下している。この N型の第 1のソース領域 10aと P—型の第 2のボデ ィ領域 9との間に PN接合 14が形成されている。この PN接合 14は、図 5に示す第 2の PN接合ダイオード D2を提供する。第 2の PN接合ダイオード D2はショットキバリアダイ オード D3と同一又はこれ以上の逆耐圧を有するように形成される。従って、 N型の第 1のソース領域 10aの N型不純物濃度は、第 2の PN接合ダイオード D2に要求された 逆耐圧を得ることができる値 (例えば 1 X 1016cm— 3〜1 X 1018cm— 3)に決定される。
[0026] N+型の第 2のソース領域 10bは、第 1のソース領域 10aに隣接し且つトレンチ 11にも 隣接し且つ半導体基板 1の第 1の主面 laに露出した面を有する。第 2のソース領域 1 Obの N型不純物濃度は、第 1のソース領域 10aのそれよりも高い値 (例えば 1 X 1018c m— 3〜1 X 102°cm 3)に決定される。
[0027] ソース電極 3は半導体基板 1の主面 laの上に配置され、第 1及び第 2のソース領域
10a、 10bにォーミック接触し、第 2のボディ領域 9にショットキー接触している。このソ ース電極 3は例えば A1又は Ti等の金属、もしくはシリサイドから成り、説明的に示すソ ース端子 Sに接続されている。
[0028] ドレイン電極 2は、例えば A1等の金属から成り、半導体基板 1の第 2の主面 lbにおい て N+型の第 1のドレイン領域 6にォーミック接触し、且つ説明的に示すドレイン端子 D に接続されている。
[0029] ゲート絶縁膜 5は、シリコン酸化膜から成り、トレンチ 11の壁面に形成されている。
ゲート電極 4は、トレンチ 11の中に充填された不純物ドープの多結晶シリコンから成 る。不純物がドープされた多結晶シリコンは導電性を有するので、金属と同様にグー ト電極 4として機能する。勿論ゲート電極 4を金属で形成することもできる。多結晶シリ コンは狭義には金属でないが、等価的に金属と同様な機能を有するので、多結晶シ リコンから成るゲート構造の IGFETを MOSFETと呼ぶこともできる。図 3においてソース 電極 3とゲート電極 4との間に絶縁層 15が配置され、両者が電気的に分離されている 。このゲート電極 4は説明的に示されているゲート端子 Gに電気的に接続されている。 ゲート電極 4のゲート端子 Gに対する接続は、ソース電極 3で覆われていない半導体 基板 1の第 1の主面 laの一部を使用して行われている。
[0030] IGFETとこの制御回路とから成る電気回路が図 5に原理的に示されている。図 5に 示す図 3の IGFETの等価回路は図 2に示す従来のショットキーバリアダイオードを伴 なった IGFETと同一であり、 FETスィッチ Q1と、第 1及び第 2の PN接合ダイオード（寄 生ダイオード） Dl D2と、ショットキ—バリアダイオード（寄生ダイオード） D3とから成る 。第 1の PN接合ダイオード D1はドレイン端子 Dとソース端子 Sとの間に逆方向極性を有 して接続され、第 2の PN接合ダイオード D2及びショットキーバリアダイオード D3はドレ イン端子 Dとソース端子 Sとの間に第 1の PN接合ダイオード D1を介して順方向極性を 有して接続されている。
[0031] IGFETを駆動するために、第 1の直流電源 + Eと第 2の直流電源 Eが設けられ、第
1の直流電源 + Eの正端子が第 1のスィッチ S1を介してドレイン端子 Dに接続され、負 端子が負荷 Lを介してソース端子 Sに接続されている。また、第 2の直流電源 Eの正 端子が第 2のスィッチ S2と負荷 Lとを介してソース端子 Sに接続され、負端子がドレイン 端子に接続されている。従って、第 1のスィッチ S1がオンの時に、ドレイン端子 Dの電 位がソース端子 Sの電位よりも高くなる正方向電圧が IGFETに印加され、第 2のスイツ チ S2がオンの時に、ソース端子 Sの電位がドレイン端子 Dの電位よりも高!/、逆方向電 圧が IGFETに印加される。なお、第 1及び第 2の直流電源 + E E、と第 1及び第 2の スィッチ Sl S2の部分を交流電源または双方向電圧発生回路に置き換えることもでき
[0032] ソース端子 Sとゲート端子 Gとの間にゲート制御回路 20が接続されている。ゲート制 御回路 20はゲート制御電源 Egとゲートスィッチ Sgとから成る。ゲートスィッチ Sgは例え ばトランジスタから成り、これがオンになるとゲート端子 Gにゲート制御電源 Egの電圧 が印加される。また、ゲート制御電源 Egの電圧振幅が変化すると、 IGFETのドレイン 電流が変化する。
[0033] 図 5の IGFETの制御回路は、 IGFETの双方向オン.オフ動作（交流スィッチ動作）及 び双方向の電流制御動作を可能にするために第 1及び第 2の補助スィッチ Sa、 Sbを 有する。第 1の補助スィッチ Saはソース端子 Sとゲート端子 Gとの間に接続されている。 第 2の補助スィッチ Sbはゲート端子 Gとドレイン端子 Dとの間に接続されている。第 1及 び第 2の補助スィッチ Sa、 Sbは機械的スィッチで示されている力 S、トランジスタ等の制 御可能な電子スィッチで構成することが望ましい。
[0034] 第 1の補助スィッチ Saは、第 1のスィッチ S1がオン状態に制御されて第 1の直流電源 + Eの電圧がドレイン端子 Dとソース端子 Sとの間に印加されていると同時にゲートスィ ツチ Sgがオフの時にオン制御される。第 1の補助スィッチ Saがオンになると、ソース端 子 Sとゲート端子 Gとの間が短絡され、ゲート端子 Gがソース端子 Sと同電位になり、図 3で点線で示すチャネル 13を確実に閉じること即ち消滅させることができ、ドレイン電 流が確実に遮断される。従って、ドレイン 'ソース間に正方向電圧が印加されている 期間の IGFETの耐圧は、第 1の PN接合ダイオード D1の耐圧にほぼ等しくなる。
[0035] 第 2のスィッチ S2をオンにすることによって IGFETのドレイン端子 Dとソース端子 Sと の間に逆方向電圧が印加され且つ制御スィッチ Sgがオフ制御されている時に、第 2 の補助スィッチ Sbがオン制御され、ドレイン端子 Dとゲート端子 Gとの間が第 2の補助 スィッチ Sbで短絡される。このように IGFETのドレイン 'ソース間に逆方向電圧が印加 されている時に、第 2の補助スィッチ Sbをオンにすると、ゲート端子 Gがドレイン端子 D と同一の負電位になり、チャネル 11を閉じることができ、ドレイン電流は流れない。 IG FETのドレイン 'ソース間に逆方向電圧が印加され且つチャネル 11が閉じている時の IGFETの耐圧は第 2の PN接合ダイオード D2及びショットキーバリアダイオード D3の耐 圧で決定される。
[0036] 第 1及び第 2の補助スィッチ Sa、 Sbの両方がオフの時には、 IGFETに第 1の直流電 源 + Eから正方向電圧が印加されている時と、第 2の直流電源 Eから逆方向電圧が 印加されて!/、る時との!/、ずれにお!/、てもゲート制御回路 20の制御信号によってチヤ ネル 11の幅即ちドレイン電流を制御できる。即ち、ゲート電源 Egの電圧振幅を変える ことによってドレイン電流の大きさを変えることができる。 [0037] 図 5においてゲート制御回路 20はゲートスィッチ Sgを有している力 このゲートスィ ツチ Sgを省いてゲート電源 (ゲート信号源) Egをソース端子 Sとゲート端子 Gとの間に 常に接続することができる。この様にゲート電源 (ゲート信号源) Egが常にゲート'ソー ス間に接続されている状態において、 IGFETのドレイン 'ソース間に第 1の直流電源 + Eから正方向電圧が印加されている時に第 1の補助スィッチ Saをオンにすると、ゲ ート 'ソース間が短絡され、ゲートがソースと同一の負電位になるので、 IGFETはオフ になる。又 IGFETのドレイン 'ソース間に第 2の直流電源 + Eから逆方向電圧が印加さ れている時に第 2の補助スィッチ Sbをオンにすると、ドレイン 'ゲート間が短絡され、ゲ ート端子 Gが負電位になるために IGFETはオフになる。従って、 IGFETを双方向スィ ツチとして使用すること力 Sできる。
[0038] 図 6〜図 12を参照して図 3及び図 4に示す IGFETの製造方法の 1例を説明する。な お、説明を容易にするために図 6〜図 11の半導体基板 1の完成前の半導体領域と 完成後の半導体領域に同一の参照符号が付されている。
[0039] まず、図 6に示すように図 3の N+型半導体から成る第 1のドレイン領域 6と N—型半導 体から成る第 2のドレイン領域 7とを有するシリコン半導体基板 1を用意する。 N+型の 第 1のドレイン領域 6は半導体基板 1の第 2の主面からの N型不純物の拡散によって 形成されている。し力、し、 N+型の第 1のドレイン領域 6をェピタキシャル成長で形成す ることあでさる。
[0040] 次に、半導体基板 1の第 1の主面 laから例えばボロン等の P型不純物を拡散するこ とによって N—型の第 2のドレイン領域 7に隣接する第 1のボディ領域 8を図 7に示すよう に形成する。第 2のドレイン領域 7の形成は選択拡散ではなぐ半導体基板 1の第 1の 主面 laの全体からの非選択拡散であるので、 PN接合 12は第 1及び第 2の主面 la、 1 bに対して平行になる。なお、第 1のボディ領域 8をェピタキシャル成長法で形成する ことあでさる。
[0041] 次に、半導体基板 1の第 1の主面 la側からの周知の異方性エッチングによってトレ ンチ 11を形成する。このトレンチ 11は N—型の第 2のドレイン領域 7に達するように形成 する。なお、トレンチ 11を形成する工程を図 10の第 2のボディ領域 9を形成した後、 又は図 11の第 1のソース領域 10aを形成した後、又は図 12の第 2のソース領域 10b を形成した後に移すことができる。
[0042] 次に、シリコン半導体基板 1に対して熱酸化処理を施して図 9に示すようにシリコン 酸化物から成るグート絶縁膜 5をトレンチ 11の壁面に形成し、更に導電性を有する多 結晶シリコンから成るゲート電極 4をトレンチ 11の中に形成する。なお、図 9ではゲー ト電極 4の上面が半導体基板 1の第 1の主面 laに一致している力 S、これを第 1の主面 laよりあ低くすること、又は高くすることあでさる。
[0043] 次に、 P型の第 1のボディ領域 8の表面即ち半導体基板 1の第 1の主面 laからリン等 の N型不純物を導電型が反転しない程度の濃度に拡散して図 10に示すように P—型 の第 2のボディ領域 9を形成する。この N型不純物の拡散によって P型の第 1のボディ 領域 8の P型不純物が相殺されて第 1のボディ領域 8よりも P型不純物濃度が低い第 2 のボディ領域 9が得られる。
[0044] 次に、第 2のボディ領域 9の中に選択的にリン等の N型不純物を拡散して図 11に示 す N型の第 1のソース領域 10aを形成する。第 1のソース領域 10aの形成により、 P_型 の第 2のボディ領域 9の拡散の深さが部分的に更に深くなり、 P型の第 1のボディ領 域 8と P—型の第 2のボディ領域 9との境界が非平坦になる。
[0045] 次に、第 1のソース領域 10aの中にヒ素等の N型不純物を選択的に拡散して図 12に 示す N+型の第 2のソース領域 10bを形成する。
[0046] しかる後、図 3に示す絶縁層 15、ドレイン電極 2及びソース電極 3を形成して IGFET を完成させる。
[0047] 実施例 1は次の効果を有する。
(1) 第 1の PN接合ダイオード D1に対して逆の極性 (方向性）を有するショットキーバ リアダイオード D3が形成されているので、ソース電極 3の電位がドレイン電極 2の電位 よりも高い時に半導体基板 1のチャネル 13以外の部分を通って流れる電流を阻止す ること力 Sでさる。
(2) ゲート'ソース間電圧によるチャネル 13の電流制御をソース電極 3の電位がドレ イン電極 2の電位よりも低い期間と高い期間との両方で行うことができる。
(3) 第 2のドレイン領域 7は半導体基板 1の第 1の主面 laに露出していない。このた め、ショットキーバリアダイオード D3を得るための P—型の第 2のボディ領域 9を形成し、 且つソース領域とボディ領域とドレイン領域とに基づく NPN寄生トランジスタ作用を抑 制するために低不純物濃度の第 1のソース領域 10aを設けたにも拘わらず、チャネル 13の下端から N+型の第 1のドレイン領域 6までの距離 (N—型の第 2のドレイン領域 7の 厚み）が特別に増大しない。換言すれば、図 3において P—型の第 2のボディ領域 9及 び第 1のソース領域 10aの有無に関係なぐ N—型の第 2のドレイン領域 7の厚み T2を 比較的小さい一定値（例えば 1 · 4 m)に保つことができる。これにより、 IGFETのォ ン抵抗の増大を招かない。例えば、図 1の第 1の主面 la'から N+型の第 1のドレイン領 域 6'までの距離を 5. δ μ ΐΐΐ^図 3の第 1の主面 laから Ν+型の第 1のドレイン領域 6ま での距離を 5· 5 mとした場合における、図 3の本実施例に従う耐圧 40V程度の IGF ETのオン抵抗は図 1の従来のプレーナ一構造の IGFETに比べて約 1/4になる。
(4) N+型の第 2のソース領域 10bよりも N型不純物濃度が低い N型の第 1のソース領 域 10aを設けたこと、及び図 1の従来構造に比べて PN接合 12の面積が小さくなつた ことにより、 N—型ドレイン領域 7と P型の第 1のボディ領域 8と P—型の第 2のボディ領域 9 と N型の第 1のソース領域 10aとから成る NPN寄生トランジスタが導通状態になる可 能性が低くなる。もし、寄生トランジスタが導通状態になると、 IGFETが破壊するおそ れがある。また、 IGFETが破壊にいたらない電流であっても、寄生トランジスタを流れ る電流は漏れ電流であるので、 IGFETの耐圧低下を招く。
(5) P型の第 1のボディ領域 8は非選択拡散で形成され、且つトレンチ 11によって N 型の第 1のソース領域 10a及び N+型の第 2のソース領域 10bの横方向への広がりが 制限されているので、 IGFETの横幅は図 1の従来のプレーナ一構造の場合の値 (例 えば 14 μ m)よりも大幅に狭い例えば 4 μ mとなり、 IGFETの半導体基板 1の第 1の主 面 laの面積を図 1の従来の IGFETに比べて約 30〜40%低減できる。
(6) 図 5に示すように第 1及び第 2の補助スィッチ Sa、 Sbを使用して IGFETに正方向 電圧が印加された時のオフ状態及び逆方向電圧が印加されて時のオフ状態を得る ことができ、且つ第 1及び第 2の補助スィッチ Sa、 Sbをオフに保った状態でゲートスィ ツチ Sgをオンに保つと、正方向電圧印加時と逆方向電圧印加時との両方において IG FETをオン状態にすることができる。従って、 IGFETを双方向スィッチ（交流スィッチ） として使用すること力でさる。 実施例 2
[0048] 次に、図 13〜図 15を参照して実施例 2の IGFETを説明する。但し、図 13〜図 15に おいて図 3〜図 12と実質的に同一の部分には同一の参照符号を付してその説明を 省略する。
[0049] 図 13の IGFETは、図 3のトレンチ 11に沿って P型不純物を注入することによって第 1 のボディ領域 8の中央の第 1の部分 8aを囲む比較的高不純物濃度の第 2の部分 8b を設け、且つ第 2のボディ領域 9の中央の第 1の部分 9aを囲む比較的高不純物濃度 の第 2の部分 9bを設けた点、及び少なくとも第 1及び第 2のボディ領域 8, 9に電子線 照射処理が施されている点で図 3の実施例 1の IGFETと相違し、この他は図 3と同一 に形成されている。
[0050] P型不純物注入で形成された第 1及び第 2のボディ領域 8、 9の第 2の部分 8b、 9b は、 IGFETのしきい値（スレツショルド電圧 Vth)を高くするためのものであって、それぞ れの中央部分から成る第 1の部分 8a、 9aの外側即ちトレンチ 11に沿ったチャネル 13 が形成される部分に形成され、且つ第 1の部分 8a、 9aよりも高い不純物濃度を有す る。図 13では、第 1のボディ領域 8のチャネル 13の全長に対応するように第 2の部分 8bが形成されている力 この代りに第 1のボディ領域 8の上側の一部（チャネル 13の 一部）のみに形成することもできる。また、図 13では、第 2のボディ領域 9のチャネル 1 3の全長に対応するように第 2の部分 9bが形成されている力 S、この代りに第 2のボディ 領域 9の一部のみに形成すること、又はこの第 2の部分 9bを形成しないこともできる。 もし、 P—型の第 2のボディ領域 9を設けないと仮定すると、不純物拡散で形成された P 型の第 1のボディ領域 8の不純物濃度は N型の第 1のソース領域 10a側から N—型の第 2のドレイン領域 7に向って徐々に低くなる。従って、 P型の第 1のボディ領域 8におけ る N型の第 1のソース領域 10a寄りの不純物濃度の高い部分はチャネルが形成され 難ぐ結果として図 13の P—型の第 2のボディ領域 9を設けたものよりも高いスレツショル ド電圧 Vthを有する。電気回路によっては高!/、スレツショルド電圧 Vthを要求するもの がある。そこで、図 13の実施例 2では、トレンチ 11から P型不純物を限定的に注入し て、第 1及び第 2のボディ領域 8、 9に比較的不純物濃度の高い第 2の部分 8b、 9bを 形成している。比較的不純物濃度の高い第 2の部分 8b、 9bを形成すると、第 2の部 分 8b、 9bを形成しな!/、場合よりも高!/、値（例えば図 3の IGFETよりも約 IV高!/、値）の スレツショルド電圧 Vthを得ることができる。なお、第 2の部分 8b、 9bは、限定的に形 成されて!/、るので、 IGFETの耐圧及びオン抵抗にほとんど悪影響を与えな!/、。
[0051] P型不純物注入領域 31を形成する時には、図 14に示すように、シリコン酸化物から 成るゲート絶縁膜 5をトレンチ 11に形成した後に、矢印 30に示すように P型不純物ィ オンを傾斜させてゲート絶縁膜 5上に所望量打ち込み、しかる後半導体基板 1内に 熱拡散させる。これにより P型不純物注入領域 31がトレンチ 11の壁面に沿って局所 的に形成される。その後の拡散工程により、最終的に図 13の第 1及び第 2のボディ 領域 8、 9の第 2の部分 8b、 9bが得られる。
[0052] 図 13に示す実施例 2の IGFETの半導体基板 1には、図 15において矢印 32で示す ようにソース電極 3を介して例えば 2MeVの電子線が所望時間照射され、その後水素 雰囲気中で所定温度（例えば 300°C以上）の熱処理が施されている。この熱処理は 電子線照射によって Si (シリコン）と SiO (シリコン酸化物）との界面に生じたダメージを 回復させるためのものである。電子線を照射すると、第 1及び第 2のボディ領域 8、 9 における少数キャリアのライフタイムが短くなる。このようにライフタイムが短くなると、 I GFETに逆方向電圧が印加されている時に N—型の第 2のドレイン領域 7から第 1及び 第 2のボディ領域 8、 9に注入された電子（少数キャリア）が正孔と迅速に結合し、 N型 の第 1のソース領域 10aまで流れることが抑制される。これにより、 IGFETの漏れ電流 力 S小さくなり、耐圧が向上する。例えば、第 1及び第 2のボディ領域 8, 9における少 数キャリアのライフタイムが 1/10になると、耐圧が 15Vから 21Vに改善される。
[0053] 実施例 2では半導体基板 1の全体に電子線が照射されている力 局所的に照射す ることもできる。また、金等のライフタイムキラーを第 1及び第 2のボディ領域 8、 9に分 布させることあでさる。
[0054] 実施例 2は、上述のスレツショルド電圧 Vthの上昇効果と、ライフタイム短縮の効果 の他に、実施例 1と同一の効果も有する。
実施例 3
[0055] 図 16に示す実施例 3の IGFETは、図 3の P—型の第 2のボディ領域 9を変形された第
2のボディ領域 9cに変えた他は、図 3の IGFETと同一に形成したものである。図 16に おいては P—型の第 2のボディ領域 9cが半導体基板 1の第 1の主面 laの近傍のみに 設けられ、トレンチ 11に隣接していない。 P—型の第 2のボディ領域 9cはソース電極 3 を伴なつてショットキーバリアダイオードを形成するためのものであるから、図 16のよう に対のトレンチ 11の中間部分に限定的に形成した IGFETであっても、図 3の IGFETと 同様な効果を得ること力できる。なお、図 16の実施例 3の IGFETの第 1のボディ領域 8にも、図 13に示す第 2の部分 8bに相当するものを設けること、及び半導体基板 1に 電子線を照射して第 1及び第 2のボディ領域 8、 9cにおける少数キャリアのライフタイ ムを短くすることができる。
本発明は、上述の実施例に限定されるものでなぐ例えば次の変形が可能なもので ある。
(1) 図 4の直線状トレンチ 11を図 17に示すように格子状のトレンチ 11aに変形し、こ の格子状のトレンチ 11aの中に P—型の第 2のボディ領域 9d、 N型の第 1のソース領域 10a'、 N+型の第 2のソース領域 10b'等を配置することができる。図 17の格子状のトレ ンチ 11aの場合には、格子状のトレンチ 11aに含まれている 1つの 4角形部分におけ る互いに対向する第 1及び第 2の部分 l lal , l la2、又は互いに対向する第 3及び 第 4の部分 l la3, l la4が単位 IGFETセルを構成するための対のトレンチとなる。
(2) 図 4の直線状トレンチ 11を図 18に示すように柱状トレンチ l ibに変形し、この柱 状トレンチ l ibを囲むように N+型の第 2のソース領域 10b一、 N型の第 1のソース領域 10a 及び P—型の第 2のボディ領域 9eを形成することができる。
(3) 2回の不純物拡散によって N型の第 1のソース領域 10aと N+型の第 2のソース領 域 10bとを形成する代わりに 1回の不純物拡散によって半導体基板 1の第 1の主面 la の近傍で N型不純物濃度が高く PN接合 14の近傍で N型不純物濃度が低い単一のソ ース領域を形成することができる。

Claims

請求の範囲
[1] 第 1の主面と該第 1の主面に対して平行に延びている第 2の主面とを有し且つ前記 第 1の主面から前記第 2の主面に向かって延びている少なくとも一対のトレンチを有 している半導体基板と、
前記半導体基板の前記第 2の主面に露出する面を有し且つ前記第 2の主面と前記 トレンチとの間隔よりも小さい厚さを有している第 1導電型の第 1のドレイン領域と、 前記第 1のドレイン領域に隣接し且つ前記第 1のドレイン領域と前記トレンチとの間隔 以上の厚さを有し且つ前記第 1のドレイン領域よりも低い第 1導電型不純物濃度を有 して!/、る第 2のドレイン領域と、
前記対のトレンチの相互間において前記半導体基板の前記第 1の主面に前記第 2 のドレイン領域を露出させないように前記第 2のドレイン領域に隣接配置され且つ前 記トレンチにも隣接し且つ第 1の不純物濃度を有している第 2導電型の第 1のボディ 領域と、
前記対のトレンチの相互間に配置され且つ前記第 1のボディ領域に隣接し且つ前 記半導体基板の前記第 1の主面に露出する面を有し且つ前記第 1の不純物濃度より も低 V、第 2の不純物濃度を有して V、る第 2導電型の第 2のボディ領域と、
前記対のトレンチの相互間に配置され且つ前記第 2のボディ領域に隣接し且つ前 記トレンチにも隣接し且つ前記半導体基板の前記一方の主面に露出する面を有して いる第 1導電型のソース領域と、
前記半導体基板の前記第 2の主面において前記第 1のドレイン領域にォーミック接 触しているドレイン電極と、
前記半導体基板の前記第 1の主面において前記ソース領域にォーミック接触し且 つ前記第 2のボディ領域にショットキー接触しているソース電極と、
前記トレンチの壁面に形成されたゲート絶縁膜と、
前記トレンチ内に配置され且つ前記絶縁膜を介して前記半導体基板の少なくとも チャネル形成部分に対向しているゲート電極と
を備えていることを特徴とする絶縁ゲート型電界効果トランジスタ。
[2] 前記第 2のドレイン領域は、前記トレンチに隣接していることを特徴とする請求項 1 記載の絶縁ゲート型電界効果トランジスタ。
[3] 前記ソース領域は、前記第 2のボディ領域に隣接し且つ前記トレンチにも隣接し且 つ前記半導体基板の前記第 1の主面に露出した面を有している第 1のソース領域と、 前記第 1のソース領域に隣接し且つ前記第 1のソース領域よりも高い不純物濃度を 有し且つ前記半導体基板の前記第 1の主面に露出した面を有している第 2のソース 領域とから成ることを特徴とする請求項 1記載の絶縁ゲート型電界効果トランジスタ。
[4] 前記第 2のドレイン領域の厚みは、前記半導体基板の前記第 1の主面から前記第 2 のドレイン領域と前記第 1のボディ領域との間の PN接合までの厚みよりも薄いことを 特徴とする請求項 1記載の絶縁ゲート型電界効果トランジスタ。
[5] 前記第 1のボディ領域は、前記トレンチから離れている第 1の部分と前記トレンチに隣 接してレ、る第 2の部分とを有し、前記第 2の部分の第 2導電型不純物濃度は前記第 1 の部分の第 2導電型不純物濃度よりも高いことを特徴とする請求項 1記載の絶縁ゲ ート型電界効果トランジスタ。
[6] 前記第 1及び第 2のボディ領域は、電子線の照射によって少数キャリアのライフタイ ムが短縮された領域であることを特徴とする請求項 1記載の絶縁ゲート型電界効果ト
[7] 更に、前記ドレイン電極と前記ソース電極との間を導通状態にするためのゲート制御 信号を前記ゲート電極に選択的に供給するためのゲート制御回路と、
前記ドレイン電極の電位が前記ソース電極よりも高い期間において前記ドレイン電 極と前記ソース電極との間を非導通状態にする時に前記ソース電極と前記ゲート電 極との間を短絡する第 1の補助スィッチ手段と、前記ドレイン電極の電位が前記ソー ス電極よりも低い期間において前記ドレイン電極と前記ソース電極との間を非導通状 態にする時に前記ドレイン電極と前記ゲート電極との間を短絡する第 2の補助スイツ チ手段とを有していることを特徴とする請求項 1記載の絶縁ゲート型電界効果トラン ジスタ。
[8] 互いに対向する第 1及び第 2の主面を有し、且つ前記第 2の主面に露出するように 配置された第 1導電型の第 1のドレイン領域と、前記第 1のドレイン領域に隣接し且つ 前記第 1のドレイン領域よりも低い第 1導電型不純物濃度を有している第 2のドレイン 領域と、前記第 2のドレイン領域に隣接配置されている第 2導電型の第 1のボディ領 域とを有する半導体基板を用意する工程と、
前記半導体基板の前記第 1の主面から前記第 2のドレイン領域まで又は前記第 2の ドレイン領域の中まで至る深さを有する少なくとも一対のトレンチを形成する工程と、 前記トレンチの側面にゲート絶縁膜を形成する工程と、
前記半導体基板のチャネル形成部分に対して前記ゲート絶縁膜を介して対向して いるゲート電極を前記トレンチの中に形成する工程と、
前記トレンチの形成前又は後に、前記半導体基板の前記第 1の主面から第 1導電 型不純物を選択的に且つ導電型が反転しない範囲の濃度で拡散させて前記第 1の ボディ領域に隣接し且つ前記第 1のボディ領域よりも低い第 2導電型不純物濃度を 有している第 2導電型の第 2のボディ領域を形成する工程と、
前記トレンチの形成前又は後に、前記半導体基板の前記第 1の主面から第 1導電 型不純物を選択的に拡散させて前記第 2のボディ領域に隣接しているソース領域を 形成する工程と、
前記第 2の主面において前記第 1のドレイン領域にォーミック接触しているドレイン電 極を形成する工程と、
前記第 1の主面において前記ソース領域にォーミック接触し且つ前記第 2のボディ 領域にショットキー接触しているソース電極を形成する工程と
を備えていることを特徴とする絶縁ゲート型電界効果とトランジスタの製造方法。
[9] 前記ソース領域は、前記第 2のボディ領域に隣接し且つ第 1導電型を有している第 1のソース領域と、前記第 1のソース領域に隣接し且つ前記第 1の主面に露出する面 を有し且つ前記第 1のソース領域の第 1導電型不純物濃度よりも高い第 1導電型不 純物濃度を有している第 2のソース領域とから成ることを特徴とする請求項 8記載の 絶縁ゲート型電界効果トランジスタの製造方法。
[10] 更に、前記トレンチを介して第 2導電型不純物のイオンを前記第 1のボディ領域の チャネル形成部分に注入し、前記第 1のボディ領域の前記チャネル形成部分に他の 部分よりも高 V、第 2導電型不純物濃度を有して V、る部分を形成する工程を備えて!/、 ることを特徴とする請求項 8記載の絶縁ゲート型電界効果トランジスタの製造方法。 [11] 更に、前記第 1及び第 2のボディ領域の少数キャリアのライフタイムを短くするため に電子線を少なくとも前記第 1及び第 2のボディ領域に照射する工程を備えているこ とを特徴とする請求項 8記載の絶縁ゲート型電界効果トランジスタの製造方法。
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