KR101896332B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 위치하는 n-형층, 상기 n-형층 내의 상부에 위치하는 p-형 영역, p형 영역, n+형 영역 및 p+형 영역, 상기 n-형층 위에 위치하며, 서로 절연되어 있는 게이트 전극 및 소스 전극, 그리고 상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 소스 전극은 상기 p-형 영역, 상기 n+형 영역 및 상기 p+형 영역과 접촉하고, 상기 소스 전극은 상기 소스 전극과 상기 n+형 영역의 접촉 부분 및 상기 소스 영역과 상기 p+형 영역의 접촉 부분에 위치하는 오믹 접합 영역과 상기 소스 전극과 상기 p-형 영역의 접촉 부분에 위치하는 쇼트키 접합 영역을 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
기본적인 전기적 조건 및 물성적 조건을 만족하는 다중의 전력 반도체 소자를 하나의 패키지로 모듈화하는데, 전력 반도체 모듈 내부에 전력 반도체 소자의 개수 및 전기적 사양은 시스템에서 요구하는 조건에 따라 바뀔 수 있다.
일반적으로 모터를 구동하기 위한 로런츠 힘(Lorentz force)을 형성하기 위하여 3상(three-phase) 전력 반도체 모듈이 이용된다. 즉, 3상 전력 반도체 모듈이 모터로 주입되는 전류 및 전력을 제어함으로써 모터의 구동상태가 결정되는 것이다.
이러한 3상 전력 반도체 모듈 내부에 기존 실리콘(Silicon) 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)와 실리콘 다이오드(Diode)를 적용하였지만, 최근 3상 모듈에서 발생하는 전력 소모의 최소화 및 모듈의 스위칭 속도 증가를 목표로 탄화 규소(SiC) 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor)과 탄화 규소 다이오드를 적용하는 것이 추세이다.
실리콘 IGBT 또는 탄화규소 MOSFET을 별개의 다이오드와 연결할 경우 다수의 배선 결합이 이루어지며, 이러한 배선으로 인한 기생 커패시턴스(capacitance) 및 인턱턴스(inductance)의 존재는 모듈의 스위칭 속도를 저감시킨다.
본 발명이 해결하고자 하는 과제는 MOSFET 동작 및 다이오드 동작을 실시하는 탄화 규소 반도체 소자에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 위치하는 n-형층, 상기 n-형층 내의 상부에 위치하는 p-형 영역, p형 영역, n+형 영역 및 p+형 영역, 상기 n-형층 위에 위치하며, 서로 절연되어 있는 게이트 전극 및 소스 전극, 그리고 상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 소스 전극은 상기 p-형 영역, 상기 n+형 영역 및 상기 p+형 영역과 접촉하고, 상기 소스 전극은 상기 소스 전극과 상기 n+형 영역의 접촉 부분 및 상기 소스 영역과 상기 p+형 영역의 접촉 부분에 위치하는 오믹 접합 영역과 상기 소스 전극과 상기 p-형 영역의 접촉 부분에 위치하는 쇼트키 접합 영역을 포함한다.
상기 p형 영역의 이온 도핑 농도는 상기 p-형 영역의 이온 도핑 농도보다 크고, 상기 p+형 영역의 이온 도핑 농도보다 작을 수 있다.
상기 소스 전극은 상기 p형 영역과 접촉하고, 상기 오믹 접합 영역은 상기 소스 전극과 상기 p형 영역의 접촉 부분에 더 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 n-형층에 위치하는 트렌치를 더 포함하고, 상기 소스 전극은 트렌치 내에 위치할 수 있다.
상기 n+형 영역 및 상기 p형 영역은 상기 트렌치의 측면에 위치하고, 상기 p형 영역은 상기 n+형 영역의 하부면과 상기 n+형 영역의 일측면을 감쌀 수 있다.
상기 p-형 영역은 상기 트렌치의 측면에서 상기 트렌치의 하부면까지 연장될 수 있다.
상기 p+형 영역은 상기 트렌치의 하부면 아래에 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 n-형층에 위치하고, 상기 트렌치와 서로 이격되는 게이트 트렌치를 더 포함할 수 있다.
상기 게이트 전극은 상기 게이트 트렌치를 채울 수 있다.
상기 n+형 영역 및 상기 p형 영역은 상기 트렌치와 상기 게이트 트렌치 사이에 위치할 수 있다.
상기 n+형 영역 및 상기 p형 영역의 일측면은 상기 게이트 트렌치의 측면에 접촉할 수 있다.
상기 p+형 영역은 상기 n+형 영역 및 상기 p형 영역에 인접하게 위치하고, 상기 p-형 영역은 상기 p+형 영역에 인접하게 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 n-형층을 형성하는 단계, 상기 n-형층 내에 p-형 영역을 형성하는 단계, 상기 p-형 영역 위 및 상기 n-형층 내에 p형 영역을 형성하는 단계, 상기 p형 영역 내에 n+형 영역을 형성하는 단계, 상기 n+형 영역, 상기 p형 영역 및 상기 p-형 영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 하부면 아래에 p+형 영역을 형성하는 단계, 상기 n-형층, 상기 n+형 영역 및 상기 p형 영역 위에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 및 상기 게이트 절연막 위에 절연막을 형성하고, 상기 n+형 영역 위, 상기 절연막 위 및 상기 트렌치 내에 소스 전극을 형성하는 단계, 그리고 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 소스 전극은 오믹 접합 영역과 쇼트키 접합 영역을 포함할 수 있다.
상기 소스 전극은 상기 트렌치의 측면과 상기 n+형 영역의 상부면 에서 상기 n+형 영역과 접촉할 수 있다.
상기 소스 전극은 상기 트렌치의 측면 및 상기 트렌치의 하부면에서 상기 p-형 영역과 접촉할 수 있다.
상기 소스 전극은 상기 트렌치의 하부면에서 상기 p+형 영역과 접촉할 수 있다.
상기 오믹 접합 영역은 상기 소스 전극과 상기 n+형 영역의 접촉 부분 및 상기 소스 영역과 상기 p+형 영역의 접촉 부분에 위치하고, 상기 쇼트키 접합 영역은 상기 소스 전극과 상기 p-형 영역의 접촉 부분에 위치할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 소스 전극이 오믹 접합 영역 및 쇼트키 접합 영역을 포함함에 따라, 반도체 소자가 MOSFET 동작과 다이오드 동작을 실시할 수 있다. 이에 따라, 종래의 MOSFET 소자와 다이오드 소자를 연결하는 배선이 필요 없게 되어 소자의 면적을 줄일 수 있다.
또한, 이러한 배선 없이 하나의 반도체 소자가 MOSFET 동작과 다이오드 동작을 실시함에 따라, 반도체 소자의 스위칭 속도가 향상되고, 전력의 손실을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2는 도 1에 따른 반도체 소자의 MOSFET 동작 상태를 나타낸 도면이다.
도 3은 도 1에 따른 반도체 소자의 MOSFET 동작 상태를 시뮬레이션한 결과를 나타낸 도면이다.
도 4는 도 1에 따른 반도체 소자의 다이오드 동작 상태를 나타낸 도면이다.
도 5는 도 1에 따른 반도체 소자의 다이오드 동작 상태를 시뮬레이션한 결과를 나타낸 도면이다.
도 6 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 12 내지 도 15은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 도시한 도면이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면의 일 예를 도시한 도면이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면의 일 예를 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100), n-형층(200), p-형 영역(300), p형 영역(400), n+형 영역(500), p+형 영역(600), 게이트 전극(800), 소스 전극(910) 및 드레인 전극(920)을 포함한다.
n-형층(200)은 n+형 탄화 규소 기판(100)의 제1면에 위치하고, n-형층(200)에는 트렌치(550)가 위치한다.
p-형 영역(300), p형 영역(400), n+형 영역(500) 및 p+형 영역(600)은 n-형층(200) 내의 상부에 위치한다.
p형 영역(400) 및 n+형 영역(500)은 서로 접촉하며 트렌치(550)의 측면에 위치한다. p형 영역(400)은 n+형 영역(500)의 하부면과 n+형 영역(500)의 일측면을 감싸며 위치한다.
p-형 영역(300)은 트렌치(550)의 측면 및 트렌치(550) 하부면 아래에 위치한다. p+형 영역(600)은 트렌치(550)의 하부면 아래에 위치한다. p-형 영역(300)은 p+형 영역(600)에 의해 트렌치(550)의 측면에서 트렌치(550)의 코너를 감싸며 트렌치(550)의 하부면까지 연장된 부분과 트렌치(550)의 하부면 아래에 위치하는 부분으로 분리된다. 여기서, p형 영역(400)의 이온 도핑 농도는 p-형 영역(300)의 이온 도핑 농도보다 크고, p+형 영역(600)의 이온 도핑 농도보다 작다.
한편, 본 실시예에서는 p-형 영역(300)이 p+형 영역(600)에 의해 분리되지만, 이에 한정되지 않고, p-형 영역(300)은 분리되지 않을 수도 있다. 이 경우, p-형 영역(300)은 트렌치(550)의 측면 및 트렌치(550) 하부면 아래에 위치하고, p+형 영역(600)은 p-형 영역(300)과 인접하고, 트렌치(550)의 하부면 아래에 위치할 수 있다. 또한, p+형 영역(600)은 트렌치(550)의 측면 및 트렌치(550) 하부면 아래에 위치하고, p-형 영역(300)은 p+형 영역(600)과 인접하고, 트렌치(550)의 하부면 아래에 위치할 수 있다.
n-형층(200), p-형 영역(300) 및 n+형 영역(500) 위에 게이트 절연막(700)이 위치하고, 게이트 절연막(700) 위에 게이트 전극(800)이 위치한다. 게이트 전극(800) 위에 절연막(750)이 위치한다. 절연막(750)은 게이트 전극(800)의 측면을 덮고 있다.
n+형 영역(500) 위, 절연막(750) 위 및 트렌치(550) 내에 소스 전극(910)이 위치하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(920)이 위치한다. 여기서, n+형 탄화 규소 기판(100)의 제2면은 n+형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
여기서, 소스 전극(910)은 p-형 영역(300), p형 영역(400), n+형 영역(500) 및 p+형 영역(600)과 접촉하고, n-형층(200)과는 접촉하지 않는다. 소스 전극(910)은 트렌치(550)의 측면과 n+형 영역(500)의 상부면에서 n+형 영역(500)과 접촉한다. 또한, 소스 전극(910)은 트렌치(550)의 측면에서 p형 영역(400)과 접촉한다. 또한, 소스 전극(910)은 트렌치(550)의 측면 및 트렌치(550)의 하부면에서 p-형 영역(300)과 접촉한다. 또한, 소스 전극(910)은 트렌치(550)의 하부면에서 p+형 영역(600)과 접촉한다.
이러한 소스 전극(910)은 오믹 접합 영역(OJ)과 쇼트키 접합 영역(SJ)을 포함한다. 오믹 접합 영역(OJ)은 소스 전극(910)과 n+형 영역(500)의 접촉 부분, 소스 전극(910)과 p형 영역(400)의 접촉 부분 및 소스 전극(910)과 p+형 영역(600)의 접촉 부분에 위치한다. 쇼트키 접합 영역(SJ)은 소스 전극(910)과 p-형 영역(300)의 접촉 부분에 위치한다.
소스 전극(910)이 오믹 접합 영역(OJ)과 쇼트키 접합 영역(SJ)을 포함함에 따라 본 발명의 실시예에 따른 반도체 소자는 전압 인가 상태에 따라 MOSFET(metal oxide semiconductor field effect transistor) 동작 및 다이오드 동작이 개별적으로 이루어진다. 즉, 본 발명의 실시예에 따른 반도체 소자는 MOSFET 영역 및 다이오드 영역을 포함한다.
이와 같이, 본 실시예에 따른 반도체 소자는 MOSFET 영역과 다이오드 영역을 포함함에 따라, 종래의 MOSFET 소자와 다이오드 소자를 연결하는 배선이 필요 없게 된다. 이에 따라, 소자의 면적을 줄일 수 있다.
또한, 이러한 배선 없이 하나의 반도체 소자에 MOSFET 영역과 다이오드 영역을 포함됨에 따라, 반도체 소자의 스위칭 속도가 향상될 수 있다.
한편, n-형층(200) 내에 위치하는 p-형 영역(300), p형 영역(400) 및 p+형 영역(600)은 n-형층(200)과 접촉하여 PN 접합을 형성하는데, PN 접합은 p-형 영역(300), p형 영역(400) 및 p+형 영역(600)의 형상에 의해 굴곡진 형상을 나타낸다.
반도체 소자의 오프(off) 상태에서 굴곡진 PN 접합 부분 및 쇼트키 접합 영역(SJ)에 전계가 집중된다. 이에 따라, 전계 집중의 위치를 다양하게 할 수 있으므로, 반도체 소자의 항복 전압이 증가할 수 있다.
이하에서는 도 2 내지 도 5를 참고하여 본 발명의 실시예에 따른 반도체 소자의 동작에 대해 설명한다.
도 2는 도 1에 따른 반도체 소자의 MOSFET 동작 상태를 나타낸 도면이다. 도 3은 도 1에 따른 반도체 소자의 MOSFET 동작 상태를 시뮬레이션한 결과를 나타낸 도면이다. 도 4는 도 1에 따른 반도체 소자의 다이오드 동작 상태를 나타낸 도면이다. 도 5는 도 1에 따른 반도체 소자의 다이오드 동작 상태를 시뮬레이션한 결과를 나타낸 도면이다.
반도체 소자의 MOSFET 동작 상태는 아래 조건에서 이루어진다.
VGS ≥ VTH, VDS > 0V
반도체 소자의 다이오드 동작 상태는 아래 조건에서 이루어진다.
VGS < VTH, VDS < 0V
여기서, VTH는 MOSFET의 문턱 전압(Threshold Voltage)이고, VGS는 VG - VS이고, VDS는 VD - VS이다. VG는 게이트 전극에 인가되는 전압이고, VD는 드레인 전극에 인가되는 전압이고, VS는 소스 전극에 인가되는 전압이다.
도 2를 참고하면, 반도체 소자의 MOSFET 동작 시, 전자(e-)는 소스 전극(910)에서 드레인 전극(920)으로 이동한다. 이 때, 게이트 전극(800) 아래에 위치한 p형 영역(400)에 채널이 형성되어 전자(e-)의 이동 경로를 확보한다. 즉, 소스 전극(910)에서 나온 전자(e-)는 게이트 전극(800) 아래에 위치한 p형 영역(400) 및 n-형층(200)을 통해 드레인 전극(920)으로 이동한다.
도 3을 참고하면, 반도체 소자의 MOSFET 동작 시, 게이트 전극(gate) 아래에 위치한 p형 영역(P)에 형성된 채널을 통해 오믹 접합 영역이 형성된 n+형 영역(N+)으로 전자/전류가 흐르는 것을 확인할 수 있다.
도 4를 참고하면, 반도체 소자의 다이오드 동작 시, 전자(e-)는 드레인 전극(920)에서 소스 전극(910)으로 이동한다. 드레인 전극(920)은 캐소드(cathode)의 역할을 하고, 소스 전극(910)은 애노드(anode)의 역할을 한다. 여기서, 드레인 전극(920)에서 나온 전자(e-)는 p-형 영역(300) 및 n-형층(200)을 통해 소스 전극(910)으로 이동한다.
도 5를 참고하면, 반도체 소자의 다이오드 동작 시, 쇼트키 접합 영역이 형성된 부분을 통해 전자/전류가 흐르는 것을 확인할 수 있다. 이에, 쇼트키 접합 영역의 면적을 조절하여 반도체 소자의 다이오드 동작 시의 전류량을 조절할 수 있다. 여기서, 반도체 소자의 다이오드 동작 시 전류량은 쇼트키 접합 영역의 면적에 비례한다.
그러면, 표 1을 참고하여 본 실시예에 따른 반도체 소자와 일반적인 다이오드 소자 및 일반적인 MOSFET 소자의 특성을 비교하여 설명한다.
표 1은 본 실시예에 따른 반도체 소자와 일반적인 다이오드 소자 및 일반적인 MOSFET 소자의 시뮬레이션 결과를 나타낸 것이다.
비교예 1은 일반적인 JBS(Junction Barrier Schottky) 다이오드 소자이고, 비교예 2는 일반적인 플라나 게이트(planar gate) MOSFET 소자이다.
표 1에서는 본 실시예에 따른 반도체 소자, 비교예 1 및 비교예 2에 따른 반도체 소자의 항복 전압을 거의 동일하게 하였다.

항복전압
(V)
전류밀도
(A/cm2)
통전부 면적(cm2)
@100A

비교예 1
950
324
0.309
0.513

비교예 2
923
489
0.204

실시예

다이오드
동작
944
278
0.366

MOSFET 동작
382
표 1을 참고하면, 전류량이 100A에서의 통전부 면적은 비교예 1에 따른 반도체 소자(다이오드)의 경우, 0.309 cm2로 나타났고, 비교예2에 따른 반도체 소자(MOSFET)의 경우, 0.204 cm2로 나타났다. 비교예 1 및 비교예 2에 반도체 소자의 전류량이 100A에 대한 통전부 면적의 합은 0.513 cm2로 나타났다. 본 실시예에 따른 반도체 소자의 경우 전류량 100A에 대한 통전부 면적은, 0.366 cm2으로 나타났다.
즉, 전류량 100A에 대한 통전부 면적은 실시예에 따른 반도체 소자의 면적이 비교예 1 및 2에 따른 반도체 소자를 합친 면적에 대해 약 29% 감소됨을 알 수 있다.
그러면, 도 6 내지 도 11 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 6 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 6을 참고하면, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 n-형층(200)을 형성한 후, n-형층(200) 내의 상부에 p-형 영역(300)을 형성한다. p-형 영역(300)은 n-형층(200)의 일부에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다.
도 7을 참고하면, p-형 영역(300) 위 및 n-형층(200)의 내에 p p형 영역(400)을 형성한다. p형 영역(400)은 p-형 영역(300) 및 n-형층(200)의 일부에 p형 이온을 주입하여 형성하고, p-형 영역(300)은 p형 영역(400) 아래에 위치한다. p형 영역(400)의 이온 도핑 농도는 p-형 영역(300)의 이온 도핑 농도보다 크다.
도 8을 참고하면, p형 영역(400) 내에 n+형 영역(500)을 형성한다. n+형 영역(500)은 p형 영역(400)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성한다.
도 9를 참고하면, n+형 영역(500), p형 영역(400) 및 p-형 영역(300)을 식각하여 트렌치(550)를 형성한다. 이 때, n+형 영역(500) 및 p형 영역(400)은 트렌치(550)의 측면에 위치하고, p-형 영역(300)은 트렌치(550)의 측면에서 트렌치(550)의 코너를 감싸며 트렌치(550)의 하부면까지 연장되어 위치한다.
도 10을 참고하면, 트렌치(550)의 하부면에 p형 이온을 주입하여 트렌치(550)의 하부면 아래에 p+형 영역(600)을 형성한다. p+형 영역(600)의 이온 도핑 농도는 p형 영역(400)의 이온 도핑 농도보다 크다. 이 때, p-형 영역(300)은 p+형 영역(600)에 의해 트렌치(550)의 측면에서 트렌치(550)의 코너를 감싸며 트렌치(550)의 하부면까지 연장된 부분과 트렌치(550)의 하부면 아래에 위치하는 부분으로 분리된다.
도 11을 참고하면, n-형층(200), p-형 영역(300) 및 n+형 영역(500) 위에 게이트 절연막(700) 및 게이트 전극(800)을 차례로 형성한 후, 게이트 절연막(700) 및 게이트 전극(800) 위에 절연막(750)을 형성한다. 절연막(750)은 게이트 전극(800)의 측면을 덮는다.
도 1을 참고하면, n+형 영역(500) 위, 절연막(750) 위 및 트렌치(550) 내에 소스 전극(910)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(920)을 형성한다.
한편, 트렌치(550)를 형성한 후에, p-형 영역(300)을 형성할 수도 있다. 이에 대해, 도 12 내지 도 15를 참고하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 12 내지 도 15은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 12를 참고하면, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 n-형층(200)을 형성한 후, n-형층(200) 내의 상부에 p형 영역(400)을 형성한다. p형 영역(400)은 n-형층(200)의 일부에 p형 이온을 주입하여 형성할 수 있다.
도 13을 참고하면, p형 영역(400)에 n형 이온을 주입하여 n+형 영역(500)을 형성한다.
도 14를 참고하면, n+형 영역(500), p형 영역(400) 및 n-형층(200)을식각하여 트렌치(550)를 형성한다. 이 때, n+형 영역(500) 및 p형 영역(400)은 트렌치(550)의 측면에 위치한다.
도 15를 참고하면, 트렌치(550)은 측면 및 하부면에 p형 이온을 주입하여 p-형 영역(300)을 형성한다. 이 때, p-형 영역(300)은 트렌치(550)의 측면에서 트렌치(550)의 코너를 감싸며 트렌치(550)의 하부면까지 연장되어 위치한다. 여기서, p형 이온은 틸트(tilt) 이온 주입 방법으로 주입한다. 틸트 이온 주입 방법은 수평면에 대해 이온 주입 각도가 직각보다 작은 각도를 가지는 이온 주입 방법이다.
이 후 공정은 도 10에 도시한 것과 같이, p+형 영역(600)을 형성하고, 도 11에 도시한 것과 같이, 게이트 절연막(700), 게이트 전극(800) 및 절연막(750)을 형성하고, 도 1에 도시한 것과 같이, 소스 전극(910) 및 드레인 전극(920)을 형성한다.
한편, 본 실시예에 따른 반도체 소자는 소스 전극(910)이 트렌치(550) 내에 위치하지만, 이에 한정되지 않고, 트렌치(550)가 생략될 수 있다. 또한, 게이트 전극(800)이 게이트 트렌치 내에 위치할 수도 있다. 이에 대해, 도 16 내지 도 18을 참고하여 본 발명의 다른 실시예에 따른 반도체 소자에 대해 설명한다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 도시한 도면이다. 도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면의 일 예를 도시한 도면이다. 도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면의 일 예를 도시한 도면이다.
도 16을 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, 트렌치가 생략된다.
이하에서는 반도체 소자의 구조를 구체적으로 설명한다.
본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100), n-형층(200), p-형 영역(300), p형 영역(400), n+형 영역(500), p+형 영역(600), 게이트 전극(800), 소스 전극(910) 및 드레인 전극(920)을 포함한다.
n-형층(200)은 n+형 탄화 규소 기판(100)의 제1면에 위치하고, p-형 영역(300), p형 영역(400), n+형 영역(500) 및 p+형 영역(600)은 n-형층(200) 내의 상부에 위치한다.
p형 영역(400) 및 n+형 영역(500)은 서로 접촉한다. p형 영역(400)은 n+형 영역(500)의 하부면과 n+형 영역(500)의 일측면을 감싸며 위치한다.
p-형 영역(300)은 p형 영역(400)에 인접하게 위치하고, p+형 영역(600)에 의해 두 부분으로 분리된다.
한편, 본 실시예에서는 p-형 영역(300)이 p+형 영역(600)에 의해 분리되지만, 이에 한정되지 않고, p-형 영역(300)은 분리되지 않을 수도 있다. 이 경우, p+형 영역(600)이 p-형 영역(300)과 p형 영역(400) 사이에 위치하거나 p-형 영역(300)이 p+형 영역(600)과 p형 영역(400) 사이에 위치할 수도 있다.
n-형층(200), p-형 영역(300) 및 n+형 영역(500) 위에 게이트 절연막(700)이 위치하고, 게이트 절연막(700) 위에 게이트 전극(800)이 위치한다. 게이트 전극(800) 위에 절연막(750)이 위치한다. 절연막(750)은 게이트 전극(800)의 측면을 덮고 있다.
p-형 영역(300) 위, p형 영역(400) 위, n+형 영역(500) 위, p+형 영역(600) 위 및 절연막(750) 위에 소스 전극(910)이 위치하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(920)이 위치한다. 여기서, n+형 탄화 규소 기판(100)의 제2면은 n+형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
여기서, 소스 전극(910)은 p-형 영역(300), p형 영역(400), n+형 영역(500) 및 p+형 영역(600)과 접촉하고, n-형층(200)과는 접촉하지 않는다. 소스 전극(910)은 p-형 영역(300)의 상부면에서 p-형 영역(300)과 접촉한다. 또한, 소스 전극(910)은 p형 영역(400)의 상부면에서 p형 영역(400)과 접촉한다. 또한, 소스 전극(910)은 n+형 영역(500)의 상부면에서 n+형 영역(500)과 접촉한다. 또한, 소스 전극(910)은 p+형 영역(600)의 상부면에서 p+형 영역(600)과 접촉한다.
본 실시예에 따른 소스 전극(910)은 도 1에 따른 소스 전극(910)과 동일하게 오믹 접합 영역과 쇼트키 접합 영역을 포함한다. 오믹 접합 영역은 소스 전극(910)과 n+형 영역(500)의 접촉 부분, 소스 전극(910)과 p형 영역(400)의 접촉 부분 및 소스 전극(910)과 p+형 영역(600)의 접촉 부분에 위치한다. 쇼트키 접합 영역은 소스 전극(910)과 p-형 영역(300)의 접촉 부분에 위치한다.
도 17을 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, 게이트 전극(800)이 게이트 트렌치(560) 내에 위치하는 것이 다르고, 나머지 구조는 거의 동일하다. 이에, 동일한 구조에 대한 설명은 생략한다.
n-형층(200)에 트렌치(550) 및 게이트 트렌치(560)가 위치한다. 트렌치(550) 및 게이트 트렌치(560)는 서로 이격된다.
게이트 트렌치(560) 내에 게이트 절연막(700)이 위치하고, 게이트 절연막(700) 위에 게이트 전극(800)이 위치한다. 게이트 전극(800)은 게이트 트렌치(560)은 채운다.
p형 영역(400) 및 n+형 영역(500)은 트렌치(550)와 게이트 트렌치(560) 사이에 위치한다. p형 영역(400) 및 n+형 영역(500)의 일측면은 트렌치(550)의 측면에 접촉하고, 다른 측면은 게이트 트렌치(560)의 측면에 접촉한다.
p-형 영역(300)은 트렌치(550)의 측면 및 트렌치(550) 하부면 아래에 위치한다. p+형 영역(600)은 트렌치(550)의 하부면 아래에 위치한다. p-형 영역(300)은 p+형 영역(600)에 의해 트렌치(550)의 측면에서 트렌치(550)의 코너를 감싸며 트렌치(550)의 하부면까지 연장된 부분과 트렌치(550)의 하부면 아래에 위치하는 부분으로 분리된다.
이 때, p-형 영역(300) 중, p+형 영역(600)에 의해 트렌치(550)의 측면에서 트렌치(550)의 코너를 감싸며 트렌치(550)의 하부면까지 연장된 부분은 게이트 트렌치(560)와는 이격된다. 하지만, 이에 한정되지 않고, p+형 영역(600)에 의해 트렌치(550)의 측면에서 트렌치(550)의 코너를 감싸며 트렌치(550)의 하부면까지 연장된 부분이 게이트 트렌치(560)의 측면과 접촉할 수도 있다.
한편, 본 실시예에서는 p-형 영역(300)이 p+형 영역(600)에 의해 분리되지만, 이에 한정되지 않고, p-형 영역(300)은 분리되지 않을 수도 있다. 이 경우, p-형 영역(300)은 트렌치(550)의 측면 및 트렌치(550) 하부면 아래에 위치하고, p+형 영역(600)은 p-형 영역(300)과 인접하고, 트렌치(550)의 하부면 아래에 위치할 수도 있다. 또한, p+형 영역(600)은 트렌치(550)의 측면 및 트렌치(550) 하부면 아래에 위치하고, p-형 영역(300)은 p+형 영역(600)과 인접하고, 트렌치(550)의 하부면 아래에 위치할 수도 있다. 또한, p+형 영역(600)은 n+형 영역(500)과 인접하고, p형 영역(400) 위에 위치하고, p-형 영역(300)은 트렌치(550)의 측면 및 트렌치(550) 하부면 아래에 위치할 수도 있다.
도 18을 참고하면, 본 실시예에 따른 반도체 소자는 도 17에 따른 반도체 소자와 비교할 때, 트렌치가 생략되고, p-형 영역(300)은 분리되지 않는다. 나머지 구조는 거의 동일하다. 이에 동일한 구조에 대한 설명은 생략한다.
구체적으로 설명하면, p형 영역(400) 및 n+형 영역(500)은 게이트 트렌치(560)의 측면에 위치한다. n+형 영역(500)은 p형 영역(400) 위에 위치한다. p+형 영역(600)은 p형 영역(400) 및 n+형 영역(500)에 인접하고, p-형 영역(300)은 p+형 영역(600)에 인접하게 위치한다. 즉, p+형 영역(600)은 p-형 영역(300)과 p형 영역(400) 및 n+형 영역(500) 사이에 위치한다. 여기서, p-형 영역(300)이 p+형 영역(600)과 p형 영역(400) 및 n+형 영역(500) 사이에 위치할 수도 있다.
소스 전극(910)은 p-형 영역(300) 위, n+형 영역(500) 위, p+형 영역(600) 위 및 절연막(750) 위에 위치한다.
여기서, 소스 전극(910)은 p-형 영역(300), n+형 영역(500) 및 p+형 영역(600)과 접촉하고, n-형층(200)과는 접촉하지 않는다. 소스 전극(910)은 p-형 영역(300)의 상부면에서 p-형 영역(300)과 접촉한다. 또한, 소스 전극(910)은 n+형 영역(500)의 상부면에서 n+형 영역(500)과 접촉한다. 또한, 소스 전극(910)은 p+형 영역(600)의 상부면에서 p+형 영역(600)과 접촉한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형층
300: p-형 영역 400: p형 영역
500: n+형 영역 550: 트렌치
560: 게이트 트렌치 600: p+형 영역
700: 게이트 절연막 750: 절연막
800: 게이트 전극 910: 소스 전극
920: 드레인 전극

Claims (20)

  1. n+형 탄화 규소 기판의 제1면에 위치하는 n-형층,
    상기 n-형층 내의 상부에 위치하는 p-형 영역, p형 영역, n+형 영역 및 p+형 영역,
    상기 n-형층 위에 위치하며, 서로 절연되어 있는 게이트 전극 및 소스 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 소스 전극은 상기 p-형 영역, 상기 n+형 영역 및 상기 p+형 영역과 접촉하고,
    상기 소스 전극은 상기 소스 전극과 상기 n+형 영역의 접촉 부분 및 상기 소스 전극과 상기 p+형 영역의 접촉 부분에 위치하는 오믹 접합 영역과 상기 소스 전극과 상기 p-형 영역의 접촉 부분에 위치하는 쇼트키 접합 영역을 포함하는 반도체 소자.
  2. 제1항에서,
    상기 p형 영역의 이온 도핑 농도는 상기 p-형 영역의 이온 도핑 농도보다 크고, 상기 p+형 영역의 이온 도핑 농도보다 작은 반도체 소자.
  3. 제2항에서,
    상기 소스 전극은 상기 p형 영역과 접촉하고,
    상기 오믹 접합 영역은 상기 소스 전극과 상기 p형 영역의 접촉 부분에 더 위치하는 반도체 소자.
  4. 제3항에서,
    상기 n-형층에 위치하는 트렌치를 더 포함하고,
    상기 소스 전극은 트렌치 내에 위치하는 반도체 소자.
  5. 제4항에서,
    상기 n+형 영역 및 상기 p형 영역은 상기 트렌치의 측면에 위치하고,
    상기 p형 영역은 상기 n+형 영역의 하부면과 상기 n+형 영역의 일측면을 감싸는 반도체 소자.
  6. 제5항에서,
    상기 p-형 영역은 상기 트렌치의 측면에서 상기 트렌치의 하부면까지 연장되는 반도체 소자.
  7. 제6항에서,
    상기 p+형 영역은 상기 트렌치의 하부면 아래에 위치하는 반도체 소자.
  8. 제7항에서,
    상기 n-형층에 위치하고, 상기 트렌치와 서로 이격되는 게이트 트렌치를 더 포함하는 반도체 소자.
  9. 제8항에서,
    상기 게이트 전극은 상기 게이트 트렌치를 채우는 반도체 소자.
  10. 제9항에서,
    상기 n+형 영역 및 상기 p형 영역은 상기 트렌치와 상기 게이트 트렌치 사이에 위치하는 반도체 소자.
  11. 제10항에서,
    상기 n+형 영역 및 상기 p형 영역의 일측면은 상기 게이트 트렌치의 측면에 접촉하는 반도체 소자.
  12. 제2항에서,
    상기 n-형층에 위치하는 게이트 트렌치를 더 포함하는 반도체 소자.
  13. 제12항에서,
    상기 게이트 전극은 상기 게이트 트렌치를 채우는 반도체 소자.
  14. 제13항에서,
    상기 n+형 영역 및 상기 p형 영역은 상기 게이트 트렌치의 측면에 위치하고,
    상기 n+형 영역은 상기 p형 영역 위에 위치하는 반도체 소자.
  15. 제14항에서,
    상기 p+형 영역은 상기 n+형 영역 및 상기 p형 영역에 인접하게 위치하고,
    상기 p-형 영역은 상기 p+형 영역에 인접하게 위치하는 반도체 소자.
  16. n+형 탄화 규소 기판의 제1면에 n-형층을 형성하는 단계,
    상기 n-형층 내에 p-형 영역을 형성하는 단계,
    상기 p-형 영역 위 및 상기 n-형층 내에 p형 영역을 형성하는 단계,
    상기 p형 영역 내에 n+형 영역을 형성하는 단계,
    상기 n+형 영역, 상기 p형 영역 및 상기 p-형 영역을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치의 하부면 아래에 p+형 영역을 형성하는 단계,
    상기 n-형층, 상기 n+형 영역 및 상기 p형 영역 위에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 및 상기 게이트 절연막 위에 절연막을 형성하고, 상기 n+형 영역 위, 상기 절연막 위 및 상기 트렌치 내에 소스 전극을 형성하는 단계, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 소스 전극은 오믹 접합 영역과 쇼트키 접합 영역을 포함하는 반도체 소자의 제조 방법.
  17. 제16항에서,
    상기 소스 전극은 상기 트렌치의 측면과 상기 n+형 영역의 상부면 에서 상기 n+형 영역과 접촉하는 반도체 소자의 제조 방법.
  18. 제17항에서,
    상기 소스 전극은 상기 트렌치의 측면 및 상기 트렌치의 하부면에서 상기 p-형 영역과 접촉하는 반도체 소자의 제조 방법.
  19. 제18항에서,
    상기 소스 전극은 상기 트렌치의 하부면에서 상기 p+형 영역과 접촉하는 반도체 소자의 제조 방법.
  20. 제19항에서,
    상기 오믹 접합 영역은 상기 소스 전극과 상기 n+형 영역의 접촉 부분 및 상기 소스 전극과 상기 p+형 영역의 접촉 부분에 위치하고,
    상기 쇼트키 접합 영역은 상기 소스 전극과 상기 p-형 영역의 접촉 부분에 위치하는 반도체 소자의 제조 방법.
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