JPH0715009A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
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- JPH0715009A JPH0715009A JP536393A JP536393A JPH0715009A JP H0715009 A JPH0715009 A JP H0715009A JP 536393 A JP536393 A JP 536393A JP 536393 A JP536393 A JP 536393A JP H0715009 A JPH0715009 A JP H0715009A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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Abstract
(57)【要約】
【目的】 ソース−ドレイン間に逆バイアス電圧が印加
されても、素子の容積を大きくすることなく内蔵ダイオ
ードに電流を流れなくする。 【構成】 ＮチャネルのＭＯＳ型ＦＥＴには、バックゲ
ート領域５とドレインバッファ領域３とのＰＮ接合によ
り内蔵ダイオード１２が形成されている。ソース電極７
とバックゲート領域５との接合は、その接合面８におけ
るバックゲート領域５のＰ型不純物濃度を低くすること
によりショットキ接合となっている。すなわち、接合面
８にはショットキ・バリア・ダイオード（ＳＢＤ）が形
成されている。このＭＯＳ型ＦＥＴの等価回路におい
て、ＳＢＤは内蔵ダイオードとそれぞれの順方向が互い
に逆向きになって直列に接続され、ソースＳ−ドレイン
Ｄ間に電界効果トランジスタに対して並列に接続されて
いる。従って、ソース−ドレイン間が逆バイアス状態の
とき、内蔵ダイオードを通る経路で電流は流れない。
されても、素子の容積を大きくすることなく内蔵ダイオ
ードに電流を流れなくする。 【構成】 ＮチャネルのＭＯＳ型ＦＥＴには、バックゲ
ート領域５とドレインバッファ領域３とのＰＮ接合によ
り内蔵ダイオード１２が形成されている。ソース電極７
とバックゲート領域５との接合は、その接合面８におけ
るバックゲート領域５のＰ型不純物濃度を低くすること
によりショットキ接合となっている。すなわち、接合面
８にはショットキ・バリア・ダイオード（ＳＢＤ）が形
成されている。このＭＯＳ型ＦＥＴの等価回路におい
て、ＳＢＤは内蔵ダイオードとそれぞれの順方向が互い
に逆向きになって直列に接続され、ソースＳ−ドレイン
Ｄ間に電界効果トランジスタに対して並列に接続されて
いる。従って、ソース−ドレイン間が逆バイアス状態の
とき、内蔵ダイオードを通る経路で電流は流れない。
Description
【０００１】
【産業上の利用分野】本発明は縦型ＭＯＳ電界効果トラ
ンジスタに関するものである。
ンジスタに関するものである。
【０００２】
【従来の技術】縦型ＭＯＳ電界効果トランジスタ（以
下、縦型ＭＯＳＦＥＴという）は、電力応用回路に用い
られるパワーＭＯＳ電界効果トランジスタの１つとして
主に電源回路やモータ駆動回路に使用されている。
下、縦型ＭＯＳＦＥＴという）は、電力応用回路に用い
られるパワーＭＯＳ電界効果トランジスタの１つとして
主に電源回路やモータ駆動回路に使用されている。
【０００３】この縦型ＭＯＳＦＥＴには、例えば図８に
示すような構造のものがある。この構造は主電流が電子
であるＮチャネルの縦型ＭＯＳＦＥＴを示し、ドレイン
領域を構成するＮ型（Ｎ+ ）のシリコン基板３１の上に
ドレインバッファ領域３２を構成するＮ- のエピタキシ
ャル層３３が形成されている。エピタキシャル層３３の
表面にはバックゲート領域３４を構成するＰ拡散層が形
成され、さらにＰ拡散層の表面にはソース領域３５を構
成するＮ+ 拡散層が２重拡散プロセスにより形成されて
いる。
示すような構造のものがある。この構造は主電流が電子
であるＮチャネルの縦型ＭＯＳＦＥＴを示し、ドレイン
領域を構成するＮ型（Ｎ+ ）のシリコン基板３１の上に
ドレインバッファ領域３２を構成するＮ- のエピタキシ
ャル層３３が形成されている。エピタキシャル層３３の
表面にはバックゲート領域３４を構成するＰ拡散層が形
成され、さらにＰ拡散層の表面にはソース領域３５を構
成するＮ+ 拡散層が２重拡散プロセスにより形成されて
いる。
【０００４】エピタキシャル層３３の上面にはバックゲ
ート領域３４とソース領域３５にて窓開けされた酸化シ
リコン（ＳｉＯ2 ）膜３６が形成され、さらに酸化シリ
コン膜３６上にはポリシリコンよりなるゲート電極３７
が酸化シリコン膜３６に被覆された状態で形成されてい
る。こうしてゲート電極３７とエピタキシャル層３３と
の間に酸化シリコン膜３６が介在されることにより、こ
の金属−酸化物−半導体（ＭＯＳ）の３層構造によりＭ
ＯＳゲートが形成されている。さらに、窓開けされた酸
化シリコン膜３６の上方からアルミニウムをスパッタ蒸
着することによりソース電極３８が形成されている。ソ
ース電極３８とバックゲート領域３４及びソース領域３
５との各接合は、バックゲート領域３４及びソース領域
３５の極く表面で不純物濃度を高く形成することにより
オーミック接合となっている。また、シリコン基板３１
の下面にはＣｒ又はＴｉよりなるドレイン電極３９がシ
リコン基板３１に対してオーミック接合されて形成され
ている。
ート領域３４とソース領域３５にて窓開けされた酸化シ
リコン（ＳｉＯ2 ）膜３６が形成され、さらに酸化シリ
コン膜３６上にはポリシリコンよりなるゲート電極３７
が酸化シリコン膜３６に被覆された状態で形成されてい
る。こうしてゲート電極３７とエピタキシャル層３３と
の間に酸化シリコン膜３６が介在されることにより、こ
の金属−酸化物−半導体（ＭＯＳ）の３層構造によりＭ
ＯＳゲートが形成されている。さらに、窓開けされた酸
化シリコン膜３６の上方からアルミニウムをスパッタ蒸
着することによりソース電極３８が形成されている。ソ
ース電極３８とバックゲート領域３４及びソース領域３
５との各接合は、バックゲート領域３４及びソース領域
３５の極く表面で不純物濃度を高く形成することにより
オーミック接合となっている。また、シリコン基板３１
の下面にはＣｒ又はＴｉよりなるドレイン電極３９がシ
リコン基板３１に対してオーミック接合されて形成され
ている。
【０００５】
【発明が解決しようとする課題】この縦型ＭＯＳＦＥＴ
において、バックゲート領域３４とドレインバッファ領
域３２との接合がＰＮ接合となっているため、ＰＮ接合
ダイオードが内蔵ダイオードとして形成されている。従
って、この縦型ＭＯＳＦＥＴの等価回路は図９（ａ）の
ように示され、内蔵ダイオード４０はソースＳ−ドレイ
ンＤ間で電界効果トランジスタ（ＦＥＴ）４１と並列に
接続されている。
において、バックゲート領域３４とドレインバッファ領
域３２との接合がＰＮ接合となっているため、ＰＮ接合
ダイオードが内蔵ダイオードとして形成されている。従
って、この縦型ＭＯＳＦＥＴの等価回路は図９（ａ）の
ように示され、内蔵ダイオード４０はソースＳ−ドレイ
ンＤ間で電界効果トランジスタ（ＦＥＴ）４１と並列に
接続されている。
【０００６】縦型ＭＯＳＦＥＴをソースＳ−ドレインＤ
間でバイアス方向が切り換わる回路に使用することによ
り、縦型ＭＯＳＦＥＴにそのバイアス方向に応じた種々
の機能を付与させたい場合がある。例えば、順バイアス
状態で信号増幅やスイッチング等のトランジスタの機能
を付与させて逆バイアス状態で電流を遮断させたり、順
逆両バイアス状態で共に信号増幅やスイッチング等のト
ランジスタの機能を付与させたい場合があった。
間でバイアス方向が切り換わる回路に使用することによ
り、縦型ＭＯＳＦＥＴにそのバイアス方向に応じた種々
の機能を付与させたい場合がある。例えば、順バイアス
状態で信号増幅やスイッチング等のトランジスタの機能
を付与させて逆バイアス状態で電流を遮断させたり、順
逆両バイアス状態で共に信号増幅やスイッチング等のト
ランジスタの機能を付与させたい場合があった。
【０００７】ところが、ドレインＤに対してソースＳが
高電位となる逆バイアス状態では、内蔵ダイオード４０
を通る経路でソースＳ−ドレインＤ間に電流が流れるた
め、縦型ＭＯＳＦＥＴにそのままでは上述のような機能
を付与させることができないという問題があった。
高電位となる逆バイアス状態では、内蔵ダイオード４０
を通る経路でソースＳ−ドレインＤ間に電流が流れるた
め、縦型ＭＯＳＦＥＴにそのままでは上述のような機能
を付与させることができないという問題があった。
【０００８】そこで、縦型ＭＯＳＦＥＴにソースＳ−ド
レインＤ間のバイアス方向に応じて種々の機能を付与さ
せたい場合には、縦型ＭＯＳＦＥＴやダイオードを外部
素子として接続することにより、所望する機能を発現さ
せていた。例えば、順バイアス状態で信号増幅やスイッ
チング等のトランジスタの機能を付与させて逆バイアス
状態で電流を遮断させたい場合には、縦型ＭＯＳＦＥＴ
の外部素子としてダイオード４２を接続して図９（ｂ）
の等価回路のようにしていた。
レインＤ間のバイアス方向に応じて種々の機能を付与さ
せたい場合には、縦型ＭＯＳＦＥＴやダイオードを外部
素子として接続することにより、所望する機能を発現さ
せていた。例えば、順バイアス状態で信号増幅やスイッ
チング等のトランジスタの機能を付与させて逆バイアス
状態で電流を遮断させたい場合には、縦型ＭＯＳＦＥＴ
の外部素子としてダイオード４２を接続して図９（ｂ）
の等価回路のようにしていた。
【０００９】しかし、シリコン基板３１上に新たに縦型
ＭＯＳＦＥＴやダイオードを形成しようとすると、１セ
ル当たりの容積が大きくなり、例えば集積回路の大型化
または集積度の低下をもたらすという問題があった。
ＭＯＳＦＥＴやダイオードを形成しようとすると、１セ
ル当たりの容積が大きくなり、例えば集積回路の大型化
または集積度の低下をもたらすという問題があった。
【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的はソース−ドレイン間に逆
バイアス電圧が印加されても、素子の容積を大きくする
ことなく内蔵ダイオードに電流を流れなくすることがで
き、しかもバイアス方向に応じて種々の機能を発現する
ことができる縦型ＭＯＳ電界効果トランジスタを提供す
ることにある。
れたものであって、その目的はソース−ドレイン間に逆
バイアス電圧が印加されても、素子の容積を大きくする
ことなく内蔵ダイオードに電流を流れなくすることがで
き、しかもバイアス方向に応じて種々の機能を発現する
ことができる縦型ＭＯＳ電界効果トランジスタを提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明は上記問題点を解
決するため、第１発明において、ドレイン領域をなす基
板上に形成されたドレインバッファ領域をなすエピタキ
シャル層の表面側にソース領域と該ソース領域を包囲す
るバックゲート領域とを形成し、該ソース領域及び該バ
ックゲート領域の各表面にて接合するソース電極と、前
記バックゲート領域にチャネルを形成させるためのゲー
ト電極と、前記基板の裏面にて接合されるドレイン電極
とを備えた縦型ＭＯＳ電界効果トランジスタにおいて、
前記バックゲート領域と前記ドレインバッファ領域との
ＰＮ接合により形成される内蔵ダイオードにソース−ド
レイン間の印加電圧のバイアス方向に関係なく電流が流
れないように、前記ソース電極と前記バックゲート領域
との接合面と前記ドレイン電極と前記ドレイン領域との
接合面のうち少なくともいずれか一方にショットキ障壁
を形成した。
決するため、第１発明において、ドレイン領域をなす基
板上に形成されたドレインバッファ領域をなすエピタキ
シャル層の表面側にソース領域と該ソース領域を包囲す
るバックゲート領域とを形成し、該ソース領域及び該バ
ックゲート領域の各表面にて接合するソース電極と、前
記バックゲート領域にチャネルを形成させるためのゲー
ト電極と、前記基板の裏面にて接合されるドレイン電極
とを備えた縦型ＭＯＳ電界効果トランジスタにおいて、
前記バックゲート領域と前記ドレインバッファ領域との
ＰＮ接合により形成される内蔵ダイオードにソース−ド
レイン間の印加電圧のバイアス方向に関係なく電流が流
れないように、前記ソース電極と前記バックゲート領域
との接合面と前記ドレイン電極と前記ドレイン領域との
接合面のうち少なくともいずれか一方にショットキ障壁
を形成した。
【００１２】第２発明において、前記バックゲート領域
または前記ドレイン領域の電極との接合面における不純
物濃度を前記ショットキ障壁を形成する不純物濃度とし
た。
または前記ドレイン領域の電極との接合面における不純
物濃度を前記ショットキ障壁を形成する不純物濃度とし
た。
【００１３】
【作用】上記構成により第１発明によれば、ショットキ
障壁を形成した接合面には整流作用を有するショットキ
・バリア・ダイオード（以下、ＳＢＤという）が形成さ
れる。このＳＢＤはソース−ドレイン間で内蔵ダイオー
ドと直列に接続され、直列接続されたＳＢＤと内蔵ダイ
オードは電界効果トランジスタに対して並列に接続され
る。ここで、ショットキ障壁を形成した接合面に関係な
くＳＢＤの順方向は常に内蔵ダイオードの順方向と逆向
きになる。従って、ソース−ドレイン間に逆バイアス電
圧が印加されても、内蔵ダイオードを通る経路で電流は
流れない。その結果、この縦型ＭＯＳＦＥＴはショット
キ障壁を形成した接合面の違いに応じて、バイアス方向
に応じた種々の機能を発現する。さらに、縦型ＭＯＳＦ
ＥＴの容積はショットキ障壁を形成しても変わらない。
障壁を形成した接合面には整流作用を有するショットキ
・バリア・ダイオード（以下、ＳＢＤという）が形成さ
れる。このＳＢＤはソース−ドレイン間で内蔵ダイオー
ドと直列に接続され、直列接続されたＳＢＤと内蔵ダイ
オードは電界効果トランジスタに対して並列に接続され
る。ここで、ショットキ障壁を形成した接合面に関係な
くＳＢＤの順方向は常に内蔵ダイオードの順方向と逆向
きになる。従って、ソース−ドレイン間に逆バイアス電
圧が印加されても、内蔵ダイオードを通る経路で電流は
流れない。その結果、この縦型ＭＯＳＦＥＴはショット
キ障壁を形成した接合面の違いに応じて、バイアス方向
に応じた種々の機能を発現する。さらに、縦型ＭＯＳＦ
ＥＴの容積はショットキ障壁を形成しても変わらない。
【００１４】第２発明によれば、バックゲート領域また
はドレイン領域の電極との接合面における不純物濃度を
ショットキ障壁を形成する不純物濃度としたので、バッ
クゲート領域またはドレイン領域の電極との接合面にＳ
ＢＤが形成される。
はドレイン領域の電極との接合面における不純物濃度を
ショットキ障壁を形成する不純物濃度としたので、バッ
クゲート領域またはドレイン領域の電極との接合面にＳ
ＢＤが形成される。
【００１５】
【実施例】以下、本発明をＮチャネルの縦型ＭＯＳＦＥ
Ｔに具体化した一実施例を図１，図２に従って説明す
る。
Ｔに具体化した一実施例を図１，図２に従って説明す
る。
【００１６】図１はＮチャネルの縦型ＭＯＳＦＥＴの構
造断面図を示す。同図に示すように、ドレイン領域１を
構成するＮ型（Ｎ+ ）のシリコン基板２上にドレインバ
ッファ領域３を構成するＮ- のエピタキシャル層４が形
成されている。このエピタキシャル層４の表面付近には
バックゲート領域５を構成するＰ拡散層が形成され、さ
らにＰ拡散層の表面付近にはソース領域６を構成するＮ
+ 拡散層が２重拡散プロセスにより形成されている。バ
ックゲート領域５は後述するソース電極７との接合面８
の下方領域（同図においてソース領域６，６に挟まれた
領域）とそれ以外の領域において別々の拡散プロセスに
より形成されており、それぞれの不純物濃度が異なって
いる。
造断面図を示す。同図に示すように、ドレイン領域１を
構成するＮ型（Ｎ+ ）のシリコン基板２上にドレインバ
ッファ領域３を構成するＮ- のエピタキシャル層４が形
成されている。このエピタキシャル層４の表面付近には
バックゲート領域５を構成するＰ拡散層が形成され、さ
らにＰ拡散層の表面付近にはソース領域６を構成するＮ
+ 拡散層が２重拡散プロセスにより形成されている。バ
ックゲート領域５は後述するソース電極７との接合面８
の下方領域（同図においてソース領域６，６に挟まれた
領域）とそれ以外の領域において別々の拡散プロセスに
より形成されており、それぞれの不純物濃度が異なって
いる。
【００１７】すなわち、バックゲート領域５においてソ
ース電極７との接合面８の下方領域はＰ型不純物濃度が
低いＰ- 濃度領域に形成され、それ以外の領域に比べて
不純物濃度が低く形成されている。また、拡散プロセス
によりＮ+ 濃度領域となったソース領域６の表面に、Ｎ
型不純物をさらにイオン注入することにより、ソース領
域６の極く表面６ａはＮ型不純物が高濃度となってい
る。
ース電極７との接合面８の下方領域はＰ型不純物濃度が
低いＰ- 濃度領域に形成され、それ以外の領域に比べて
不純物濃度が低く形成されている。また、拡散プロセス
によりＮ+ 濃度領域となったソース領域６の表面に、Ｎ
型不純物をさらにイオン注入することにより、ソース領
域６の極く表面６ａはＮ型不純物が高濃度となってい
る。
【００１８】エピタキシャル層４の上面にはバックゲー
ト領域５及びソース領域６の上面にて窓開けされた酸化
シリコン（ＳｉＯ2 ）膜９が形成されている。この酸化
シリコン膜９上にはバックゲート領域５と対向する位置
にポリシリコンよりなるゲート電極９が形成され、さら
にゲート電極９は酸化シリコン膜９にて被覆されてい
る。こうしてゲート電極１０とエピタキシャル層４との
間に酸化シリコン膜９が介在されることにより、金属−
酸化物−半導体（ＭＯＳ）の３層によるＭＯＳゲートが
形成されている。従って、ゲート電極１０にプラスの電
圧が印加されるとゲート電極１０と対向するバックゲー
ト領域５の表面に反転層ができてＮ型のチャネルが形成
されるようになっている。
ト領域５及びソース領域６の上面にて窓開けされた酸化
シリコン（ＳｉＯ2 ）膜９が形成されている。この酸化
シリコン膜９上にはバックゲート領域５と対向する位置
にポリシリコンよりなるゲート電極９が形成され、さら
にゲート電極９は酸化シリコン膜９にて被覆されてい
る。こうしてゲート電極１０とエピタキシャル層４との
間に酸化シリコン膜９が介在されることにより、金属−
酸化物−半導体（ＭＯＳ）の３層によるＭＯＳゲートが
形成されている。従って、ゲート電極１０にプラスの電
圧が印加されるとゲート電極１０と対向するバックゲー
ト領域５の表面に反転層ができてＮ型のチャネルが形成
されるようになっている。
【００１９】バックゲート領域５及びソース領域６の窓
開けされた上面及びゲート電極１０を被覆する酸化シリ
コン膜９の上面にはアルミニウムよりなるソース電極７
がスパッタ蒸着されて形成されている。これにより、ソ
ース電極７はバックゲート領域５及びソース領域６に対
して金属−半導体接合されている。
開けされた上面及びゲート電極１０を被覆する酸化シリ
コン膜９の上面にはアルミニウムよりなるソース電極７
がスパッタ蒸着されて形成されている。これにより、ソ
ース電極７はバックゲート領域５及びソース領域６に対
して金属−半導体接合されている。
【００２０】ここで、ソース領域６の極く表面６ａはＮ
型不純物が高濃度となっているため、ソース電極７とソ
ース領域６との接合はオーミック接合となっている。一
方、バックゲート領域５において接合面８の下方領域は
Ｐ型不純物濃度が低く形成されているため、ソース電極
７とバックゲート領域５との接合面８における接合は、
その接合面にショットキ障壁を形成するショットキ接合
となっている。
型不純物が高濃度となっているため、ソース電極７とソ
ース領域６との接合はオーミック接合となっている。一
方、バックゲート領域５において接合面８の下方領域は
Ｐ型不純物濃度が低く形成されているため、ソース電極
７とバックゲート領域５との接合面８における接合は、
その接合面にショットキ障壁を形成するショットキ接合
となっている。
【００２１】また、ソース電極７とゲート電極１０は酸
化シリコン膜９にて互いに絶縁されている。そして、シ
リコン基板２の下面にはＣｒ又はＴｉよりなるドレイン
電極１１がスパッタ蒸着されて形成されている。
化シリコン膜９にて互いに絶縁されている。そして、シ
リコン基板２の下面にはＣｒ又はＴｉよりなるドレイン
電極１１がスパッタ蒸着されて形成されている。
【００２２】このように構成された縦型ＭＯＳＦＥＴに
は、バックゲート領域５とドレインバッファ領域３との
ＰＮ接合によりＰＮ接合ダイオードである図２の等価回
路に示すような内蔵ダイオード１２が形成されている。
また、ソース電極７とバックゲート領域５との接合面８
にはショットキ接合による図２に示すようなショットキ
・バリア・ダイオード（以下、ＳＢＤという）１３が形
成されている。
は、バックゲート領域５とドレインバッファ領域３との
ＰＮ接合によりＰＮ接合ダイオードである図２の等価回
路に示すような内蔵ダイオード１２が形成されている。
また、ソース電極７とバックゲート領域５との接合面８
にはショットキ接合による図２に示すようなショットキ
・バリア・ダイオード（以下、ＳＢＤという）１３が形
成されている。
【００２３】図２の等価回路から分かるように、内蔵ダ
イオード１２とＳＢＤ１３はそれぞれの順方向が互いに
逆向きになって直列に接続され、ソースＳ−ドレインＤ
間に電界効果トランジスタ（ＦＥＴ）１４に対して並列
に接続されている。そのため、ソースＳ−ドレインＤ間
にかかるバイアス電圧が順逆どちらの方向に印加されて
も、ＦＥＴ１４と並列に接続された内蔵ダイオード１２
及びＳＢＤ１３を通る経路には電流が流れないようにな
っている。
イオード１２とＳＢＤ１３はそれぞれの順方向が互いに
逆向きになって直列に接続され、ソースＳ−ドレインＤ
間に電界効果トランジスタ（ＦＥＴ）１４に対して並列
に接続されている。そのため、ソースＳ−ドレインＤ間
にかかるバイアス電圧が順逆どちらの方向に印加されて
も、ＦＥＴ１４と並列に接続された内蔵ダイオード１２
及びＳＢＤ１３を通る経路には電流が流れないようにな
っている。
【００２４】次に、この縦型ＭＯＳＦＥＴの動作につい
て説明する。まず、ソースＳ−ドレインＤ間に順バイア
ス電圧ＶDS（ソースＳに対してドレインＤがプラス電
位）が印加された場合について述べる。このとき、バッ
クゲート領域５とドレインバッファ領域３との接合によ
り形成される内蔵ダイオード１２は逆方向にバイアスさ
れるため、内蔵ダイオード１２を通る経路では電流が流
れない。また、バックゲート領域５はＳＢＤ１３を介し
てソース電極７と接続されているため、バックゲート領
域５とソースＳは等電位となる。よって、等価回路は図
２（ａ）のようになる。
て説明する。まず、ソースＳ−ドレインＤ間に順バイア
ス電圧ＶDS（ソースＳに対してドレインＤがプラス電
位）が印加された場合について述べる。このとき、バッ
クゲート領域５とドレインバッファ領域３との接合によ
り形成される内蔵ダイオード１２は逆方向にバイアスさ
れるため、内蔵ダイオード１２を通る経路では電流が流
れない。また、バックゲート領域５はＳＢＤ１３を介し
てソース電極７と接続されているため、バックゲート領
域５とソースＳは等電位となる。よって、等価回路は図
２（ａ）のようになる。
【００２５】ソースＳに対してゲートＧをプラス電位
（＋ＶGS）にすると、ゲート電極１０と酸化シリコン膜
９を介して対向するバックゲート領域５の表面にチャネ
ルが形成される。その結果、ドレインＤからソースＳに
向かってドレイン電流ＩD が流れる。一方、ソースＳに
対してゲートＧを０またはマイナス電位（−ＶGS）にす
ると、チャネルが形成されずソースＳ−ドレインＤ間に
電流が流れない。
（＋ＶGS）にすると、ゲート電極１０と酸化シリコン膜
９を介して対向するバックゲート領域５の表面にチャネ
ルが形成される。その結果、ドレインＤからソースＳに
向かってドレイン電流ＩD が流れる。一方、ソースＳに
対してゲートＧを０またはマイナス電位（−ＶGS）にす
ると、チャネルが形成されずソースＳ−ドレインＤ間に
電流が流れない。
【００２６】次に、ソースＳ−ドレインＤ間に逆バイア
ス電圧ＶDSが印加された場合について述べる。このと
き、ソース電極７とバックゲート領域５との接合により
形成されるＳＢＤ１３は逆方向にバイアスされるため、
内蔵ダイオード１２及びＳＢＤ１３を通る経路では電流
が流れない。また、バックゲート領域５を挟んで形成さ
れるＳＢＤ１３と内蔵ダイオード１２において、ＳＢＤ
１３は逆方向にバイアスされ、内蔵ダイオード１２は順
方向にバイアスされるので、バックゲート領域５はドレ
インＤと等電位になる。よって、等価回路は図２（ｂ）
のようになる。
ス電圧ＶDSが印加された場合について述べる。このと
き、ソース電極７とバックゲート領域５との接合により
形成されるＳＢＤ１３は逆方向にバイアスされるため、
内蔵ダイオード１２及びＳＢＤ１３を通る経路では電流
が流れない。また、バックゲート領域５を挟んで形成さ
れるＳＢＤ１３と内蔵ダイオード１２において、ＳＢＤ
１３は逆方向にバイアスされ、内蔵ダイオード１２は順
方向にバイアスされるので、バックゲート領域５はドレ
インＤと等電位になる。よって、等価回路は図２（ｂ）
のようになる。
【００２７】ドレインＤに対してゲートＧをプラス電位
（＋ＶGD）にすると、ゲート電極１０と酸化シリコン膜
９を介して対向するバックゲート領域５の表面にチャネ
ルが形成される。その結果、ソースＳからドレインＤに
向かってドレイン電流ＩD が流れる。一方、ドレインＤ
に対してゲートＧを０またはマイナス電位（−ＶGD）に
すると、チャネルが形成されずソースＳ−ドレインＤ間
に電流が流れない。
（＋ＶGD）にすると、ゲート電極１０と酸化シリコン膜
９を介して対向するバックゲート領域５の表面にチャネ
ルが形成される。その結果、ソースＳからドレインＤに
向かってドレイン電流ＩD が流れる。一方、ドレインＤ
に対してゲートＧを０またはマイナス電位（−ＶGD）に
すると、チャネルが形成されずソースＳ−ドレインＤ間
に電流が流れない。
【００２８】例えば、この縦型ＭＯＳＦＥＴをソースＳ
−ドレインＤ間のバイアス方向が変化する動作回路に適
用すると、バックゲート領域５の電位はソースＳとドレ
インＤの各電位のうち常に低電位側と等しくなる。その
ため、ゲート電圧ＶG をソースＳとドレインＤの各電位
のうち常に低電位側を基準として設定してやれば、ソー
スＳ−ドレインＤ間のバイアス方向が切り換わる回路に
おいて、順逆両バイアス状態においてもゲート電圧ＶG
に応じてソースＳ−ドレインＤ間の電流は制御される。
−ドレインＤ間のバイアス方向が変化する動作回路に適
用すると、バックゲート領域５の電位はソースＳとドレ
インＤの各電位のうち常に低電位側と等しくなる。その
ため、ゲート電圧ＶG をソースＳとドレインＤの各電位
のうち常に低電位側を基準として設定してやれば、ソー
スＳ−ドレインＤ間のバイアス方向が切り換わる回路に
おいて、順逆両バイアス状態においてもゲート電圧ＶG
に応じてソースＳ−ドレインＤ間の電流は制御される。
【００２９】以上詳述したように、本実施例のＮチャネ
ル縦型ＭＯＳＦＥＴによれば、ソース電極７とバックゲ
ート領域５との接合面８にショットキ障壁を形成するこ
とにより内蔵ダイオード１２の順方向と反対向きの順方
向をもつＳＢＤ１３を形成した。このとき、ＳＢＤ１３
と内蔵ダイオード１２はソースＳ−ドレインＤ間で直列
に接続されるとともに、ＦＥＴ１４に対して並列に接続
される。そのため、ソースＳ−ドレインＤ間に逆バイア
ス電圧が印加されても、内蔵ダイオード１２と直列接続
されたＳＢＤ１３に逆バイアスがかかるので、ソースＳ
−ドレインＤ間において内蔵ダイオード１２を通る経路
の通電を遮断することができる。
ル縦型ＭＯＳＦＥＴによれば、ソース電極７とバックゲ
ート領域５との接合面８にショットキ障壁を形成するこ
とにより内蔵ダイオード１２の順方向と反対向きの順方
向をもつＳＢＤ１３を形成した。このとき、ＳＢＤ１３
と内蔵ダイオード１２はソースＳ−ドレインＤ間で直列
に接続されるとともに、ＦＥＴ１４に対して並列に接続
される。そのため、ソースＳ−ドレインＤ間に逆バイア
ス電圧が印加されても、内蔵ダイオード１２と直列接続
されたＳＢＤ１３に逆バイアスがかかるので、ソースＳ
−ドレインＤ間において内蔵ダイオード１２を通る経路
の通電を遮断することができる。
【００３０】しかも、ソースＳ−ドレインＤ間に逆バイ
アス電圧ＶDSが印加された場合にも、ゲートＧ電圧ＶGD
に応じてソ−スＳからドレインＤへ流れるドレイン電流
ＩDを制御することができる。つまり、この縦型ＭＯＳ
ＦＥＴはソースＳ−ドレインＤ間が順逆いずれのバイア
ス状態においても、信号増幅やスイッチング等のトラン
ジスタの機能を発現することができる。そして、このよ
うな機能を発現するためには従来の縦型ＭＯＳＦＥＴで
は、シリコン基板３１上に新たにダイオードや縦型ＭＯ
ＳＦＥＴを形成しなければならなかった。しかし、本実
施例の縦型ＭＯＳＦＥＴは、ソース電極とバックゲート
領域５との接合をショットキ接合としただけで縦型ＭＯ
ＳＦＥＴの容積を増大させる必要がないので、集積回路
の小型化または集積度の増大化を図ることができる。
アス電圧ＶDSが印加された場合にも、ゲートＧ電圧ＶGD
に応じてソ−スＳからドレインＤへ流れるドレイン電流
ＩDを制御することができる。つまり、この縦型ＭＯＳ
ＦＥＴはソースＳ−ドレインＤ間が順逆いずれのバイア
ス状態においても、信号増幅やスイッチング等のトラン
ジスタの機能を発現することができる。そして、このよ
うな機能を発現するためには従来の縦型ＭＯＳＦＥＴで
は、シリコン基板３１上に新たにダイオードや縦型ＭＯ
ＳＦＥＴを形成しなければならなかった。しかし、本実
施例の縦型ＭＯＳＦＥＴは、ソース電極とバックゲート
領域５との接合をショットキ接合としただけで縦型ＭＯ
ＳＦＥＴの容積を増大させる必要がないので、集積回路
の小型化または集積度の増大化を図ることができる。
【００３１】なお、本発明は上記実施例に限定されるも
のではなく、発明の趣旨を逸脱しない範囲で例えば次の
ように構成することもできる。 （１）上記実施例ではＮチャネルの縦型ＭＯＳＦＥＴに
適用したが、図３に示すようにＰチャネルの縦型ＭＯＳ
ＦＥＴに適用してもよい。この場合は、バックゲート領
域５における接合面８の下方領域のＮ型不純物濃度を低
くすることにより、ソース電極７とバックゲート領域５
との接合をショットキ接合としてショットキ・バリア・
ダイオード（ＳＢＤ）１３を形成させている。図４はそ
の等価回路であり、内蔵ダイオード１２とＳＢＤ１３は
ソースＳ−ドレインＤ間でそれぞれの順方向が互いに逆
向きになって直列に接続されるとともに、ＦＥＴ１４に
対して並列に接続されている。そのため、ソースＳ−ド
レインＤ間のバイアス方向に関係なく内蔵ダイオード１
２を通る経路には電流が流れない。このＰチャネルの縦
型ＭＯＳＦＥＴも順逆いずれのバイアス状態においても
信号増幅やスイッチング等のトランジスタの機能を発現
することができる。
のではなく、発明の趣旨を逸脱しない範囲で例えば次の
ように構成することもできる。 （１）上記実施例ではＮチャネルの縦型ＭＯＳＦＥＴに
適用したが、図３に示すようにＰチャネルの縦型ＭＯＳ
ＦＥＴに適用してもよい。この場合は、バックゲート領
域５における接合面８の下方領域のＮ型不純物濃度を低
くすることにより、ソース電極７とバックゲート領域５
との接合をショットキ接合としてショットキ・バリア・
ダイオード（ＳＢＤ）１３を形成させている。図４はそ
の等価回路であり、内蔵ダイオード１２とＳＢＤ１３は
ソースＳ−ドレインＤ間でそれぞれの順方向が互いに逆
向きになって直列に接続されるとともに、ＦＥＴ１４に
対して並列に接続されている。そのため、ソースＳ−ド
レインＤ間のバイアス方向に関係なく内蔵ダイオード１
２を通る経路には電流が流れない。このＰチャネルの縦
型ＭＯＳＦＥＴも順逆いずれのバイアス状態においても
信号増幅やスイッチング等のトランジスタの機能を発現
することができる。
【００３２】（２）ドレイン電極１１とドレイン領域１
との接合面をショットキ接合としてもよい。この場合、
等価回路は図５のようになり、このショットキ接合によ
るＳＢＤ１５は電界効果トランジスタと直列に接続され
るため、ソースＳ−ドレインＤ間に逆バイアスがかかる
と、ソースＳ−ドレインＤ間の通電はゲート電圧ＶGに
関係なく遮断される。さらに、ソース電極７とバックゲ
ート領域５との接合及びドレイン電極１１とドレイン領
域１との接合を共にショットキ接合としてもよい。その
等価回路は図６のようになる。
との接合面をショットキ接合としてもよい。この場合、
等価回路は図５のようになり、このショットキ接合によ
るＳＢＤ１５は電界効果トランジスタと直列に接続され
るため、ソースＳ−ドレインＤ間に逆バイアスがかかる
と、ソースＳ−ドレインＤ間の通電はゲート電圧ＶGに
関係なく遮断される。さらに、ソース電極７とバックゲ
ート領域５との接合及びドレイン電極１１とドレイン領
域１との接合を共にショットキ接合としてもよい。その
等価回路は図６のようになる。
【００３３】（３）ソース電極７とバックゲート領域５
との接合及びソース電極７とソース領域６との接合を共
にショットキ接合としてもよい。その等価回路は図７の
ようになる。ソース電極７とソース領域６とのショット
キ接合によるＳＢＤ１６は電界効果トランジスタと直列
に接続される。よって、ソースＳ−ドレインＤ間に順バ
イアスがかかると、ソースＳ−ドレインＤ間の通電はゲ
ート電圧ＶGSに関係なく遮断され、ソースＳ−ドレイン
Ｄ間に逆バイアスがかかると、ドレイン電流Ｉ D はゲー
ト電圧ＶGDに応じて制御される。
との接合及びソース電極７とソース領域６との接合を共
にショットキ接合としてもよい。その等価回路は図７の
ようになる。ソース電極７とソース領域６とのショット
キ接合によるＳＢＤ１６は電界効果トランジスタと直列
に接続される。よって、ソースＳ−ドレインＤ間に順バ
イアスがかかると、ソースＳ−ドレインＤ間の通電はゲ
ート電圧ＶGSに関係なく遮断され、ソースＳ−ドレイン
Ｄ間に逆バイアスがかかると、ドレイン電流Ｉ D はゲー
ト電圧ＶGDに応じて制御される。
【００３４】（４）上記実施例ではバックゲート領域５
の接合面８における不純物濃度を低くすることによりソ
ース電極７とバックゲート領域５との接合面８にショッ
トキー障壁を形成したが、ソース電極７とバックゲート
領域５との接合面８にＭｏやＴｉ等を介在させることに
よりショットキー障壁を形成してもよい。
の接合面８における不純物濃度を低くすることによりソ
ース電極７とバックゲート領域５との接合面８にショッ
トキー障壁を形成したが、ソース電極７とバックゲート
領域５との接合面８にＭｏやＴｉ等を介在させることに
よりショットキー障壁を形成してもよい。
【００３５】（５）本実施例の縦型ＭＯＳＦＥＴをソー
スＳ−ドレインＤ間でバイアス方向が切り換わらない回
路に使用してもよい。 （６）上記実施例ではバックゲート領域５のソース電極
７との接合面８における不純物濃度を低濃度とするた
め、バックゲート領域５の製造プロセスとして不純物濃
度の異なる２つの拡散プロセスを用いたが、その製造プ
ロセスは上記実施例に限定されない。例えば、バックゲ
ート領域５をイオン注入により形成する場合、イオン注
入後の接合面８における不純物濃度は低くなるが、その
後のアニール温度を制御するなどして接合面８への不純
物濃度の拡散を抑えることにより接合面８における不純
物濃度を低く形成してもよい。また、バックゲート領域
５全域の不純物濃度を、接合面８においてバックゲート
領域５とソース電極７とがショットキ接触となるような
不純物濃度としてもよい。これらの場合、従来の製造プ
ロセスのままでバックゲート領域５とソース電極７とを
ショットキ接触とすることができ、新たな製造プロセス
を必要としない。
スＳ−ドレインＤ間でバイアス方向が切り換わらない回
路に使用してもよい。 （６）上記実施例ではバックゲート領域５のソース電極
７との接合面８における不純物濃度を低濃度とするた
め、バックゲート領域５の製造プロセスとして不純物濃
度の異なる２つの拡散プロセスを用いたが、その製造プ
ロセスは上記実施例に限定されない。例えば、バックゲ
ート領域５をイオン注入により形成する場合、イオン注
入後の接合面８における不純物濃度は低くなるが、その
後のアニール温度を制御するなどして接合面８への不純
物濃度の拡散を抑えることにより接合面８における不純
物濃度を低く形成してもよい。また、バックゲート領域
５全域の不純物濃度を、接合面８においてバックゲート
領域５とソース電極７とがショットキ接触となるような
不純物濃度としてもよい。これらの場合、従来の製造プ
ロセスのままでバックゲート領域５とソース電極７とを
ショットキ接触とすることができ、新たな製造プロセス
を必要としない。
【００３６】
【発明の効果】以上詳述したように本発明によれば、ソ
ース−ドレイン間に逆バイアス電圧が印加されても、素
子の容積を大きくすることなく内蔵ダイオードに電流を
流れなくすることができ、しかもバイアス方向に応じて
種々の機能を発現することができるという優れた効果を
奏する。
ース−ドレイン間に逆バイアス電圧が印加されても、素
子の容積を大きくすることなく内蔵ダイオードに電流を
流れなくすることができ、しかもバイアス方向に応じて
種々の機能を発現することができるという優れた効果を
奏する。
【図１】本発明を具体化した一実施例におけるＮチャネ
ルの縦型ＭＯＳＦＥＴの断面図である。
ルの縦型ＭＯＳＦＥＴの断面図である。
【図２】一実施例におけるＮチャネルの縦型ＭＯＳＦＥ
Ｔの等価回路図であり、（ａ）はソース−ドレイン間が
順方向にバイアスされたときであり、（ｂ）はソース−
ドレイン間が逆方向にバイアスされたときである。
Ｔの等価回路図であり、（ａ）はソース−ドレイン間が
順方向にバイアスされたときであり、（ｂ）はソース−
ドレイン間が逆方向にバイアスされたときである。
【図３】別例におけるＰチャネルの縦型ＭＯＳＦＥＴの
断面図である。
断面図である。
【図４】図３に示したＰチャネルの縦型ＭＯＳＦＥＴの
等価回路図である。
等価回路図である。
【図５】図４と異なる別例における縦型ＭＯＳＦＥＴの
等価回路図である。
等価回路図である。
【図６】図４，５と異なる別例における縦型ＭＯＳＦＥ
Ｔの等価回路図である。
Ｔの等価回路図である。
【図７】図４〜６と異なる別例における縦型ＭＯＳＦＥ
Ｔの等価回路図である。
Ｔの等価回路図である。
【図８】従来技術におけるＮチャネルの縦型ＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図９】従来技術におけるＮチャネルの縦型ＭＯＳＦＥ
Ｔにおいて、（ａ）は等価回路図であり、（ｂ）は外部
素子を接続した等価回路図である。
Ｔにおいて、（ａ）は等価回路図であり、（ｂ）は外部
素子を接続した等価回路図である。
１…ドレイン領域、３…ドレインバッファ領域、５…バ
ックゲート領域、７…ソース電極、８…接合面、１１…
ドレイン電極、１２…内蔵ダイオード、Ｓ…ソース、Ｄ
…ドレイン。
ックゲート領域、７…ソース電極、８…接合面、１１…
ドレイン電極、１２…内蔵ダイオード、Ｓ…ソース、Ｄ
…ドレイン。
Claims (2)
- 【請求項１】 ドレイン領域をなす基板上に形成された
ドレインバッファ領域をなすエピタキシャル層の表面側
にソース領域と該ソース領域を包囲するバックゲート領
域とを形成し、該ソース領域及び該バックゲート領域の
各表面にて接合するソース電極と、前記バックゲート領
域にチャネルを形成させるゲート電極と、前記基板の裏
面にて接合されるドレイン電極とを備えた縦型ＭＯＳ電
界効果トランジスタにおいて、 前記バックゲート領域と前記ドレインバッファ領域との
ＰＮ接合により形成される内蔵ダイオードにソース−ド
レイン間の印加電圧のバイアス方向に関係なく電流が流
れないように、前記ソース電極と前記バックゲート領域
との接合面と前記ドレイン電極と前記ドレイン領域との
接合面のうち少なくともいずれか一方にショットキ障壁
を形成した縦型ＭＯＳ電界効果トランジスタ。 - 【請求項２】 前記バックゲート領域または前記ドレイ
ン領域の電極との接合面における不純物濃度を前記ショ
ットキ障壁を形成する不純物濃度とした請求項１に記載
の縦型ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP536393A JPH0715009A (ja) | 1993-01-14 | 1993-01-14 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP536393A JPH0715009A (ja) | 1993-01-14 | 1993-01-14 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715009A true JPH0715009A (ja) | 1995-01-17 |
Family
ID=11609090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP536393A Pending JPH0715009A (ja) | 1993-01-14 | 1993-01-14 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715009A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6617642B1 (en) * | 2000-02-23 | 2003-09-09 | Tripath Technology, Inc. | Field effect transistor structure for driving inductive loads |
| KR100564530B1 (ko) * | 1998-08-27 | 2006-05-25 | 페어차일드코리아반도체 주식회사 | 그 내부에 쇼트키 다이오드를 갖는 전력 소자 및 이를 제조하는방법 |
| WO2009031567A1 (ja) | 2007-09-07 | 2009-03-12 | Sanken Electric Co., Ltd. | 電気回路のスイッチング装置 |
| EP2093802A1 (en) * | 2006-12-04 | 2009-08-26 | Sanken Electric Co., Ltd. | Insulating-gate fet and its manufacturing method |
| WO2009147996A1 (ja) | 2008-06-02 | 2009-12-10 | サンケン電気株式会社 | 電界効果半導体装置及びその製造方法 |
| WO2010035667A1 (ja) | 2008-09-29 | 2010-04-01 | サンケン電気株式会社 | 電気回路のスイッチング装置 |
| JP2010216420A (ja) * | 2009-03-18 | 2010-09-30 | Denso Corp | 通電制御装置 |
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| JP2016167537A (ja) * | 2015-03-10 | 2016-09-15 | 富士電機株式会社 | 縦型ｍｏｓｆｅｔ |
| DE102015111479A1 (de) * | 2015-07-15 | 2017-01-19 | Infineon Technologies Austria Ag | Halbleitervorrichtung mit einer klemmstruktur |
| JP2020532109A (ja) * | 2017-11-01 | 2020-11-05 | 蘇州東微半導体有限公司 | Ｉｇｂｔパワーデバイス |
| JP2020532120A (ja) * | 2017-11-01 | 2020-11-05 | 蘇州東微半導体有限公司 | パワーｍｏｓｆｅｔデバイス |
-
1993
- 1993-01-14 JP JP536393A patent/JPH0715009A/ja active Pending
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