KR20140092209A - 반도체 전력 정류 장치 - Google Patents
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Abstract
본 발명은 반도체 전력 정류소자의 구조를 제공한다. 이 반도체 전력 정류소자의 구조는 제 1 도전형으로 도핑된 기판, 상기 기판의 하부면 상에 제공된 제 2 전극, 상기 기판 상에 정의된 활성 영역 및 필드 영역, 상기 활성 영역 상에 제공된 게이트, 상기 게이트 및 상기 기판 사이에 제공된 게이트 절연막, 상기 게이트의 서로 마주보는 제 1 및 제 2 측들에 인접한 상기 기판 내에 제공되고, 상기 제 1 도전형과 다른 제 2 도전형의 도펀트로 도핑된 바디 영역들, 및 상기 제 1 및 제 2 측들을 연결하는 상기 게이트의 제 3 및 제 4 측들에 인접한 상기 기판 내에 형성되는 제 2 도전형의 플러그 영역을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로써, 특히 반도체 전력 정류 장치에 관한 것이다.
고전압 대전력용 반도체 전력 정류기는 파워 서플라이, 전력 변환장치등으로 다양하게 응용되고 있다. p-n접합 다이오드는 누설전류가 작고 특히 고온에서도 양호한 신뢰성을 갖고 있다. 그러나 p-n접합 다이오드는 순방향 전압이 크고(~0.7V), 소수 캐리어에 의한 전류 전도 특성 때문에 역회복 시간(reverse recovery time) 등의 스위칭 속도가 느린 단점을 갖는다. 반면, 쇼트키 다이오드는 적절한 금속 전극을 사용함으로써 순방향 전압이 낮고, 다수 캐리어에 의한 전도 특성을 가지기 때문에, 역회복 시간이 빠른 장점을 갖는다. 그러나 쇼트키 다이오드는 오프상태에서의 누설전류가 크고, 또한 고온에서 금속과 반도체의 접촉 부분에서 신뢰성 저하의 문제점을 가지고 있어 발열 억제를 위한 추가적인 조치가 필요하다.
R. K. Williams 등은 US patent 5,818,084에서 MOSFET (metal oxide semiconductor field effect transistor) 구조에서 드레인(drain)과 게이트(gate), 바디(body)를 동시에 연결하여 양극(anode)을 형성하고 소스(source)를 음극(cathode)으로 사용하는 정류소자 구조를 제안하였다. 상기 선행특허는 일반적인 MOS connection diode (드레인과 게이트를 연결하여 양극을 형성하고 소스와 바디를 연결하여 음극을 형성) 보다 turn-on 전압이 낮고, 다수케리어 전도특성을 가지기 때문에 reverse recovery time이 p-n diode 보다 빠르며, 누설전류 및 고온 신뢰성이 양호한 특성을 가진다.
한편, US 6,186,408, US 6,331,455, US 6,420,225, US6,448,160, US 6,765,264, US 6,979,861 등에서 상기 MOSFET 구조를 이용한 정류소자의 다양한 제작 방법이 제시되고 있다. 상기 제안 특허들은 공통적으로 가드링(guard-ring) 영역과 활성(active) 영역을 포함하고 있으며, 활성 영역 내에는 플러그(plug) 영역과 사각형 모양의 게이트(gate), 바디(body) 확산 영역 및 드레인(drain) 확산 영역으로 구성된다.
그러나 상기 정류소자에서 게이트는 볼록한 모서리(corner) 부분을 포함하게 되며, 모서리 부분에서 불균일한 channel length, electric field의 집중 등으로 인하여 breakdown voltage의 저하, 불균일한 forward voltage 특성을 나타내며, 이러한 현상은 짧은 체널 길이를 가지는 정류소자의 경우 더욱 심각하여 추가적인 조치가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 낮은 순방향 전압 특성을 가지고, 스위칭 속도가 빠르며, 누설전류 특성이 양호한 반도체 전력 정류 소자를 제공하는 데 있다.
상술한 기술적 과제를 해결하기 위한 반도체 전력 정류 장치가 제시된다.
본 발명에 따른 전력 정류 장치는 제 1 도전형으로 도핑된 기판, 상기 기판의 하부면 상에 제공된 제 2 전극, 상기 기판 상에 정의된 활성 영역 및 필드 영역, 상기 활성 영역 상에 제공된 게이트, 상기 게이트 및 상기 기판 사이에 제공된 게이트 절연막, 상기 게이트의 서로 마주보는 제 1 및 제 2 측들에 인접한 상기 기판 내에 제공되고 상기 제 1 도전형과 다른 제 2 도전형의 도펀트로 도핑된 바디 영역들, 상기 기판 상의 제 1 전극, 및 상기 제 1 및 제 2측들을 연결하는 상기 게이트의 제 3 및 제 4 측들에 인접한 상기 기판 내에 형성되는 제 1 도전형의 플러그 영역을 포함할 수 있다.
일 실시예에서, 상기 바디 영역은 제 1 바디 영역 및 상기 제 1 바디 영역의 하부면 상에 제공된 제 2 바디 영역을 포함할 수 있다.
일 실시예에서, 상기 바디 영역, 상기 플러그 영역 및 상기 게이트를 전기적으로 접속하는 제 1 전극을 더 포함할 수 있다.
일 실시예에서, 상기 장치는 상기 바디 영역들 내에 제공되고 상기 제 1 도전형의 도펀트로 도핑된 드레인 영역을 더 포함할 수 있다.
일 실시예에서, 상기 장치는 상기 드레인 영역, 상기 플러그 영역 및 상기 게이트를 전기적으로 접속하는 제 1 전극을 더 포함할 수 있다.
일 실시예에서, 상기 장치는 상기 활성 영역을 둘러싸는 제 2 도전형의 가드링 영역을 더 포함할 수 있다.
일 실시예에서, 상기 장치는 상기 가드링 영역 및 상기 플러그 영역이 서로 연결될 수 있다.
일 실시예에서, 상기 장치는 상기 가드링 영역 상의 서라운딩 게이트를 더 포함할 수 있다.
일 실시예에서, 상기 장치는 상기 가드링 영역, 상기 서라운딩 게이트, 상기 게이트, 상기 플러그 영역, 및 상기 바디 영역을 전기적으로 접속하는 제 1 전극을 더 포함할 수 있다.
일 실시예에서, 상기 장치는 상기 서라운딩 게이트의 마주보는 양측들이 상기 가드링 영역 상으로 연장할 수 있다..
일 실시예에서, 상기 장치는 상기 게이트들이 상기 제 2 방향으로 연결되고, 상기 게이트들 및 상기 서라운딩 게이트는 연결될 수 있다.
본 발명의 일 예에 따른 반도체 전력 정류 장치는 소자 특성을 저하시키는 게이트 모서리 하부에 플러그 영역 또는 가드링 영역을 형성하여 채널이 형성되지 않게 할 수 있다. 그 결과, 상기 장치는 순방향 턴-온 특성의 균일도와 역방향 내압 특성을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 전력 정류 장치를 나타내는 평면도이다.
도 1b는 도 1a의 A부분의 확대도이다.
도 1c는 도 1b의 I - I'선에 따른 단면도의 일 예이다.
도 1d는 도 1b의 I - I'선에 따른 단면도의 다른 예이다.
도 1e는 도 1b의 II - II'선에 따른 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 전력 정류 장치를 나타내는 평면도이다.
도 2b는 도 2a의 B부분의 확대도이다.
도 2c는 도 2b의 III - III'선에 따른 단면도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 전력 정류 장치를 나타내는 평면도이다.
도 3b는 도 3a의 C부분의 확대도이다.
도 1b는 도 1a의 A부분의 확대도이다.
도 1c는 도 1b의 I - I'선에 따른 단면도의 일 예이다.
도 1d는 도 1b의 I - I'선에 따른 단면도의 다른 예이다.
도 1e는 도 1b의 II - II'선에 따른 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 전력 정류 장치를 나타내는 평면도이다.
도 2b는 도 2a의 B부분의 확대도이다.
도 2c는 도 2b의 III - III'선에 따른 단면도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 전력 정류 장치를 나타내는 평면도이다.
도 3b는 도 3a의 C부분의 확대도이다.
이하, 본 발명에 따른 반도체 전력 정류 장치를 나타내는 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 전력 정류 장치의 구조에 대해 상세히 설명하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 전력 정류 장치를 도시한 평면도이다. 도 1b는 도 1a의 A부분의 확대도이다. 도 1c 및 도 1d는 도 1b의 I - I'선에 따른 단면도들이다. 도 1e는 도 1b의 II - II'선에 따른 단면도들이다.
도 1a 내지 도 1d를 참조하면, 본 발명의 일 실시예에 따른 반도체 전력 정류 장치(101)는 기판(10), 기판(10) 상에 정의된 활성 영역(4) 및 필드 영역(5), 활성 영역(4) 상에 제공된 게이트(20), 게이트(20) 및 기판(10) 사이의 게이트 절연막(22), 게이트(20)의 서로 마주보는 제 1 및 제 2 측들(20a, 20b)에 인접한 바디 영역들(15), 및 제 1 및 제 2 측들을 연결하는 게이트(20)의 제 3 및 제 4 측들(20c, 20d)에 인접한 플러그 영역(40)을 포함할 수 있다.
기판(10)은 베이스 기판(11) 및 에피택시얼층(12)을 포함할 수 있다. 베이스 기판(11)은 제 1도전형(예를들면, N형)의 반도체 기판, 예를 들면 실리콘 기판일 수 있다. 에피택시얼층(12)는 베이스 기판(11) 상에 에피택시얼 성장 공정에 의하여 형성될 수 있다. 에피택시얼층(12)은 베이스 기판(11)보다 낮은 불순물 농도로 도핑될 수 있다. 예를들면, 에피택시얼층(12)의 불순물 농도는 1014 내지 1016cm-3 일 수 있다. 에피택시얼층(12)은 인-시츄 방법 또는 이온주입 방법에 의해 도핑될 수 있다. 하지만, 본 발명은 베이스 기판(11) 및 에피택시얼층(12)을 포함하는 기판은 이에 한정되지 않는다. 다른 실시예들에 따른 기판은 제 1 도전형의 도펀트로 도핑된 벌크 반도체 기판 또는 다른 형태로 구현될 수 있다.
기판(10)은 불순물이 도핑된 활성 영역(4)과 활성 영역(4)을 정의하기 위한 필드 영역(5)을 포함할 수 있다. 필드 영역(5)은 활성 영역(4)을 전기적으로 격리할 수 있다. 필드 영역(5)은 기판(10)과 제 1 전극(31) 사이에 제공된 산화막(ex, 이산화 실리콘)일 수 있다. 하지만 본 발명은 여기에 한정되지 않는다. 다른 실시예들에서, 필드 영역(5)의 산화막은 다른물질(ex, 실리콘 질화물)을 더 포함할 수 있다.
게이트(20)는 에피택시얼층(12) 상에 배치될 수 있다. 게이트(20)는 단위 셀(1)내에 제공될 수 있다. 복수개의 단위 셀들(1)은 활성 영역(4) 내에서 제 1방향(D1) 및 제 2 방향(D2)의 행렬로 제공될 수 있다. 제 1 방향(D1) 및 제 2 방향(D2)은 서로 직교할 수 있다. 게이트(20)는 도전 물질로 형성된다. 예컨대, 게이트(20)는 내화 금속, 내화 금속 실리사이드, 또는 도핑된 다결정 실리콘일 수 있다. 게이트(20)가 다결정 실리콘일 경우, 게이트(20)는 인-시츄 방법, 이온 주입 방법 또는 가스상 도핑방법(gas phase doping method, 예컨대, POCl3 doping)으로 도핑될 수 있다.
게이트 절연막(22)이 게이트(20)와 에피택시얼층(12) 사이에 배치될 수 있다. 즉, 게이트 절연막(22)에 의해 에피택시얼층(12)과 게이트(20)는 이격될 수 있다. 게이트 절연막(22)은 산화물(ex, 이산화 실리콘)로 형성될 수 있다. 하지만 본 발명은 여기에 한정되지 않는다. 다른 실시예들에서, 게이트 절연막(22)은 다른 물질(ex, 실리콘 질화물)을 더 포함할 수 있다.
바디영역(15)은 게이트(20)의 서로 마주보는 제 1측(20a) 및 제 2 측(20b)에 인접한 에피택시얼층(12) 내에 배치될 수 있다. 바디 영역(15)은 제 1 도전형과 다른 제 2 도전형의 도펀트로 도핑될 수 있다. 바디 영역(15)은 제 1 바디 영역(13) 및 제 2 바디 영역(14)을 포함할 수 있다. 게이트(20)를 마스크로 사용하여 제 2 도전형의 도펀트 이온을 주입해 바디 영역(15)을 형성할 수 있다. 제 1 바디 영역(13)은 제 2 바디영역(14)의 아래에 배치될 수 있다. 제 2 바디 영역(14)의 형성을 위한 도펀트는 제 1 바디영역(13)의 형성을 위한 도펀트보다 무거울 수 있다. 예컨대, 제 2 도전형이 P형인 경우, 제 2 바디 영역(14)의 형성을 위한 도펀트는 BF2일 수 있으며, 제 1 바디 영역(13)의 형성을 위한 도펀트는 보론(B)일 수 있다. 바디 영역(15)은 게이트(20)의 제 1 측 및 제 2 측에 중첩될 수 있다. 제 1 바디영역(13)은 제 2 바디 영역(14)보다 게이트(20) 아래로 더 연장할 수 있다.
플러그 영역(40)은 서로 마주보는 제 1 및 제 2 측들(20a, 20b)을 연결하는 게이트(20)의 제 3 측(20c) 및 제 4 측(20d)에 인접한 에피택시얼층(12) 내에 배치될 수 있다. 플러그 영역(40)은 게이트(20)의 제 3 측(20c) 및 제 4 측(20d)에 중첩될 수 있다. 플러그 영역(40)은 제 2 도전형의 도펀트로 도핑될 수 있다. 플러그 영역(40)은 바디 영역(15)보다 더 높은 불순물 농도로 도핑될 수 있다. 플러그 영역(40)은 약 1μm 내지 10μm의 깊이를 가질 수 있다. 플러그 영역(40)에 의하여 게이트의 가장자리(즉, 제 3 측 및 제 4 측)(20c, 20d) 하부의 턴-온 전압이 바디 영역(15) 상단의 게이트의 가장자리(즉, 제 1 측 및 제 2 측)(20a, 20b) 하부의 턴-온 전압보다 높으므로, 게이트의 가장자리가 전류 통로의 용도로 사용되지 않을 수 있다. 결과적으로, 반도체 전력 정류 장치는 순방향 턴-온 특성의 균일도와 역방향 내압 특성이 향상 될 수 있다.
드레인 영역(17)은 바디 영역(15) 상에 배치될 수 있다. 드레인 영역(17)은 게이트(20)의 서로 마주보는 제 1 측(20a) 및 제 2 측(20b)에 인접한 제 2 바디영역(14) 상에 배치될 수 있다. 게이트(20)을 마스크로 사용하여 제 1 도전형의 도펀트를 바디 영역(15) 내에 주입하여 드레인 영역(17)을 형성할 수 있다. 제 1 도전형의 도펀트를 주입한 후, 열처리 공정을 수행하여 드레인 영역(17) 내 도펀트를 활성화 또는 확산시킬 수 있다. 드레인 영역(17)은 게이트(20)의 제 1 측 및 제 2 측에 중첩될 수 있다. 드레인 영역(17)의 제 1 도전형의 도펀트 농도는 바디 영역(15)의 제 2 도전형의 도펀트 농도보다 높을 수 있다. 드레인 영역(17)의 제 1 도전형의 도펀트 농도는 플러그 영역(40)의 제 2 도전형의 도펀트 농도보다 낮을 수 있다.
제 1 전극(31)이 에피택시얼층(12) 상에 배치될 수 있다. 제 1 전극(31)은 드레인 영역(17), 바디 영역(15), 플러그 영역(40) 및 게이트(20)에 전기적으로 접속될 수 있다. 제 1 전극(31)은 금속, 도전성 금속질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
제 2 전극(32)은 기판(10) 아래에 배치될 수 있다. 제 2 전극(32)은 베이스 기판(11)의 하부면과 전기적으로 접속될 수 있다. 제 2 전극(32)은 제 1 전극(31)과 동일한 물질로 형성될 수 있다. 예컨대, 제 2 전극(32)은 금속, 도전성 금속질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
제 1 도전형 및 제 2 도전형 중에 하나는 N형이고 다른 하나는 P형이다. 제 1 도전형이 N형이고 제 2 도전형이 P형인 경우 트랜지스터 구조는 NMOS 트랜지스터 구조일 수 있으며, 제 1 전극(31)은 양극일 수 있고 제 2 전극(32)은 음극일 수 있다. 이와는 달리, 제 1 도전형이 P형이고 제 2 도전형이 N형인 경우 트랜지스터 구조는 PMOS 트랜지스터일 수 있으며, 제 1 전극(31)은 음극일 수 있고 제 2 전극(32)은 양극일 수 있다. 예를들어, 제 1 도전형이 N형이고 제 2 도전형이 P형인 경우에, 순방향 전류는 제 1 전극(31)에서 제 2 전극(32)으로 흐를 수 있다. 이와는 달리, 제 1 도전형이 P형이고 제 2 도전형이 N형인 경우에, 순방향 전류는 제 2 전극(32)에서 제 1 전극(31)으로 흐를 수 있다.
상술된 반도체 전력 정류 장치의 제 1 및 제 2 전극들(31,32)에 순방향 전압이 인가되면, 트랜지스터 구조의 제 2 바디 영역(14)이 턴-온된다. 이에 따라, 반도체 전력 정류 장치의 순방향 턴-온 전압을 낮출 수 있다. 또한, 반도체 전력 정류 장치는 트랜지스터 구조의 다수 캐리어를 이용하는 전류 전도 장치이기 때문에, 반도체 전력 정류 장치의 역방향 회복 시간이 짧다. 결과적으로, 반도체 전력 정류 장치는 빠른 스위칭 속도, 낮은 누설 전류 및 우수한 고온 신뢰성을 가질 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 전력 정류 장치를 도시한 평면도이다. 도 2b는 도 2a의 B부분의 확대도이다. 도 2c는 도 2b의 III - III'선에 따른 단면도이다. 상술된 일 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용하고, 설명의 편의를 위하여 동일한 구성요소들의 설명들은 생략하거나 간략히 설명한다. 즉, 상술된 실시예와 변형예들간의 차이점을 중심으로 설명한다.
도 2a 내지 2c를 참조하면, 본 발명의 다른 실시예에 따른 반도체 전력 정류 장치(102)는 활성 영역(4)을 포함하는 기판(10), 활성 영역(4) 에 제 1 및 제 2 방향(D1, D2)의 행렬로 제공된 복수개의 게이트들(20), 게이트들(20)의 서로 마주보는 제 1 및 제 2 측들 사이의 바디 영역들(15), 제 1 및 제 2 측들을 연결하는 상기 게이트들(20)의 제 3 및 제 4 측들 사이에서 제 1 방향(D1)으로 연장하는 플러그 영역(40), 활성 영역(4)을 둘러싸는 가드링 영역(60)을 포함할 수 있다.
상기 가드링 영역(60) 상에 서라운딩 게이트(80)가 추가로 더 배치될 수 있다. 가드링 영역(60)은 서라운딩 게이트(80)의 서로 마주보는 측벽들(80a, 80b)에 인접한 에피택시얼층(12) 내에 배치될 수 있다. 가드링 영역(60)은 서라운딩 게이트(80)의 양 측들(80a, 80b)에 중첩될 수 있다. 가드링 영역(60)은 플러그 영역(40)과 동일한 도전형으로 도핑될 수 있다. 가드링 영역(60)은 제 1 도전형과 다른 제 2 도전형의 도펀트를 에피택시얼층(12)에 주입하고 열처리 공정을 수행하여 형성될 수 있다. 가드링 영역(60)은 약 1μm 내지 약 10μm의 깊이를 가질 수 있다. 가드링 영역(60)과 플러그 영역(40)은 연결될 수 있다. 가드링 영역(60)은 바디 영역(15)보다 더 높은 불순물 농도로 도핑될 수 있다. 가드링 영역(60)에 의하여 서라운딩 게이트(80)의 모서리(81)가 전류 통로의 용도로 사용되지 않을 수 있다. 결과적으로, 반도체 전력 정류 장치는 순방향 턴-온 특성의 균일도와 역방향 내압 특성이 향상 될 수 있다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 전력 정류 장치를 도시한 평면도이다. 도 3b는 도 3a의 C부분의 확대도이다. 상술된 일 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용하고, 설명의 편의를 위하여 동일한 구성 요소들은 동일한 참조부호를 사용하고, 설명의 편의를 위하여 동일한 구성요소들의 설명들은 생략하거나 간략히 설명한다. 즉, 상술된 실시예와 변형예들간의 차이점을 중심으로 설명한다.
도 3a 및 3b를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 전력 정류 장치(104)는 게이트들(20)이 제 2방향(D2)으로 연결되고 게이트들(20)과 서라운딩 게이트(80) 또한 제 2 방향(D2)로 연결될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
101,102,103: 반도체 전력 정류 장치
1: 단위셀
4: 활성 영역
5: 필드 영역
10: 기판
11: 베이스 기판
12: 에피택시얼층
13: 제 1 바디영역
14: 제 2 바디영역
15: 바디 영역
17: 드레인 영역
20: 게이트
20a, 20b, 20c, 20d: 게이트 제 1측, 제 2측, 제 3측, 제 4측
21: 게이트 모서리
22: 게이트 절연막
31: 제 1 전극
32: 제 2 전극
40: 플러그 영역
60: 가드링 영역
80: 서라운딩 게이트
80a, 80b: 서라운딩 게이트 양 측
1: 단위셀
4: 활성 영역
5: 필드 영역
10: 기판
11: 베이스 기판
12: 에피택시얼층
13: 제 1 바디영역
14: 제 2 바디영역
15: 바디 영역
17: 드레인 영역
20: 게이트
20a, 20b, 20c, 20d: 게이트 제 1측, 제 2측, 제 3측, 제 4측
21: 게이트 모서리
22: 게이트 절연막
31: 제 1 전극
32: 제 2 전극
40: 플러그 영역
60: 가드링 영역
80: 서라운딩 게이트
80a, 80b: 서라운딩 게이트 양 측
Claims (11)
- 제 1 도전형으로 도핑된 기판;
상기 기판의 하부면 상에 제공된 제 2 전극;
상기 기판 상에 정의된 활성 영역 및 필드 영역;
상기 활성 영역 상에 제공된 게이트;
상기 게이트 및 상기 기판 사이에 제공된 게이트 절연막;
상기 게이트의 서로 마주보는 제 1 및 제 2 측들에 인접한 상기 기판 내에 제공되고, 상기 제 1 도전형과 다른 제 2 도전형의 도펀트로 도핑된 바디 영역들; 및
상기 제 1 및 제 2 측들을 연결하는 상기 게이트의 제 3 및 제 4 측들에 인접한 상기 기판 내에 형성되는 제 2 도전형의 플러그 영역을 포함하는 전력 정류 소자. - 제 1항에 있어서,
상기 바디 영역은 제 1 바디 영역 및 상기 제 1 바디 영역의 하부면 상에 제공된 제 2 바디 영역을 포함하는 전력 정류 소자 - 제 1항에 있어서,
상기 바디 영역, 상기 플러그 영역 및 상기 게이트를 전기적으로 접속하는 제 1 전극을 더 포함하는 전력 정류 소자. - 제 1항에 있어서,
상기 바디 영역들 내에 제공되고 상기 제 1 도전형의 도펀트로 도핑된 드레인 영역을 더 포함하는 전력 정류 소자. - 제 4항에 있어서,
상기 드레인 영역, 상기 플러그 영역 및 상기 게이트를 전기적으로 접속하는 제 1 전극을 더 포함하는 전력 정류 소자. - 제 1항에 있어서,
상기 활성 영역을 둘러싸는 제 2 도전형의 가드링 영역을 더 포함하는 전력 정류 소자. - 제 6항에 있어서,
상기 가드링 영역 및 상기 플러그 영역은 서로 연결되어 있는 전력 정류 소자. - 제 6항에 있어서,
상기 가드링 영역 상의 서라운딩 게이트를 더 포함하는 전력 정류 소자. - 제 8항에 있어서,
상기 가드링 영역, 상기 서라운딩 게이트, 상기 게이트, 상기 플러그 영역, 및 상기 바디 영역을 전기적으로 접속하는 제 1 전극을 더 포함하는 전력 정류 소자. - 제 8항에 있어서,
상기 서라운딩 게이트의 서로 마주보는 양측들은 상기 가드링 영역 상으로 연장하는 전력 정류 소자. - 제 8항에 있어서,
상기 게이트들은 상기 제 2 방향으로 연결되고, 상기 게이트들 및 상기 서라운딩 게이트는 연결되는 전력 정류 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/155,232 US20140197449A1 (en) | 2013-01-14 | 2014-01-14 | Semiconductor rectifier device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130003888 | 2013-01-14 | ||
| KR20130003888 | 2013-01-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140092209A true KR20140092209A (ko) | 2014-07-23 |
Family
ID=51739038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130129431A KR20140092209A (ko) | 2013-01-14 | 2013-10-29 | 반도체 전력 정류 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20140092209A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190123659A (ko) * | 2018-04-24 | 2019-11-01 | 한국전자통신연구원 | 반도체 정류 소자 |
-
2013
- 2013-10-29 KR KR1020130129431A patent/KR20140092209A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190123659A (ko) * | 2018-04-24 | 2019-11-01 | 한국전자통신연구원 | 반도체 정류 소자 |
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |