JP3906213B2 - 半導体装置 - Google Patents
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Description
また、本発明の他の態様に係る半導体装置は、半導体層と、前記半導体層の一方の面側に形成されたポリシリコンを含むゲートと、ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第1半導体領域と、ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第2半導体領域と、前記半導体層の一方の面側に形成されたポリシリコン部及び前記半導体層の面内方向で前記ポリシリコン部に隣接して形成されたメタル部とを含むと共に複数の前記ゲートに共通接続されたゲート引回配線と、前記第1半導体領域、前記ゲート引回配線及び複数の前記ゲートを覆うように形成された層間絶縁膜と、前記層間絶縁膜中に形成されると共に前記第1半導体領域に接続された電極膜と、前記ゲート引回配線の上の前記層間絶縁膜を覆いかつ複数の前記電極膜を覆うように位置すると共に複数の前記電極膜に共通接続されたストラップ電極板と、を備え、前記メタル部の底面と前記ポリシリコン部の底面とは実質的に同じ高さであることを特徴とする。
(電力用半導体装置の構造)
(電力用半導体装置の動作)
(第1実施形態の主な効果)
(電力用半導体装置の製造方法)
[第2実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の製造方法)
[第3実施形態]
(電力用半導体装置の構造)
(電力用半導体装置の製造方法)
[第4実施形態]
[第5実施形態]
[第6実施形態]
[第7実施形態]
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
第1実施形態に係る電力用半導体装置は、トレンチゲート構造のパワーMOSFETである(U−MOS)。第1実施形態の主な特徴は、ゲート引回配線をポリシリコン部及びこれと水平面内方向に隣接して形成されたメタル部により構成した点である。なお、第1実施形態はゲート絶縁膜がシリコン酸化膜を含むMOS型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜(例えば高誘電体膜)からなるMIS(Metal Insulator Semiconductor)型にも適用される。
図1は第1実施形態に係る電力用半導体装置1の平面図である。図1を用いて半導体装置1の平面構造について説明する。電力用半導体装置1は、多数のMOSFETセル2が並列接続された構造を有する半導体チップである。シリコン基板及びその上に形成されたエピタキシャル層から構成される半導体層3中に、各セル2のゲート5が形成されている。これらのゲート5は、半導体層3の上に形成されたゲート引回配線7に共通接続されている。詳しくは、ゲート引回配線7は、ゲート5が延びる方向(x方向)と交差する方向(y方向)に延びる部分を有しており、この部分で複数のゲート5に共通接続されている。
電力用半導体装置1の動作について図1〜図3を用いて説明する。この動作において、ソース領域27は接地されており、このため、ストラップ電極板13は接地されている。また、ドレイン領域29には、電極47を介して所定の正電圧が印加されている。
効果1:
第1実施形態の効果1について比較形態と比較しながら説明する。図5は、この比較形態に係るゲート引回配線51の断面図であり、図3と対応する。ゲート引回配線51は、ポリシリコン膜53の上にアルミニウム膜55が形成された二層構造を有する。
第1実施形態によれば、図2に示すように、ゲート5上に埋込メタル35が形成されている。これにより、ゲート用トレンチ31内に埋め込まれるトレンチゲートは、ゲート5と埋込メタル35の二層構造となる。埋込メタル35により、トレンチゲートの低抵抗化を実現できる。
第1実施形態によれば、埋込メタル35の底面35aがソース領域27の底面27aより上に位置しているので、埋込メタル35がチャネル領域49と対向しない構造となる。したがって、チャネル領域49の一部が埋込メタル35と対向すると共に残りがゲート5と対向する構造(埋込メタル及びゲートと対向した構造)に比べて、MOSFETのしきい値の変動が抑えられると共にチャネル領域49表面のゲート絶縁膜33へのメタル汚染を回避して、チャネル領域49により好ましい反転層を形成することができる。なお、上記埋込メタル及びゲートと対向した構造や埋込メタル35を有しておらずゲート用トレンチ31がゲート5で埋め込まれた構造も本発明の実施形態に含まれる。
図4に示すように、第1実施形態に係るメタル部41は、ゲート引回配線7の延びる方向に沿って延びている。このため、メタル部41はゲート引回配線7を流れる電流の向きに延びていることになる。したがって、電流がゲート引回配線7を流れやすくなる(つまり、ゲート引回配線7を低抵抗化できる)。
第1実施形態に係る電力用半導体装置の製造方法について、図2、図3、図6〜図21を用いて説明する。図6〜図21のうち、A1−A2断面(MOSFETの形成領域)を示す図は図2と対応し、B1−B2断面(ゲート引回配線の形成領域)を示す図は図3と対応する。
(電力用半導体装置の構造)
図22は、第2実施形態の電力用半導体装置75に備えられるMOSFETの断面構造を示す図であり、図2と対応する。第2実施形態が第1実施形態と主に相違するのは、半導体層3の一方の面と層間絶縁膜43との間に中間絶縁膜77(例えばシリコン酸化膜)が形成されている点である。以下、第2実施形態について第1実施形態と相違する点を中心に説明する。
第2実施形態に係る電力用半導体装置75の製造方法について、第1実施形態のそれと異なる点を中心に説明する。図6及び図7に示す工程後、図24及び図25に示すように、例えば、CVDによりシリコン酸化膜からなる中間絶縁膜77を半導体層3の上に形成する。中間絶縁膜77の厚みはゲート絶縁膜のそれよりも大きい。フォトリソグラフィとエッチングにより、ゲート引回配線の形成領域(図25)に位置する中間絶縁膜77を除去する。これにより、MOSFETの形成領域(図24)の半導体層3の上にのみ中間絶縁膜77が残る。
(電力用半導体装置の構造)
図32は第3実施形態に係る電力用半導体装置79に備えられるMOSFETの断面構造を示す図であり、図22と対応する。第3実施形態のゲート引回配線の形成領域は、図3と同じである。第3実施形態が図22に示す第2実施形態と主に相違するのは、電極膜11がソース領域27より深い位置まで半導体層3中に延びている点である。これにより、空乏層が下がりチャネル領域49の電界の緩和、MOSFETのパターンのシュリンクが可能、ゲート−ドレイン間の容量の低減等の効果が生じる。
第3実施形態に係る電力用半導体装置79の製造方法について、第2実施形態のそれと異なる点を中心に説明する。図28及び図13に示す工程後、図33及び図34に示すように、例えば、CVDによりシリコン酸化膜81を半導体層3の一方の面の全面に形成する。シリコン酸化膜81の上にゲート用トレンチ31間に開口を有するレジスト83を形成する。レジスト83をマスクにして、シリコン酸化膜81、絶縁膜37及び中間絶縁膜77を選択的に異方性エッチング(第1エッチング)することにより、ソース領域27を露出させる。そして、レジスト83を除去する。
第3実施形態では、図35及び図36に示すように、ゲート用トレンチ31及びポリシリコン部39の形成後、ソース用トレンチ85を形成する。これに対して、第4実施形態では、ゲート用トレンチを形成した後、ソース用トレンチとポリシリコン部とを同時に形成する。以下、第4実施形態について、第2及び第3実施形態との相違を中心に説明する。
第5実施形態は、第1実施形態との相違を中心に説明する。図52及び図53は、第5実施形態に係る電力用半導体装置に備えられるゲート引回配線の断面構造を示す図である。図52は図3と対応し、図1のB1−B2断面であり、図53は図1のC1−C2断面である。メタル部41は、ゲート引回配線7の側部を構成すると共にサイドウォール形状を有している。
図54に示す第6実施形態に係る電力用半導体装置93は、プレーナ型のパワーMOSFETを備える。第6実施形態のゲート引回配線は、図3のゲート引回配線7と同じである。
第7実施形態に係る電力用半導体装置は、トレンチゲート構造のIGBT(U−IGBT)を備える。図55は、この電力用半導体装置95に備えられるIGBTの断面構造を示す図であり、図2と対応する。図56は電力用半導体装置95に備えられるゲート引回配線の断面構造を示す図であり、図3と対応する。
Claims (5)
- 半導体層と、
前記半導体層の一方の面側に形成されたポリシリコンを含み、前記半導体層の一方の面から前記半導体層中に延びるゲート用トレンチ内にゲート絶縁膜を介して形成されたゲートと、
ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第1半導体領域と、
ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第2半導体領域と、
前記半導体層の一方の面側に形成されたポリシリコン部及び前記半導体層の面内方向で前記ポリシリコン部に隣接して形成されたメタル部とを含むと共に複数の前記ゲートに共通接続されたゲート引回配線と、
前記第1半導体領域、前記ゲート引回配線及び複数の前記ゲートを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成されると共に前記第1半導体領域に接続された電極膜と、
前記ゲート引回配線の上の前記層間絶縁膜を覆いかつ複数の前記電極膜を覆うように位置すると共に複数の前記電極膜に共通接続されたストラップ電極板と、
前記ゲートの上でこれと接続するように前記ゲート用トレンチ内に形成されると共に前記第1半導体領域の底面より上に位置する底面を有する埋込メタルと、を備える、
ことを特徴とする半導体装置。 - 前記半導体層の一方の面と前記層間絶縁膜との間に形成されると共に前記ゲート絶縁膜よりも厚みが大きい中間絶縁膜を備え、
前記埋込メタルは、前記中間絶縁膜中に形成される
ことを特徴とする請求項1に記載の半導体装置。 - 前記電極膜は、前記第1半導体領域より深い位置まで前記半導体層中に延びている、
ことを特徴とする請求項1又は2に記載の半導体装置。 - 半導体層と、
前記半導体層の一方の面側に形成されたポリシリコンを含むゲートと、
ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第1半導体領域と、
ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第2半導体領域と、
前記半導体層の一方の面側に形成されたポリシリコン部及び前記半導体層の面内方向で前記ポリシリコン部に隣接して形成されたメタル部とを含むと共に複数の前記ゲートに共通接続されたゲート引回配線と、
前記第1半導体領域、前記ゲート引回配線及び複数の前記ゲートを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成されると共に前記第1半導体領域に接続された電極膜と、
前記ゲート引回配線の上の前記層間絶縁膜を覆いかつ複数の前記電極膜を覆うように位置すると共に複数の前記電極膜に共通接続されたストラップ電極板と、を備え、
前記ポリシリコン部と前記メタル部とは交互に並べられている、
ことを特徴とする半導体装置。 - 半導体層と、
前記半導体層の一方の面側に形成されたポリシリコンを含むゲートと、
ソース領域及びエミッタ領域のうち少なくとも一方として機能すると共に前記半導体層の一方の面側の前記半導体層中に形成された第1半導体領域と、
ドレイン領域及びコレクタ領域のうち少なくとも一方として機能すると共に前記半導体層の他方の面側の前記半導体層中に形成された第2半導体領域と、
前記半導体層の一方の面側に形成されたポリシリコン部及び前記半導体層の面内方向で前記ポリシリコン部に隣接して形成されたメタル部とを含むと共に複数の前記ゲートに共通接続されたゲート引回配線と、
前記第1半導体領域、前記ゲート引回配線及び複数の前記ゲートを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成されると共に前記第1半導体領域に接続された電極膜と、
前記ゲート引回配線の上の前記層間絶縁膜を覆いかつ複数の前記電極膜を覆うように位置すると共に複数の前記電極膜に共通接続されたストラップ電極板と、を備え、
前記メタル部の底面と前記ポリシリコン部の底面とは実質的に同じ高さである
ことを特徴とする半導体装置。
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