JP2002203966A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、ショットキーバリアダイオードを内
蔵したトレンチ構造を有する縦型電界効果トランジスタ
において、小型化できるようにすることを最も主要な特
徴としている。 【解決手段】たとえば、第１のベース層１３およびソー
ス層１５が形成されたエピタキシャル層１２の表面部
に、トレンチ構造のゲート電極１８を形成する。このゲ
ート電極１８は、ソース層１５を細分化しないように、
その形状を工夫して形成するようにする。これにより、
ソース層１５に対して、それぞれに電源を供給する必要
がなくなるため、Ｐ層（または、Ｐ＋層）の形成を省略
することが可能となる。
蔵したトレンチ構造を有する縦型電界効果トランジスタ
において、小型化できるようにすることを最も主要な特
徴としている。 【解決手段】たとえば、第１のベース層１３およびソー
ス層１５が形成されたエピタキシャル層１２の表面部
に、トレンチ構造のゲート電極１８を形成する。このゲ
ート電極１８は、ソース層１５を細分化しないように、
その形状を工夫して形成するようにする。これにより、
ソース層１５に対して、それぞれに電源を供給する必要
がなくなるため、Ｐ層（または、Ｐ＋層）の形成を省略
することが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、ショットキーバリアダイオードを内
蔵したトレンチ構造を有する縦型電界効果トランジスタ
に関するものである。
するもので、特に、ショットキーバリアダイオードを内
蔵したトレンチ構造を有する縦型電界効果トランジスタ
に関するものである。
【０００２】
【従来の技術】従来から、電界効果トランジスタを利用
した同期整流回路がよく知られている。
した同期整流回路がよく知られている。
【０００３】図７は、一般的な電界効果トランジスタを
使用した同期整流回路の一例を示すものである。この同
期整流回路においては、電界効果トランジスタ１０１の
ゲートオフ時に、逆起電力によって、電界効果トランジ
スタ１０２に逆方向電流が流れる。この回路の場合、電
界効果トランジスタ１０２は、少し遅れてオンするよう
になっている。そのため、ある時間は寄生Ｐ−Ｎダイオ
ード１０２ａに順方向電流が流れ、大きな電力損失が発
生する。この電力損失を抑制するために、従来の同期整
流回路には、寄生Ｐ−Ｎダイオード１０２ａとは別に、
電力損失の小さいショットキーバリアダイオード１０３
が外付けにより設けられている。
使用した同期整流回路の一例を示すものである。この同
期整流回路においては、電界効果トランジスタ１０１の
ゲートオフ時に、逆起電力によって、電界効果トランジ
スタ１０２に逆方向電流が流れる。この回路の場合、電
界効果トランジスタ１０２は、少し遅れてオンするよう
になっている。そのため、ある時間は寄生Ｐ−Ｎダイオ
ード１０２ａに順方向電流が流れ、大きな電力損失が発
生する。この電力損失を抑制するために、従来の同期整
流回路には、寄生Ｐ−Ｎダイオード１０２ａとは別に、
電力損失の小さいショットキーバリアダイオード１０３
が外付けにより設けられている。
【０００４】図８は、上記同期整流回路に用いられる、
従来の縦型電界効果トランジスタの構成例を示すもので
ある。なお、同図（ａ）は要部の断面図であり、同図
（ｂ）はその一部を透視して示す平面図である。
従来の縦型電界効果トランジスタの構成例を示すもので
ある。なお、同図（ａ）は要部の断面図であり、同図
（ｂ）はその一部を透視して示す平面図である。
【０００５】図（ａ），（ｂ）において、Ｎ＋＋型基板
１１１の一表面には、Ｎ−型のエピタキシャル層１１２
が設けられている。このエピタキシャル層１１２の表面
領域には、Ｐ型ベース層１１３が形成されている。この
ベース層１１３の表面領域には、Ｎ＋型ソース層１１
４、および、横方向拡散領域１１５ａを有するＰ層（ま
たは、Ｐ＋層）１１５が配置されている。
１１１の一表面には、Ｎ−型のエピタキシャル層１１２
が設けられている。このエピタキシャル層１１２の表面
領域には、Ｐ型ベース層１１３が形成されている。この
ベース層１１３の表面領域には、Ｎ＋型ソース層１１
４、および、横方向拡散領域１１５ａを有するＰ層（ま
たは、Ｐ＋層）１１５が配置されている。
【０００６】また、上記エピタキシャル層１１２の表面
部には、上記ソース層１１４および上記ベース層１１３
を貫通し、上記エピタキシャル層１１２に達する深さを
有して、トレンチ１１６が形成されている。トレンチ１
１６内には、ゲート酸化膜１１７を介して、ゲート電極
１１８が埋め込み形成されている。この場合、上記ゲー
ト電極１１８は、同図（ｂ）に示すように、上記ソース
層１１４を細分化するように一体的に形成される。そし
て、細分化された各ソース層１１４に対しては、Ｐ層
（または、Ｐ＋層）１１５を介して、電源（「−」のゲ
ート電界）がそれぞれ供給されるようになっている。
部には、上記ソース層１１４および上記ベース層１１３
を貫通し、上記エピタキシャル層１１２に達する深さを
有して、トレンチ１１６が形成されている。トレンチ１
１６内には、ゲート酸化膜１１７を介して、ゲート電極
１１８が埋め込み形成されている。この場合、上記ゲー
ト電極１１８は、同図（ｂ）に示すように、上記ソース
層１１４を細分化するように一体的に形成される。そし
て、細分化された各ソース層１１４に対しては、Ｐ層
（または、Ｐ＋層）１１５を介して、電源（「−」のゲ
ート電界）がそれぞれ供給されるようになっている。
【０００７】一方、上記エピタキシャル層１１２の表面
上には、絶縁膜１１９および層間膜１２０が設けられて
いる。絶縁膜１１９は、上記エピタキシャル層１１２の
周辺部において、上記ベース層１１３との境界部を保護
するように設けられている。層間膜１２０は、上記ゲー
ト電極１１８の表面を覆うように設けられている。さら
に、上記絶縁膜１１９上および上記層間膜１２０上を含
んで、上記ベース層１１３、上記ソース層１１４および
上記Ｐ層１１５の各表面部には、バリアメタル膜（たと
えば、ＴｉＷ）１２１を介して、ソース電極（たとえ
ば、Ａｌ）１２２が共通に設けられている。
上には、絶縁膜１１９および層間膜１２０が設けられて
いる。絶縁膜１１９は、上記エピタキシャル層１１２の
周辺部において、上記ベース層１１３との境界部を保護
するように設けられている。層間膜１２０は、上記ゲー
ト電極１１８の表面を覆うように設けられている。さら
に、上記絶縁膜１１９上および上記層間膜１２０上を含
んで、上記ベース層１１３、上記ソース層１１４および
上記Ｐ層１１５の各表面部には、バリアメタル膜（たと
えば、ＴｉＷ）１２１を介して、ソース電極（たとえ
ば、Ａｌ）１２２が共通に設けられている。
【０００８】また、上記基板１１１の他表面には、ドレ
イン電極１２３が全面に設けられている。
イン電極１２３が全面に設けられている。
【０００９】図９は、上記同期整流回路に用いられる、
従来のショットキーバリアダイオードの構成例を示すも
のである。
従来のショットキーバリアダイオードの構成例を示すも
のである。
【００１０】図において、Ｎ＋＋型基板２１１の一表面
には、Ｎ−型のエピタキシャル層２１２が設けられてい
る。このエピタキシャル層２１２の表面領域には、Ｐ型
ベース層（ガードリング）２１３が形成されている。
には、Ｎ−型のエピタキシャル層２１２が設けられてい
る。このエピタキシャル層２１２の表面領域には、Ｐ型
ベース層（ガードリング）２１３が形成されている。
【００１１】一方、上記エピタキシャル層２１２の表面
上には、絶縁膜２１４が設けられている。絶縁膜２１４
は、上記エピタキシャル層２１２の周辺部において、上
記ベース層２１３との境界部を保護するように設けられ
ている。さらに、上記絶縁膜２１４上を含んで、上記エ
ピタキシャル層２１２および上記ベース層２１３の各表
面部には、バリアメタル膜（たとえば、ＴｉＷ、Ｖ、ま
たは、Ｍｏ）２１５を介して、アノード電極（たとえ
ば、Ａｌ）２１６が設けられている。
上には、絶縁膜２１４が設けられている。絶縁膜２１４
は、上記エピタキシャル層２１２の周辺部において、上
記ベース層２１３との境界部を保護するように設けられ
ている。さらに、上記絶縁膜２１４上を含んで、上記エ
ピタキシャル層２１２および上記ベース層２１３の各表
面部には、バリアメタル膜（たとえば、ＴｉＷ、Ｖ、ま
たは、Ｍｏ）２１５を介して、アノード電極（たとえ
ば、Ａｌ）２１６が設けられている。
【００１２】また、上記基板２１１の他表面には、カソ
ード電極２１７が全面に設けられている。
ード電極２１７が全面に設けられている。
【００１３】しかしながら、このようなショットキーバ
リアダイオード１０３の外付けは、回路上の部品点数の
増加と配置スペースの増大を招くという弊害があった。
リアダイオード１０３の外付けは、回路上の部品点数の
増加と配置スペースの増大を招くという弊害があった。
【００１４】
【発明が解決しようとする課題】このような弊害を回避
する方法として、電界効果トランジスタ上にショットキ
ーバリアダイオードを内蔵させることが考えられる。
する方法として、電界効果トランジスタ上にショットキ
ーバリアダイオードを内蔵させることが考えられる。
【００１５】図１０は、ショットキーバリアダイオード
を内蔵する縦型電界効果トランジスタの構成例を示すも
のである。
を内蔵する縦型電界効果トランジスタの構成例を示すも
のである。
【００１６】図において、Ｎ＋＋型基板３１１の一表面
には、Ｎ−型のエピタキシャル層３１２が設けられてい
る。このエピタキシャル層３１２の表面領域には、第
１，第２のＰ型ベース層３１３，３１４が形成されてい
る。第１のベース層３１３の表面領域には、Ｎ＋型ソー
ス層３１５、および、横方向拡散領域３１６ａを有する
Ｐ層（または、Ｐ＋層）３１６が配置されている。
には、Ｎ−型のエピタキシャル層３１２が設けられてい
る。このエピタキシャル層３１２の表面領域には、第
１，第２のＰ型ベース層３１３，３１４が形成されてい
る。第１のベース層３１３の表面領域には、Ｎ＋型ソー
ス層３１５、および、横方向拡散領域３１６ａを有する
Ｐ層（または、Ｐ＋層）３１６が配置されている。
【００１７】また、上記エピタキシャル層３１２の表面
部には、上記ソース層３１５および上記第１のベース層
３１３を貫通し、上記エピタキシャル層３１２に達する
深さを有して、トレンチ３１７が形成されている。トレ
ンチ３１７内には、ゲート酸化膜３１８を介して、ゲー
ト電極３１９が埋め込み形成されている。
部には、上記ソース層３１５および上記第１のベース層
３１３を貫通し、上記エピタキシャル層３１２に達する
深さを有して、トレンチ３１７が形成されている。トレ
ンチ３１７内には、ゲート酸化膜３１８を介して、ゲー
ト電極３１９が埋め込み形成されている。
【００１８】一方、上記エピタキシャル層３１２の表面
上には、絶縁膜３２０および層間膜３２１が設けられて
いる。絶縁膜３２０は、上記エピタキシャル層３１２の
周辺部において、上記第２のベース層３１４との境界部
を保護するように設けられている。層間膜３２１は、上
記ゲート電極３１９の表面を覆うように設けられてい
る。さらに、上記絶縁膜３２０上および上記層間膜３２
１上を含んで、上記エピタキシャル層３１２、上記第
１，第２のベース層３１３，３１４、上記ソース層３１
５および上記Ｐ層３１６の各表面部には、バリアメタル
膜（たとえば、ＴｉＷ）３２２を介して、アノード電極
を兼ねるソース電極（たとえば、Ａｌ）３２３が共通に
設けられている。
上には、絶縁膜３２０および層間膜３２１が設けられて
いる。絶縁膜３２０は、上記エピタキシャル層３１２の
周辺部において、上記第２のベース層３１４との境界部
を保護するように設けられている。層間膜３２１は、上
記ゲート電極３１９の表面を覆うように設けられてい
る。さらに、上記絶縁膜３２０上および上記層間膜３２
１上を含んで、上記エピタキシャル層３１２、上記第
１，第２のベース層３１３，３１４、上記ソース層３１
５および上記Ｐ層３１６の各表面部には、バリアメタル
膜（たとえば、ＴｉＷ）３２２を介して、アノード電極
を兼ねるソース電極（たとえば、Ａｌ）３２３が共通に
設けられている。
【００１９】また、上記基板３１１の他表面には、カソ
ード電極を兼ねるドレイン電極３２４が全面に設けられ
ている。
ード電極を兼ねるドレイン電極３２４が全面に設けられ
ている。
【００２０】このショットキーバリアダイオードを内蔵
した縦型電界効果トランジスタの場合、上記第１のベー
ス領域３１３の部分でＭＯＳＦＥＴ領域３２５が構成さ
れている。また、ガードリング状に形成された上記第２
のベース領域３１４と、上記第１のベース領域３１３の
端部と、これら第１，第２のベース領域３１３，３１４
の相互間における上記エピタキシャル層３１２とによっ
て、ＳＢＤ領域３２６が構成されるようになっている。
した縦型電界効果トランジスタの場合、上記第１のベー
ス領域３１３の部分でＭＯＳＦＥＴ領域３２５が構成さ
れている。また、ガードリング状に形成された上記第２
のベース領域３１４と、上記第１のベース領域３１３の
端部と、これら第１，第２のベース領域３１３，３１４
の相互間における上記エピタキシャル層３１２とによっ
て、ＳＢＤ領域３２６が構成されるようになっている。
【００２１】しかしながら、この縦型電界効果トランジ
スタにおいては、チップサイズが、単に、縦型電界効果
トランジスタとショットキーバリアダイオードとを合わ
せた程度のものとなる。そのため、配置スペースが増大
するという弊害を回避する上において、さほどの効果が
期待できない。
スタにおいては、チップサイズが、単に、縦型電界効果
トランジスタとショットキーバリアダイオードとを合わ
せた程度のものとなる。そのため、配置スペースが増大
するという弊害を回避する上において、さほどの効果が
期待できない。
【００２２】そこで、この発明は、チップサイズや製造
コストを削減できるとともに、オン抵抗を減少させるこ
とが可能な半導体装置を提供することを目的としてい
る。
コストを削減できるとともに、オン抵抗を減少させるこ
とが可能な半導体装置を提供することを目的としてい
る。
【００２３】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第１の表面お
よび対向する第２の表面を有する第１導電型の半導体基
板と、この半導体基板の第１の表面上に設けられた第１
導電型の半導体層と、この半導体層の表面領域に選択的
に設けられた第２導電型の第１，第２のベース領域と、
前記第１のベース領域の表面領域に選択的に設けられ
た、少なくとも１つの第１導電型のソース領域と、前記
ソース領域および前記第１のベース領域を貫通し、前記
半導体層に達する深さを有して設けられたトレンチ構造
の複数のゲート電極と、前記半導体層、前記第１，第２
のベース領域および前記ソース領域の表面に設けられた
ソース電極と、前記半導体基板の第２の表面上に設けら
れたドレイン電極とを具備し、前記第１のベース領域、
前記ソース領域および前記ゲート電極からなるトランジ
スタ領域と、前記第１，第２のベース領域および前記第
１，第２のベース領域間の前記半導体層からなるダイオ
ード領域とを、前記半導体基板上に配設してなることを
特徴とする。
めに、この発明の半導体装置にあっては、第１の表面お
よび対向する第２の表面を有する第１導電型の半導体基
板と、この半導体基板の第１の表面上に設けられた第１
導電型の半導体層と、この半導体層の表面領域に選択的
に設けられた第２導電型の第１，第２のベース領域と、
前記第１のベース領域の表面領域に選択的に設けられ
た、少なくとも１つの第１導電型のソース領域と、前記
ソース領域および前記第１のベース領域を貫通し、前記
半導体層に達する深さを有して設けられたトレンチ構造
の複数のゲート電極と、前記半導体層、前記第１，第２
のベース領域および前記ソース領域の表面に設けられた
ソース電極と、前記半導体基板の第２の表面上に設けら
れたドレイン電極とを具備し、前記第１のベース領域、
前記ソース領域および前記ゲート電極からなるトランジ
スタ領域と、前記第１，第２のベース領域および前記第
１，第２のベース領域間の前記半導体層からなるダイオ
ード領域とを、前記半導体基板上に配設してなることを
特徴とする。
【００２４】この発明の半導体装置によれば、縦型電界
効果トランジスタにおける第２導電型の不純物領域（Ｐ
層またはＰ＋層）を省略できるようになる。これによ
り、製造工程の簡素化とトレンチ間隔の短縮化とを容易
に実現することが可能となるものである。
効果トランジスタにおける第２導電型の不純物領域（Ｐ
層またはＰ＋層）を省略できるようになる。これによ
り、製造工程の簡素化とトレンチ間隔の短縮化とを容易
に実現することが可能となるものである。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２６】（第１の実施形態）図１および図２は、本
発明の第１の実施形態にかかる、ショットキーバリアダ
イオードを内蔵する縦型電界効果トランジスタの概略構
成を示すものである。なお、図１は要部の断面図であ
り、図２はその一部を透視して示す平面図である。
発明の第１の実施形態にかかる、ショットキーバリアダ
イオードを内蔵する縦型電界効果トランジスタの概略構
成を示すものである。なお、図１は要部の断面図であ
り、図２はその一部を透視して示す平面図である。
【００２７】図において、Ｎ＋＋型基板（第１導電型の
半導体基板）１１の一表面（第１の表面）には、Ｎ−型
のエピタキシャル層（第１導電型の半導体層）１２が設
けられている。このエピタキシャル層１２の表面領域に
は、第１，第２のＰ型ベース層（第２導電型の第１，第
２のベース領域）１３，１４が形成されている。第１の
ベース層１３の表面領域には、Ｎ＋型ソース層（第１導
電型のソース領域）１５が配置されている。
半導体基板）１１の一表面（第１の表面）には、Ｎ−型
のエピタキシャル層（第１導電型の半導体層）１２が設
けられている。このエピタキシャル層１２の表面領域に
は、第１，第２のＰ型ベース層（第２導電型の第１，第
２のベース領域）１３，１４が形成されている。第１の
ベース層１３の表面領域には、Ｎ＋型ソース層（第１導
電型のソース領域）１５が配置されている。
【００２８】また、上記エピタキシャル層１２の表面部
には、上記ソース層１５および上記第１のベース層１３
を貫通し、上記エピタキシャル層１２に達する深さを有
して、複数のトレンチ１６が形成されている。各トレン
チ１６内には、それぞれ、ゲート酸化膜１７を介して、
ポリシリコンやそれ以外の金属からなるゲート電極１８
が埋め込み形成されている。この実施形態の場合、たと
えば図２に示すように、各ゲート電極１８は、上記ソー
ス層１５を互いに接続し、細分化しないような略櫛歯型
形状を有して形成されている。これにより、たとえば、
図示断面方向に沿って複数の領域に分割された上記ソー
ス層１５のそれぞれに対して、１ヶ所から電源（「−」
のゲート電界）の供給が可能な構成となっている。
には、上記ソース層１５および上記第１のベース層１３
を貫通し、上記エピタキシャル層１２に達する深さを有
して、複数のトレンチ１６が形成されている。各トレン
チ１６内には、それぞれ、ゲート酸化膜１７を介して、
ポリシリコンやそれ以外の金属からなるゲート電極１８
が埋め込み形成されている。この実施形態の場合、たと
えば図２に示すように、各ゲート電極１８は、上記ソー
ス層１５を互いに接続し、細分化しないような略櫛歯型
形状を有して形成されている。これにより、たとえば、
図示断面方向に沿って複数の領域に分割された上記ソー
ス層１５のそれぞれに対して、１ヶ所から電源（「−」
のゲート電界）の供給が可能な構成となっている。
【００２９】一方、上記エピタキシャル層１２の表面上
には、絶縁膜１９および層間膜２０が設けられている。
絶縁膜１９は、上記エピタキシャル層１２の周辺部にお
いて、上記第２のベース層１４との境界部を保護するよ
うに設けられている。層間膜２０は、上記ゲート電極１
８の表面をそれぞれ覆うように設けられている。さら
に、上記絶縁膜１９上および上記層間膜２０上を含ん
で、上記エピタキシャル層１２、上記第１，第２のベー
ス層１３，１４および上記ソース層１５の各表面部に
は、バリアメタル膜（たとえば、ＴｉＷ）２１を介し
て、アノード電極を兼ねるソース電極（たとえば、Ａ
ｌ）２２が共通に設けられている。
には、絶縁膜１９および層間膜２０が設けられている。
絶縁膜１９は、上記エピタキシャル層１２の周辺部にお
いて、上記第２のベース層１４との境界部を保護するよ
うに設けられている。層間膜２０は、上記ゲート電極１
８の表面をそれぞれ覆うように設けられている。さら
に、上記絶縁膜１９上および上記層間膜２０上を含ん
で、上記エピタキシャル層１２、上記第１，第２のベー
ス層１３，１４および上記ソース層１５の各表面部に
は、バリアメタル膜（たとえば、ＴｉＷ）２１を介し
て、アノード電極を兼ねるソース電極（たとえば、Ａ
ｌ）２２が共通に設けられている。
【００３０】また、上記基板１１の他表面（第２の表
面）には、カソード電極を兼ねるドレイン電極２３が全
面に設けられている。
面）には、カソード電極を兼ねるドレイン電極２３が全
面に設けられている。
【００３１】なお、このショットキーバリアダイオード
を内蔵した縦型電界効果トランジスタの場合、上記第１
のベース領域１３の部分でＭＯＳＦＥＴ領域２４が構成
されている。また、ガードリング状に形成された上記第
２のベース領域１４と、上記第１のベース領域１３の端
部と、これら第１，第２のベース領域１３，１４の相互
間における上記エピタキシャル層１２とによって、ショ
ットキーバリアダイオード（ＳＢＤ）領域２５が構成さ
れるようになっている。
を内蔵した縦型電界効果トランジスタの場合、上記第１
のベース領域１３の部分でＭＯＳＦＥＴ領域２４が構成
されている。また、ガードリング状に形成された上記第
２のベース領域１４と、上記第１のベース領域１３の端
部と、これら第１，第２のベース領域１３，１４の相互
間における上記エピタキシャル層１２とによって、ショ
ットキーバリアダイオード（ＳＢＤ）領域２５が構成さ
れるようになっている。
【００３２】このような構成によれば、連続する上記ソ
ース層１５のそれぞれに対して、１ヶ所から電源の供給
が可能となる。これにより、従来のようなソース層のそ
れぞれに電源を供給するための、たとえば第２導電型の
不純物領域からなるＰ層（または、Ｐ＋層）を省略でき
るようになる。その結果、製造工程を大幅に簡素化でき
るとともに、トレンチ１６の間隔を短縮化することが容
易に可能となるものである。
ース層１５のそれぞれに対して、１ヶ所から電源の供給
が可能となる。これにより、従来のようなソース層のそ
れぞれに電源を供給するための、たとえば第２導電型の
不純物領域からなるＰ層（または、Ｐ＋層）を省略でき
るようになる。その結果、製造工程を大幅に簡素化でき
るとともに、トレンチ１６の間隔を短縮化することが容
易に可能となるものである。
【００３３】上記したように、ショットキーバリアダイ
オードを内蔵する縦型電界効果トランジスタにおいて、
Ｐ層（または、Ｐ＋層）を省略できるようにしている。
すなわち、ゲート電極の形状を工夫することによって、
ソース層のそれぞれに対して、１ヶ所から電源の供給が
可能となるようにしている。これにより、従来、ソース
層のそれぞれに電源を供給するために設けられていたＰ
層（または、Ｐ＋層）を省略することが可能となる。よ
って、少なくともＰ層（または、Ｐ＋層）を省略できる
分だけ、製造工程を簡素化できるとともに、チップサイ
ズを小型化できるようになる。したがって、チップサイ
ズや製造コストを削減できるとともに、オン抵抗を減少
させることが容易に可能となるものである。
オードを内蔵する縦型電界効果トランジスタにおいて、
Ｐ層（または、Ｐ＋層）を省略できるようにしている。
すなわち、ゲート電極の形状を工夫することによって、
ソース層のそれぞれに対して、１ヶ所から電源の供給が
可能となるようにしている。これにより、従来、ソース
層のそれぞれに電源を供給するために設けられていたＰ
層（または、Ｐ＋層）を省略することが可能となる。よ
って、少なくともＰ層（または、Ｐ＋層）を省略できる
分だけ、製造工程を簡素化できるとともに、チップサイ
ズを小型化できるようになる。したがって、チップサイ
ズや製造コストを削減できるとともに、オン抵抗を減少
させることが容易に可能となるものである。
【００３４】具体的には、ソース層間のＰ層（または、
Ｐ＋層）を省くことによって、従来の装置に比して、同
じデザインルールで約１８％のオン抵抗減少効果が得ら
れた。
Ｐ＋層）を省くことによって、従来の装置に比して、同
じデザインルールで約１８％のオン抵抗減少効果が得ら
れた。
【００３５】また、Ｐ層（または、Ｐ＋層）の形成工程
が不要になる結果、約９％のプロセス削減が可能となっ
た。
が不要になる結果、約９％のプロセス削減が可能となっ
た。
【００３６】さらに、ショットキーバリアダイオードを
縦型電界効果トランジスタに内蔵して１パッケージ化す
る際に、Ｐ層（または、Ｐ＋層）を省略することによっ
て、約２５％の基板実装面積の縮小が図れた。これによ
り、従来のような回路上の部品点数の増加と配置スペー
スの増大を招くという弊害も回避できるものである。
縦型電界効果トランジスタに内蔵して１パッケージ化す
る際に、Ｐ層（または、Ｐ＋層）を省略することによっ
て、約２５％の基板実装面積の縮小が図れた。これによ
り、従来のような回路上の部品点数の増加と配置スペー
スの増大を招くという弊害も回避できるものである。
【００３７】なお、ゲート電極１８の形状は図示した櫛
歯型の基本パターンに限らず、たとえば、ソース層を千
鳥状にずらして配置するなど、「−」のゲート電界の供
給位置を減らすことが可能な各種のパターン形状を用途
に応じて任意に採用できる。
歯型の基本パターンに限らず、たとえば、ソース層を千
鳥状にずらして配置するなど、「−」のゲート電界の供
給位置を減らすことが可能な各種のパターン形状を用途
に応じて任意に採用できる。
【００３８】（第２の実施形態）図３は、本発明の第２
の実施形態にかかる、ショットキーバリアダイオードを
内蔵する縦型電界効果トランジスタの概略構成を示すも
のである。
の実施形態にかかる、ショットキーバリアダイオードを
内蔵する縦型電界効果トランジスタの概略構成を示すも
のである。
【００３９】このショットキーバリアダイオードを内蔵
する縦型電界効果トランジスタは、ソース層間に設けら
れるＰ層（または、Ｐ＋層）の一部を、一定の間隔をも
って配置（一部を省略）するようにした場合の例であ
る。
する縦型電界効果トランジスタは、ソース層間に設けら
れるＰ層（または、Ｐ＋層）の一部を、一定の間隔をも
って配置（一部を省略）するようにした場合の例であ
る。
【００４０】具体的には、Ｎ＋＋型基板（第１導電型の
半導体基板）１１の一表面（第１の表面）には、Ｎ−型
のエピタキシャル層（第１導電型の半導体層）１２が設
けられている。このエピタキシャル層１２の表面領域に
は、第１，第２のＰ型ベース層（第２導電型の第１，第
２のベース領域）１３，１４が形成されている。第１の
ベース層１３の表面領域には、複数のＮ＋型ソース層
（第１導電型のソース領域）１５が等間隔に配置されて
いる。また、上記第１のベース層１３の表面領域には、
各ソース層１５間に対応して、それぞれ、横方向拡散領
域３１ａを有する第２導電型の不純物領域としてのＰ層
（または、Ｐ＋層）３１が配置されている。
半導体基板）１１の一表面（第１の表面）には、Ｎ−型
のエピタキシャル層（第１導電型の半導体層）１２が設
けられている。このエピタキシャル層１２の表面領域に
は、第１，第２のＰ型ベース層（第２導電型の第１，第
２のベース領域）１３，１４が形成されている。第１の
ベース層１３の表面領域には、複数のＮ＋型ソース層
（第１導電型のソース領域）１５が等間隔に配置されて
いる。また、上記第１のベース層１３の表面領域には、
各ソース層１５間に対応して、それぞれ、横方向拡散領
域３１ａを有する第２導電型の不純物領域としてのＰ層
（または、Ｐ＋層）３１が配置されている。
【００４１】さらに、上記エピタキシャル層１２の表面
部には、上記ソース層１５および上記第１のベース層１
３を貫通し、上記エピタキシャル層１２に達する深さを
有して、複数のトレンチ１６が形成されている。各トレ
ンチ１６内には、それぞれ、ゲート酸化膜１７を介し
て、ポリシリコンやそれ以外の金属からなるゲート電極
１８が埋め込み形成されている。この実施形態の場合、
各ゲート電極１８は、それぞれのソース層１５ごとに分
割されて形成されている。これにより、たとえば、図示
断面方向に沿って複数の領域に分割された上記ソース層
１５のそれぞれに対して、各所から電源の供給が行われ
る構成となっている。
部には、上記ソース層１５および上記第１のベース層１
３を貫通し、上記エピタキシャル層１２に達する深さを
有して、複数のトレンチ１６が形成されている。各トレ
ンチ１６内には、それぞれ、ゲート酸化膜１７を介し
て、ポリシリコンやそれ以外の金属からなるゲート電極
１８が埋め込み形成されている。この実施形態の場合、
各ゲート電極１８は、それぞれのソース層１５ごとに分
割されて形成されている。これにより、たとえば、図示
断面方向に沿って複数の領域に分割された上記ソース層
１５のそれぞれに対して、各所から電源の供給が行われ
る構成となっている。
【００４２】一方、上記エピタキシャル層１２の表面上
には、絶縁膜１９および層間膜２０が設けられている。
絶縁膜１９は、上記エピタキシャル層１２の周辺部にお
いて、上記第２のベース層１４との境界部を保護するよ
うに設けられている。層間膜２０は、上記ゲート電極１
８の表面をそれぞれ覆うように設けられている。さら
に、上記絶縁膜１９上および上記層間膜２０上を含ん
で、上記エピタキシャル層１２、上記第１，第２のベー
ス層１３，１４、上記ソース層１５および上記Ｐ層３１
の各表面部には、バリアメタル膜（たとえば、ＴｉＷ）
２１を介して、アノード電極を兼ねるソース電極（たと
えば、Ａｌ）２２が共通に設けられている。
には、絶縁膜１９および層間膜２０が設けられている。
絶縁膜１９は、上記エピタキシャル層１２の周辺部にお
いて、上記第２のベース層１４との境界部を保護するよ
うに設けられている。層間膜２０は、上記ゲート電極１
８の表面をそれぞれ覆うように設けられている。さら
に、上記絶縁膜１９上および上記層間膜２０上を含ん
で、上記エピタキシャル層１２、上記第１，第２のベー
ス層１３，１４、上記ソース層１５および上記Ｐ層３１
の各表面部には、バリアメタル膜（たとえば、ＴｉＷ）
２１を介して、アノード電極を兼ねるソース電極（たと
えば、Ａｌ）２２が共通に設けられている。
【００４３】また、上記基板１１の他表面（第２の表
面）には、カソード電極を兼ねるドレイン電極２３が全
面に設けられている。
面）には、カソード電極を兼ねるドレイン電極２３が全
面に設けられている。
【００４４】なお、このショットキーバリアダイオード
を内蔵した縦型電界効果トランジスタの場合、上記第１
のベース領域１３の部分でＭＯＳＦＥＴ領域２４が構成
されている。また、ガードリング状に形成された上記第
２のベース領域１４と、上記第１のベース領域１３の端
部と、これら第１，第２のベース領域１３，１４の相互
間における上記エピタキシャル層１２とによって、ショ
ットキーバリアダイオード（ＳＢＤ）領域２５が構成さ
れるようになっている。
を内蔵した縦型電界効果トランジスタの場合、上記第１
のベース領域１３の部分でＭＯＳＦＥＴ領域２４が構成
されている。また、ガードリング状に形成された上記第
２のベース領域１４と、上記第１のベース領域１３の端
部と、これら第１，第２のベース領域１３，１４の相互
間における上記エピタキシャル層１２とによって、ショ
ットキーバリアダイオード（ＳＢＤ）領域２５が構成さ
れるようになっている。
【００４５】このような構造とした場合、上述した第１
の実施形態に示したトランジスタほど、プロセス削減効
果ならびに基板面積の縮小効果はないものの、オン抵抗
減少効果についてはそこそこの効果が期待できる。
の実施形態に示したトランジスタほど、プロセス削減効
果ならびに基板面積の縮小効果はないものの、オン抵抗
減少効果についてはそこそこの効果が期待できる。
【００４６】（第３の実施形態）図４は、本発明の第３
の実施形態にかかる、ショットキーバリアダイオードを
内蔵する縦型電界効果トランジスタの概略構成を示すも
のである。なお、同図（ａ）は要部の断面図であり、同
図（ｂ）は図（ａ）中の丸で囲んだ部分を拡大して示す
拡大図である。
の実施形態にかかる、ショットキーバリアダイオードを
内蔵する縦型電界効果トランジスタの概略構成を示すも
のである。なお、同図（ａ）は要部の断面図であり、同
図（ｂ）は図（ａ）中の丸で囲んだ部分を拡大して示す
拡大図である。
【００４７】このショットキーバリアダイオードを内蔵
する縦型電界効果トランジスタは、たとえば図１に示し
た構成において、ＭＯＳＦＥＴ領域２４に対応する部分
とＳＢＤ領域２５に対応する部分とで、バリアメタル膜
２１の材質（膜質）を変化させるようにした場合の例で
ある。
する縦型電界効果トランジスタは、たとえば図１に示し
た構成において、ＭＯＳＦＥＴ領域２４に対応する部分
とＳＢＤ領域２５に対応する部分とで、バリアメタル膜
２１の材質（膜質）を変化させるようにした場合の例で
ある。
【００４８】具体的には、バリアメタル膜２１は、ＳＢ
Ｄ領域２５に対応して設けられる第１のバリアメタル
（たとえば、Ｍｏ）２１ａと、ＭＯＳＦＥＴ領域２４に
対応して設けられる第２のバリアメタル（たとえば、Ｔ
ｉＷ）２１ｂとからなっている。第１のバリアメタル２
１ａおよび第２のバリアメタル２１ｂは、上記第１のベ
ース層１３上において、互いの接部が重なり合うように
して配設されている。この場合、図示の如く、必ずしも
第１のバリアメタル２１ａ上に第２のバリアメタル２１
ｂが位置する必要はない。
Ｄ領域２５に対応して設けられる第１のバリアメタル
（たとえば、Ｍｏ）２１ａと、ＭＯＳＦＥＴ領域２４に
対応して設けられる第２のバリアメタル（たとえば、Ｔ
ｉＷ）２１ｂとからなっている。第１のバリアメタル２
１ａおよび第２のバリアメタル２１ｂは、上記第１のベ
ース層１３上において、互いの接部が重なり合うように
して配設されている。この場合、図示の如く、必ずしも
第１のバリアメタル２１ａ上に第２のバリアメタル２１
ｂが位置する必要はない。
【００４９】このような構成によれば、下地層に対する
ソース電極２２の接着性をより高めることが可能とな
る。
ソース電極２２の接着性をより高めることが可能とな
る。
【００５０】なお、この構成は、図１に示した構成のシ
ョットキーバリアダイオードを内蔵する縦型電界効果ト
ランジスタに適用した場合に限らず、たとえば、図３に
示した構成のショットキーバリアダイオードを内蔵する
縦型電界効果トランジスタにも同様に適用できる。
ョットキーバリアダイオードを内蔵する縦型電界効果ト
ランジスタに適用した場合に限らず、たとえば、図３に
示した構成のショットキーバリアダイオードを内蔵する
縦型電界効果トランジスタにも同様に適用できる。
【００５１】（第４の実施形態）図５は、本発明の第４
の実施形態にかかる、ショットキーバリアダイオードを
内蔵する縦型電界効果トランジスタの概略構成を示すも
のである。
の実施形態にかかる、ショットキーバリアダイオードを
内蔵する縦型電界効果トランジスタの概略構成を示すも
のである。
【００５２】このショットキーバリアダイオードを内蔵
する縦型電界効果トランジスタは、たとえば図１に示し
た構成において、ＭＯＳＦＥＴ領域２４に対応する部分
とＳＢＤ領域２５に対応する部分とで、バリアメタル膜
２１の膜厚を変化させるようにした場合の例である。
する縦型電界効果トランジスタは、たとえば図１に示し
た構成において、ＭＯＳＦＥＴ領域２４に対応する部分
とＳＢＤ領域２５に対応する部分とで、バリアメタル膜
２１の膜厚を変化させるようにした場合の例である。
【００５３】具体的には、バリアメタル膜２１は、ＳＢ
Ｄ領域２５に対応して設けられる第１のバリアメタル
（たとえば、Ｍｏ）２１ａと、この第１のバリアメタル
２１ａ上を含む、上記エピタキシャル層１２の全面に設
けられる第３のバリアメタル（たとえば、ＴｉＷ）２１
ｃとからなっている。
Ｄ領域２５に対応して設けられる第１のバリアメタル
（たとえば、Ｍｏ）２１ａと、この第１のバリアメタル
２１ａ上を含む、上記エピタキシャル層１２の全面に設
けられる第３のバリアメタル（たとえば、ＴｉＷ）２１
ｃとからなっている。
【００５４】このような構成によれば、下地層に対する
ソース電極２２の接着性をより高めることが可能となる
だけでなく、ソース電極２２を第２のバリアメタル２１
ｃと同時にパターニング可能となる。
ソース電極２２の接着性をより高めることが可能となる
だけでなく、ソース電極２２を第２のバリアメタル２１
ｃと同時にパターニング可能となる。
【００５５】なお、この構成は、図１に示した構成のシ
ョットキーバリアダイオードを内蔵する縦型電界効果ト
ランジスタに適用した場合に限らず、たとえば、図３に
示した構成のショットキーバリアダイオードを内蔵する
縦型電界効果トランジスタにも同様に適用できる。
ョットキーバリアダイオードを内蔵する縦型電界効果ト
ランジスタに適用した場合に限らず、たとえば、図３に
示した構成のショットキーバリアダイオードを内蔵する
縦型電界効果トランジスタにも同様に適用できる。
【００５６】（第５の実施形態）図６は、本発明の第５
の実施形態にかかる、ショットキーバリアダイオードを
内蔵する縦型電界効果トランジスタの概略構成を示すも
のである。
の実施形態にかかる、ショットキーバリアダイオードを
内蔵する縦型電界効果トランジスタの概略構成を示すも
のである。
【００５７】このショットキーバリアダイオードを内蔵
する縦型電界効果トランジスタは、たとえば、複数のＭ
ＯＳＦＥＴ領域２４の相互間にＳＢＤ領域２５を分散さ
せて配設するようにした場合の例である。
する縦型電界効果トランジスタは、たとえば、複数のＭ
ＯＳＦＥＴ領域２４の相互間にＳＢＤ領域２５を分散さ
せて配設するようにした場合の例である。
【００５８】具体的には、Ｎ＋＋型基板（第１導電型の
半導体基板）１１の一表面（第１の表面）には、Ｎ−型
のエピタキシャル層（第１導電型の半導体層）１２が設
けられている。このエピタキシャル層１２の表面領域に
は、複数のＰ型ベース層（第２導電型のベース領域）１
３が形成されている。各ベース層１３の表面領域には、
Ｎ＋型ソース層（第１導電型のソース領域）１５がそれ
ぞれ配置されている。
半導体基板）１１の一表面（第１の表面）には、Ｎ−型
のエピタキシャル層（第１導電型の半導体層）１２が設
けられている。このエピタキシャル層１２の表面領域に
は、複数のＰ型ベース層（第２導電型のベース領域）１
３が形成されている。各ベース層１３の表面領域には、
Ｎ＋型ソース層（第１導電型のソース領域）１５がそれ
ぞれ配置されている。
【００５９】また、上記エピタキシャル層１２の表面部
には、上記ソース層１５および上記ベース層１３を貫通
し、上記エピタキシャル層１２に達する深さを有して、
複数のトレンチ１６が形成されている。各トレンチ１６
内には、それぞれ、ゲート酸化膜１７を介して、ポリシ
リコンやそれ以外の金属からなるゲート電極１８が埋め
込み形成されている。この実施形態の場合、複数の領域
に分割して形成された上記各ソース層１５に対して、そ
れぞれ、１ヶ所から電源の供給が可能な形状を有して、
上記ゲート電極１８は形成されている。
には、上記ソース層１５および上記ベース層１３を貫通
し、上記エピタキシャル層１２に達する深さを有して、
複数のトレンチ１６が形成されている。各トレンチ１６
内には、それぞれ、ゲート酸化膜１７を介して、ポリシ
リコンやそれ以外の金属からなるゲート電極１８が埋め
込み形成されている。この実施形態の場合、複数の領域
に分割して形成された上記各ソース層１５に対して、そ
れぞれ、１ヶ所から電源の供給が可能な形状を有して、
上記ゲート電極１８は形成されている。
【００６０】一方、上記エピタキシャル層１２の表面上
には、絶縁膜１９および層間膜２０が設けられている。
絶縁膜１９は、上記エピタキシャル層１２の周辺部にお
いて、上記ベース層１３との境界部を保護するように設
けられている。層間膜２０は、上記ゲート電極１８の表
面をそれぞれ覆うように設けられている。さらに、上記
絶縁膜１９上および上記層間膜２０上を含んで、上記エ
ピタキシャル層１２、上記ベース層１３および上記ソー
ス層１５の各表面部には、バリアメタル膜（たとえば、
ＴｉＷ）２１を介して、アノード電極を兼ねるソース電
極（たとえば、Ａｌ）２２が共通に設けられている。
には、絶縁膜１９および層間膜２０が設けられている。
絶縁膜１９は、上記エピタキシャル層１２の周辺部にお
いて、上記ベース層１３との境界部を保護するように設
けられている。層間膜２０は、上記ゲート電極１８の表
面をそれぞれ覆うように設けられている。さらに、上記
絶縁膜１９上および上記層間膜２０上を含んで、上記エ
ピタキシャル層１２、上記ベース層１３および上記ソー
ス層１５の各表面部には、バリアメタル膜（たとえば、
ＴｉＷ）２１を介して、アノード電極を兼ねるソース電
極（たとえば、Ａｌ）２２が共通に設けられている。
【００６１】また、上記基板１１の他表面（第２の表
面）には、カソード電極を兼ねるドレイン電極２３が全
面に設けられている。
面）には、カソード電極を兼ねるドレイン電極２３が全
面に設けられている。
【００６２】このショットキーバリアダイオードを内蔵
した縦型電界効果トランジスタの場合、上記ベース領域
１３のそれぞれの部分でＭＯＳＦＥＴ領域２４が構成さ
れている。また、上記ベース領域１３の各端部と、これ
らベース領域１３の相互間における上記エピタキシャル
層１２とによって、それぞれ、ショットキーバリアダイ
オード（ＳＢＤ）領域２５が構成されている。
した縦型電界効果トランジスタの場合、上記ベース領域
１３のそれぞれの部分でＭＯＳＦＥＴ領域２４が構成さ
れている。また、上記ベース領域１３の各端部と、これ
らベース領域１３の相互間における上記エピタキシャル
層１２とによって、それぞれ、ショットキーバリアダイ
オード（ＳＢＤ）領域２５が構成されている。
【００６３】このように、ＭＯＳＦＥＴ領域２４の相互
間にＳＢＤ領域２５を分散させて配設するようにした場
合、第１の実施形態の場合と略同様の効果が期待できる
だけでなく、使用電流の増加とともに、発熱源が集中し
ないため、温度上昇の抑制効果による破壊耐性の向上が
可能となる。
間にＳＢＤ領域２５を分散させて配設するようにした場
合、第１の実施形態の場合と略同様の効果が期待できる
だけでなく、使用電流の増加とともに、発熱源が集中し
ないため、温度上昇の抑制効果による破壊耐性の向上が
可能となる。
【００６４】また、この構成においては、上述の第２の
実施形態に示した、ショットキーバリアダイオードを内
蔵する縦型電界効果トランジスタ（図３参照）のよう
に、さらに、ソース層１５間に選択的にＰ層（または、
Ｐ＋層）を配置するようにすることも可能である。
実施形態に示した、ショットキーバリアダイオードを内
蔵する縦型電界効果トランジスタ（図３参照）のよう
に、さらに、ソース層１５間に選択的にＰ層（または、
Ｐ＋層）を配置するようにすることも可能である。
【００６５】その他、上述の実施形態に限らず、ショッ
トキーバリアダイオードを内蔵する縦型電界効果トラン
ジスタとしては、Ｐ型基板を採用するものにも同様に適
用できる。
トキーバリアダイオードを内蔵する縦型電界効果トラン
ジスタとしては、Ｐ型基板を採用するものにも同様に適
用できる。
【００６６】また、ゲート電極を素子の表面に配置した
構造の、ショットキーバリアダイオードを内蔵する電界
効果トランジスタにも適用可能である。
構造の、ショットキーバリアダイオードを内蔵する電界
効果トランジスタにも適用可能である。
【００６７】さらに、本願発明は、上記（各）実施形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。さら
に、上記（各）実施形態には種々の段階の発明が含まれ
ており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。たとえば、
（各）実施形態に示される全構成要件からいくつかの構
成要件が削除されても、発明が解決しようとする課題の
欄で述べた課題（の少なくとも１つ）が解決でき、発明
の効果の欄で述べられている効果（の少なくとも１つ）
が得られる場合には、その構成要件が削除された構成が
発明として抽出され得る。
【００６８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、チップサイズや製造コストを削減できるとともに、
オン抵抗を減少させることが可能な半導体装置を提供で
きる。
ば、チップサイズや製造コストを削減できるとともに、
オン抵抗を減少させることが可能な半導体装置を提供で
きる。
【図１】本発明の第１の実施形態にかかる、ショットキ
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
【図２】同じく、図１の一部を透視して示す概略平面
図。
図。
【図３】本発明の第２の実施形態にかかる、ショットキ
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
【図４】本発明の第３の実施形態にかかる、ショットキ
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
【図５】本発明の第４の実施形態にかかる、ショットキ
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
【図６】本発明の第５の実施形態にかかる、ショットキ
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
ーバリアダイオードを内蔵する縦型電界効果トランジス
タの概略構成を示す断面図。
【図７】従来技術とその問題点を説明するために示す、
電界効果トランジスタを使用した同期整流回路の回路構
成図。
電界効果トランジスタを使用した同期整流回路の回路構
成図。
【図８】同じく、同期整流回路に用いられる、縦型電界
効果トランジスタの一例を示す構成図。
効果トランジスタの一例を示す構成図。
【図９】同じく、同期整流回路に用いられる、ショット
キーバリアダイオードの構成例を示す断面図。
キーバリアダイオードの構成例を示す断面図。
【図１０】同じく、ショットキーバリアダイオードを内
蔵する縦型電界効果トランジスタの概略構成を示す断面
図。
蔵する縦型電界効果トランジスタの概略構成を示す断面
図。
１１…Ｎ＋＋型基板 １２…Ｎ−型のエピタキシャル層 １３…Ｐ型ベース層（第１） １４…Ｐ型ベース層（第２） １５…Ｎ＋型ソース層 １６…トレンチ １７…ゲート酸化膜 １８…ゲート電極 １９…絶縁膜 ２０…層間膜 ２１…バリアメタル膜 ２１ａ…第１のバリアメタル ２１ｂ…第２のバリアメタル ２１ｃ…第３のバリアメタル ２２…ソース電極 ２３…ドレイン電極 ２４…ＭＯＳＦＥＴ領域 ２５…ショットキーバリアダイオード（ＳＢＤ）領域 ３１…Ｐ層（または、Ｐ＋層） ３１ａ…横方向拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/06 １０２Ａ 27/06 29/48 Ｆ 29/872 Ｆターム(参考） 4M104 BB01 BB14 BB16 BB18 CC03 DD96 FF04 FF35 GG03 GG09 GG13 GG18 HH08 HH20 5F048 AA01 AA09 AC10 BA02 BA06 BB01 BB05 BB19 BC03 BC12 BD07 BF02 CB07
Claims (7)
- 【請求項１】 第１の表面および対向する第２の表面を
有する第１導電型の半導体基板と、 この半導体基板の第１の表面上に設けられた第１導電型
の半導体層と、 この半導体層の表面領域に選択的に設けられた第２導電
型の第１，第２のベース領域と、 前記第１のベース領域の表面領域に選択的に設けられ
た、少なくとも１つの第１導電型のソース領域と、 前記ソース領域および前記第１のベース領域を貫通し、
前記半導体層に達する深さを有して設けられたトレンチ
構造の複数のゲート電極と、 前記半導体層、前記第１，第２のベース領域および前記
ソース領域の表面に設けられたソース電極と、 前記半導体基板の第２の表面上に設けられたドレイン電
極とを具備し、 前記第１のベース領域、前記ソース領域および前記ゲー
ト電極からなるトランジスタ領域と、前記第１，第２の
ベース領域および前記第１，第２のベース領域間の前記
半導体層からなるダイオード領域とを、前記半導体基板
上に配設してなることを特徴とする半導体装置。 - 【請求項２】 前記複数のゲート電極は、ゲート電極間
における前記ソース領域を互いに接続するように設けら
れることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極間における前記ソース領
域の相互間には、第２導電型の不純物領域が選択的に配
置されていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項４】 前記ソース電極は、前記ダイオード領域
に対応して設けられる第１のバリアメタルと、前記トラ
ンジスタ領域に対応して設けられる第２のバリアメタル
とを備えてなることを特徴とする請求項１に記載の半導
体装置。 - 【請求項５】 前記第１のバリアメタルおよび前記第２
のバリアメタルは、互いの接部が重なり合うようにして
配設されてなることを特徴とする請求項４に記載の半導
体装置。 - 【請求項６】 前記接部は、前記第１のベース領域上に
位置することを特徴とする請求項５に記載の半導体装
置。 - 【請求項７】 前記第２のベース領域は、ガードリング
を構成することを特徴とする請求項１に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398857A JP2002203966A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398857A JP2002203966A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002203966A true JP2002203966A (ja) | 2002-07-19 |
Family
ID=18863733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398857A Pending JP2002203966A (ja) | 2000-12-27 | 2000-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002203966A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019548A (ja) * | 2003-06-24 | 2005-01-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005101514A (ja) * | 2003-08-27 | 2005-04-14 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタ及びインバータ回路 |
| JP2006049341A (ja) * | 2004-07-30 | 2006-02-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| WO2006022387A1 (ja) * | 2004-08-26 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | 半導体装置及びそれを用いたモジュール |
| US7335927B2 (en) | 2006-01-30 | 2008-02-26 | Internatioanl Business Machines Corporation | Lateral silicided diodes |
| JP2008270811A (ja) * | 2007-04-19 | 2008-11-06 | Vishay-Siliconix | トレンチ金属酸化物半導体 |
| US7510953B2 (en) | 2003-08-04 | 2009-03-31 | International Rectifier Corporation | Integrated fet and schottky device |
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| WO2012017878A1 (ja) * | 2010-08-02 | 2012-02-09 | 日産自動車株式会社 | 半導体装置 |
-
2000
- 2000-12-27 JP JP2000398857A patent/JP2002203966A/ja active Pending
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| US7335927B2 (en) | 2006-01-30 | 2008-02-26 | Internatioanl Business Machines Corporation | Lateral silicided diodes |
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