WO2021005896A1 - 半導体装置 - Google Patents

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拓 堀井
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住友電気工業株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • This disclosure relates to semiconductor devices.
  • a gate electrode and a source electrode are formed on one surface of a semiconductor substrate, a drain electrode and the like are formed on the other surface, and a gate pad connected to the gate electrode and the like. And the external terminal are connected by wire bonding.
  • the gate pad may be peeled off during wire bonding in the gate pad. Therefore, in order to prevent the gate pad from peeling off, the gate pad is placed on an insulating film having irregularities on the surface. A method of forming a gate pad is disclosed.
  • the semiconductor device of the present disclosure includes a semiconductor substrate, a gate insulating film provided on the surface of the semiconductor substrate, a bonding film containing silicon or aluminum provided on the gate insulating film, and a gate pad layer on the bonding film. And have.
  • the gate pad layer contains titanium at least in the region in contact with the bonding film.
  • FIG. 1 is a top view of a silicon carbide semiconductor device.
  • FIG. 2 is a cross-sectional view of a silicon carbide semiconductor device.
  • FIG. 3 is a top view of the silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 4 is a cross-sectional view of the silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 5 is an explanatory diagram of the structure of the silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 6 is an explanatory diagram (1) of the gate pad layer of the first embodiment of the present disclosure.
  • FIG. 7 is an explanatory diagram (1) of the gate pad layer of the first embodiment of the present disclosure.
  • FIG. 8 is an explanatory diagram (1) of the gate pad layer of the first embodiment of the present disclosure.
  • FIG. 9 is a process diagram (1) of a method for manufacturing a silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 10 is a process diagram (2) of a method for manufacturing a silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 11 is a process diagram (3) of a method for manufacturing a silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 12 is a process diagram (4) of a method for manufacturing a silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 13 is a process diagram (5) of a method for manufacturing a silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 14 is a process diagram (6) of a method for manufacturing a silicon carbide semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 15 is a top view of the silicon carbide semiconductor device of the second embodiment of the present disclosure.
  • FIG. 16 is a cross-sectional view of the silicon carbide semiconductor device of the second embodiment of the present disclosure.
  • FIG. 17 is a process diagram (1) of a method for manufacturing a silicon carbide semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 18 is a process diagram (2) of a method for manufacturing a silicon carbide semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 19 is a process diagram (3) of a method for manufacturing the silicon carbide semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 20 is a process diagram (4) of a method for manufacturing the silicon carbide semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 21 is a process diagram (5) of a method for manufacturing a silicon carbide semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 22 is a process diagram (6) of a method for manufacturing the silicon carbide semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 23 is a top view of a modified example of the silicon carbide semiconductor device of the second embodiment of the present disclosure.
  • Adhesion is insufficient only by forming a gate pad on an insulating film having irregularities formed on the surface, and it is not possible to sufficiently prevent the gate pad from peeling off during wire bonding. Therefore, there is a demand for a semiconductor device having higher adhesion of the gate pad.
  • the adhesion of the gate pad in the semiconductor device can be improved.
  • the semiconductor device includes a semiconductor substrate, a gate insulating film provided on the surface of the semiconductor substrate, and a bonding film containing silicon or aluminum provided on the gate insulating film.
  • the gate pad layer has a gate pad layer on the bonding film, and the gate pad layer contains at least titanium in a region in contact with the bonding film.
  • a convex portion of an insulator is provided on the gate insulating film, and the bonding film is provided between the convex portion and the convex portion.
  • the shape of the bonding membrane when viewed from above is either a stripe, a circle, or a polygon.
  • the distance between adjacent bonding membranes is 0.5 ⁇ m or more and 100 ⁇ m or less.
  • a passivation film is provided on the gate pad layer, the area where the passivation film is open and the gate pad layer is exposed is the gate pad area, and the area of the gate pad area.
  • the area of the bonding membrane is 5% or more and 95% or less.
  • a passivation film is provided on the gate pad layer, the area where the passivation film is open and the gate pad layer is exposed is the gate pad area, and all of the gate pad area. In, the bonding membrane and the gate pad layer are in contact with each other.
  • the gate pad layer is formed by laminating an alloy layer containing titanium, a titanium nitride layer, and a metal layer containing aluminum in this order from the side in contact with the bonding film.
  • the metal layer By forming the metal layer in such a structure, an alloy layer with the material forming the bonding layer is formed, and the adhesion can be improved.
  • the semiconductor substrate is a silicon carbide semiconductor substrate.
  • the present disclosure is useful in a semiconductor device using a silicon carbide semiconductor substrate.
  • the semiconductor device includes a semiconductor substrate, a gate insulating film provided on the surface of the semiconductor substrate, and a junction containing silicon or aluminum provided on the gate insulating film. It has a film and a gate pad layer on the bonding film, the gate pad layer contains titanium in at least a region in contact with the bonding film, and a convex portion of an insulator is placed on the gate insulating film. Is provided, and the bonding film is provided between the convex portions, and the bonding film has a top-viewed shape of any of stripes, circles, and polygons, and is adjacent to each other.
  • the distance between the bonding films is 0.5 ⁇ m or more and 100 ⁇ m or less, a passivation film is provided on the gate pad layer, the passivation film is opened, and the gate pad layer is exposed. Is the gate pad region, and the area of the bonding film with respect to the area of the gate pad region is 5% or more and 95% or less.
  • the semiconductor device includes a silicon carbide semiconductor substrate, a gate insulating film provided on the surface of the silicon carbide semiconductor substrate, and silicon provided on the gate insulating film.
  • it has a bonding film containing aluminum and a gate pad layer on the bonding film, and the gate pad layer contains titanium in at least a region in contact with the bonding film, and the gate insulating film is covered with titanium.
  • the convex portion of the insulator is provided, and the bonding film is provided between the convex portion and the convex portion.
  • the shape of the bonding film viewed from above is any of stripes, circles, and polygons.
  • the distance between the adjacent bonding films is 0.5 ⁇ m or more and 100 ⁇ m or less
  • a passivation film is provided on the gate pad layer, the passivation film is opened, and the gate pad layer is opened.
  • the exposed region is a gate pad region, and the area of the junction membrane with respect to the area of the gate pad region is 5% or more and 95% or less, and the gate pad layer is from the side in contact with the junction membrane.
  • An alloy layer containing titanium, a titanium nitride layer, and a metal layer containing aluminum are laminated in this order.
  • the present embodiment is not limited thereto.
  • FIG. 1 is a top view of the silicon carbide semiconductor device
  • FIG. 2 is a cross-sectional view taken along the alternate long and short dash line 1A-1B in FIG.
  • This silicon carbide semiconductor device is a so-called vertical silicon carbide semiconductor device, in which a gate insulating film 20 is formed on a silicon carbide semiconductor substrate 10, and a gate wiring layer 30 is formed on the gate insulating film 20. Is formed, and further, an interlayer insulating film 40 is formed. The interlayer insulating film 40 is also formed on the gate wiring layer 30, and has an opening at a portion where the gate wiring layer 30 and the gate pad layer 50 are connected. At the opening, the gate pad layer 50 is connected to the gate wiring layer 30. A gate pad layer 50 is formed on the interlayer insulating film 40 in a region including the gate pad region 51, and source electrode layers 60 are formed on both sides of the gate pad layer 50.
  • a passivation film 70 is formed on the gate pad layer 50 and the source electrode layer 60.
  • the passivation film 70 above the gate pad layer 50 is open, and the gate pad layer 50 is exposed.
  • the source pad region 61 shown in FIG. 1 the passivation film 70 above the source electrode layer 60 is open, and the source electrode layer 60 is exposed.
  • the gate insulating film 20 and the interlayer insulating film 40 are formed of silicon oxide (SiO 2 ), the gate wiring layer 30 is formed of polysilicon, and the gate pad layer 50 and the source electrode layer 60 are Al or Cu. It is made of a metal containing such as.
  • the passivation film 70 is formed of silicon nitride (SiN) or the like.
  • the gate pad layer 50 may be peeled off from the interface with the interlayer insulating film 40 when wire bonding is performed to the gate pad region 51. Therefore, there is a demand for a silicon carbide semiconductor device having a structure in which the gate pad layer 50 is not easily peeled off.
  • FIG. 3 is a top view of the silicon carbide semiconductor device according to the present embodiment
  • FIG. 4 is a cross-sectional view taken along the alternate long and short dash line 3A-3B in FIG.
  • Silicon carbide has a wider bandgap than silicon, which has been widely used in semiconductor devices, and is therefore used in high-voltage semiconductor devices and the like.
  • a vertical transistor which is a semiconductor device using silicon carbide, a gate electrode and a source electrode are formed on the first main surface side of the silicon carbide semiconductor substrate from the viewpoint of withstand voltage and the like, and the second main electrode is formed.
  • a drain electrode is formed on the surface side.
  • the silicon carbide semiconductor device in the present embodiment is a so-called vertical silicon carbide semiconductor device, in which a gate insulating film 20 is formed on the silicon carbide semiconductor substrate 10, and a gate is formed on the gate insulating film 20.
  • the wiring layer 30 and the bonding film 130 are formed.
  • the gate wiring layer 30 and the bonding film 130 are separated, and an interlayer insulating film 140 is formed on the gate insulating film 20 between the gate wiring layer 30 and the bonding film 130.
  • the interlayer insulating film 140 has an opening at a portion where the gate wiring layer 30 and the gate pad layer 150 are connected, and the gate pad layer 150 has an opening with the gate wiring layer 30 at the opening of the interlayer insulating film 140. It is connected.
  • a gate pad layer 150 is formed on the bonding film 130 in a region including the gate pad region 151, and source electrode layers 60 are formed on both sides of the gate pad layer 150.
  • a passivation film 70 is formed on the gate pad layer 150 and the source electrode layer 60.
  • the passivation film 70 above the gate pad layer 150 is open, and the gate pad layer 50 is exposed.
  • the source pad region 61 shown in FIG. 3 the passivation film 70 above the source electrode layer 60 is open, and the source electrode layer 60 is exposed.
  • the interlayer insulating film 140 is formed of silicon oxide, and the bonding film 130 is formed of polysilicon.
  • the gate pad layer 150 is first formed by forming a Ti (titanium) layer 152 and a TiN (titanium nitride) layer 153 on the bonding film 130 and then heat-treating the gate pad layer 150.
  • the Si contained in the bonding film 130 and the Ti layer 152 are reacted.
  • the TiSi alloy layer 154 is formed as shown in FIG. After that, as shown in FIG.
  • the gate pad layer 150 can be formed.
  • the bonding film 130 formed of polysilicon and the Ti layer 152 are formed. It reacts with Ti to form a TiSi alloy layer 154.
  • the adhesion between the bonding film 130 formed of polysilicon and the gate pad layer 150 can be improved. This makes it possible to prevent the gate pad layer 150 from peeling off when wire bonding to the gate pad layer 150 in the gate pad region 151.
  • the bonding film 130 may be Al (aluminum) or the like in addition to polysilicon, but polysilicon is preferable from the viewpoint of production.
  • the film thickness of the Ti layer 152 is about 10 nm, the film thickness of the TiN layer 153 is 100 nm, and the overall film thickness of the gate pad layer 150 is 3 ⁇ m to 5 ⁇ m. Further, instead of the AlSiCu layer 155, a metal film containing Al may be used.
  • the TiN layer 153 in the gate pad layer 150 is provided to prevent Al contained in the AlSiCu layer 155 from diffusing into the interlayer insulating film 140. That is, when Al contained in the AlSiCu layer 155 diffuses into the interlayer insulating film 140, the resistance between the gate pad layer 150 and the source electrode layer 60 may decrease. Therefore, by providing the TiN layer 153, this can be achieved. This is to prevent.
  • the vertical transistor in the present embodiment has a first n-type layer 321 and a p-type layer 322, and a second n on the first main surface 310a of the silicon carbide single crystal substrate 310.
  • the mold layer 323 is formed in order.
  • the silicon carbide semiconductor substrate 10 is formed of the silicon carbide single crystal substrate 310, the first n-type layer 321 and the p-type layer 322, the second n-type layer 323, and the like. Further, by removing a part of the second n-type layer 323, the p-type layer 322, and the first n-type layer 321, a gate trench having a V-shaped cross section is formed.
  • the bottom surface and the side wall of the gate trench are covered with the gate insulating film 20, and the inside of the gate trench is embedded by the polysilicon formed on the gate insulating film 20 to form the gate electrode 31. There is.
  • the gate electrode 31 is connected to the gate wiring layer 30.
  • an interlayer insulating film 140 is formed so as to cover the gate electrode 31.
  • a high-concentration p-type region 324 having a high impurity concentration is formed in the region away from the gate trench by ion-implanting a p-type impurity element.
  • a source electrode layer 60 is formed on the interlayer insulating film 140, the second n-type layer 323, and the high-concentration p-type region 324, which is opposite to the first main surface 310a of the silicon carbide single crystal substrate 310.
  • a drain electrode 90 is formed on the second main surface 310b of the above. Such a vertical transistor is formed in a region where the source electrode layer 60 is formed.
  • the first n-type layer 321 is an n-type drift layer, and the n-type impurity element is doped at a relatively low concentration.
  • the p-type layer 322 is a p-type body layer and is doped with an impurity element to be p.
  • the second n-type layer 323 is an n-type layer in which an impurity element of n-type is doped at a higher concentration than that of the first n-type layer 321.
  • a gate insulating film 20 and a polysilicon film 130a are sequentially formed on the silicon carbide semiconductor substrate 10 on which ion implantation of an impurity element or the like has been performed.
  • the gate insulating film 20 is formed by thermally oxidizing the surface of the silicon carbide semiconductor substrate 10 to form a silicon oxide film having a film thickness of about 50 nm.
  • a polysilicon film 130a having a film thickness of about 300 nm is formed on the gate insulating film 20 by CVD (chemical vapor deposition).
  • the polysilicon film 130a formed in this way forms the gate electrode 31, the gate wiring layer 30, and the bonding film 130, which will be described later.
  • the gate is formed by the remaining polysilicon film 130a as shown in FIG.
  • the wiring layer 30, the bonding film 130, and the like are formed.
  • a photoresist is applied onto the polysilicon film 130a, and exposure and development are performed by an exposure apparatus to form a resist pattern (not shown) having an opening in a region from which the polysilicon film 130a is removed.
  • the polysilicon film 130a at the opening of the resist pattern is removed by RIE (Reactive Ion Etch) or the like to form the gate wiring layer 30, the bonding film 130, etc. from the remaining polysilicon film 130a.
  • the resist pattern (not shown) is removed with an organic solvent or the like.
  • an interlayer insulating film 140 is formed on the gate wiring layer 30, the bonding film 130, and the like.
  • the interlayer insulating film 140 is formed by forming silicon oxide by CVD.
  • a part of the interlayer insulating film 140 is removed to expose a part of the gate wiring layer 30 and the bonding film 130.
  • a photoresist is applied on the interlayer insulating film 140 and exposed and developed by an exposure apparatus to form a resist pattern (not shown) having an opening.
  • a part of the gate wiring layer 30 and the bonding film 130 are exposed by removing the interlayer insulating film 140 at the opening of the resist pattern by RIE or the like.
  • the resist pattern (not shown) is removed with an organic solvent or the like.
  • the gate pad layer 150 and the source electrode layer 60 are formed. Specifically, a film in which a Ti layer and a TiN layer are laminated in this order is formed by sputtering on the exposed gate wiring layer 30, the bonding film 130, and the interlayer insulating film 140.
  • the film thickness of the Ti layer to be formed is 10 nm, and the film thickness of the TiN layer is 100 nm.
  • the Si of the gate wiring layer 30 and the bonding film 130 is reacted with the Ti of the Ti layer in contact with the gate wiring layer 30 and the bonding film 130 to cause a TiSi alloy. Form a layer.
  • an AlSiCu layer is formed on the TiN layer by sputtering to form a laminated metal film in which a TiSi alloy layer, a TiN layer, and an AlSiCu layer, which are alloy layers containing Ti, are formed in this order.
  • a resist pattern (not shown) is formed on the laminated metal film. The resist pattern is formed in the region where the gate pad layer 150 and the source electrode layer 60 are formed, and the gate pad layer 150 and the source electrode layer 60 are formed by removing the laminated metal film at the opening of the resist pattern by etching. To do.
  • a passivation film 70 is formed by SiN, and a part of the passivation film 70 is removed to form a gate pad region 151 and a source pad region 61.
  • a SiN film having a film thickness of about 1 ⁇ m is formed on the gate pad layer 150, the source electrode layer 60, and the like by CVD.
  • a photoresist is applied on the formed SiN film, and exposure and development are performed by an exposure apparatus, so that the gate pad region 151 and the source pad region 61 are formed with openings.
  • the illustrated resist pattern is formed.
  • the passivation film 70 is formed from the remaining SiN film by removing the SiN film at the opening of the resist pattern by RIE or the like.
  • the gate pad region 151 is formed in the region where the passivation film 70 is open, and in the source electrode layer 60, the source pad region 61 is formed in the region where the passivation film 70 is open. It is formed.
  • the silicon carbide semiconductor device according to the present embodiment can be manufactured.
  • FIG. 15 is a top view of the silicon carbide semiconductor device according to the present embodiment
  • FIG. 16 is a cross-sectional view taken along the alternate long and short dash line 15A-15B in FIG.
  • the silicon carbide semiconductor device in the present embodiment is a so-called vertical silicon carbide semiconductor device, in which a gate insulating film 20 is formed on the silicon carbide semiconductor substrate 10, and a gate is formed on the gate insulating film 20.
  • the wiring layer 30 and the bonding film 230 are formed.
  • the bonding film 230 is formed in a striped shape with respect to the substrate surface of the silicon carbide semiconductor substrate 10, and is oxidized between the striped bonding films 230.
  • the convex portion 240 is formed of silicon.
  • the interlayer insulating film 140 has an opening at a portion where the gate wiring layer 30 and the gate pad layer 150 are connected, and the gate pad layer 150 has an opening with the gate wiring layer 30 at the opening of the interlayer insulating film 140. It is connected.
  • the convex portion 240 is formed at the same time as the interlayer insulating film 140.
  • a gate pad layer 150 is formed in a region including the gate pad region 151 on the bonding film 230 and the convex portion 240, and source electrode layers 60 are formed on both sides of the gate pad layer 150.
  • the gate pad layer 150 is in contact with the upper surface 240a and the side surface 240b of the convex portion 240.
  • the interlayer insulating film 140 and the convex portion 240 are formed of silicon oxide, which is an insulator, and the bonding film 230 is formed of polysilicon.
  • the Ti layer and the TiN layer are formed on the bonding film 230 and the convex portion 240, and then heat treatment is performed at a temperature of about 700 ° C.
  • the bonding film 230 formed of polysilicon reacts with Ti in the Ti layer on the bonding film 230 to form a TiSi alloy layer.
  • the upper surface 240a and the side surface 240b of the convex portion 240 are in contact with the gate pad layer 150, and the contact area with the gate pad layer 150 is widened. Therefore, the adhesion between the bonding film 230 and the convex portion 240 and the gate pad layer 150 is further higher than that in the first embodiment.
  • the gate pad layer 150 in the gate pad region 151 it is possible to prevent the gate pad layer 150 from being peeled off when the gate pad layer 150 is connected by wire bonding.
  • the bonding film 230 and the convex portion 240 are alternately formed.
  • the width Wa of the bonding film 230 is about 10 ⁇ m
  • the width Wb of the convex portion 240 is about 10 ⁇ m.
  • the width Wa of the bonding film 230 is preferably 0.5 ⁇ m or more and 100 ⁇ m or less.
  • the width Wb of the convex portion 240 which is the distance between the adjacent bonding films, is preferably 0.5 ⁇ m or more and 100 ⁇ m or less.
  • the width Wb of the convex portion 240 is the shortest width between the adjacent bonding film 230 and the bonding film 230 in the present embodiment.
  • the widths Wa and Wb are preferably 0.5 ⁇ m or more. Further, when the width Wa is 100 ⁇ m or less, the number of cycles does not decrease so much, so that the anchor effect does not decrease. When the width Wb is 100 ⁇ m or less, a sufficient area of the bonding membrane 230 can be secured.
  • the area of the bonding membrane 230 in the gate pad region 151 is preferably 5% or more and 95% or less of the area of the gate pad region 151, and more preferably 50% or more and 80% or less.
  • the gate pad region 151 is formed, for example, as a square having a side of about 100 ⁇ m. If the area of the bonding film 230 is less than 5%, the adhesiveness improving effect is weak, and if it is larger than 95%, the anchoring effect is weakened. Further, by setting the content to 50% or more and 80% or less, both the adhesiveness improving effect by the bonding film 230 and the adhesiveness improving effect by the anchor effect can be sufficiently obtained.
  • a gate insulating film 20 and a polysilicon film 230a are sequentially formed on the silicon carbide semiconductor substrate 10 on which ion implantation of an impurity element or the like has been performed.
  • a resist pattern (not shown) is formed on the polysilicon film 230a, and a part of the polysilicon film 230a is removed. Then, as shown in FIG. 18, the gate is formed by the remaining polysilicon film 230a.
  • the wiring layer 30, the bonding film 230, and the like are formed. Specifically, a photoresist is applied onto the polysilicon film 230a, and exposure and development are performed by an exposure apparatus to form a resist pattern (not shown) having an opening in a region from which the polysilicon film 230a is removed. To do. After that, the polysilicon film 230a at the opening of the resist pattern is removed by RIE or the like. After that, the resist pattern (not shown) is removed with an organic solvent or the like.
  • the bonding film 230 formed in this way is formed in a striped shape having a width of 10 ⁇ m and an interval of 10 ⁇ m.
  • an interlayer insulating film 140 is formed on the gate wiring layer 30, the bonding film 230, and the like.
  • the interlayer insulating film 140 is formed by forming silicon oxide by CVD.
  • a part of the interlayer insulating film 140 is removed to expose a part of the gate wiring layer 30 and the bonding film 230.
  • the convex portion 240 is formed by the interlayer insulating film 140 remaining between the bonding film 230 and the bonding film 230.
  • the gate pad layer 150 and the source electrode layer 60 are formed. Specifically, a film in which a Ti layer and a TiN layer are laminated in this order is formed on the exposed gate wiring layer 30, the bonding film 230, the interlayer insulating film 140, and the convex portion 240 by sputtering.
  • the film thickness of the Ti layer to be formed is 10 nm, and the film thickness of the TiN layer is 100 nm.
  • the Si of the gate wiring layer 30 and the bonding film 230 is reacted with the Ti of the Ti layer in contact with the gate wiring layer 30 and the bonding film 230 to cause a TiSi alloy.
  • an AlSiCu layer is formed on the TiN layer by sputtering to form a laminated metal film in which a TiSi alloy layer, a TiN layer, and an AlSiCu layer, which are alloy layers containing Ti, are formed in this order.
  • a resist pattern (not shown) is formed on the laminated metal film. The resist pattern is formed in the region where the gate pad layer 150 and the source electrode layer 60 are formed, and the gate pad layer 150 and the source electrode layer 60 are formed by removing the laminated metal film at the opening of the resist pattern.
  • a passivation film 70 is formed with SiN, and a part of the passivation film 70 is removed to form a gate pad region 151 and a source pad region 61.
  • the gate pad layer 150 the gate pad region 151 is formed in the region where the passivation film 70 is open, and in the source electrode layer 60, the source pad region 61 is formed in the region where the passivation film 70 is open. It is formed.
  • the bonding film 231 may be formed so that the shape viewed from above with respect to the substrate surface is circular. In this case, in the gate pad region 151, a convex portion is formed in a portion where the bonding film 231 is not formed.
  • the diameter of the bonding membrane 231 is about 10 ⁇ m, and the shortest distance between adjacent bonding membranes 231 is about 10 ⁇ m.
  • the diameter of the bonding membrane 231 is preferably 0.5 ⁇ m or more and 100 ⁇ m or less.
  • the shortest distance between adjacent bonding films 231 is preferably 0.5 ⁇ m or more and 100 ⁇ m or less.
  • the bonding film 231 may have a polygonal shape such as a triangle or a quadrangle when viewed from above with respect to the substrate surface.

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Abstract

半導体装置は、半導体基板と、前記半導体基板の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたシリコンまたはアルミニウムを含む接合膜と、前記接合膜の上のゲートパッド層と、を有し、前記ゲートパッド層は、少なくとも前記接合膜と接する領域にチタンを含む。

Description

半導体装置
　本開示は、半導体装置に関する。
　本出願は、２０１９年７月１０日出願の日本出願第２０１９－１２８６１９号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　電界効果トランジスタ等の半導体装置は、半導体基板の一方の面にゲート電極、ソース電極が形成されており、他方の面にドレイン電極等が形成されており、ゲート電極等と接続されているゲートパッドと外部端子とがワイヤボンディングにより接続されている。このような半導体装置では、ゲートパッドにおいて、ワイヤボンディングをする際に、ゲートパッドが剥がれる場合があることから、ゲートパッドが剥がれることを防ぐため、表面に凹凸が形成された絶縁膜の上に、ゲートパッドを形成する方法が開示されている。
日本国特開平２－１１７１４５号公報
　本開示の半導体装置は、半導体基板と、半導体基板の表面に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたシリコンまたはアルミニウムを含む接合膜と、接合膜の上のゲートパッド層と、を有する。そして、ゲートパッド層は、少なくとも接合膜と接する領域にチタンを含んでいる。
図１は炭化珪素半導体装置の上面図である。 図２は炭化珪素半導体装置の断面図である。 図３は本開示の第１の実施形態の炭化珪素半導体装置の上面図である。 図４は本開示の第１の実施形態の炭化珪素半導体装置の断面図である。 図５は本開示の第１の実施形態の炭化珪素半導体装置の構造の説明図である。 図６は本開示の第１の実施形態のゲートパッド層の説明図（１）である。 図７は本開示の第１の実施形態のゲートパッド層の説明図（１）である。 図８は本開示の第１の実施形態のゲートパッド層の説明図（１）である。 図９は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１）である。 図１０は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（２）である。 図１１は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（３）である。 図１２は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（４）である。 図１３は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（５）である。 図１４は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（６）である。 図１５は本開示の第２の実施形態の炭化珪素半導体装置の上面図である。 図１６は本開示の第２の実施形態の炭化珪素半導体装置の断面図である。 図１７は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の工程図（１）である。 図１８は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の工程図（２）である。 図１９は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の工程図（３）である。 図２０は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の工程図（４）である。 図２１は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の工程図（５）である。 図２２は本開示の第２の実施形態の炭化珪素半導体装置の製造方法の工程図（６）である。 図２３は本開示の第２の実施形態の炭化珪素半導体装置の変形例の上面図である。
　［本開示が解決しようとする課題］
　表面に凹凸が形成された絶縁膜の上に、ゲートパッドを形成した構造としただけでは、密着性は不十分であり、ワイヤボンディングの際にゲートパッドが剥がれることを十分に防ぐことができない。このため、半導体装置におけるゲートパッドの密着性が、より高いものが求められている。
　［本開示の効果］
　本開示によれば、半導体装置におけるゲートパッドの密着性を向上できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施形態を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
　〔１〕　本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたシリコンまたはアルミニウムを含む接合膜と、前記接合膜の上のゲートパッド層と、を有し、前記ゲートパッド層は、少なくとも前記接合膜と接する領域にチタンを含む。
　これにより、ゲートパッドの密着性を向上させることができ、ゲートパッドにワイヤボンディングをする際に、ゲートパッドが剥がれることを防ぐことができる。
　〔２〕　前記ゲート絶縁膜の上には、絶縁体の凸部が設けられており、前記接合膜は、前記凸部と凸部の間に設けられている。
　これにより、ゲートパッドの密着性をより一層向上させることができる。
　〔３〕　前記接合膜は、上面視した形状が、ストライプ、円形、多角形のいずれかである。
　上記の形状にすることにより、ゲートパッドの密着性を向上させることができる。
　〔４〕　隣り合う前記接合膜の間隔は、０．５μｍ以上、１００μｍ以下である。
　一般的なフォトリソグラフィーの加工精度より、０．５μｍ以上であることが好ましく、アンカー効果を確保するためには、１００μｍ以下であることが好ましいからである。
　〔５〕　前記ゲートパッド層の上にはパッシベーション膜が設けられており、前記パッシベーション膜が開口し、前記ゲートパッド層が露出している領域がゲートパッド領域であって、前記ゲートパッド領域の面積に対する前記接合膜の面積は、５％以上、９５％以下である。
　接合膜の面積が５％未満であると密着性向上効果が薄く、９５％より大きくなるとアンカー効果が薄くなるからである。
　〔６〕　前記ゲートパッド層の上にはパッシベーション膜が設けられており、前記パッシベーション膜が開口し、前記ゲートパッド層が露出している領域がゲートパッド領域であって、前記ゲートパッド領域のすべてにおいて、前記接合膜と前記ゲートパッド層とが接触している。
　ゲートパッド領域のすべてにおいて、接合膜とゲートパッド層とが接触していても、密着性を向上させることができる。
　〔７〕　前記ゲートパッド層は、前記接合膜と接する側より、チタンを含む合金層、窒化チタン層、アルミニウムを含む金属層が順に積層されたものである。
　金属層をこのような構造にすることにより、接合層を形成している材料との合金層が形成され密着性を高めることができる。
　〔８〕　前記半導体基板は、炭化珪素半導体基板である。
　本開示は、炭化珪素半導体基板を用いた半導体装置において有用である。
　〔９〕　本開示の他の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたシリコンまたはアルミニウムを含む接合膜と、前記接合膜の上のゲートパッド層と、を有し、前記ゲートパッド層は、少なくとも前記接合膜と接する領域にチタンを含み、前記ゲート絶縁膜の上には、絶縁体の凸部が設けられており、前記接合膜は、前記凸部と凸部の間に設けられており、前記接合膜は、上面視した形状が、ストライプ、円形、多角形のいずれかであり、隣り合う前記接合膜の間隔は、０．５μｍ以上、１００μｍ以下であり、前記ゲートパッド層の上にはパッシベーション膜が設けられており、前記パッシベーション膜が開口し、前記ゲートパッド層が露出している領域がゲートパッド領域であって、前記ゲートパッド領域の面積に対する前記接合膜の面積は、５％以上、９５％以下である。
　〔１０〕　本開示の更に他の一態様に係る半導体装置は、炭化珪素半導体基板と、前記炭化珪素半導体基板の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたシリコンまたはアルミニウムを含む接合膜と、前記接合膜の上のゲートパッド層と、を有し、前記ゲートパッド層は、少なくとも前記接合膜と接する領域にチタンを含み、前記ゲート絶縁膜の上には、絶縁体の凸部が設けられており、前記接合膜は、前記凸部と凸部の間に設けられており、前記接合膜は、上面視した形状が、ストライプ、円形、多角形のいずれかであり、隣り合う前記接合膜の間隔は、０．５μｍ以上、１００μｍ以下であり、前記ゲートパッド層の上にはパッシベーション膜が設けられており、前記パッシベーション膜が開口し、前記ゲートパッド層が露出している領域がゲートパッド領域であって、前記ゲートパッド領域の面積に対する前記接合膜の面積は、５％以上、９５％以下であり、前記ゲートパッド層は、前記接合膜と接する側より、チタンを含む合金層、窒化チタン層、アルミニウムを含む金属層が順に積層されたものである。
　［本開示の実施形態の詳細］
　以下、本開示の一実施形態（以下「本実施形態」と記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
　〔第１の実施形態〕
　最初に、炭化珪素半導体装置であるトランジスタにおけるゲートパッド等について、図１及び図２に基づき説明する。図１は、この炭化珪素半導体装置の上面図であり、図２は図１における一点鎖線１Ａ－１Ｂで切断した断面図である。
　この炭化珪素半導体装置は、いわゆる縦型の炭化珪素半導体装置であり、炭化珪素半導体基板１０の上に、ゲート絶縁膜２０が形成されており、ゲート絶縁膜２０の上には、ゲート配線層３０が形成されており、更に、層間絶縁膜４０が形成されている。層間絶縁膜４０は、ゲート配線層３０の上にも形成されており、ゲート配線層３０とゲートパッド層５０とが接続される部分には、開口部を有しており、層間絶縁膜４０の開口部において、ゲートパッド層５０はゲート配線層３０と接続されている。層間絶縁膜４０の上には、ゲートパッド領域５１を含む領域にゲートパッド層５０が形成されており、ゲートパッド層５０の両側には、ソース電極層６０が形成されている。
　更に、ゲートパッド層５０及びソース電極層６０の上には、パッシベーション膜７０が形成されている。ゲートパッド領域５１では、ゲートパッド層５０の上のパッシベーション膜７０が開口しており、ゲートパッド層５０が露出している。また、図１に示されるソースパッド領域６１では、ソース電極層６０の上のパッシベーション膜７０が開口しており、ソース電極層６０が露出している。
　ゲート絶縁膜２０及び層間絶縁膜４０は、酸化シリコン（ＳｉＯ２）により形成されており、ゲート配線層３０はポリシリコンにより形成されており、ゲートパッド層５０及びソース電極層６０は、ＡｌまたはＣｕ等を含む金属により形成されている。パッシベーション膜７０は、窒化シリコン（ＳｉＮ）等により形成されている。
　このような構造の炭化珪素半導体装置においては、ゲートパッド領域５１にワイヤボンディングをする際に、ゲートパッド層５０が層間絶縁膜４０との界面より剥がれてしまう場合がある。このため、ゲートパッド層５０が剥がれにくい構造の炭化珪素半導体装置が求められている。
　（炭化珪素半導体装置）
　次に、第１の実施形態における縦型トランジスタとなる炭化珪素半導体装置について、図３及び図４に基づき説明する。図３は、本実施形態における炭化珪素半導体装置の上面図であり、図４は図３における一点鎖線３Ａ－３Ｂで切断した断面図である。
　尚、炭化珪素は、従来から半導体装置に幅広く用いられている珪素に比べてバンドギャップが広いことから、高耐圧の半導体装置等に用いられている。このような炭化珪素を用いた半導体装置である縦型トランジスタでは、耐圧等の観点より、炭化珪素半導体基板の第１の主面側にゲート電極及びソース電極が形成されており、第２の主面側にドレイン電極が形成されている。
　本実施形態における炭化珪素半導体装置は、いわゆる縦型の炭化珪素半導体装置であり、炭化珪素半導体基板１０の上に、ゲート絶縁膜２０が形成されており、ゲート絶縁膜２０の上には、ゲート配線層３０及び接合膜１３０が形成されている。ゲート配線層３０と接合膜１３０とは分離しており、ゲート配線層３０と接合膜１３０との間のゲート絶縁膜２０の上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０は、ゲート配線層３０とゲートパッド層１５０とが接続される部分に開口部を有しており、ゲートパッド層１５０は、層間絶縁膜１４０の開口部において、ゲート配線層３０と接続されている。また、接合膜１３０の上には、ゲートパッド領域１５１を含む領域にゲートパッド層１５０が形成されており、ゲートパッド層１５０の両側には、ソース電極層６０が形成されている。
　更に、ゲートパッド層１５０及びソース電極層６０の上には、パッシベーション膜７０が形成されている。ゲートパッド領域１５１では、ゲートパッド層１５０の上のパッシベーション膜７０が開口しており、ゲートパッド層５０が露出している。尚、図３に示されるソースパッド領域６１では、ソース電極層６０の上のパッシベーション膜７０が開口しており、ソース電極層６０が露出している。
　層間絶縁膜１４０は、酸化シリコンにより形成されており、接合膜１３０はポリシリコンにより形成されている。ゲートパッド層１５０は、最初に、図５に示されるように、接合膜１３０の上に、Ｔｉ（チタン）層１５２、ＴｉＮ（窒化チタン）層１５３を成膜した後、熱処理を行うことにより、接合膜１３０に含まれるＳｉとＴｉ層１５２とを反応させる。これにより、図６に示されるように、ＴｉＳｉ合金層１５４を形成する。この後、図７に示されるように、ＴｉＮ層１５３の上に、ＡｌＳｉＣｕ層１５５を成膜することにより、接合膜１３０の上に、ＴｉＳｉ合金層１５４、ＴｉＮ層１５３、ＡｌＳｉＣｕ層１５５が順に積層されたゲートパッド層１５０を形成することができる。
　即ち、接合膜１３０の上に、Ｔｉ層１５２、ＴｉＮ層１５３を成膜した後、約７００℃の温度で熱処理を行うことにより、ポリシリコンにより形成されている接合膜１３０と、Ｔｉ層１５２のＴｉとが反応し、ＴｉＳｉ合金層１５４が形成される。このようにＴｉＳｉ合金層１５４が形成されることにより、ポリシリコンにより形成された接合膜１３０と、ゲートパッド層１５０との密着性を高めることができる。これにより、ゲートパッド領域１５１において、ゲートパッド層１５０に、ワイヤボンディングをする際に、ゲートパッド層１５０が剥がれることを防ぐことができる。接合膜１３０は、ポリシリコンの他、Ａｌ（アルミニウム）等であってもよいが、製造の観点からは、ポリシリコンが好ましい。
　Ｔｉ層１５２の膜厚は、約１０ｎｍであり、ＴｉＮ層１５３の膜厚は、１００ｎｍであり、ゲートパッド層１５０の全体の膜厚は、３μｍ～５μｍである。また、ＡｌＳｉＣｕ層１５５に代えて、Ａｌを含む金属膜を用いてもよい。
　尚、ゲートパッド層１５０におけるＴｉＮ層１５３は、ＡｌＳｉＣｕ層１５５に含まれるＡｌが、層間絶縁膜１４０に拡散することを防ぐために設けられている。即ち、ＡｌＳｉＣｕ層１５５に含まれるＡｌが、層間絶縁膜１４０に拡散すると、ゲートパッド層１５０とソース電極層６０との間の抵抗が低くなる場合があるため、ＴｉＮ層１５３を設けることにより、これを防ぐためである。
　本実施形態における縦型トランジスタは、図８に示すように、炭化珪素単結晶基板３１０の第１の主面３１０ａの上に、第１のｎ型層３２１、ｐ型層３２２、第２のｎ型層３２３が順に形成されている。このような、炭化珪素単結晶基板３１０、第１のｎ型層３２１、ｐ型層３２２、第２のｎ型層３２３等により炭化珪素半導体基板１０が形成されている。また、第２のｎ型層３２３、ｐ型層３２２、第１のｎ型層３２１の一部を除去することにより、断面がＶ字状のゲートトレンチが形成されている。このゲートトレンチの底面及び側壁は、ゲート絶縁膜２０により覆われており、ゲート絶縁膜２０の上に成膜されたポリシリコンにより、ゲートトレンチの内部が埋め込まれて、ゲート電極３１が形成されている。ゲート電極３１はゲート配線層３０と接続されている。
　また、ゲート電極３１を覆うように、層間絶縁膜１４０が形成されている。ゲートトレンチより離れた領域には、ｐ型となる不純物元素をイオン注入することにより、不純物濃度の高い高濃度ｐ型領域３２４が形成されている。層間絶縁膜１４０、第２のｎ型層３２３及び高濃度ｐ型領域３２４の上には、ソース電極層６０が形成されており、炭化珪素単結晶基板３１０の第１の主面３１０ａとは反対の第２の主面３１０ｂには、ドレイン電極９０が形成されている。このような縦型トランジスタは、ソース電極層６０が形成されている領域に形成されている。
　尚、第１のｎ型層３２１は、ｎ型ドリフト層であり、ｎ型となる不純物元素が比較的低い濃度でドープされている。ｐ型層３２２は、ｐ型ボディ層であり、ｐとなる不純物元素がドープされている。第２のｎ型層３２３は、第１のｎ型層３２１よりも、ｎ型となる不純物元素が高い濃度でドープされているｎ型層である。
　図８に示される構造の縦型トランジスタでは、ゲート電極３１に所定の電圧が印加されると、ｐ型層３２２のゲート絶縁膜２０の近傍の領域にチャネルが形成され、第１のｎ型層３２１と第２のｎ型層３２３との間が導通する。これにより、ソース電極層６０とドレイン電極９０との間に電流が流れ、半導体装置がオンになる。尚、ゲート電極３１に所定の電圧が印加されていない場合には、ｐ型層３２２にはチャネルは形成されず、ソース電極層６０とドレイン電極９０との間には電流は流れないためオフ状態となる。
　（炭化珪素半導体装置の製造方法）
　次に、本実施形態における炭化珪素半導体装置の製造方法について、図９～図１４に基づき説明する。尚、下記の製造方法の説明では、ゲートパッド層１５０が形成される部分の工程を中心に説明し、不純物元素のイオン注入や、ゲートトレンチを形成する工程等については説明を省略する。
　最初に、図９に示されるように、不純物元素のイオン注入等が行われた炭化珪素半導体基板１０の上に、ゲート絶縁膜２０及びポリシリコン膜１３０ａを順に形成する。ゲート絶縁膜２０は、炭化珪素半導体基板１０の表面を熱酸化し、膜厚が約５０ｎｍの酸化シリコン膜を形成することにより形成する。この後、ゲート絶縁膜２０の上に、ＣＶＤ（chemical vapor deposition）により、膜厚が約３００ｎｍのポリシリコン膜１３０ａを成膜する。このように形成されたポリシリコン膜１３０ａにより、後述するゲート電極３１、ゲート配線層３０、接合膜１３０が形成される。
　次に、ポリシリコン膜１３０ａの上に、不図示のレジストパターンを形成し、ポリシリコン膜１３０ａの一部を除去することにより、図１０に示されるように、残存するポリシリコン膜１３０ａにより、ゲート配線層３０、接合膜１３０等を形成する。具体的には、ポリシリコン膜１３０ａの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ポリシリコン膜１３０ａが除去される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etch）等により、レジストパターンの開口部におけるポリシリコン膜１３０ａを除去することにより、残存するポリシリコン膜１３０ａによりゲート配線層３０、接合膜１３０等を形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
　次に、図１１に示されるように、ゲート配線層３０、接合膜１３０等の上に、層間絶縁膜１４０を形成する。層間絶縁膜１４０は、ＣＶＤにより酸化シリコンを成膜することにより形成する。
　次に、図１２に示されるように、層間絶縁膜１４０の一部を除去し、ゲート配線層３０の一部及び接合膜１３０を露出させる。具体的には、層間絶縁膜１４０の上にフォトレジストを塗布し、露光装置により露光、現像を行うことにより、開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの開口部における層間絶縁膜１４０を除去することにより、ゲート配線層３０の一部及び接合膜１３０を露出させる。この後、不図示のレジストパターンは有機溶剤等により除去する。
　次に、図１３に示されるように、ゲートパッド層１５０及びソース電極層６０を形成する。具体的には、露出しているゲート配線層３０、接合膜１３０、層間絶縁膜１４０の上に、Ｔｉ層、ＴｉＮ層を順に積層した膜をスパッタリングにより成膜する。成膜されるＴｉ層の膜厚は１０ｎｍであり、ＴｉＮ層の膜厚は１００ｎｍである。この後、約７００℃の温度で熱処理を行うことにより、ゲート配線層３０及び接合膜１３０のＳｉと、ゲート配線層３０及び接合膜１３０と接しているＴｉ層のＴｉとを反応させてＴｉＳｉ合金層を形成する。この後、ＴｉＮ層の上に、ＡｌＳｉＣｕ層をスパッタリングにより成膜し、Ｔｉを含む合金層であるＴｉＳｉ合金層、ＴｉＮ層、ＡｌＳｉＣｕ層が順に成膜された積層金属膜を形成する。この後、積層金属膜の上に、不図示のレジストパターンを形成する。レジストパターンは、ゲートパッド層１５０及びソース電極層６０が形成される領域に形成され、レジストパターンの開口部における積層金属膜をエッチングにより除去することにより、ゲートパッド層１５０及びソース電極層６０を形成する。
　次に、図１４に示されるように、ＳｉＮによりパッシベーション膜７０を成膜し、パッシベーション膜７０の一部を除去することにより、ゲートパッド領域１５１及びソースパッド領域６１を形成する。具体的には、ゲートパッド層１５０及びソース電極層６０等の上に、ＣＶＤにより膜厚が約１μｍのＳｉＮ膜を成膜する。この後、成膜されたＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲートパッド領域１５１及びソースパッド領域６１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの開口部におけるＳｉＮ膜を除去することにより、残存するＳｉＮ膜によりパッシベーション膜７０を形成する。これにより、ゲートパッド層１５０において、パッシベーション膜７０が開口している領域に、ゲートパッド領域１５１が形成され、ソース電極層６０において、パッシベーション膜７０が開口している領域に、ソースパッド領域６１が形成される。
　以上の工程により、本実施の形態における炭化珪素半導体装置を製造することができる。
　尚、上記の説明では、炭化珪素半導体を用いた場合について説明したが、シリコン基板やＧａＡｓ基板等を用いた半導体装置においても適用可能である。
　〔第２の実施形態〕
　次に、第２の実施形態における縦型トランジスタとなる炭化珪素半導体装置について、図１５及び図１６に基づき説明する。図１５は、本実施形態における炭化珪素半導体装置の上面図であり、図１６は図１５における一点鎖線１５Ａ－１５Ｂで切断した断面図である。
　本実施形態における炭化珪素半導体装置は、いわゆる縦型の炭化珪素半導体装置であり、炭化珪素半導体基板１０の上に、ゲート絶縁膜２０が形成されており、ゲート絶縁膜２０の上には、ゲート配線層３０、接合膜２３０が形成されている。本実施形態においては、接合膜２３０は、炭化珪素半導体基板１０の基板面に対し上面視した形状が、ストライプ状に形成されており、ストライプ状に形成された接合膜２３０の間には、酸化シリコンにより凸部２４０が形成されている。層間絶縁膜１４０は、ゲート配線層３０とゲートパッド層１５０とが接続される部分に開口部を有しており、ゲートパッド層１５０は、層間絶縁膜１４０の開口部において、ゲート配線層３０と接続されている。
　本実施形態においては、凸部２４０は、層間絶縁膜１４０と同時に形成される。接合膜２３０及び凸部２４０の上には、ゲートパッド領域１５１を含む領域にゲートパッド層１５０が形成されており、ゲートパッド層１５０の両側には、ソース電極層６０が形成されている。本実施形態においては、ゲートパッド層１５０は、凸部２４０の上面２４０ａ及び側面２４０ｂに接している。
　層間絶縁膜１４０及び凸部２４０は、絶縁体である酸化シリコンにより形成されており、接合膜２３０はポリシリコンにより形成されている。
　本実施形態においては、接合膜２３０及び凸部２４０の上に、Ｔｉ層及びＴｉＮ層を成膜した後、約７００℃の温度で熱処理を行う。これにより、ポリシリコンにより形成されている接合膜２３０と、接合膜２３０の上のＴｉ層のＴｉとが反応し、ＴｉＳｉ合金層が形成される。また、本実施の形態は、凸部２４０においては、凸部２４０の上面２４０ａ及び側面２４０ｂとゲートパッド層１５０とが接触しており、ゲートパッド層１５０との接触面積が広くなる。このため、接合膜２３０及び凸部２４０と、ゲートパッド層１５０との密着性が第１の実施形態よりも更に高くなる。これにより、ゲートパッド領域１５１におけるゲートパッド層１５０において、ワイヤボンディングにより接続をする際に、ゲートパッド層１５０が剥がれることを防ぐことができる。
　本実施の形態においては、接合膜２３０と凸部２４０とが交互に形成されており、例えば、接合膜２３０の幅Ｗａは約１０μｍであり、凸部２４０の幅Ｗｂは約１０μｍである。接合膜２３０の幅Ｗａは、０．５μｍ以上、１００μｍ以下が好ましい。更に、隣り合う接合膜の間隔となる凸部２４０の幅Ｗｂは、０．５μｍ以上１００μｍ以下が好ましい。尚、凸部２４０の幅Ｗｂは、本実施形態において、隣り合う接合膜２３０と接合膜２３０との間の最短となる幅である。
　一般的なフォトリソグラフィーの加工精度より、幅Ｗａ及びＷｂは０．５μｍ以上であることが好ましい。また、幅Ｗａが１００μｍ以下であれば、周期回数があまり減ることはないため、アンカー効果が低減しない。幅Ｗｂが１００μｍ以下であれば、接合膜２３０の十分な面積を確保することができる。
　また、ゲートパッド領域１５１内における接合膜２３０の面積は、ゲートパッド領域１５１の面積の５％以上、９５％以下が好ましく、更に、５０％以上８０％以下が好ましい。尚、ゲートパッド領域１５１は、例えば、一辺が約１００μｍの正方形で形成されている。接合膜２３０の面積が５％未満であると密着性向上効果が薄く、９５％より大きくなるとアンカー効果が薄くなる。更に、５０％以上、８０％以下とすることにより、接合膜２３０による密着性向上効果とアンカー効果による密着性向上効果の双方を十分に得ることができる。
　（炭化珪素半導体装置の製造方法）
　次に、本実施形態における炭化珪素半導体装置の製造方法について、図１７～図２２に基づき説明する。
　最初に、図１７に示されるように、不純物元素のイオン注入等が行われた炭化珪素半導体基板１０の上に、ゲート絶縁膜２０及びポリシリコン膜２３０ａを順に形成する。
　次に、ポリシリコン膜２３０ａの上に、不図示のレジストパターンを形成し、ポリシリコン膜２３０ａの一部を除去することにより、図１８に示されるように、残存するポリシリコン膜２３０ａにより、ゲート配線層３０、接合膜２３０等を形成する。具体的には、ポリシリコン膜２３０ａの上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ポリシリコン膜２３０ａが除去される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの開口部におけるポリシリコン膜２３０ａを除去する。この後、不図示のレジストパターンは有機溶剤等により除去する。このように形成される接合膜２３０は、幅が１０μｍ、間隔が１０μｍのストライプ状に形成される。
　次に、図１９に示されるように、ゲート配線層３０、接合膜２３０等の上に、層間絶縁膜１４０を形成する。層間絶縁膜１４０は、ＣＶＤにより酸化シリコンを成膜することにより形成する。
　次に、図２０に示されるように、層間絶縁膜１４０の一部を除去し、ゲート配線層３０の一部及び接合膜２３０を露出させる。これにより、接合膜２３０と接合膜２３０との間に残存している層間絶縁膜１４０により凸部２４０が形成される。
　次に、図２１に示されるように、ゲートパッド層１５０及びソース電極層６０を形成する。具体的には、露出しているゲート配線層３０、接合膜２３０、層間絶縁膜１４０、凸部２４０の上に、Ｔｉ層、ＴｉＮ層を順に積層した膜をスパッタリングにより成膜する。成膜されるＴｉ層の膜厚は１０ｎｍであり、ＴｉＮ層の膜厚は１００ｎｍである。この後、約７００℃の温度で熱処理を行うことにより、ゲート配線層３０及び接合膜２３０のＳｉと、ゲート配線層３０及び接合膜２３０と接しているＴｉ層のＴｉとを反応させてＴｉＳｉ合金層を形成する。この後、ＴｉＮ層の上に、ＡｌＳｉＣｕ層をスパッタリングにより成膜し、Ｔｉを含む合金層であるＴｉＳｉ合金層、ＴｉＮ層、ＡｌＳｉＣｕ層が順に成膜された積層金属膜を形成する。この後、積層金属膜の上に、不図示のレジストパターンを形成する。レジストパターンは、ゲートパッド層１５０及びソース電極層６０が形成される領域に形成され、レジストパターンの開口部における積層金属膜を除去することにより、ゲートパッド層１５０及びソース電極層６０を形成する。
　次に、図２２に示すように、ＳｉＮによりパッシベーション膜７０を成膜し、パッシベーション膜７０の一部を除去することにより、ゲートパッド領域１５１及びソースパッド領域６１を形成する。これにより、ゲートパッド層１５０において、パッシベーション膜７０が開口している領域に、ゲートパッド領域１５１が形成され、ソース電極層６０において、パッシベーション膜７０が開口している領域に、ソースパッド領域６１が形成される。
　（変形例）
　また、本実施形態は、図２３に示されるように、接合膜２３１は、基板面に対し上面視した形状が、円形となるように形成されたものであってもよい。この場合、ゲートパッド領域１５１において、接合膜２３１が形成されていない部分に凸部が形成される。
　この場合においては、接合膜２３１の直径は約１０μｍであり、隣り合う接合膜２３１の最短距離は約１０μｍである。接合膜２３１の直径は、０．５μｍ以上１００μｍ以下が好ましい。また、隣り合う接合膜２３１の最短距離は、０．５μｍ以上１００μｍ以下が好ましい。
　接合膜２３１は、基板面に対し上面視した形状が、三角形、四角形等の多角形のものであってもよい。
　尚、上記以外の内容については、第１の実施形態と同様である。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１０　　　　炭化珪素半導体基板
２０　　　　ゲート絶縁膜
３０　　　　ゲート配線層
３１　　　　ゲート電極
４０　　　　層間絶縁膜
５０　　　　ゲートパッド層
５１　　　　ゲートパッド領域
６０　　　　ソース電極層
６１　　　　ソースパッド領域
７０　　　　パッシベーション膜
９０　　　　ドレイン電極
１３０　　　接合膜
１３０ａ　　ポリシリコン膜
１４０　　　層間絶縁膜
１５０　　　ゲートパッド層
１５１　　　ゲートパッド領域
１５２　　　Ｔｉ層
１５３　　　ＴｉＮ層
１５４　　　ＴｉＳｉ合金層
１５５　　　ＡｌＳｉＣｕ層
２３０　　　接合膜
２３０ａ　　ポリシリコン膜
２３１　　　接合膜
２４０　　　凸部
２４０ａ　　上面
２４０ｂ　　側面
３１０　　　炭化珪素単結晶基板
３１０ａ　　第１の主面
３１０ｂ　　第２の主面
３２１　　　第１のｎ型層
３２２　　　ｐ型層
３２３　　　第２のｎ型層
３２４　　　高濃度ｐ型領域

Claims (10)

  1. 　半導体基板と、
    　前記半導体基板の表面に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜の上に設けられたシリコンまたはアルミニウムを含む接合膜と、
    　前記接合膜の上のゲートパッド層と、
    　を有し、
    　前記ゲートパッド層は、少なくとも前記接合膜と接する領域にチタンを含む半導体装置。
  2. 　前記ゲート絶縁膜の上には、絶縁体の凸部が設けられており、
    　前記接合膜は、前記凸部と凸部の間に設けられている請求項１に記載の半導体装置。
  3. 　前記接合膜は、上面視した形状が、ストライプ、円形、多角形のいずれかである請求項２に記載の半導体装置。
  4. 　隣り合う前記接合膜の間隔は、０．５μｍ以上、１００μｍ以下である請求項２または請求項３に記載の半導体装置。
  5. 　前記ゲートパッド層の上にはパッシベーション膜が設けられており、
    　前記パッシベーション膜が開口し、前記ゲートパッド層が露出している領域がゲートパッド領域であって、
    　前記ゲートパッド領域の面積に対する前記接合膜の面積は、５％以上、９５％以下である請求項２から請求項４のいずれか一項に記載の半導体装置。
  6. 　前記ゲートパッド層の上にはパッシベーション膜が設けられており、
    　前記パッシベーション膜が開口し、前記ゲートパッド層が露出している領域がゲートパッド領域であって、
    　前記ゲートパッド領域のすべてにおいて、前記接合膜と前記ゲートパッド層とが接触している請求項１に記載の半導体装置。
  7. 　前記ゲートパッド層は、前記接合膜と接する側より、チタンを含む合金層、窒化チタン層、アルミニウムを含む金属層が順に積層されたものである請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 　前記半導体基板は、炭化珪素半導体基板である請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 　半導体基板と、
    　前記半導体基板の表面に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜の上に設けられたシリコンまたはアルミニウムを含む接合膜と、
    　前記接合膜の上のゲートパッド層と、
    　を有し、
    　前記ゲートパッド層は、少なくとも前記接合膜と接する領域にチタンを含み、
    　前記ゲート絶縁膜の上には、絶縁体の凸部が設けられており、
    　前記接合膜は、前記凸部と凸部の間に設けられており、
    　前記接合膜は、上面視した形状が、ストライプ、円形、多角形のいずれかであり、
    　隣り合う前記接合膜の間隔は、０．５μｍ以上、１００μｍ以下であり、
    　前記ゲートパッド層の上にはパッシベーション膜が設けられており、
    　前記パッシベーション膜が開口し、前記ゲートパッド層が露出している領域がゲートパッド領域であって、
    　前記ゲートパッド領域の面積に対する前記接合膜の面積は、５％以上、９５％以下である半導体装置。
  10. 　炭化珪素半導体基板と、
    　前記炭化珪素半導体基板の表面に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜の上に設けられたシリコンまたはアルミニウムを含む接合膜と、
    　前記接合膜の上のゲートパッド層と、
    　を有し、
    　前記ゲートパッド層は、少なくとも前記接合膜と接する領域にチタンを含み、
    　前記ゲート絶縁膜の上には、絶縁体の凸部が設けられており、
    　前記接合膜は、前記凸部と凸部の間に設けられており、
    　前記接合膜は、上面視した形状が、ストライプ、円形、多角形のいずれかであり、
    　隣り合う前記接合膜の間隔は、０．５μｍ以上、１００μｍ以下であり、
    　前記ゲートパッド層の上にはパッシベーション膜が設けられており、
    　前記パッシベーション膜が開口し、前記ゲートパッド層が露出している領域がゲートパッド領域であって、
    　前記ゲートパッド領域の面積に対する前記接合膜の面積は、５％以上、９５％以下であり、
    　前記ゲートパッド層は、前記接合膜と接する側より、チタンを含む合金層、窒化チタン層、アルミニウムを含む金属層が順に積層されたものである半導体装置。
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Citations (2)

* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017029748A1 (ja) * 2015-08-20 2017-02-23 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両
JP2018056506A (ja) * 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置

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