JPH03259564A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタのゲート絶縁膜を各々所望の膜厚で形成するこ
とができ、各々のトランジスタのしきい値電圧等を最適
化することができ、トランジスタ特性を向上させること
ができる半導体装置の製造方法を提供することを目的と
し、下地の膜に素子弁Ｈ９Ｍ域を形成するとともに、Ｐ
チャネルＭＯＳトランジスタ領域及びＮチャネルＭＯＳ
トランジスタ領域を形成する工程と、該ＮチャネルＭＯ
Ｓトランジスタ領域を覆うように該下地の膜上に第１の
絶縁膜及び第１の導電膜を順次形成する工程と、該第１
の導電膜及び該第１の絶縁膜を選択的にエツチングして
該ＮチャネルＭＯＳトランジスタ領域に第１のゲート電
極及び第１のゲート絶縁膜を形成する工程と、該Ｐチャ
ネルＭＯＳトランジスタ領域を覆うように該下地の膜上
に第２の絶縁膜及び第２の導電膜を順次形成する工程と
、該第２の導電膜及び該第２の絶縁膜を選択的にエツチ
ングして該ＰチャネルＭＯＳトランジスタ領域に第２の
ゲート電極及び第２のゲート絶縁膜を形成する工程とを
含むように構成する。
ンジスタのゲート絶縁膜を各々所望の膜厚で形成するこ
とができ、各々のトランジスタのしきい値電圧等を最適
化することができ、トランジスタ特性を向上させること
ができる半導体装置の製造方法を提供することを目的と
し、下地の膜に素子弁Ｈ９Ｍ域を形成するとともに、Ｐ
チャネルＭＯＳトランジスタ領域及びＮチャネルＭＯＳ
トランジスタ領域を形成する工程と、該ＮチャネルＭＯ
Ｓトランジスタ領域を覆うように該下地の膜上に第１の
絶縁膜及び第１の導電膜を順次形成する工程と、該第１
の導電膜及び該第１の絶縁膜を選択的にエツチングして
該ＮチャネルＭＯＳトランジスタ領域に第１のゲート電
極及び第１のゲート絶縁膜を形成する工程と、該Ｐチャ
ネルＭＯＳトランジスタ領域を覆うように該下地の膜上
に第２の絶縁膜及び第２の導電膜を順次形成する工程と
、該第２の導電膜及び該第２の絶縁膜を選択的にエツチ
ングして該ＰチャネルＭＯＳトランジスタ領域に第２の
ゲート電極及び第２のゲート絶縁膜を形成する工程とを
含むように構成する。
本発明は、半導体装置の製造方法に係り、ＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが
同一基板上に設けられているＣＭＯ３回路を有するＩＣ
１特に高集積ＩＣの特性を向上させることができる半導
体装置の製造方法に関する。
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが
同一基板上に設けられているＣＭＯ３回路を有するＩＣ
１特に高集積ＩＣの特性を向上させることができる半導
体装置の製造方法に関する。
近時、ＣＭＯ３−Ｉ Ｃの高集積化とともに、Ｐチャネ
ルＭＯＳトランジスタは埋込チャネル型から表面チャネ
ル型に変える必要が出てきている。
ルＭＯＳトランジスタは埋込チャネル型から表面チャネ
ル型に変える必要が出てきている。
そのため、ゲート電極をＮ型ポリシリコンからＰ型ポリ
シリコンに変えて構成する必要があることが知られてい
る。しかしながら、ゲート電極をＰ型にするためにイオ
ン注入と熱拡散を行うのであるが特にボロン（Ｂ）等の
Ｐ型不純物がゲート電極を突き抜けてチャネル部まで達
し易いという問題があった。これは特にボロン等のＰ型
不純物がイオン注入のＲｐ（表面からどれだけ深く打ち
込まれたかを表す量）が大きい（深く打ち込まれること
）ことと、Ｓｉｎ、中での拡散がし易いこと等が原因と
なっている。
シリコンに変えて構成する必要があることが知られてい
る。しかしながら、ゲート電極をＰ型にするためにイオ
ン注入と熱拡散を行うのであるが特にボロン（Ｂ）等の
Ｐ型不純物がゲート電極を突き抜けてチャネル部まで達
し易いという問題があった。これは特にボロン等のＰ型
不純物がイオン注入のＲｐ（表面からどれだけ深く打ち
込まれたかを表す量）が大きい（深く打ち込まれること
）ことと、Ｓｉｎ、中での拡散がし易いこと等が原因と
なっている。
上記問題を解決する従来技術としては、ＰチャネルＭＯ
Ｓトランジスタ側のゲート絶縁膜をＳｉＯ２膜のみで構
成するのではなく、Ｓｉｎ、膜とＳｉ３Ｎ、膜との複合
膜にしてチャネル部へのＰ型不純物の拡散を抑えること
が知られている。ここでのＳｉ、Ｎ、膜はＳｉｎ、膜に
較べてＰ型不純物の拡散が非常に起こり難く、不純物拡
散のストッパとして機能し得ることが知られている。
Ｓトランジスタ側のゲート絶縁膜をＳｉＯ２膜のみで構
成するのではなく、Ｓｉｎ、膜とＳｉ３Ｎ、膜との複合
膜にしてチャネル部へのＰ型不純物の拡散を抑えること
が知られている。ここでのＳｉ、Ｎ、膜はＳｉｎ、膜に
較べてＰ型不純物の拡散が非常に起こり難く、不純物拡
散のストッパとして機能し得ることが知られている。
第２図（ａ）〜（ｆ）は従来の半導体装置の製造方法を
説明する図である。
説明する図である。
この図において、３１はＳｉ等からなる基板、３２はＳ
ｉｎ、等からなるフィールド酸化膜、３３はＰチャネル
ＭＯＳトランジスタ領域で、ＰチャネルＭＯＳトランジ
スタが形成される素子領域である。
ｉｎ、等からなるフィールド酸化膜、３３はＰチャネル
ＭＯＳトランジスタ領域で、ＰチャネルＭＯＳトランジ
スタが形成される素子領域である。
３４はＮチャネルＭＯＳトランジスタ領域で、Ｎチャネ
ルＭＯＳトランジスタが形成される素子領域である。３
５はＰチャネルＭＯＳトランジスタ領域３３に形成され
たＮ型ウェル、３６はＮチャネルＭＯＳトランジスタ領
域３４に形成されたＰ型ウェル、３７はＳｉｎ、等から
なるシリコン酸化膜、３８はＳｉ、Ｎ、等からなるシリ
コン窒化膜、３９はＳｉｎ。
ルＭＯＳトランジスタが形成される素子領域である。３
５はＰチャネルＭＯＳトランジスタ領域３３に形成され
たＮ型ウェル、３６はＮチャネルＭＯＳトランジスタ領
域３４に形成されたＰ型ウェル、３７はＳｉｎ、等から
なるシリコン酸化膜、３８はＳｉ、Ｎ、等からなるシリ
コン窒化膜、３９はＳｉｎ。
等からなるシリコン酸化膜、４０はシリコン酸化膜３７
．３９及びシリコン窒化膜３８からなるゲート絶縁膜、
４１はＳｉｎ、等からなるゲート絶縁膜、４２はゲート
電極用のポリシリコン膜、４３はＰチャネルＭＯＳトラ
ンジスタ領域３３に形成されたゲート電極、４４はＮチ
ャネルＭＯＳトランジスタ領域３４に形成されたゲート
電極、４５はＰチャネルＭＯＳトランジスタ領域３３に
形成されたソース／ドレイン拡散層として機能しうる基
板拡散層、４６はＮチャネルＭＯＳトランジスタ領域３
４に形成されたソース／ドレイン拡散層として機能しう
る基板拡散層、４７はＰＳＧ等からなる眉間絶縁膜、４
８は層間絶縁膜４７に形成されたコンタクトホール、４
９はＡ２等からなる配線層である。
．３９及びシリコン窒化膜３８からなるゲート絶縁膜、
４１はＳｉｎ、等からなるゲート絶縁膜、４２はゲート
電極用のポリシリコン膜、４３はＰチャネルＭＯＳトラ
ンジスタ領域３３に形成されたゲート電極、４４はＮチ
ャネルＭＯＳトランジスタ領域３４に形成されたゲート
電極、４５はＰチャネルＭＯＳトランジスタ領域３３に
形成されたソース／ドレイン拡散層として機能しうる基
板拡散層、４６はＮチャネルＭＯＳトランジスタ領域３
４に形成されたソース／ドレイン拡散層として機能しう
る基板拡散層、４７はＰＳＧ等からなる眉間絶縁膜、４
８は層間絶縁膜４７に形成されたコンタクトホール、４
９はＡ２等からなる配線層である。
次に、その製造方法について説明する。
まず、第２図（ａ）に示すように、ＬＯＣＯ３法により
基板３１を選択的に熱酸化して素子分離領域としてのフ
ィールド酸化膜３２を形成するとともに、素子領域とし
てのＰチャネルＭＯＳトランジスタ領域３３、及びＮチ
ャネルＭＯＳトランジスタ領域３４を形成する。これに
先立ち、あらかじめ、イオン注入↓こよりＰチャネルＭ
ＯＳトランジスタを形成する領域にＮ型不純物を注入し
、ＮチャネルＭＯＳトランジスタを形成する領域にＰ型
不純物を注入し、熱処理によりＮ型ウェル３５およびＰ
型ウェル３６を形成しておく。次いで、例えば熱酸によ
り全面にＳｉｎ、からなるシリコン酸化膜３７を形成し
、例えばＣＶＤ法によりシリコン酸化膜３７上に５ｉｓ
Ｎａを堆積してシリコン窒化膜３８を形成した後、例え
ば熱酸化によりシリコン窒化膜３８を酸化して該シリコ
ン窒化膜の表面にＳｉｎ。
基板３１を選択的に熱酸化して素子分離領域としてのフ
ィールド酸化膜３２を形成するとともに、素子領域とし
てのＰチャネルＭＯＳトランジスタ領域３３、及びＮチ
ャネルＭＯＳトランジスタ領域３４を形成する。これに
先立ち、あらかじめ、イオン注入↓こよりＰチャネルＭ
ＯＳトランジスタを形成する領域にＮ型不純物を注入し
、ＮチャネルＭＯＳトランジスタを形成する領域にＰ型
不純物を注入し、熱処理によりＮ型ウェル３５およびＰ
型ウェル３６を形成しておく。次いで、例えば熱酸によ
り全面にＳｉｎ、からなるシリコン酸化膜３７を形成し
、例えばＣＶＤ法によりシリコン酸化膜３７上に５ｉｓ
Ｎａを堆積してシリコン窒化膜３８を形成した後、例え
ば熱酸化によりシリコン窒化膜３８を酸化して該シリコ
ン窒化膜の表面にＳｉｎ。
からなるシリコン酸化膜３９を形成する。
次に、第２図（ｂ）に示すように、例えばＲＩＥにより
ＮチャネルＭＯＳトランジスタ領域３４のシリコン酸化
膜３９、シリコン窒化膜３８及びシリコン酸化膜３７を
選択的にエツチングしてＰチャネルＭＯＳトランジスタ
領域３３にシリコン酸化膜３７、シリコン窒化膜３８及
びシリコン酸化膜３９からなるゲート絶縁膜４０を形成
するとともに、ＮチャネルＭＯＳトランジスタ領域３４
に基板３１を露出させる。
ＮチャネルＭＯＳトランジスタ領域３４のシリコン酸化
膜３９、シリコン窒化膜３８及びシリコン酸化膜３７を
選択的にエツチングしてＰチャネルＭＯＳトランジスタ
領域３３にシリコン酸化膜３７、シリコン窒化膜３８及
びシリコン酸化膜３９からなるゲート絶縁膜４０を形成
するとともに、ＮチャネルＭＯＳトランジスタ領域３４
に基板３１を露出させる。
次に、第２図（ｃ）に示すように、例えば熱酸化により
ＮチャネルＭＯＳトランジスタ領域３４に５ｉＯｈから
なるゲート絶縁膜４１を形成する。この時、シリコン窒
化膜３８も更に酸化されてシリコン酸化膜３９の膜厚が
増加する。
ＮチャネルＭＯＳトランジスタ領域３４に５ｉＯｈから
なるゲート絶縁膜４１を形成する。この時、シリコン窒
化膜３８も更に酸化されてシリコン酸化膜３９の膜厚が
増加する。
次に、第２図（ｄ）に示すように、例えばＣＶＤ法によ
りＰチャネルＭＯＳトランジスタ領域３３及びＮチャネ
ルＭＯＳトランジスタ領域３４を覆うように全面にポリ
シリコンを堆積してゲート電極用のポリシリコン膜４２
を形成し不純物のドーピングにより膜を低抵抗化する。
りＰチャネルＭＯＳトランジスタ領域３３及びＮチャネ
ルＭＯＳトランジスタ領域３４を覆うように全面にポリ
シリコンを堆積してゲート電極用のポリシリコン膜４２
を形成し不純物のドーピングにより膜を低抵抗化する。
次に、第２図（ｅ）に示すように、例えばＲＩＥにより
ＰチャネルＭＯＳトランジスタ領域３３及びＮチャネル
ＭＯＳトランジスタ領域３４のポリシリコン膜４２、ゲ
ート絶縁膜４０．４１を各々選択的にエツチングしてＰ
チャネルＭＯＳトランジスタ領域３３にゲート電極４３
を形成するとともに、ＮチャネルＭＯＳトランジスタ領
域３４にゲート電極４４を形成する。この時、Ｐチャネ
ルＭＯＳトランジスタ領域３３及びＮチャネルＭＯＳト
ランジスタ領域３４に基板３１（Ｎ型ウェルまたはＰ型
ウェル３６）が露出される。なお、ＰチャネルＭＯＳト
ランジスタ領域３３のゲート電極４３とＮチャネルＭＯ
Ｓトランジスタ領域３４のゲート電極４４を別々に形成
する場合であってもよく、例えばＰチャネルＭＯＳトラ
ンジスタ領域３３のゲート電極４３を形成した後、Ｎチ
ャネルＭＯＳトランジスタ領域３４のゲート電極４４を
形成する場合であってもよい。
ＰチャネルＭＯＳトランジスタ領域３３及びＮチャネル
ＭＯＳトランジスタ領域３４のポリシリコン膜４２、ゲ
ート絶縁膜４０．４１を各々選択的にエツチングしてＰ
チャネルＭＯＳトランジスタ領域３３にゲート電極４３
を形成するとともに、ＮチャネルＭＯＳトランジスタ領
域３４にゲート電極４４を形成する。この時、Ｐチャネ
ルＭＯＳトランジスタ領域３３及びＮチャネルＭＯＳト
ランジスタ領域３４に基板３１（Ｎ型ウェルまたはＰ型
ウェル３６）が露出される。なお、ＰチャネルＭＯＳト
ランジスタ領域３３のゲート電極４３とＮチャネルＭＯ
Ｓトランジスタ領域３４のゲート電極４４を別々に形成
する場合であってもよく、例えばＰチャネルＭＯＳトラ
ンジスタ領域３３のゲート電極４３を形成した後、Ｎチ
ャネルＭＯＳトランジスタ領域３４のゲート電極４４を
形成する場合であってもよい。
また、シリコン酸化膜３７またはゲート絶縁膜４１は、
ゲート電極のエツチングに選択比の高いエツチャーを用
いれば残ることもある。
ゲート電極のエツチングに選択比の高いエツチャーを用
いれば残ることもある。
そして、ＰチャネルＭＯＳトランジスタ領域３３にソー
ス／ドレイン拡散層となる基板拡散層４５を形成すると
ともに、ＮチャネルＭＯＳトランジスタ領域３４にソー
ス／ドレイン拡散層となる基板拡散層４６を形成し、更
にＰチャネルＭＯＳトランジスタ領域３３及びＮチャネ
ルＭＯＳトランジスタ領域３４を覆うように全面にＳｉ
Ｏ２及びＰＳＧからなる眉間絶縁層４７を形成し、層間
絶縁層４７に基板拡散層４５．４６及びゲート電極４３
．４４を露出させるようにコンタクトホール４８を形成
した後、コンタクトホール４８を介して基板拡散層４５
．４６及びゲート電極４３．４４と各々コンタクトを取
るように／１からなる配線層４９を形成することにより
、第２図（ｆ）に示すような半導体装置を得ることがで
きる。
ス／ドレイン拡散層となる基板拡散層４５を形成すると
ともに、ＮチャネルＭＯＳトランジスタ領域３４にソー
ス／ドレイン拡散層となる基板拡散層４６を形成し、更
にＰチャネルＭＯＳトランジスタ領域３３及びＮチャネ
ルＭＯＳトランジスタ領域３４を覆うように全面にＳｉ
Ｏ２及びＰＳＧからなる眉間絶縁層４７を形成し、層間
絶縁層４７に基板拡散層４５．４６及びゲート電極４３
．４４を露出させるようにコンタクトホール４８を形成
した後、コンタクトホール４８を介して基板拡散層４５
．４６及びゲート電極４３．４４と各々コンタクトを取
るように／１からなる配線層４９を形成することにより
、第２図（ｆ）に示すような半導体装置を得ることがで
きる。
しかしながら、上記した従来の半導体装置の製造方法に
あっては、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタのゲート絶縁膜４０．４１とを独立
して設けられず、各々の膜厚を所望の値にすることがで
きず、しきい値電圧■い等を最適化することができない
という問題があった。
あっては、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタのゲート絶縁膜４０．４１とを独立
して設けられず、各々の膜厚を所望の値にすることがで
きず、しきい値電圧■い等を最適化することができない
という問題があった。
ゲート絶縁膜４０．４１を各々所望の膜厚にすることが
できなかったのは具体的には、例えばＰチャネルＭＯＳ
トランジスタ領域３３側に設けた拡散のストンパとなる
シリコン窒化膜３８を１０００″Ｃの高温で酸化すると
（ここでの酸化はシリコン窒化膜のトラップに起因する
リーク電流をストップさせるとともに、多層にすること
により各層に存在するピンホールを互いに補いイニシャ
ルシヲートを防ぐ意味をもつ。さらに、シリコン酸化膜
３９の膜厚を厚くして耐圧を向上させるためにも行って
いる）、ＮチャネルＭＯＳトランジスタ領域３４側に形
成されるＳｉｎ、からなるゲート絶縁膜４１の膜厚が所
望の膜厚より厚くなり過ぎたり、逆にＮチャネルＭＯＳ
トランジスタ領域３４側のゲート絶縁＃４１の膜厚に合
わせようとすると、ＰチャネルＭＯＳトランジスタ領域
３３例のシリコン窒化膜３８上にされる５ｉＯｚが十分
形成されず所望の膜厚よりも薄い膜厚のシリコン酸化膜
３９が形成され、耐圧が悪くなってしまっていた。
できなかったのは具体的には、例えばＰチャネルＭＯＳ
トランジスタ領域３３側に設けた拡散のストンパとなる
シリコン窒化膜３８を１０００″Ｃの高温で酸化すると
（ここでの酸化はシリコン窒化膜のトラップに起因する
リーク電流をストップさせるとともに、多層にすること
により各層に存在するピンホールを互いに補いイニシャ
ルシヲートを防ぐ意味をもつ。さらに、シリコン酸化膜
３９の膜厚を厚くして耐圧を向上させるためにも行って
いる）、ＮチャネルＭＯＳトランジスタ領域３４側に形
成されるＳｉｎ、からなるゲート絶縁膜４１の膜厚が所
望の膜厚より厚くなり過ぎたり、逆にＮチャネルＭＯＳ
トランジスタ領域３４側のゲート絶縁＃４１の膜厚に合
わせようとすると、ＰチャネルＭＯＳトランジスタ領域
３３例のシリコン窒化膜３８上にされる５ｉＯｚが十分
形成されず所望の膜厚よりも薄い膜厚のシリコン酸化膜
３９が形成され、耐圧が悪くなってしまっていた。
そこで、本発明は、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタのゲート絶縁膜を各々所望
の膜厚で形成することができ、各々のトランジスタのし
きい（＋！雷電圧を最適化することができ、トランジス
タ特性を向上させることができる半導体装置の製造方法
を提供することを目的としている。
チャネルＭＯＳトランジスタのゲート絶縁膜を各々所望
の膜厚で形成することができ、各々のトランジスタのし
きい（＋！雷電圧を最適化することができ、トランジス
タ特性を向上させることができる半導体装置の製造方法
を提供することを目的としている。
本発明による半導体装置の製造方法は上記目的達成のた
め、下地の膜に素子分離領域を形成するとともに、Ｐチ
ャネルＭＯＳトランジスタ領域及びＮチャネルＭＯＳト
ランジスタ領域を形成する工程と、該ＮチャネルＭＯＳ
トランジスタ領域を覆うように該下地の膜上に第１の絶
縁膜及び第１の導電膜を順次形成する工程と、該第１の
導電膜及び該第１の絶縁膜を選択的にエツチングして該
ＮチャネルＭＯＳトランジスタ領域に第１のゲート電極
及び第１のゲート絶縁膜を形成する工程と、該Ｐチャネ
ルＭＯＳトランジスタ領域を覆うように該下地の膜上に
第２の絶縁膜及び第２の導電膜を順次形成する工程と、
該第２の導電膜及び該第２の絶縁膜を選択的にエツチン
グしてｉＰチャネルＭＯＳトランジスタ領域に第２のゲ
ート電極及び第２のゲート絶縁膜を形成する工程とを含
むものである。
め、下地の膜に素子分離領域を形成するとともに、Ｐチ
ャネルＭＯＳトランジスタ領域及びＮチャネルＭＯＳト
ランジスタ領域を形成する工程と、該ＮチャネルＭＯＳ
トランジスタ領域を覆うように該下地の膜上に第１の絶
縁膜及び第１の導電膜を順次形成する工程と、該第１の
導電膜及び該第１の絶縁膜を選択的にエツチングして該
ＮチャネルＭＯＳトランジスタ領域に第１のゲート電極
及び第１のゲート絶縁膜を形成する工程と、該Ｐチャネ
ルＭＯＳトランジスタ領域を覆うように該下地の膜上に
第２の絶縁膜及び第２の導電膜を順次形成する工程と、
該第２の導電膜及び該第２の絶縁膜を選択的にエツチン
グしてｉＰチャネルＭＯＳトランジスタ領域に第２のゲ
ート電極及び第２のゲート絶縁膜を形成する工程とを含
むものである。
本発明に係る下地の膜としては、Ｓｉ等の半導体層、Ｓ
ｉ等の基板が挙げられる。
ｉ等の基板が挙げられる。
本発明に係る素子分離領域としては、ＬＯＣＯ３法によ
って形成されるＳｉｎ、等からなるフィールド酸化膜が
挙げられる。
って形成されるＳｉｎ、等からなるフィールド酸化膜が
挙げられる。
本発明に係る第２の絶縁膜としては、３１３ Ｎａ等の
シリコン窒化膜または５ｉＯＮ等のシリコン窒化酸化膜
を少なくとも１層含むように構成されていればよく、例
えば５ｉｎ２膜／Ｓｉ、Ｎ、膜／Ｓｉ○２膜の３層膜、
５ｉＯＮ膜／Ｓｉ○２膜の２Ｎ膜、５ｉＯｚ膜／ Ｓ
ｉ ３ Ｎ ４の２層膜、Ｓｉ○２膜／５ｉＯＮ膜の２
層膜、３１３ Ｎ４Ｂ／ＳｉＯ□膜の２層膜、５ｉＯＮ
の単層膜の態様が挙げられる。
シリコン窒化膜または５ｉＯＮ等のシリコン窒化酸化膜
を少なくとも１層含むように構成されていればよく、例
えば５ｉｎ２膜／Ｓｉ、Ｎ、膜／Ｓｉ○２膜の３層膜、
５ｉＯＮ膜／Ｓｉ○２膜の２Ｎ膜、５ｉＯｚ膜／ Ｓ
ｉ ３ Ｎ ４の２層膜、Ｓｉ○２膜／５ｉＯＮ膜の２
層膜、３１３ Ｎ４Ｂ／ＳｉＯ□膜の２層膜、５ｉＯＮ
の単層膜の態様が挙げられる。
本発明においては、第２の導電膜を選択的にエツチング
して第２のゲート電極を形成する際、第１のゲート電極
側壁に側壁膜を形成してこの側壁膜を残した状態で眉間
絶縁膜を形成する場合であってもよく、また、この側壁
膜を除去して眉間絶縁膜を形成する場合であってもよい
。
して第２のゲート電極を形成する際、第１のゲート電極
側壁に側壁膜を形成してこの側壁膜を残した状態で眉間
絶縁膜を形成する場合であってもよく、また、この側壁
膜を除去して眉間絶縁膜を形成する場合であってもよい
。
本発明は、第１図（ａ）〜（ｈ）に示すように、基板１
上にフィールド酸化膜２が形成されるとともに、Ｐチャ
ネルＭＯＳトランジスタ領域３及びＮチャネルＭＯＳト
ランジスタ領域４が形成され、ＮチャネルＭＯＳトラン
ジスタ領域４が覆われるように基板１上に第１の絶縁膜
７及び第１の導電膜８が順次形成され、第１の導電膜８
及び第１の絶縁膜７が選択的にエツチングされてＮチャ
ネルＭＯＳトランジスタ領域４に第１のゲート電極８ａ
及び第１のゲート絶縁膜７ａが形成された後、Ｐチャネ
ルＭＯＳトランジスタ領域３が覆われるように基板１上
に第２の絶縁膜１３及び第２の導電膜１４が順次形成さ
れ、第２の導電膜１４及び第２の絶縁膜１３が選択的に
エツチングされてＰチャネルＭＯＳトランジスタ領域３
に第２のゲート電極１４及び第２のゲート絶縁膜１７が
形成される。
上にフィールド酸化膜２が形成されるとともに、Ｐチャ
ネルＭＯＳトランジスタ領域３及びＮチャネルＭＯＳト
ランジスタ領域４が形成され、ＮチャネルＭＯＳトラン
ジスタ領域４が覆われるように基板１上に第１の絶縁膜
７及び第１の導電膜８が順次形成され、第１の導電膜８
及び第１の絶縁膜７が選択的にエツチングされてＮチャ
ネルＭＯＳトランジスタ領域４に第１のゲート電極８ａ
及び第１のゲート絶縁膜７ａが形成された後、Ｐチャネ
ルＭＯＳトランジスタ領域３が覆われるように基板１上
に第２の絶縁膜１３及び第２の導電膜１４が順次形成さ
れ、第２の導電膜１４及び第２の絶縁膜１３が選択的に
エツチングされてＰチャネルＭＯＳトランジスタ領域３
に第２のゲート電極１４及び第２のゲート絶縁膜１７が
形成される。
したがって、ＮチャネルＭＯＳトランジスタの第１のゲ
ート絶縁膜７ａを形成した後ＰチャネルＭＯＳトランジ
スタの第２のゲート絶縁膜１７を形成するというように
、ＮチャネルＭＯＳトランジスタの第１のゲート絶縁膜
７ａとＰチャネルＭＯＳトランジスタの第２のゲート絶
縁膜１７とを独立して別々の工程で形成するようにした
ため、第１のゲート絶縁膜７ａと第２のゲート絶縁膜１
７の各々の膜厚を所望の値にすることができるようにな
り、両トランジスタのしきい値電圧■い等を最適化する
ことができるようになる。
ート絶縁膜７ａを形成した後ＰチャネルＭＯＳトランジ
スタの第２のゲート絶縁膜１７を形成するというように
、ＮチャネルＭＯＳトランジスタの第１のゲート絶縁膜
７ａとＰチャネルＭＯＳトランジスタの第２のゲート絶
縁膜１７とを独立して別々の工程で形成するようにした
ため、第１のゲート絶縁膜７ａと第２のゲート絶縁膜１
７の各々の膜厚を所望の値にすることができるようにな
り、両トランジスタのしきい値電圧■い等を最適化する
ことができるようになる。
（実施例〕
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｊ）は本発明に係る半導体装置の製造
方法の一実施例を説明する図である。
方法の一実施例を説明する図である。
この図において、１はＳｉ等からなる基板、２はＳｉＯ
２等からなるフィールド酸化膜、３はＰチャネルＭＯＳ
トランジスタ領域、４はＮチャネルＭＯＳトランジスタ
領域、５はＮ型ウェル、６はＰ型ウェル、７はＮチャネ
ルＭＯＳトランジスタのゲート絶縁膜用の５ｉ０２等か
らなる第１の絶縁膜、７ａはＳｉＯ，等からなるＮチャ
ネルＭＯＳトランジスタの第１のゲート絶縁膜、８はＮ
チャネルＭＯＳトランジスタのゲート電極用のポリシリ
コン等からなる第１の導電膜、８ａはポリシリコン等か
らなるＮチャネルＭＯＳトランジスタの第１のゲート電
極、９はＰチャネルＭＯＳトランジスタのゲート絶縁膜
を構成するための５ｉ０２等からなるシリコン酸化膜、
１０はＰチャネルＭＯＳトランジスタのゲート絶縁膜を
構成するためのＳｉ３Ｎ、等からなるシリコン窒化膜、
１１は例えｃ＝ ｎ−型の低濃度拡散層、１２はＰチャ
ネルＭＯＳトランジスタのゲート絶縁膜を構成するため
のＳｉＯ□等からなるシリコン酸化膜、１３はシリコン
酸化膜９、シリコン窒化膜１０及びシリコン酸化膜１２
からなる第２の絶縁膜、１４はＰチャネルＭＯＳトラン
ジスタのゲート電極用のポリシリコン等からなる第２の
導電膜、１５はポリシリコン等からなるＰチャネルＭＯ
Ｓトランジスタの第２のゲート電極、１６はポリシリコ
ン等からなる側壁膜、１７はシリコン酸化膜９、シリコ
ン窒化膜１０及びシリコン酸化膜１２からなる第２のゲ
ート絶縁膜、１８はＰチャネルＭＯＳトランジスタのソ
ース／ドレイン拡散層として機能しうるＰ゛型の基板拡
散層、１９はｎ゛型の高濃度拡散層、２０はＮチャネル
ＭＯＳトランジスタのソース／ドレインとなる低濃度拡
散層１１及び高濃度拡散層１９として機能しうる基板拡
散層、２１はＰＳＧ等からなる眉間絶縁膜、２２は層間
絶縁膜２１に形成されたコンタクトホール。
２等からなるフィールド酸化膜、３はＰチャネルＭＯＳ
トランジスタ領域、４はＮチャネルＭＯＳトランジスタ
領域、５はＮ型ウェル、６はＰ型ウェル、７はＮチャネ
ルＭＯＳトランジスタのゲート絶縁膜用の５ｉ０２等か
らなる第１の絶縁膜、７ａはＳｉＯ，等からなるＮチャ
ネルＭＯＳトランジスタの第１のゲート絶縁膜、８はＮ
チャネルＭＯＳトランジスタのゲート電極用のポリシリ
コン等からなる第１の導電膜、８ａはポリシリコン等か
らなるＮチャネルＭＯＳトランジスタの第１のゲート電
極、９はＰチャネルＭＯＳトランジスタのゲート絶縁膜
を構成するための５ｉ０２等からなるシリコン酸化膜、
１０はＰチャネルＭＯＳトランジスタのゲート絶縁膜を
構成するためのＳｉ３Ｎ、等からなるシリコン窒化膜、
１１は例えｃ＝ ｎ−型の低濃度拡散層、１２はＰチャ
ネルＭＯＳトランジスタのゲート絶縁膜を構成するため
のＳｉＯ□等からなるシリコン酸化膜、１３はシリコン
酸化膜９、シリコン窒化膜１０及びシリコン酸化膜１２
からなる第２の絶縁膜、１４はＰチャネルＭＯＳトラン
ジスタのゲート電極用のポリシリコン等からなる第２の
導電膜、１５はポリシリコン等からなるＰチャネルＭＯ
Ｓトランジスタの第２のゲート電極、１６はポリシリコ
ン等からなる側壁膜、１７はシリコン酸化膜９、シリコ
ン窒化膜１０及びシリコン酸化膜１２からなる第２のゲ
ート絶縁膜、１８はＰチャネルＭＯＳトランジスタのソ
ース／ドレイン拡散層として機能しうるＰ゛型の基板拡
散層、１９はｎ゛型の高濃度拡散層、２０はＮチャネル
ＭＯＳトランジスタのソース／ドレインとなる低濃度拡
散層１１及び高濃度拡散層１９として機能しうる基板拡
散層、２１はＰＳＧ等からなる眉間絶縁膜、２２は層間
絶縁膜２１に形成されたコンタクトホール。
２３はＡ１等からなる配線層である。
次に、その製造方法について説明する。
まず、第１図（ａ）に示すように、ＬＯＣＯ３法に用い
るシリコン窒化膜を形成した後、ＰチャネルＭＯＳトラ
ンジスタ領域３及びＮチャネルＭＯＳトランジスタ領域
４に各々Ｎ型ウェル５及びＰ型ウェル６を形成する。そ
の後、ＬＯＣＯ３法により基板１を選択的に熱酸化して
素子分離領域としての膜厚が例えば５０００人のフィー
ルド酸化膜２を形成するとともに、素子領域としてのＰ
チャネルＭＯＳトランジスタ領域３及びＮチャネルＭＯ
Ｓトランジスタ領域４を形成する。
るシリコン窒化膜を形成した後、ＰチャネルＭＯＳトラ
ンジスタ領域３及びＮチャネルＭＯＳトランジスタ領域
４に各々Ｎ型ウェル５及びＰ型ウェル６を形成する。そ
の後、ＬＯＣＯ３法により基板１を選択的に熱酸化して
素子分離領域としての膜厚が例えば５０００人のフィー
ルド酸化膜２を形成するとともに、素子領域としてのＰ
チャネルＭＯＳトランジスタ領域３及びＮチャネルＭＯ
Ｓトランジスタ領域４を形成する。
次に、第１図（ｂ）に示すように、例えば熱酸化により
ＰチャネルＭＯＳトランジスタ領域３及びＮチャネルＭ
ＯＳトランジスタ領域４の基板１を酸化してＮチャネル
ＭＯＳトランジスタ領域４を覆うように基板１上にＮチ
ャネルＭＯＳトランジスタのゲート絶縁膜用の膜厚が例
えば１００人の第１の絶縁膜７を形成した後、例えばＣ
ＶＤ法により第１の絶縁膜７上にポリシリコンを堆積し
てＮチャネルＭＯＳトランジスタのゲート電極用の膜厚
が例えば２５００人の第１の導電膜８を形成する。
ＰチャネルＭＯＳトランジスタ領域３及びＮチャネルＭ
ＯＳトランジスタ領域４の基板１を酸化してＮチャネル
ＭＯＳトランジスタ領域４を覆うように基板１上にＮチ
ャネルＭＯＳトランジスタのゲート絶縁膜用の膜厚が例
えば１００人の第１の絶縁膜７を形成した後、例えばＣ
ＶＤ法により第１の絶縁膜７上にポリシリコンを堆積し
てＮチャネルＭＯＳトランジスタのゲート電極用の膜厚
が例えば２５００人の第１の導電膜８を形成する。
次に、第１図（ｃ）に示すように、例えばＲＩＥにより
第１の導電膜８及び第１の絶縁膜７を選択的器こエツチ
ングしてＮチャネルＭＯＳトランジスタ領域４に第１の
ゲート電極８ａ及び第１のゲート絶縁膜７ａを形成する
。
第１の導電膜８及び第１の絶縁膜７を選択的器こエツチ
ングしてＮチャネルＭＯＳトランジスタ領域４に第１の
ゲート電極８ａ及び第１のゲート絶縁膜７ａを形成する
。
次に、第１図（ｄ）に示すように、例えば熱酸化により
ＰチャネルＭＯＳトランジスタのゲート絶縁膜を構成す
るための膜厚が例えば５０人のシリコン酸化膜９を形成
し、例えばＣＶＤ法によりシリコン酸化膜９上にＳｉ、
Ｎ、を堆積して膜厚が例えば９０人のシリコン窒化膜１
０を形成する。
ＰチャネルＭＯＳトランジスタのゲート絶縁膜を構成す
るための膜厚が例えば５０人のシリコン酸化膜９を形成
し、例えばＣＶＤ法によりシリコン酸化膜９上にＳｉ、
Ｎ、を堆積して膜厚が例えば９０人のシリコン窒化膜１
０を形成する。
次に、第１図（ｅ）に示すように、イオン注入によりレ
ジストマスクを用いてＮチャネルＭＯＳトランジスタ領
域４の基板１のみにＰ（Ａｓでもよい）等の不純物を導
入してｎ−型の低濃度拡散層１１を形成する。
ジストマスクを用いてＮチャネルＭＯＳトランジスタ領
域４の基板１のみにＰ（Ａｓでもよい）等の不純物を導
入してｎ−型の低濃度拡散層１１を形成する。
次に、第１図（ｆ）に示すように、熱酸化によりシリコ
ン窒化膜１０を選択的に酸化してＳｉＯ２からなる膜厚
が例えば５０人のシリコン酸化膜１２を形成する。この
時、シリコン酸化膜１２はシリコン窒化膜ＩＯの表面部
分が酸化されて形成される。このように、シリコン酸化
膜９、シリコン窒化膜１０及びシリコン酸化膜１２から
Ｃる第２の絶縁膜１３がＰチャネルＭＯＳトランジスタ
領域３を覆うように形成される。
ン窒化膜１０を選択的に酸化してＳｉＯ２からなる膜厚
が例えば５０人のシリコン酸化膜１２を形成する。この
時、シリコン酸化膜１２はシリコン窒化膜ＩＯの表面部
分が酸化されて形成される。このように、シリコン酸化
膜９、シリコン窒化膜１０及びシリコン酸化膜１２から
Ｃる第２の絶縁膜１３がＰチャネルＭＯＳトランジスタ
領域３を覆うように形成される。
次に、第１図（ｇ）に示すように、例えばＣＶＤ法によ
り第２の絶縁膜１３上にポリシリコンを堆積して膜厚が
例えば２５００人の第２の導電膜１４を形成する。
り第２の絶縁膜１３上にポリシリコンを堆積して膜厚が
例えば２５００人の第２の導電膜１４を形成する。
次に、第１図（ｈ）に示すように、例えばＲＩＥにより
第２の導電膜１４を選択的にエツチングしてＰチャネル
ＭＯＳトランジスタ領域３に第２のゲート電極１５を形
成するとともに、第１のゲート電極８ａ側壁に側壁膜１
６を形成する。次いで、例えばＲＩＥによりシリコン酸
化膜１２、シリコン窒化膜１０及びシリコン酸化膜９か
らなる第２の絶縁膜１３を選択的にエツチングしてＰチ
ャネルＭＯＳトランジスタ領域３にシリコン酸化膜１２
、シリコン窒化膜１０及びシリコン酸化膜９からなる第
２のゲート絶縁膜エフを形成する。この時、Ｐチャネル
ＭＯＳトランジスタ領域３及びＮチャネルＭＯＳトラン
ジスタ領域４に基板１が露出される。
第２の導電膜１４を選択的にエツチングしてＰチャネル
ＭＯＳトランジスタ領域３に第２のゲート電極１５を形
成するとともに、第１のゲート電極８ａ側壁に側壁膜１
６を形成する。次いで、例えばＲＩＥによりシリコン酸
化膜１２、シリコン窒化膜１０及びシリコン酸化膜９か
らなる第２の絶縁膜１３を選択的にエツチングしてＰチ
ャネルＭＯＳトランジスタ領域３にシリコン酸化膜１２
、シリコン窒化膜１０及びシリコン酸化膜９からなる第
２のゲート絶縁膜エフを形成する。この時、Ｐチャネル
ＭＯＳトランジスタ領域３及びＮチャネルＭＯＳトラン
ジスタ領域４に基板１が露出される。
次に、第１図（ｉ）に示すように、ＰチャネルＭＯＳト
ランジスタ領域３にソース／ドレインとなるＰ゛型の基
板拡散層１８を形成するとともに、ＮチャネルＭＯＳト
ランジスタ領域４にｎ゛型の高濃度拡散層１９を形成し
てソース／トレインとなる低濃度拡散層１１及び高濃度
拡散１１９からなる基板拡散層２０を形成する。
ランジスタ領域３にソース／ドレインとなるＰ゛型の基
板拡散層１８を形成するとともに、ＮチャネルＭＯＳト
ランジスタ領域４にｎ゛型の高濃度拡散層１９を形成し
てソース／トレインとなる低濃度拡散層１１及び高濃度
拡散１１９からなる基板拡散層２０を形成する。
そして、ＳｉＯ２及びＰＳＧからなる眉間絶縁膜２１を
形成し、眉間絶縁膜２１に基板拡散層１８．２０及び第
１、第２のゲート電極８ａ、１５を露出させるようにコ
ンタクトホール２２を形成した後、コンタクトホール２
２を介して基板拡散層１８．２０及び第１、第２のゲー
ト電極８ａ、１５とコンタクトを取るように／ｌからな
る配線層２３を形成することにより、第１図Ｎ）に示す
ような半導体装置を得ることかできる。
形成し、眉間絶縁膜２１に基板拡散層１８．２０及び第
１、第２のゲート電極８ａ、１５を露出させるようにコ
ンタクトホール２２を形成した後、コンタクトホール２
２を介して基板拡散層１８．２０及び第１、第２のゲー
ト電極８ａ、１５とコンタクトを取るように／ｌからな
る配線層２３を形成することにより、第１図Ｎ）に示す
ような半導体装置を得ることかできる。
すなわち、上記実施例では、ＮチャネルＭＯＳトランジ
スタの第１のゲート絶縁膜７ａを形成した後Ｐチャネル
ＭＯＳトランジスタの第２のゲート絶縁膜１７を形成す
るというように、ＮチャネルＭＯＳトランジスタの第１
のゲート絶縁膜７ａとＰチャネルＭＯＳトランジスタの
第２のゲート絶縁膜１７とを独立して別々の工程で形成
するようにしたため、第１のゲート絶縁膜７ａと第２の
ゲート絶縁膜１７の各々の膜厚を所望の値にすることが
できる。このため、両トランジスタのしきい値上圧■い
等を最適化することができる。また、ＮチャネルＭＯＳ
トランジスタ領域４の第１のゲート電極８ａ側壁にシリ
コン窒化膜１０を形成して第１のゲート電極８ａ側壁の
絶縁膜として機能するようにしたため、第１のゲート電
極８ａと配線層２３間の耐圧を向上させることができる
。更に、第１のゲート電極８ａ側壁にシリコン酸化膜９
、シリコン窒化膜１０及びシリコン酸化膜１２を形成す
るようにしたため、ホントキャリア寿命を長くすること
ができ、トランジスタの信頼性を向上させることができ
る。
スタの第１のゲート絶縁膜７ａを形成した後Ｐチャネル
ＭＯＳトランジスタの第２のゲート絶縁膜１７を形成す
るというように、ＮチャネルＭＯＳトランジスタの第１
のゲート絶縁膜７ａとＰチャネルＭＯＳトランジスタの
第２のゲート絶縁膜１７とを独立して別々の工程で形成
するようにしたため、第１のゲート絶縁膜７ａと第２の
ゲート絶縁膜１７の各々の膜厚を所望の値にすることが
できる。このため、両トランジスタのしきい値上圧■い
等を最適化することができる。また、ＮチャネルＭＯＳ
トランジスタ領域４の第１のゲート電極８ａ側壁にシリ
コン窒化膜１０を形成して第１のゲート電極８ａ側壁の
絶縁膜として機能するようにしたため、第１のゲート電
極８ａと配線層２３間の耐圧を向上させることができる
。更に、第１のゲート電極８ａ側壁にシリコン酸化膜９
、シリコン窒化膜１０及びシリコン酸化膜１２を形成す
るようにしたため、ホントキャリア寿命を長くすること
ができ、トランジスタの信頼性を向上させることができ
る。
なお、上記実施例では、第１図（ｊ）に示すように、側
壁膜１６を残した状態で側壁膜１６を覆うように眉間絶
縁膜２１を形成する場合について説明したが、本発明は
これに限定されるものではなく、側壁膜１６を除去した
状態で眉間絶縁膜２１を形成する場合であってもよく、
この場合、上記側壁膜１６がある場合よりも基板１等へ
のストレスを小さくすることができ好ましく、また、側
壁膜１６を酸化して側壁シリコン酸化膜にした後層間絶
縁膜２１を形成する場合であってもよい。
壁膜１６を残した状態で側壁膜１６を覆うように眉間絶
縁膜２１を形成する場合について説明したが、本発明は
これに限定されるものではなく、側壁膜１６を除去した
状態で眉間絶縁膜２１を形成する場合であってもよく、
この場合、上記側壁膜１６がある場合よりも基板１等へ
のストレスを小さくすることができ好ましく、また、側
壁膜１６を酸化して側壁シリコン酸化膜にした後層間絶
縁膜２１を形成する場合であってもよい。
また、上記実施例は、ＮチャネルＭＯＳトランジスタを
ＬＤＤ構造にする場合について説明したが、本発明はこ
れに限定されるものではなく、ＰチャネルＭＯ５トラン
ジスタと同様通常のソース／ドレイン拡散層構造にする
場合であってもよい。
ＬＤＤ構造にする場合について説明したが、本発明はこ
れに限定されるものではなく、ＰチャネルＭＯ５トラン
ジスタと同様通常のソース／ドレイン拡散層構造にする
場合であってもよい。
本発明によれば、ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタのゲート絶縁膜を各々所望の
膜厚で形成することができ、各々のトランジスタのしき
い値電圧等を最適化することができ、トランジスタ特性
を向上させることができるという効果がある。
ャネルＭＯＳトランジスタのゲート絶縁膜を各々所望の
膜厚で形成することができ、各々のトランジスタのしき
い値電圧等を最適化することができ、トランジスタ特性
を向上させることができるという効果がある。
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は従来例の製造方法を説明する図である。 １・・・−・・基板、 ２・・・・・・フィールド酸化膜、 ３・・・・・・ＰチャネルＭＯＳトランジスタ領域、４
・・・・・・ＮチャネルＭＯＳトランジスタ領域、７・
・・・・・第１の絶縁膜、 ７ａ・・・・・・第１のゲート絶縁膜、８・・・・・・
第１の導電膜、 ８ａ・・・・・・第１のゲート電極、 １３・・・・・・第２の絶縁膜、 １４・・・・・・第２の導電膜、 １５・・・・・・第２のゲート電極、 １７・・・・・・第２のゲート絶縁膜。
の製造方法を説明する図、 第２図は従来例の製造方法を説明する図である。 １・・・−・・基板、 ２・・・・・・フィールド酸化膜、 ３・・・・・・ＰチャネルＭＯＳトランジスタ領域、４
・・・・・・ＮチャネルＭＯＳトランジスタ領域、７・
・・・・・第１の絶縁膜、 ７ａ・・・・・・第１のゲート絶縁膜、８・・・・・・
第１の導電膜、 ８ａ・・・・・・第１のゲート電極、 １３・・・・・・第２の絶縁膜、 １４・・・・・・第２の導電膜、 １５・・・・・・第２のゲート電極、 １７・・・・・・第２のゲート絶縁膜。
Claims (1)
- 【特許請求の範囲】 〔１〕下地の膜（１）に素子分離領域（２）を形成する
とともに、ＰチャネルＭＯＳトランジスタ領域（３）及
びＮチャネルＭＯＳトランジスタ領域（４）を形成する
工程と、 該ＮチャネルＭＯＳトランジスタ領域（４）を覆うよう
に該下地の膜（１）上に第１の絶縁膜（７）及び第１の
導電膜（８）を順次形成する工程と、 該第１の導電膜（８）及び該第１の絶縁膜 （７）を選択的にエッチングして該ＮチャネルＭＯＳト
ランジスタ領域（４）に第１のゲート電極（８ａ）及び
第１のゲート絶縁膜（７ａ）を形成する工程と、 該ＰチャネルＭＯＳトランジスタ領域（３）を覆うよう
に該下地の膜（１）上に第２の絶縁膜（１３）及び第２
の導電膜（１４）を順次形成する工程と、 該第２の導電膜（１４）及び該第２の絶縁膜（１３）を
選択的にエッチングして該ＰチャネルＭＯＳトランジス
タ領域（３）に第２のゲート電極（１５）及び第２のゲ
ート絶縁膜（１７）を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 〔２〕前記第２の導電膜（１４）を選択的にエッチング
して第２のゲート電極（１５）を形成する際、第１のゲ
ート電極（８ａ）側壁に側壁膜（１６）を形成する工程
を含むことを特徴とする請求項１記載の半導体装置の製
造方法。 〔３〕前記側壁膜（１６）を除去する工程を含むことを
特徴とする請求項１、２記載の半導体装置の製造方法。 〔４〕前記第２のゲート絶縁膜（１７）がシリコン窒化
膜またはシリコン窒化酸化膜を少なくとも１層含むこと
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02058919A JP3125929B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
| KR1019910003160A KR940008026B1 (ko) | 1990-03-09 | 1991-02-27 | Mos 트랜지스터를 갖는 반도체 장치 및 그 제조방법 |
| EP91103596A EP0445836B1 (en) | 1990-03-09 | 1991-03-08 | Semiconductor device having MOS transistor and method of producing the same |
| DE69102719T DE69102719T2 (de) | 1990-03-09 | 1991-03-08 | Halbleiterbauelement mit MOS Transitor und dessen Herstellungsverfahren. |
| US07/939,433 US5258645A (en) | 1990-03-09 | 1992-09-04 | Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02058919A JP3125929B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03259564A true JPH03259564A (ja) | 1991-11-19 |
| JP3125929B2 JP3125929B2 (ja) | 2001-01-22 |
Family
ID=13098233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02058919A Expired - Fee Related JP3125929B2 (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0445836B1 (ja) |
| JP (1) | JP3125929B2 (ja) |
| KR (1) | KR940008026B1 (ja) |
| DE (1) | DE69102719T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315604A (ja) * | 1992-05-13 | 1993-11-26 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US6696735B2 (en) | 2001-12-21 | 2004-02-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for fabricating the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2982895B2 (ja) * | 1997-02-06 | 1999-11-29 | 日本電気株式会社 | Ｃｍｏｓ半導体装置およびその製造方法 |
| JP3185880B2 (ja) | 1998-10-16 | 2001-07-11 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0123384A1 (en) * | 1983-02-25 | 1984-10-31 | Western Digital Corporation | Complementary insulated gate field effect integrated circuit structure and process for fabricating the structure |
| EP0218408A3 (en) * | 1985-09-25 | 1988-05-25 | Hewlett-Packard Company | Process for forming lightly-doped-grain (ldd) structure in integrated circuits |
-
1990
- 1990-03-09 JP JP02058919A patent/JP3125929B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-27 KR KR1019910003160A patent/KR940008026B1/ko not_active IP Right Cessation
- 1991-03-08 EP EP91103596A patent/EP0445836B1/en not_active Expired - Lifetime
- 1991-03-08 DE DE69102719T patent/DE69102719T2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315604A (ja) * | 1992-05-13 | 1993-11-26 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US6696735B2 (en) | 2001-12-21 | 2004-02-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910017654A (ko) | 1991-11-05 |
| JP3125929B2 (ja) | 2001-01-22 |
| DE69102719D1 (de) | 1994-08-11 |
| EP0445836B1 (en) | 1994-07-06 |
| EP0445836A1 (en) | 1991-09-11 |
| KR940008026B1 (ko) | 1994-08-31 |
| DE69102719T2 (de) | 1995-02-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |