JP2005005510A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】電流駆動力の低下を抑制させる半導体装置及びこの半導体装置を形成する製造方法を提供する。
【解決手段】ソース／ドレイン抵抗とくにシリサイド層９と不純物拡散領域８部分との界面抵抗を低減させるためにシリサイド層９をストライプ状に分割して形成することにより接触面積を増大させる。とくにＳＯＩ基板のＭＯＳトランジスタの電流駆動力を向上させる。ＳＯＩ基板はシリコン基板上にシリコン酸化膜などの絶縁層を介して単結晶のシリコン半導体層が形成されている。この半導体層は、シリコン活性層とこのシリコン活性層を区画する素子分離領域から構成されている。このトランジスタは、側壁絶縁膜６で被覆された多結晶シリコンのゲート電極５と、ソース／ドレイン領域と、この領域上のシリサイド層９及びゲート絶縁膜４とを備えている。
【選択図】 図７

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の構造及びその製造方法に関し、とくに、ＭＯＳトランジスタのソース／ドレイン領域の表面に形成されたシリサイド層及びこのシリサイド層の形成方法に関するものである。
【０００２】
【従来の技術】
図２０は、従来の技術による低抵抗化されたＭＯＳトランジスタの製造工程を示す断面図である。シリコンなどの半導体基板１０１にはシリコン酸化膜などからなる素子分離領域（ＳＴＩ）１０３が形成されており、素子分離領域１０３に区画された素子領域にはソース・ドレイン領域１０８が形成されている。ソース・ドレイン領域１０８の一部及びこの領域間の上にはシリコン酸化膜などのゲート絶縁膜１０４及びその上に多結晶シリコンなどからなるゲート電極１０５が形成されている。ゲート電極１０５の側壁にはシリコン酸化膜及びシリコン窒化膜などからなる側壁絶縁膜１０６が形成されている（図２０（ａ））。半導体基板１０１上にチタン、コバルト、ニッケルなどの金属膜１０２を蒸着する。金属膜１０２は、ソース・ドレイン領域１０８、ゲート電極１０５、ゲート側壁絶縁膜１０６を被覆する（図２０（ｂ））。５５０℃程度の熱処理により金属膜１０２を加熱してシリコン上の金属膜１０２をシリサイド化して金属シリサイド層１０９を形成する（図１０１（ｃ））。素子分離領域１０３や側壁絶縁膜１０６上に金属膜のまま残っている金属膜を酸処理により除去する。この様にしてソース・ドレイン領域を低抵抗化する。
【０００３】
従来技術には、ソース、ドレイン拡散層とゲートとの間にソース、ドレイン拡散層よりも低濃度な拡散層を形成し、この低濃度拡散層がソース、ドレイン拡散層とは異なり、非サリサイド領域とする半導体装置がある（特許文献１）。また、また、ソース・ドレイン領域の各拡散層がシリサイド化されたＭＯＳ型トランジスタと、シリサイド化されないＭＯＳ型トランジスタとを一体に有する半導体集積回路装置が提案されている（特許文献２）。
【０００４】
【特許文献１】
特開平７−２１１８９８号公報（図１及びその説明箇所）
【特許文献２】
特開平７−１４２５８９号公報（図１、２及びその説明箇所）
【０００５】
【発明が解決しようとする課題】
シリコン半導体によるトランジスタの微細化が進むにつれ、従来の平面型トランジスタに代わってＳＯＩトランジスタ、とくにトランジスタのチャネル部分を薄膜にした薄膜ボディＳＯＩ ＭＯＳＦＥＴ（Ｔｈｉｎ Ｂｏｄｙ Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ ＭＯＳＦＥＴ；ＴＢ−ＳＯＩ ＭＯＳＦＥＴ）が検討されている。しかし、シリコン半導体基板の表面領域に形成されたソース／ドレイン領域（これは、ソース領域及びドレイン領域の２つの領域を指している。）は、その表面に形成されたシリサイド層部分と不純物拡散領域部分との界面抵抗が大きく、トランジスタの電流駆動力を十分に確保できないという問題があった。
本発明は、このような事情によりなされたものであり、電流駆動力の低下を抑制させることができる半導体装置及びこの半導体装置を形成する製造方法を提供するものである。
【０００６】
【課題を解決するための手段】
本発明は、例えば、ＴＢ−ＳＯＩ ＭＯＳＦＥＴにおいて、ソース／ドレイン抵抗、とくにシリサイド層と不純物拡散領域部分との界面抵抗を低減させるためにシリサイド層をストライプ状に分割して形成することにより接触面積を増大させることを特徴としている。シリサイド層をこのように構成することによりＭＯＳトランジスタの電流駆動力を向上させることができる。なお、シリサイド層の形状は、ストライプ形状に限定せず、また、ＴＢ−ＳＯＩ以外のトランジスタにも適用することができ、しかもトランジスタの駆動力向上に効果がある。
即ち、本発明の半導体装置は、半導体基板と、前記半導体基板主面の表面領域に形成されたソース／ドレイン領域と、前記半導体基板主面の表面領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース／ドレイン領域の前記ゲート電極に被覆されていない領域の表面に形成されたシリサイド層とを備え、前記シリサイド層の面積は、前記ゲート電極に被覆されていない領域の面積より小さいことを特徴としている。
【０００７】
また、本発明の半導体装置は、半導体基板と、前記半導体基板主面の表面領域に形成されたソース／ドレイン領域と、前記半導体基板主面の表面領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極のゲート幅方向に形成されたゲート側壁絶縁膜と、前記ソース／ドレイン領域の前記ゲート電極及びゲート側壁絶縁膜に被覆されていない領域の表面に形成されたシリサイド層とを備え、前記シリサイド層の面積は、前記ゲート電極及びゲート側壁絶縁膜に被覆されていない領域の面積より小さいことを特徴としている。
また、本発明の半導体装置は、絶縁層を介して半導体層が形成された半導体基板と、前記半導体層の表面領域に形成されたソース／ドレイン領域と、前記半導体層の表面領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース／ドレイン領域の前記ゲート電極に被覆されていない領域の表面に形成されたシリサイド層とを備え前記シリサイド層の面積は前記ゲート電極に被覆されていない領域の面積より小さいことを特徴としている。
【０００８】
また、本発明の半導体装置は、絶縁層を介して半導体層が形成された半導体基板と、前記半導体層の表面領域に形成されたソース／ドレイン領域と、前記半導体層の表面領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極のゲート幅方向に形成されたゲート側壁絶縁膜と、前記ソース／ドレイン領域の前記ゲート電極及びゲート側壁絶縁膜に被覆されていない領域の表面に形成されたシリサイド層とを備え、前記シリサイド層の面積は、前記ゲート電極及びゲート側壁絶縁膜に被覆されていない領域の面積より小さいことを特徴としている。前記半導体に形成されたチャネル領域の厚さは、１０ｎｍ以下であるようにしても良い。前記シリサイド層は、複数の領域に分割されているようにしても良い。前記シリサイド層の分割された複数の領域は、ストライプ状に並んでいるようにしても良い。前記シリサイド層の分割された複数の領域の前記ゲート電極に近接している部分の幅の合計は、前記ソース／ドレイン領域である不純物拡散領域の前記ゲート電極に近接している部分の幅よりも小さいようにしても良い。前記シリサイド層は、ニッケル、コバルト、チタン、パラジウムから選ばれた１種類以上の金属のシリサイドからなるようにしても良い。
【０００９】
本発明の半導体装置の製造方法は、半導体基板に素子領域及びこの素子領域を区画する素子分離領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材料を形成する工程と、前記ゲート電極材料をパターニングしてゲート電極を形成する工程と、前記ゲート電極に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクにしてソース／ドレイン領域である不純物拡散領域を形成する工程と、前記半導体基板上に前記ゲート絶縁膜、前記側壁絶縁膜及び前記ゲート電極を被覆するようにフォトレジストを形成し、これをパターニングすることによって前記不純物拡散領域上の前記ゲート絶縁膜の一部を除去する工程と、前記露出した不純物拡散領域表面にシリサイド層を形成する工程とを具備したことを特徴としている。
【００１０】
また、本発明の半導体装置の製造方法は、ＳＯＩ基板のＳＯＩ半導体層に素子領域及びこの素子領域を区画する素子分離領域を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材料を形成する工程と、前記ゲート電極材料をパターニングしてゲート電極を形成する工程と、前記ゲート電極に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクにしてソース／ドレイン領域である不純物拡散領域を形成する工程と、前記半導体層上に前記ゲート絶縁膜、前記側壁絶縁膜及び前記ゲート電極を被覆するようにフォトレジストを形成し、これをパターニングすることによって前記不純物拡散領域上の前記ゲート絶縁膜の一部を除去する工程と、前記露出した不純物拡散領域表面にシリサイド層を形成する工程とを具備したことを特徴としている。前記シリサイド層は、ニッケル、コバルト、チタン、パラジウムから選ばれた少なくとも１種類の金属のシリサイドからなるようにしても良い。前記ゲート電極は、多結晶シリコン又はゲルマニウムを含む多結晶シリコンからなるようにしても良い。
【００１１】
また、本発明の半導体装置の製造方法は、半導体基板に素子領域及びこの素子領域を区画する素子分離領域を形成する工程と、前記半導体基板上にバッファ膜を形成する工程と、前記バッファ膜上にダミーゲート電極材料を形成する工程と、前記ダミーゲート電極材料をパターニングしてダミーゲート電極を形成する工程と、前記ダミーゲート電極に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクにしてソース／ドレイン領域である不純物拡散領域を形成する工程と、前記半導体基板上に前記バッファ膜、前記側壁絶縁膜及び前記ダミーゲート電極を被覆するようにフォトレジストを形成し、これをパターニングすることによって前記不純物拡散領域上の前記バッファ膜の一部を除去する工程と、前記露出した不純物拡散領域表面にシリサイド層を形成する工程と、前記半導体基板上に前記シリサイド層、前記バッファ膜、前記側壁絶縁膜及び前記ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜を平坦化して前記ダミー電極を露出させる工程と、前記ダミーゲート電極及び前記バッファ膜をエッチング除去してゲート溝を形成する工程と、前記ゲート溝内にゲート絶縁膜及びこのゲート絶縁膜の上にゲート電極を形成する工程とを具備したことを特徴として入れる。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板上に絶縁層及びこの絶縁層の上に半導体層を形成する工程と、前記半導体層に素子領域及びこの素子領域を区画する素子分離領域を形成する工程と、前記半導体層上にバッファ膜を形成する工程と、前記バッファ膜上にダミーゲート電極材料を形成する工程と、前記ダミーゲート電極材料をパターニングしてダミーゲート電極を形成する工程と、前記ダミーゲート電極に側壁絶縁膜を形成する工程と、前記半導体層に前記側壁絶縁膜をマスクにしてソース／ドレイン領域である不純物拡散領域を形成する工程と、前記半導体層上に前記バッファ膜、前記側壁絶縁膜及び前記ダミーゲート電極を被覆するようにフォトレジストを形成し、これをパターニングすることによって前記不純物拡散領域上の前記バッファ膜の一部を除去する工程と、前記露出した不純物拡散領域表面にシリサイド層を形成する工程と、前記半導体層上に前記シリサイド層、前記バッファ膜、前記側壁絶縁膜及び前記ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、前記層間絶縁膜を平坦化して前記ダミー電極を露出させる工程と、前記ダミーゲート電極及び前記バッファ膜をエッチング除去してゲート溝を形成する工程と、前記ゲート溝内にゲート絶縁膜及びこのゲート絶縁膜上にゲート電極を形成する工程とを具備したことを特徴としている。前記半導体層の厚さは、１０ｎｍ以下であるようにしても良い。前記ゲート電極は、金属からなるようにしても良い。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら発明の実施の形態を説明する。
まず、図１乃至図７を参照して第１の実施例を説明する。
この実施例では、ＴＢ−ＳＯＩ ＭＯＳＦＥＴを半導体基板上の半導体層に形成する。シリコン半導体基板１上にはシリコン酸化膜などの絶縁層２を介して単結晶のシリコン半導体層（ＳＯＩ層もしくはＳＯＩ半導体層）１０が形成されている。そして、シリコン半導体層１０、絶縁層３、シリコン半導体層１０を支持する半導体基板１からなる基板をここではＳＯＩ基板という。
【００１４】
ＳＯＩ基板上に既知の方法で素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｉｏｎ） ）３を形成する。例えば、次の方法で形成される。シリコン半導体層（ＳＯＩ層）上にバッファ膜を介してマスクとなるシリコン窒化膜を堆積させる。次に、レジストによるパターン転写法を用いてシリコン窒化膜、バッファ膜、シリコン半導体層１０をエッチングする。レジストを除去した後、全面にシリコン酸化膜を堆積させる。その後、このシリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ） 法等を用いて平坦化する。最後にシリコン窒化膜マスクを除去することによりシリコン酸化膜からなる素子分離領域（ＳＴＩ）３を形成する。なお、用いたＳＯＩ基板のシリコン半導体層（ＳＯＩ層）の厚さが厚い場合は、必要に応じてシリコン活性層の厚さを、例えば、酸化とエッチングによって薄膜化しておくと良い。
【００１５】
次に、素子分離領域３が形成されたＳＯＩ基板上にシリコン酸化膜などからなるゲート絶縁膜４を全面に堆積させる。次に、ゲート電極材料として多結晶シリコンを全面に堆積させる。そして、レジストを用いたパターニングによりこの多結晶シリコンをエッチングしてゲート電極５を形成する（図１（ａ））。必要に応じてエクステンションイオン注入を行い、さらに、結晶回復のアニールを行う。次に、半導体層１０上の全面にゲート絶縁膜４及びゲート電極５を被覆するようにシリコン窒化膜（ＳｉＮ）からなるライナー膜６−１を形成した後、例えば、ＴＥＯＳ膜６−２を堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチングによりＴＥＯＳ膜６−２とシリコン窒化膜のライナー膜６−１をエッチングしてＴＥＯＳ膜６−２とライナー膜６−１から構成されるゲート側壁絶縁膜６を形成する（図１（ｂ））。次に、ゲート側壁絶縁膜６をマスクにしてシリコン活性層中に不純物をイオン注入し、活性化アニールを行ってソース／ドレイン領域である不純物拡散領域８を形成する。このときゲート電極５の上面は、多結晶シリコンが露出しているが、不純物拡散領域８の上面は、ゲート絶縁膜４が残っている（図２）。
【００１６】
次に、不純物拡散領域８の上面に残っているゲート絶縁膜４をマスクとして用いるためストライプ状に剥離する。この工程は、例えば、ゲート絶縁膜４が酸化膜からなる場合には、次のように行うことができる。すなわち、ゲート電極５におおよそ直角（すなわち、ゲート長方向）にレジスト７によるパターニングを行いストライプパターンを形成する（図３及び図２（ａ））。シリサイド面積を増したい場合は、レジスト７自体をエッチングすることもできる。次に、フッ酸を使ってレジスト７のない領域のゲート絶縁膜を除去し、その領域の不純物拡散領域８を露出させる。その後レジスト７を除去する（図４及び図５）。
次に、シリサイド層を形成するため、例えば、ニッケルを半導体層１０の全面に堆積させる。続いて堆積されたニッケルに熱工程を加えることによってゲート絶縁膜４に覆われていない不純物拡散領域８の部分でニッケルとシリコンが反応してニッケルシリサイド層９が形成される（図６及び図７）。未反応のニッケルを硫酸と過酸化水素水の混合溶液で除去する。必要に応じて再度熱工程を加える。最後にフッ酸処理を行い残っているゲート絶縁膜を除去する。ソース／ドレイン領域がシリサイド形成部分と不純物拡散部分がストライプ状に形成される。そのためシリサイド層を全面に形成した場合に比べシリサイド層と不純物拡散領域との接触面積を増やすことができるため、界面抵抗が減少する。
【００１７】
この後は通常のトランジスタの形成工程と同じである。すなわち層間絶縁膜を全面に形成したのち平坦化し、コンタクトホールを形成するためのパターニングとエッチングを行う。チタン、窒化チタンを堆積し熱工程を加えてシリサイド層又は不純物拡散領域部分に反応させる。その後、タングステンを堆積させた後、平坦化しコンタクトホールにコンタクトを形成する。次に、配線としてチタン、窒化チタン、アルミニウムを全面に形成し所望のパターンを転写したのち異方性エッチングを行うことによって配線が完成される。
この実施例において、シリサイド層をストライプ状に分割して形成することによりシリサイド層と不純物拡散領域との接触面積を増大させることができ、したがって、ＳＯＩタイプのＭＯＳＦＥＴの電流駆動力を向上させることが可能になる。
【００１８】
次に、図８乃至図１３を参照いて第２の実施例を説明する。
この実施例は、ダマシンゲートプロセスにより形成する場合であり、ＴＢ−ＳＯＩ ＭＯＳＦＥＴを半導体基板に形成する。シリコン半導体基板１１上にはシリコン酸化膜などの絶縁層１２を介して単結晶のシリコン半導体層（ＳＯＩ）２０が形成されている。この半導体層２０は、シリコン活性層とこのシリコン活性層を区画する素子分離領域１３から構成されている。そして、シリコン半導体層２０が形成されたシリコンからなる半導体基板１１をここでは第１の実施例と同様にＳＯＩ基板という。
ＳＯＩ基板上に第１の実施例と同様な既知の方法で素子分離領域（ＳＴＩ）１３を形成する。素子分離領域１３が形成されたＳＯＩ基板上にシリコン酸化膜などからなるバッファ絶縁膜（バッファ層）１４′を全面に堆積させる。次に、ダミーゲート材料として多結晶シリコンをバッファ絶縁膜１４′上面に堆積させる。次に、レジストを用いたパターニングにより多結晶シリコンをエッチングしてダミーゲート１５′を形成する。ダミーゲート１５′は、多結晶シリコン層１５′−１及びその上に積層されたシリコン窒化膜１５′−２の複層構造になっている（図８（ａ））。必要に応じてエクステンション形成用のイオン注入及び結晶回復のアニールを行う。
【００１９】
次に、シリコン窒化膜からなるライナー膜１６−１をバッファ層１４′及びダミーゲート１５′全面に堆積させ、その後ＴＥＯＳ膜１６−２を堆積させる。この積層されたライナー膜１６−１及びＴＥＯＳ膜１６−２をＲＩＥなどの異方性エッチング法によりエッチングしてこれらの積層体からなる側壁絶縁膜１６をダミーゲート側壁に形成する（図８（ｂ））。
次に、側壁絶縁膜１６をマスクにして、ソース／ドレイン領域形成のためのイオン注入を行い、さらに活性化アニールを行ってソース／ドレイン領域である不純物拡散領域１８を形成する（図９（ａ））。このときダミーゲート１５′上面は多結晶シリコンが露出しているが、不純物拡散領域１８上面はバッファ絶縁膜１４′が残っている。
【００２０】
次に、不純物拡散領域１８の上面に残っているバッファ絶縁膜１４′をマスクとして用いるためこれをストライプ状に剥離する。この工程は、例えば、バッファ絶縁膜１４′がシリコンなどの酸化膜からなる場合、次のように行うことができる。すなわち、ダミーゲート１５′にほぼ直角にレジスト１７によるパターニングを行いストライプパターンを形成する（図９（ａ）、図９（ｂ））。シリサイド面積を増したい場合は、レジスト自体をエッチングすることもできる。その後フッ酸を使ってレジスト１７のない領域部分のバッファ絶縁膜１４′を除去する（図１０（ａ）、図１０（ｂ））。シリサイド層を形成するため、たとえばニッケルをバッファ絶縁膜１４′、ダミーゲート１５′、側壁絶縁膜１６の全面に形成する。その後、熱工程を加えることでバッファ絶縁膜１４′に覆われていない不純物拡散領域１８の部分でニッケルとシリコンが反応してニッケルシリサイドからなるシリサイド層１９が形成される。その後、未反応のニッケルを硫酸と過酸化水素水の混合溶液で除去する。
【００２１】
また、必要に応じて再度熱工程を加える。最後にフッ酸処理を行い残っているバッファ絶縁膜を除去する。ソース／ドレイン領域部分がシリサイド形成領域と不純物拡散領域のストライプ状に形成される。そのためシリサイド層を全面に形成した場合に比べてシリサイド層１９と不純物拡散領域１８との接触面積を増やすことができるために、界面抵抗を減少させることができる（図１１（ａ）、図１１（ｂ））。次に、シリサイド層１９が形成された全面に層間絶縁膜２３としてシリコン酸化膜を形成する（図１２（ａ））。次に、この層間絶縁膜２３をＣＭＰ等の方法により平坦化し、ダミーゲート１５′の上面を露出させる（図１２（ｂ））。その後、ダミーゲート１５′をエッチング除去し、その跡にゲート溝２２を形成する（図１３（ａ））。次に、ゲート溝２２底部のバッファ膜を除去し、その後に、シリコン酸化膜などからなるゲート絶縁膜１４と、ゲート絶縁膜１４上の多結晶シリコンなどからなるゲート電極１５を形成する。ゲート電極はゲート電極材料を全面に堆積させた後ＣＭＰ等で平坦化することでゲート溝内部に埋め込むことができるが、パターニングによって形成してもよい。また、ゲート電極材料はメタルを用いることができる（図１３（ｂ））。
【００２２】
この後は、図示はしないが、通常のトランジスタの形成工程と同じである。すなわち、層間絶縁膜を全面に形成したのち平坦化し、コンタクトホールを形成するためのパターニングとエッチングを行う。コンタクトホールにチタン、窒化チタンなどを堆積させ、熱工程を加えてシリサイド層又は不純物拡散領域部分に反応させる。タングステンをコンタクト材料として堆積させた後、層間絶縁膜を平坦化しコンタクトホールにコンタクトを形成する。次に、配線としてチタン、窒化チタン、アルミニウムを全面に形成し所望のパターンを転写したのち異方性エッチングを行うことにより配線を完成させる。
この実施例において、シリサイド層をストライプ状に分割して形成することによりシリサイド層と不純物拡散領域との接触面積を増大させることができ、したがって、ＳＯＩタイプのＭＯＳＦＥＴの電流駆動力を向上させることが可能になる。また、ダミーゲートを多結晶シリコンとその上に積層されたシリコン窒化膜の複層構造になっているので、シリサイド層がダミーゲート上面に形成させることはない。
【００２３】
次に、図１４乃至図１７を参照して第３の実施例を説明する。
この実施例は、エクステンション用のイオン注入前に拡散領域形成領域のゲート絶縁膜（酸化膜）を除去する例を説明する。
この実施例では、ＴＢ−ＳＯＩ ＭＯＳＦＥＴを半導体基板に形成する。シリコン半導体基板３１（ＳＯＩ基板）上にはシリコン酸化膜などの絶縁層３２を介して単結晶のシリコン半導体層（ＳＯＩ）３０が形成されている。この半導体層３０は、シリコン活性層とこのシリコン活性層を区画する素子分離領域（ＳＴＩ）３３から構成されている。素子分離領域３３は、例えば、第１及び第２の実施例と同じ方法で形成される。
次に、素子分離領域３３が形成されたＳＯＩ基板上にシリコン酸化膜などからなるゲート絶縁膜３４を全面に堆積させる。このゲート絶縁膜上の全面にゲート電極材料として多結晶シリコンを堆積させる。そして、レジストを用いたパターニングによりこの多結晶シリコンをエッチングしてゲート電極３５を形成する。次に、ゲート電極３５上以外の素子領域上のゲート絶縁膜３４を除去した後、エクステンションイオン注入を行い、結晶回復のアニールを行ってエクステンション領域３８′を形成する（図１４（ａ））。
【００２４】
次に、半導体層３０上の全面にゲート絶縁膜３４及びゲート電極３５を被覆するようにシリコン窒化膜（ＳｉＮ）からなるライナー膜３６−１を形成した後、例えば、ＴＥＯＳ膜３６−２を堆積し、ＲＩＥなどの異方性エッチングによりＴＥＯＳ膜３６−２とシリコン窒化膜のライナー膜３６−１をエッチングしてＴＥＯＳ膜３６−２とライナー膜３６−１から構成されるゲート側壁絶縁膜３６を形成する（図１４（ｂ））。次に、ゲート側壁絶縁膜３６をマスクにしてシリコン活性層中に不純物をイオン注入し、活性化アニールを行ってソース／ドレイン領域である不純物拡散領域３８を形成する。このときゲート電極３５の上面は、多結晶シリコンが露出し、不純物拡散領域３８の上面は、剥き出しになっている。そして、不純物拡散領域３８の対向する先端部分にはエクステンション領域３８′が形成されている（図１５（ａ））。
【００２５】
次に、シリサイドを選択的に形成するためにマスクとなるバッファ絶縁膜（バッファ層）３４′として、例えば、シリコン酸化膜を全面に形成する（予め、ソース／ドレイン領域を形成するためのイオン注入前にバッファ絶縁膜を形成・堆積させてもよい）。次に、レジスト３７（図１５（ｂ））によるパターニングとエッチングにより、例えば、ストライプ形状にシリコン酸化膜を加工する。このとき、ソースドレイン領域３８の部分は、マスクであるシリコン酸化膜に覆われた部分とソース／ドレイン領域３８が形成された半導体層３０上面が露出している。そして、ゲート電極３５は、バッファ絶縁膜３４′により被覆されている（図１６）。マスクとなるバッファ絶縁膜３４′は、ゲート電極３５上にも形成されるが、第２の実施例のようなダマシンゲートプロセスの場合は、ダミーゲートをシリコン窒化膜と多結晶シリコンの複層構造にすることにより、元々ダミーゲート上面にシリサイド層が形成されないようになっている。また、ＲＩＥで形成するメタルゲートの場合もいわゆるキャップ膜で上面を覆っておけばとくに問題になるようなことはない。
【００２６】
次に、シリサイドを形成するため、例えば、ニッケルを半導体層３０の全面に堆積させる。熱工程を加えることによりバッファ絶縁膜３４′に覆われていないソース／ドレイン領域部分でニッケルとシリコンが反応してニッケルシリサイドからなるシリサイド層３９が形成される。この実施例ではゲート電極３５上にはバッファ膜３４′が形成されているので、シリサイド層が形成されない。ゲート電極３５にシリサイド層を形成したい場合には予めバッファ絶縁膜３４′を除去しゲート電極を露出させておく。
次に、未反応のニッケルを硫酸と過酸化水素水の混合溶液で除去する。必要に応じて再度熱工程を加える。最後にフッ酸処理を行い残っているバッファ絶縁膜３４′を除去する。ソース／ドレイン領域３８がシリサイド形成領域と拡散領域露出部分のストライプ状に形成される（図１７（ａ）、図１７（ｂ））。そのため、シリサイド層を全面に形成した場合に比べてシリサイド層と不純物拡散領域との接触面積を増やすことができるため、界面抵抗が減少する。
【００２７】
この後は第１の実施例と同様に層間絶縁膜を全面に形成し、コンタクトを形成するなどの後工程を行う。第２の実施例のようなダマシンゲートプロセスでゲート電極を形成する場合は、層間絶縁膜を全面に形成した後ＣＭＰ等で層間絶縁膜を平坦化し、ダミーゲート上を露出させたのち、ダミーゲートを除去することによってゲート電極が埋め込まれるゲート溝を形成する。
この実施例において、シリサイド層をストライプ状に分割して形成することによりシリサイド層と不純物拡散領域との接触面積を増大させることができ、したがって、ＳＯＩタイプのＭＯＳＦＥＴの電流駆動力を効率良く向上させることができる。
【００２８】
次に、図１８を参照して第４の実施例を説明する。
第１乃至第３の実施例は、ＳＯＩ基板に形成されたＭＯＳＦＥＴを対象にしているが、この実施例は、シリコン半導体基板に形成されたＭＯＳＦＥＴを対象にしている。シリコン半導体基板４１にはシリコン酸化膜などからなる素子分離領域４３が既知の方法により形成されている。ＭＯＳＦＥＴは、素子分離領域４３に区画された素子領域に形成される。
半導体基板４１上の全面にシリコン酸化膜などからなるゲート絶縁膜４４を堆積させる。次に、ゲート電極材料として多結晶シリコンをゲート絶縁膜４４の全面に堆積させる。そして、レジストを用いたパターニングによりこの多結晶シリコンをエッチングしてゲート電極４５を形成する。必要に応じてエクステンションイオン注入を行い、さらに、結晶回復のアニールを行う。
【００２９】
次に、半導体基板４１上の全面にシリコン酸化膜などのゲート絶縁膜４４及びゲート電極４５を被覆するようにシリコン窒化膜（ＳｉＮ）からなるライナー膜４６−１を形成した後、例えば、ＴＥＯＳ膜４６−２を堆積し、ＲＩＥなどの異方性エッチングによりＴＥＯＳ膜４６−２とシリコン窒化膜のライナー膜４６−１をエッチングしてＴＥＯＳ膜４６−２とライナー膜４６−１から構成されるゲート側壁絶縁膜４６を形成する。次に、ゲート側壁絶縁膜４６をマスクにしてシリコン活性層中に不純物をイオン注入し、活性化アニールを行ってソース／ドレイン領域である不純物拡散領域４８を形成する。このときゲート電極４５の上面は、多結晶シリコンが露出しているが、不純物拡散領域４８の上面は、ゲート絶縁膜４４が残っている。次に、不純物拡散領域４８の上面に残っているゲート絶縁膜４４をマスクとして用いるためストライプ状に剥離する。この工程は、例えば、ゲート絶縁膜４４が酸化膜からなる場合には、次のように行うことができる。すなわち、ゲート電極４５におおよそ直角（すなわち、ゲート長方向）にレジストによるパターニングを行いストライプパターンを形成する。シリサイド面積を増したい場合は、レジスト自体をエッチングすることもできる。次に、フッ酸を使ってレジストのない領域のゲート絶縁膜を除去し、その領域の不純物拡散領域４８を露出させる。その後レジストを除去する。
【００３０】
次に、シリサイド層を形成するため、例えば、ニッケルを半導体基板４１の全面に堆積させる。続いて堆積されたニッケルに熱工程を加えることによってゲート絶縁膜４４に覆われていない不純物拡散領域４８の部分でニッケルとシリコンが反応してニッケルシリサイド層４９が形成される（図１８（ａ）、図１８（ｂ））。未反応のニッケルを硫酸と過酸化水素水の混合溶液で除去する。必要に応じて再度熱工程を加える。最後にフッ酸処理を行い残っているゲート絶縁膜を除去する。ソース／ドレイン領域がシリサイド形成部分と不純物拡散部分がストライプ状に形成される。そのためシリサイド層を全面に形成した場合に比べシリサイド層と不純物拡散領域との接触面積を増やすことができるため、界面抵抗を減少させることができる。
【００３１】
マスクとなるゲート絶縁膜は、ゲート電極上には形成されていないが、ゲート電極上面にシリサイド層を形成する必要がない場合は、いわゆるキャップ膜で上面を覆っておけばシリサイド化されない。しかし、シリサイド層が必要な時にはゲート電極上面にニッケルなどの金属膜を堆積させれば良い。
この実施例において、シリサイド層をストライプ状に分割して形成することによりシリサイド層と不純物拡散領域との接触面積を増大させることができ、したがって、半導体基板に形成された通常タイプのＭＯＳＦＥＴの電流駆動力を効率良く向上させることができる。
【００３２】
次に、図１９を参照して第５の実施例を説明する。
第１乃至第４の実施例で形成されたシリサイド層の形状は、ストライプ形状であるが、本発明ではストライプ形状に限らない。この実施例ではシリサイド層のゲート電極に近接した部分がストライプ形状ではなく様々な形状になっている。この実施例で形成されたＭＯＳＦＥＴは、シリコン半導体基板に直接形成されるかもしくはＳＯＩ基板に形成されるかいずれの場合も可能である。シリコン半導体基板もしくはＳＯＩ基板の半導体層にはシリコン酸化膜などからなる素子分離領域が既知の方法により形成されている。ＭＯＳＦＥＴは、素子分離領域によって区画された素子領域に形成される。
【００３３】
素子分離領域が形成された半導体基板もしくはＳＯＩ基板の半導体層上には、例えば、シリコン酸化膜などからなるゲート絶縁膜が形成されており、その上には、例えば、多結晶シリコンなどからなるゲート電極５５が形成されている。ゲート電極５５の側壁には、例えば、ＴＥＯＳ膜５６−２とシリコン窒化膜のライナー膜５６−１から構成されるゲート側壁絶縁膜５６が形成されている。また、半導体基板もしくはＳＯＩ基板の半導体層に形成された素子領域にはソース／ドレイン領域からなる不純物拡散領域５８が形成されており、これらの領域の一部を含む領域及びこれらの領域間上に前述のゲート電極５５及びゲート側壁絶縁膜５６が形成されている。不純物拡散領域５８にはゲート電極の低抵抗化をはかるためにシリサイド層５９が形成されている。本発明の特徴が、表面に露出している不純物拡散領域の全域にシリサイド層が形成されているのに対して、表面に露出している不純物拡散領域の全域にシリサイド層が形成されていない領域を設けたことにある。そして、シリサイド層が形成されていない領域の形状は、様々な形態が考えられる。代表的な例は、第１乃至第４の実施例のようなストライプ形状である。その他にも一例として以下に示す形状が用いられる。
【００３４】
不純物拡散領域のシリサイド層が形成されていない領域は、ゲート絶縁膜５４に被覆されている。すなわち、ゲート絶縁膜５４に被覆された部分が不純物拡散領域の非シリサイド化領域である。この非シリサイド化領域の形状は、ゲート電極５５に近接している部分が歯型状になっている（図１９（ａ））場合と、波型状になっている（図１９（ｂ））場合と複数の穴開き形状になっている（図１９（ｃ））場合などがある。また、その形状は、これらの形状に限定されるものではない。
この実施例において、シリサイド層を様々な形状になし、且つ表面に露出している不純物拡散領域の全域の面積が、シリサイド層が形成されていない領域を設けるべく、シリサイド層の面積より大きく構成することにより、シリサイド層と不純物拡散領域との接触面積を増大させることができ、したがって、半導体基板に形成された通常のＭＯＳＦＥＴやＳＯＩ型のＭＯＳＦＥＴの電流駆動力を効率良く向上させることができる。
本発明は上記実施例に記載されたものに限定されず、本発明の要旨を逸脱しない範囲で種々に変形して実施することが出来る。
【００３５】
本発明のゲート電極形成方法は、形成する方法を実施例に限定するものではない。ゲート電極材料も多結晶シリコンに限らず、ゲルマニウムが含まれた多結晶シリコンを用いることができる。また、金属を用いても良い。シリサイド化に用いる材料は、ニッケルに限らず、コバルト、チタン、パラジウム等を用いることもできる。また、ゲート絶縁膜をマスクとして用いるための不純物拡散領域上面に形成されるパターンは、不純物拡散領域全面に形成しなくてもよく、この領域上の一部のみに形成することもできる。また、パターン形状は、必ずしもストライプ形状に限らない。
【００３６】
【発明の効果】
本発明は、以上の構成により、例え、薄いボディを持ったＳＯＩ基板に形成されたＭＯＳトランジスタであっても、電流駆動力の低下を抑制させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の製造工程を説明する工程断面図。
【図２】本発明の第１の実施例に係る半導体装置の製造工程を説明する工程断面図。
【図３】本発明の第１の実施例に係る半導体装置の製造工程を説明する工程平面図（図２は図３のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図である）。
【図４】本発明の第１の実施例に係る半導体装置の製造工程を説明する工程断面図。
【図５】本発明の第１の実施例に係る半導体装置の製造工程を説明する工程平面図（図４は図５のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図である）。
【図６】本発明の第１の実施例に係る半導体装置の製造工程を説明する工程断面図。
【図７】本発明の第１の実施例に係る半導体装置の製造工程を説明する工程平面図（図６は図７のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図である）。
【図８】本発明の第２の実施例に係る半導体装置の製造工程を説明する工程断面図。
【図９】本発明の第２の実施例に係る半導体装置の製造工程を説明する工程断面図及び平面図（平面図のＡ−Ａ′線に沿う部分の断面がこの工程断面図である）。
【図１０】本発明の第２の実施例に係る半導体装置の製造工程を説明する工程断面図及び平面図（平面図のＡ−Ａ′線に沿う部分の断面がこの工程断面図である）。
【図１１】本発明の第２の実施例に係る半導体装置の製造工程を説明する工程断面図及び平面図（平面図のＡ−Ａ′線に沿う部分の断面がこの工程断面図である）。
【図１２】本発明の第２の実施例に係る半導体装置の製造工程を説明する工程断面図。
【図１３】本発明の第２の実施例に係る半導体装置の製造工程を説明する工程断面図。
【図１４】本発明の第３の実施例に係る半導体装置の製造工程を説明する工程断面図。
【図１５】本発明の第３の実施例に係る半導体装置の製造工程を説明する工程断面図及び平面図（平面図のＡ−Ａ′線に沿う部分の断面がこの工程断面図である）。
【図１６】本発明の第３の実施例に係る半導体装置の製造工程を説明する工程平面図。
【図１７】本発明の第３の実施例に係る半導体装置の製造工程を説明する工程断面図及び平面図（平面図のＡ−Ａ′線に沿う部分の断面がこの工程断面図である）。
【図１８】本発明の第４の実施例に係る半導体装置の製造工程を説明する工程断面図及び平面図（平面図のＡ−Ａ′線に沿う部分の断面がこの工程断面図である）。
【図１９】本発明の第５の実施例に係る半導体装置の平面図。
【図２０】従来の半導体装置の製造を説明する工程断面図。
【符号の説明】
１、１１、２１、３１、４１・・・シリコン半導体基板
２、１２、３２・・・絶縁層
３、１３、３３、４３・・・素子分離領域（ＳＴＩ）
４、１４、３４、４４、５４・・・ゲート絶縁膜
５、１５、３５、４５、５５・・・ゲート電極
６、１６、３６、４６、５６・・・ゲート側壁絶縁膜
６−１、１６−１、３６−１、４６−１、５６−１・・・ライナー膜
６−２、１６−２、３６−２、４６−２、５６−２・・・ＴＥＯＳ膜
７、１７、３７・・・レジスト
８、１８、３８、４８、５８・・・ソース／ドレイン領域（不純物拡散領域）
９、１９、３９、４９、５９・・・シリサイド層
１０、２０、３０・・・半導体層（ＳＯＩ）
１４′、３４′・・・バッファ絶縁膜（バッファ層）
１５′・・・ダミーゲート
１５′−１・・・多結晶シリコン膜
１５′−２・・・シリコン窒化膜
２２・・・ゲート溝
２３・・・層間絶縁膜
３８′・・・エクステンション領域

Claims (17)

  1. 半導体基板と、
    前記半導体基板主面の表面領域に形成されたソース／ドレイン領域と、
    前記半導体基板主面の表面領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ソース／ドレイン領域の前記ゲート電極に被覆されていない領域の表面に形成されたシリサイド層とを備え、
    前記シリサイド層の面積は、前記ゲート電極に被覆されていない領域の面積より小さいことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板主面の表面領域に形成されたソース／ドレイン領域と、
    前記半導体基板主面の表面領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極のゲート幅方向に形成されたゲート側壁絶縁膜と、
    前記ソース／ドレイン領域の前記ゲート電極及びゲート側壁絶縁膜に被覆されていない領域の表面に形成されたシリサイド層とを備え、
    前記シリサイド層の面積は、前記ゲート電極及びゲート側壁絶縁膜に被覆されていない領域の面積より小さいことを特徴とする半導体装置。
  3. 絶縁層を介して半導体層が形成された半導体基板と、
    前記半導体層の表面領域に形成されたソース／ドレイン領域と、
    前記半導体層の表面領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ソース／ドレイン領域の前記ゲート電極に被覆されていない領域の表面に形成されたシリサイド層とを備え、
    前記シリサイド層の面積は、前記ゲート電極に被覆されていない領域の面積より小さいことを特徴とする半導体装置。
  4. 絶縁層を介して半導体層が形成された半導体基板と、
    前記半導体層の表面領域に形成されたソース／ドレイン領域と、
    前記半導体層の表面領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極のゲート幅方向に形成されたゲート側壁絶縁膜と、
    前記ソース／ドレイン領域の前記ゲート電極及びゲート側壁絶縁膜に被覆されていない領域の表面に形成されたシリサイド層とを備え、
    前記シリサイド層の面積は、前記ゲート電極及びゲート側壁絶縁膜に被覆されていない領域の面積より小さいことを特徴とする半導体装置。
  5. 前記半導体に形成されたチャネル領域の厚さは、１０ｎｍ以下であることを特徴とする請求項３又は請求項４に記載の半導体装置。
  6. 前記シリサイド層は、複数の領域に分割されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
  7. 前記シリサイド層の分割された複数の領域は、ストライプ状に並んでいることを特徴とする請求項６に記載の半導体装置。
  8. 前記シリサイド層の分割された複数の領域の前記ゲート電極に近接している部分の幅の合計は、前記ソース／ドレイン領域である不純物拡散領域の前記ゲート電極に近接している部分の幅よりも小さいことを特徴とする請求項６又は請求項７に記載の半導体装置。
  9. 前記シリサイド層は、ニッケル、コバルト、チタン、パラジウムから選ばれた少なくとも１種類の金属のシリサイドからなることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
  10. 半導体基板に素子領域及びこの素子領域を区画する素子分離領域を形成する工程と、
    前記半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極材料を形成する工程と、
    前記ゲート電極材料をパターニングしてゲート電極を形成する工程と、
    前記ゲート電極に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜をマスクにしてソース／ドレイン領域である不純物拡散領域を形成する工程と、
    前記半導体基板上に前記ゲート絶縁膜、前記側壁絶縁膜及び前記ゲート電極を被覆するようにフォトレジストを形成し、これをパターニングすることによって前記不純物拡散領域上の前記ゲート絶縁膜の一部を除去する工程と、
    前記露出した不純物拡散領域表面にシリサイド層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
  11. ＳＯＩ基板のＳＯＩ半導体層に素子領域及びこの素子領域を区画する素子分離領域を形成する工程と、
    前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極材料を形成する工程と、
    前記ゲート電極材料をパターニングしてゲート電極を形成する工程と、
    前記ゲート電極に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜をマスクにしてソース／ドレイン領域である不純物拡散領域を形成する工程と、
    前記半導体層上に前記ゲート絶縁膜、前記側壁絶縁膜及び前記ゲート電極を被覆するようにフォトレジストを形成し、これをパターニングすることによって前記不純物拡散領域上の前記ゲート絶縁膜の一部を除去する工程と、
    前記露出した不純物拡散領域表面にシリサイド層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
  12. 前記シリサイド層は、ニッケル、コバルト、チタン、パラジウムから選ばれた少なくとも１種類の金属のシリサイドからなることを特徴とする請求項１０又は請求項１１に記載の半導体装置の製造方法。
  13. 前記ゲート電極は、多結晶シリコン又はゲルマニウムを含む多結晶シリコンからなることを特徴とする請求項１０乃至請求項１２のいずれかに記載の半導体装置の製造方法。
  14. 半導体基板に素子領域及びこの素子領域を区画する素子分離領域を形成する工程と、
    前記半導体基板上にバッファ膜を形成する工程と、
    前記バッファ膜上にダミーゲート電極材料を形成する工程と、
    前記ダミーゲート電極材料をパターニングしてダミーゲート電極を形成する工程と、
    前記ダミーゲート電極に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜をマスクにしてソース／ドレイン領域である不純物拡散領域を形成する工程と、
    前記半導体基板上に前記バッファ膜、前記側壁絶縁膜及び前記ダミーゲート電極を被覆するようにフォトレジストを形成し、これをパターニングすることによって前記不純物拡散領域上の前記バッファ膜の一部を除去する工程と、
    前記露出した不純物拡散領域表面にシリサイド層を形成する工程と、
    前記半導体基板上に前記シリサイド層、前記バッファ膜、前記側壁絶縁膜及び前記ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、
    前記層間絶縁膜を平坦化して前記ダミー電極を露出させる工程と、
    前記ダミーゲート電極及び前記バッファ膜をエッチング除去してゲート溝を形成する工程と、
    前記ゲート溝内にゲート絶縁膜及びこのゲート絶縁膜の上にゲート電極を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
  15. 半導体基板上に絶縁層及びこの絶縁層の上に半導体層を形成する工程と、
    前記半導体層に素子領域及びこの素子領域を区画する素子分離領域を形成する工程と、
    前記半導体層上にバッファ膜を形成する工程と、
    前記バッファ膜上にダミーゲート電極材料を形成する工程と、
    前記ダミーゲート電極材料をパターニングしてダミーゲート電極を形成する工程と、
    前記ダミーゲート電極に側壁絶縁膜を形成する工程と、
    前記半導体層に前記側壁絶縁膜をマスクにしてソース／ドレイン領域である不純物拡散領域を形成する工程と、
    前記半導体層上に前記バッファ膜、前記側壁絶縁膜及び前記ダミーゲート電極を被覆するようにフォトレジストを形成し、これをパターニングすることによって前記不純物拡散領域上の前記バッファ膜の一部を除去する工程と、
    前記露出した不純物拡散領域表面にシリサイド層を形成する工程と、
    前記半導体層上に前記シリサイド層、前記バッファ膜、前記側壁絶縁膜及び前記ダミーゲート電極を被覆するように層間絶縁膜を形成する工程と、
    前記層間絶縁膜を平坦化して前記ダミー電極を露出させる工程と、
    前記ダミーゲート電極及び前記バッファ膜をエッチング除去してゲート溝を形成する工程と、
    前記ゲート溝内にゲート絶縁膜及びこのゲート絶縁膜上にゲート電極を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
  16. 前記半導体層の厚さは、１０ｎｍ以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記ゲート電極は、金属からなることを特徴とする請求項１４又は請求項１５に記載の半導体装置の製造方法。
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