JP5502468B2 - 半導体装置の製造方法および半導体装置 - Google Patents

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Description

この発明は、半導体装置の製造方法および半導体装置に関し、特に、凹部を有する基板または半導体層を備えた半導体装置の製造方法および半導体装置に関する。
従来、凹部を有する基板または半導体層を備えた半導体装置が知られている（たとえば、特許文献１参照）。この特許文献１には、ｎ型半導体基板と、ｎ型半導体基板上に形成された半導体層と、半導体層に形成されたトレンチ（凹部）の内部に配置されたゲート電極（第２電極材）と、半導体層上に配置された電極（配線層）と、ゲート電極と半導体層上の電極との間に配置された層間絶縁膜（埋め込み層）とを備えた半導体装置が開示されている。上記特許文献１では、トレンチの内部に配置されたゲート電極は、半導体層上に配置された電極と接続されていない。
特開２００４−１４００４０号公報
ところで、上記特許文献１に開示されたような構造の半導体装置では、たとえば、トレンチ（凹部）が複数ある場合において、複数のトレンチの内部に配置された電極のうちの一部の電極を半導体層上の電極に接続せずに、複数のトレンチの内部に配置された電極の残りの電極を半導体層上の電極に接続する場合、接続しない電極と半導体層上の電極との間に層間絶縁膜（埋め込み層）を配置する一方、接続する電極と半導体層上の電極との間には層間絶縁膜を配置しない。したがって、接続しない電極上に層間絶縁膜を配置する際に、接続する電極上に層間絶縁膜が配置されないように、通常、マスクを用いて、接続しない電極上のみに層間絶縁膜を配置する。このため、マスクの位置合わせなどを行う必要があるので、その分、製造プロセスが煩雑になるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法および半導体装置を提供することである。
上記目的を達成するために、この発明の第１の局面による半導体装置の製造方法は、基板または半導体層に第１凹部および第２凹部を形成する工程と、第１凹部および第２凹部の内部にそれぞれ第１電極材および第２電極材を配置する工程と、基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置する工程と、第１電極材の上面の少なくとも一部、および、基板または半導体層の上面が露出するとともに、第２電極材の上面が露出しないように、埋め込み層を除去する工程と、基板または半導体層と第１電極材および第２電極材とを覆うように絶縁材を配置する工程と、第１電極材の上面の少なくとも一部が露出するとともに、基板または半導体層の上面の少なくとも一部と第２電極材上の埋め込み層の上面の少なくとも一部とが露出しないように、絶縁材を除去する工程と、少なくとも第１電極材上に配線層を配置する工程とを備え、基板または半導体層に第１凹部および第２凹部を形成する工程は、第１凹部の幅が、第２凹部の幅より大きくなるように、第１凹部および第２凹部を形成する工程を含む。
この第１の局面による半導体装置の製造方法では、上記のように、基板または半導体層に第１凹部および第２凹部を形成する工程を、第１凹部の幅が、第２凹部の幅より大きくなるように、第１凹部および第２凹部を形成する工程を含むように構成することによって、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置することにより、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、容易に小さくすることができる。これにより、埋め込み層を除去することにより、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。すなわち、第２凹部内の第２電極材の上側の部分に埋め込み層を埋め込んだ状態で、第１電極材の上面の少なくとも一部を露出することができる。そして、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように、たとえば埋め込み性の低い絶縁材を配置することにより、第１電極材上の絶縁材の少なくとも一部の厚みを、基板または半導体層上と第２電極材上との絶縁材の厚みよりも、容易に小さくすることができる。これにより、絶縁材を除去することにより、第１電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部と第２電極材上の埋め込み層の上面の少なくとも一部とを露出しないようにすることができる。このとき、基板または半導体層の上面と第２電極材上の埋め込み層の上面とが露出しないようにしてもよい。このため、少なくとも第１電極材上に配線層を配置することにより、マスクを用いることなく、第１凹部の内部に配置された第１電極材を配線層に接続し、かつ、基板または半導体層の少なくとも一部と第２凹部の内部に配置された第２電極材とを配線層に接続しないようにすることができる。その結果、第１凹部の第１電極材を配線層に接続するとともに、基板または半導体層の少なくとも一部と第２凹部の第２電極材とを配線層に接続しない場合にも、マスクを用いて基板または半導体層上と第２電極材上とのみに埋め込み層を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
上記第１の局面による半導体装置の製造方法において、好ましくは、第１電極材および第２電極材を配置する工程は、第１電極材の幅が、第２電極材の幅より大きくなるように、第１電極材および第２電極材を配置する工程を含む。このように構成すれば、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置することにより、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、より容易に小さくすることができる。これにより、埋め込み層を除去することにより、より容易に、マスクを用いることなく、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。
上記第１の局面による半導体装置の製造方法において、好ましくは、絶縁材を配置する工程は、基板または半導体層上の厚み、および、第２電極材上に配置された埋め込み層上の厚みよりも第１電極材上の少なくとも一部の厚みが小さくなるように、絶縁材を配置する工程を含む。このように構成すれば、絶縁材を除去することにより、容易に、第１電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部、および、第２電極材上の埋め込み層の上面の少なくとも一部を露出しないようにすることができる。
この場合、好ましくは、絶縁材は、埋め込み層よりも埋め込み性の低い材料からなる。このように構成すれば、基板または半導体層上の厚み、および、第２電極材上に配置された埋め込み層上の厚みよりも第１電極材上の少なくとも一部の厚みが小さくなるように、容易に、絶縁材を配置することができる。これにより、絶縁材を除去することにより、より容易に、第１電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部、および、第２電極材上の埋め込み層の上面の少なくとも一部を露出しないようにすることができる。
上記第１の局面による半導体装置の製造方法において、好ましくは、埋め込み層を配置する工程は、第１凹部の幅の１／２より小さく、かつ、第２凹部の幅の１／２以上の厚みに埋め込み層を配置する工程を含む。このように構成すれば、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、さらに容易に小さくすることができる。これにより、埋め込み層を除去することにより、さらに容易に、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。
上記第１の局面による半導体装置の製造方法において、好ましくは、第１電極材および第２電極材を配置する工程は、基板または半導体層の第１凹部および第２凹部側を覆うとともに、第１凹部および第２凹部を埋め込むように、第１凹部の幅の１／２以上の厚みに電極材を配置する工程と、基板または半導体層の上面が露出するとともに、第１凹部および第２凹部の内部の電極材が残るように、電極材を除去することにより、第１凹部および第２凹部の内部にそれぞれ第１電極材および第２電極材を配置する工程とを含む。このように構成すれば、第１凹部の幅の１／２以上の厚みに電極材を配置することにより、マスクを用いることなく、基板または半導体層の第１凹部および第２凹部側を覆うとともに、第１凹部および第２凹部を完全に埋め込むことができる。そして、電極材を除去することにより、基板または半導体層の上面が露出するとともに、第１凹部および第２凹部の内部の電極材が残るようにすることができるので、第１電極材および第２電極材を配置する場合にも、マスクを用いる必要がない。その結果、製造プロセスが煩雑になるのを、より抑制することができる。
この発明の第２の局面による半導体装置は、第１凹部および第２凹部を有する基板または半導体層と、基板または半導体層の第１凹部および第２凹部の内部にそれぞれ配置された第１電極材および第２電極材と、第２電極材上を覆うように配置された埋め込み層と、基板または半導体層上と埋め込み層上とを覆うように配置された絶縁材と、少なくとも第１電極材上に配置された配線層とを備え、第１凹部の幅は、第２凹部の幅より大きく、配線層は、第２電極材に接続されることなく、第１電極材に接続されている。
この第２の局面による半導体装置では、上記のように、第１凹部の幅を、第２凹部の幅より大きくすることによって、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置することにより、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、容易に小さくすることができる。これにより、埋め込み層を除去することにより、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。すなわち、第２凹部内の第２電極材の上側の部分に埋め込み層を埋め込んだ状態で、第１電極材の上面の少なくとも一部を露出することができる。そして、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように、たとえば埋め込み性の低い絶縁材を配置することにより、第１電極材上の絶縁材の少なくとも一部の厚みを、基板または半導体層上と第２電極材上との絶縁材の厚みよりも、容易に小さくすることができる。これにより、絶縁材を除去することにより、第１電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部と第２電極材上の埋め込み層の上面の少なくとも一部とを露出しないようにすることができる。このとき、基板または半導体層の上面と第２電極材上の埋め込み層の上面とが露出しないようにしてもよい。このため、少なくとも第１電極材上に配線層を配置することにより、マスクを用いることなく、第１凹部の内部に配置された第１電極材を配線層に接続し、かつ、基板または半導体層の少なくとも一部と第２凹部の内部に配置された第２電極材とを配線層に接続しないようにすることができる。その結果、第１凹部の第１電極材を配線層に接続するとともに、基板または半導体層の少なくとも一部と第２凹部の第２電極材とを配線層に接続しない場合にも、マスクを用いて基板または半導体層上と第２電極材上とのみに埋め込み層を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
上記第２の局面による半導体装置において、好ましくは、第１電極材の幅は、第２電極材の幅より大きい。このように構成すれば、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように埋め込み層を配置することにより、第１電極材上の埋め込み層の少なくとも一部の厚みを、第２電極材上の埋め込み層の厚みよりも、より容易に小さくすることができる。これにより、埋め込み層を除去することにより、より容易に、マスクを用いることなく、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。
以上のように、本発明によれば、製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法および半導体装置を容易に得ることができる。
本発明の第１実施形態による半導体装置の構造を示した断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の第２実施形態による半導体装置の構造を示した平面図である。 図１２の１００−１００線に沿った断面図である。 図１２の２００−２００線に沿った断面図である。 図１２に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１２に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
符号の説明
１、２１ 半導体装置
２、２２ シリコン基板（基板）
２ａ、２２ａ トレンチ（第１凹部）
２ｂ、２２ｂ トレンチ（第２凹部）
３、２３ 電極（第１電極材）
４、２４ 電極（第２電極材）
６、２６ 配線層
１３ ポリシリコン膜（電極材）
１４ 酸化膜（埋め込み層）
１４ｂ ＴＥＯＳ膜（埋め込み層）
１５、３５ 酸化膜（絶縁材）
（第１実施形態）
まず、図１を参照して、本発明の第１実施形態による半導体装置１の構造について説明する。
本発明の第１実施形態による半導体装置１は、図１に示すように、トレンチ２ａおよび２ｂを有するシリコン基板２と、シリコン基板２のトレンチ２ａの内部に配置された電極３と、シリコン基板２のトレンチ２ｂの内部に配置された電極４と、トレンチ２ａ、２ｂの内部およびシリコン基板２の上面（主表面）上に配置された絶縁層５と、シリコン基板２のトレンチ２ａおよび２ｂ側（上面側）に配置された配線層６とを備えている。なお、シリコン基板２は、本発明の「基板」の一例であり、トレンチ２ａおよび２ｂは、それぞれ、本発明の「第１凹部」および「第２凹部」の一例である。また、電極３および４は、それぞれ、本発明の「第１電極材」および「第２電極材」の一例である。
シリコン基板２のトレンチ２ａおよび２ｂは、Ａ方向に所定の間隔を隔てて形成されている。
ここで、第１実施形態では、シリコン基板２に形成されたトレンチ２ａのＡ方向の幅（Ｗ１）は、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きく形成されている。すなわち、トレンチ２ｂのＡ方向の幅（Ｗ２）が、たとえば約０．５μｍの大きさに形成されている場合には、トレンチ２ａのＡ方向の幅（Ｗ１）は、たとえば約１．５μｍの大きさに形成されている。また、トレンチ２ａおよび２ｂは、約０．５μｍ〜約１００μｍの深さに形成されている。
電極３および４は、ポリシリコンにより構成されている。また、電極３および４は、トレンチ２ａおよび２ｂの内部に、絶縁層５を介して配置されている。また、電極３および４は、約０．１μｍ〜約５μｍの幅（Ｗ３およびＷ４）に形成されている。
また、第１実施形態では、電極３および４は、電極３のＡ方向の幅（Ｗ３）が電極４のＡ方向の幅（Ｗ４）より大きくなるように形成されている。
また、電極３および４は、シリコン基板２の上面（トレンチ２ａおよび２ｂの上端部）から約０．１μｍ〜約２μｍの間隔を隔てた下側に配置されている。
絶縁層５は、シリコン基板２および電極４と配線層６との間に配置されている。具体的には、絶縁層５は、トレンチ２ａおよび２ｂの内面に沿って配置されたＳｉＯ２などからなる酸化膜１２と、電極３および４の上方に配置されたＳｉＯ２などからなる酸化膜１４と、シリコン基板２および酸化膜１４を覆うよう配置されたＳｉＯ２などからなる酸化膜１５とによって構成されている。なお、酸化膜１４は、本発明の「埋め込み層」の一例であり、酸化膜１５は、本発明の「絶縁材」の一例である。
また、絶縁層５の酸化膜１２は、トレンチ２ａ内の酸化膜１２の内面のＡ方向の幅（Ｗ５（＝Ｗ３））がトレンチ２ｂ内の酸化膜１２の内面のＡ方向の幅（Ｗ６（＝Ｗ４））より大きくなるように形成されている。
また、第１実施形態では、絶縁層５の酸化膜１４は、トレンチ２ａにおいて、電極３の上面の周縁部を覆うように配置されているとともに、電極３の上面の中央部には配置されていない。このトレンチ２ａの酸化膜１４には、Ａ方向の中央部に、約０．１μｍ〜約５μｍの幅Ｄと、約０．４以上（好ましくは、約１以上）のアスペクト比（高さＨ／幅Ｄ）とを有する開口部１４ａが形成されている。その一方、絶縁層５の酸化膜１４は、トレンチ２ｂにおいて、電極４の上面全面を覆うように、トレンチ２ｂの上端部近傍まで埋め込まれている。また、電極３および４上に配置される酸化膜１４を、ＳｉＯ２などの絶縁材料により構成することによって、電極４が電極３などと電気的に接続されるのを、容易に、かつ、確実に防止することができる。
また、絶縁層５の酸化膜１５は、シリコン基板２と酸化膜１２および１４とを覆うように配置されている。この酸化膜１５には、トレンチ２ａにおいて、Ａ方向の中央部に、開口部１５ａが形成されている。また、酸化膜１５は、トレンチ２ａ内における厚みが、シリコン基板２、酸化膜１２および１４上の厚みに比べて小さくなるように形成されている。
配線層６は、Ａｌなどにより構成されており、図１に示した断面において、酸化膜１５（絶縁層５）上を覆うように形成されている。
また、第１実施形態では、配線層６は、シリコン基板２およびトレンチ２ｂ内の電極４に接続されることなく、酸化膜１５の開口部１５ａを介して、トレンチ２ａ内の電極３の上面に接続されている。
次に、図１〜図１１を参照して、本発明の第１実施形態による半導体装置１の製造プロセスについて説明する。
まず、シリコン基板２の上面上に、Ａ方向に所定の間隔を隔ててＳｉＯ２層１０（図２参照）を形成する。そして、図２に示すように、ＳｉＯ２層１０をマスクとしてシリコン基板２をエッチングすることにより、シリコン基板２にトレンチ２ａおよび２ｂを形成する。
そして、犠牲酸化を行うことにより、図３に示すように、シリコン基板２のトレンチ２ａおよび２ｂの内面に、約０．０５μｍ〜約０．２μｍの厚みを有するとともに、ＳｉＯ２からなる酸化膜１１が形成される。このとき、酸化膜１１が形成された分だけ、トレンチ２ａおよび２ｂのＡ方向の幅が大きくなる。
その後、ＳｉＯ２層１０および酸化膜１１をエッチングにより除去することによって、図４に示した形状が得られる。このように、トレンチ２ａおよび２ｂを犠牲酸化するとともに、酸化膜１１（図３参照）を除去することにより、トレンチ２ａおよび２ｂの内面の表面状態が良好になる。
そして、シリコン基板２を熱酸化することにより、図５に示すように、トレンチ２ａおよび２ｂの内面と、シリコン基板２の上面とに、約０．０１μｍ〜約０．１５μｍの厚みを有するとともに、ＳｉＯ２からなる酸化膜１２を形成する。このとき、酸化膜１２が形成された分だけ、トレンチ２ａおよび２ｂのＡ方向の幅が大きくなる。
このとき、第１実施形態では、トレンチ２ａのＡ方向の幅（Ｗ１）が、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きくなるように、トレンチ２ａおよび２ｂを形成する。また、トレンチ２ａ内の酸化膜１２の内面のＡ方向の幅（Ｗ５）がトレンチ２ｂ内の酸化膜１２の内面のＡ方向の幅（Ｗ６）より大きくなるように、酸化膜１２を形成する。
その後、図６に示すように、シリコン基板２のトレンチ２ａおよび２ｂ側（上面側）を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、マスクを用いることなく、電極３および４（図１参照）となるポリシリコン膜１３を堆積する。なお、ポリシリコン膜１３は、本発明の「電極材」の一例である。このとき、ポリシリコン膜１３を、トレンチ２ａのＡ方向の幅（Ｗ１）（図５参照）の１／２以上の厚みになるように堆積する。なお、ポリシリコン膜１３の厚みは、少なくともトレンチ２ａに形成された酸化膜１２の内面のＡ方向の幅（Ｗ５）（図５参照）の１／２以上の厚みであればよい。また、ポリシリコン膜１３を、厚みが小さくなるように堆積することにより、製造時間を短縮することが可能である。
そして、ポリシリコン膜１３を全面エッチバックすることにより、図７に示すように、トレンチ２ａおよび２ｂの内部に、それぞれ、電極３および４が形成される。このとき、電極３および４は、シリコン基板２の上面（トレンチ２ａおよび２ｂの上端部）から約０．１μｍ〜約２μｍだけ下側に形成される。
その後、図８に示すように、シリコン基板２のトレンチ２ａおよび２ｂ側（上面側）を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、マスクを用いることなく、酸化膜１４（図１参照）となるＴＥＯＳ（テトラエトキシシラン）膜１４ｂを堆積する。なお、ＴＥＯＳ膜１４ｂは、本発明の「埋め込み層」の一例である。このとき、ＴＥＯＳ膜１４ｂを、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２より小さく、かつ、トレンチ２ｂのＡ方向の幅（Ｗ２）の１／２以上の厚みになるように堆積する。具体的には、トレンチ２ａのＡ方向の幅（Ｗ１）が約１．５μｍであるとともに、トレンチ２ｂのＡ方向の幅（Ｗ２）が約０．５μｍである場合には、ＴＥＯＳ膜１４ｂを、たとえば約０．５μｍの厚みになるように堆積する。これにより、電極３の上面の中央部上のＴＥＯＳ膜１４ｂの厚みが、シリコン基板２上のＴＥＯＳ膜１４ｂの厚みと略同じ大きさになるとともに、電極４の上面上のＴＥＯＳ膜１４ｂの厚みが、シリコン基板２上のＴＥＯＳ膜１４ｂの厚みよりも大きくなる。すなわち、電極３の上面の中央部上のＴＥＯＳ膜１４ｂの厚みが、電極４の上面上のＴＥＯＳ膜１４ｂの厚みよりも小さくなる。
そして、ＴＥＯＳ膜１４ｂを硬化するとともに、全面エッチバックすることにより、図９に示すように、シリコン基板２の上面を露出するとともに、トレンチ２ａおよび２ｂの内部に酸化膜１４を形成する。このとき、酸化膜１４は、トレンチ２ａにおいて、電極３の上面の周縁部を覆うように形成されるとともに、電極３の上面の中央部上には形成されない。また、トレンチ２ａの酸化膜１４には、Ａ方向の中央部に、約０．１μｍ〜約５μｍの幅Ｄと、約０．４以上（好ましくは、約１以上）のアスペクト比（高さＨ／幅Ｄ）とを有する開口部１４ａが形成される。その一方、酸化膜１４は、トレンチ２ｂにおいて、電極４の上面全面を覆うように、トレンチ２ｂの上端部近傍まで埋め込まれる。すなわち、電極３の上面は露出される一方、電極４の上面は露出されない。
その後、図１０に示すように、シリコン基板２、酸化膜１２、１４および電極３上を覆うように、マスクを用いることなく、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる酸化膜１５をＣＶＤ法などにより堆積する。このとき、液状であるＴＥＯＳなどに比べて埋め込み性（被覆性）の低い材料（ＢＰＳＧ）を用いてＣＶＤ法により堆積することによって、酸化膜１５は、シリコン基板２、酸化膜１２および１４上の厚みが電極３の中央部上の厚みよりも小さくなるように形成される。具体的には、酸化膜１５は、シリコン基板２、酸化膜１２および１４上の厚みと電極３の中央部上の厚みとの比が、１０：１〜２：１程度になるように形成される。また、酸化膜１５は、シリコン基板２、酸化膜１２および１４上の厚みが、たとえば約０．５μｍ〜約１μｍに形成される。
そして、酸化膜１５を、たとえば約０．２５μｍ〜約０．５μｍの厚みだけ全面ハーフエッチバックすることにより、図１１に示すように、シリコン基板２と酸化膜１２および１４とを覆うとともに、トレンチ２ａにおいて、Ａ方向の中央部に開口部１５ａを有するように、酸化膜１５を形成する。これら酸化膜１２、１４および１５によって、絶縁膜５が形成される。
その後、酸化膜１５（絶縁層５）および電極３上を覆うように、配線層６を形成する。
このようにして、図１に示した第１実施形態による半導体装置１が作製される。
第１実施形態では、上記のように、トレンチ２ａのＡ方向の幅（Ｗ１）が、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きくなるように、トレンチ２ａおよび２ｂを形成する工程を設けることによって、マスクを用いることなくシリコン基板２と電極３および電極４とを覆うように酸化膜１４（ＴＥＯＳ膜１４ｂ）を配置することにより、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みよりも、容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ｂ）を除去することにより、シリコン基板２と電極３との上面を露出するとともに、電極４の上面を露出しないようにすることができる。すなわち、トレンチ２ｂ内の電極４の上側の部分に酸化膜１４（ＴＥＯＳ膜１４ｂ）を埋め込んだ状態で、電極３の上面の中央部上を露出することができる。そして、マスクを用いることなくシリコン基板２と電極３および電極４（酸化膜１４）とを覆うように、埋め込み性の低い材料（ＢＰＳＧ）からなる酸化膜１５をＣＶＤ法により堆積することにより、電極３の中央部上の酸化膜１５の厚みを、シリコン基板２上と電極４（酸化膜１４）上との酸化膜１５の厚みよりも、容易に小さくすることができる。これにより、酸化膜１５を全面ハーフエッチバックすることにより、電極３の上面の中央部を露出するとともに、シリコン基板２と電極４（酸化膜１４）との上面を露出しないようにすることができる。このため、酸化膜１５（絶縁層５）および電極３上を覆うように、配線層６を配置することにより、マスクを用いることなく、トレンチ２ａの内部に配置された電極３を配線層６に接続し、かつ、シリコン基板２とトレンチ２ｂの内部に配置された電極４とを配線層６に接続しないようにすることができる。その結果、トレンチ２ａの電極３を配線層６に接続するとともに、シリコン基板２とトレンチ２ｂの電極４とを配線層６に接続しない場合にも、マスクを用いてシリコン基板２および電極４上のみに酸化膜１４（ＴＥＯＳ膜１４ｂ）を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
また、第１実施形態では、電極３のＡ方向の幅（Ｗ３）が、電極４のＡ方向の幅（Ｗ４）より大きくなるように、電極３および電極４を配置する工程を設けることによって、マスクを用いることなくシリコン基板２と電極３および電極４とを覆うように酸化膜１４（ＴＥＯＳ膜１４ｂ）を配置することにより、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みよりも、より容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ｂ）を除去することにより、より容易に、マスクを用いることなく、電極３の上面を露出するとともに、電極４の上面を露出しないようにすることができる。
また、第１実施形態では、シリコン基板２および電極４（酸化膜１４）上の厚みよりも電極３の中央部上の厚みが小さくなるように、酸化膜１５を配置することによって、酸化膜１５を全面ハーフエッチバックすることにより、容易に、電極３の上面の中央部を露出するとともに、シリコン基板２および電極４（酸化膜１４）の上面を露出しないようにすることができる。
また、第１実施形態では、酸化膜１５を、酸化膜１４（ＴＥＯＳ膜１４ｂ）よりも埋め込み性（被覆性）の低い材料（ＢＰＳＧ）を用いてＣＶＤ法により堆積することによって、シリコン基板２および電極４（酸化膜１４）上の厚みよりも電極３の中央部上の厚みが小さくなるように、容易に、酸化膜１５を配置することができる。これにより、酸化膜１５を全面ハーフエッチバックすることにより、より容易に、電極３の上面の中央部を露出するとともに、シリコン基板２および電極４（酸化膜１４）の上面を露出しないようにすることができる。
また、第１実施形態では、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２より小さく、かつ、トレンチ２ｂのＡ方向の幅（Ｗ２）の１／２以上の厚みに酸化膜１４（ＴＥＯＳ膜１４ｂ）を配置することによって、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ｂ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ｂ）厚みよりも、さらに容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ｂ）を除去することにより、さらに容易に、電極３の上面を露出するとともに、電極４の上面を露出しないようにすることができる。
また、第１実施形態では、シリコン基板２のトレンチ２ａおよび２ｂ側を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２以上の厚みにポリシリコン膜１３を配置する工程と、シリコン基板２の上面が露出するとともに、トレンチ２ａおよび２ｂの内部のポリシリコン膜１３が残るように、ポリシリコン膜１３を除去することにより、トレンチ２ａおよび２ｂの内部にそれぞれ電極３および電極４を配置する工程とを設けることによって、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２以上の厚みにポリシリコン膜１３を配置することにより、マスクを用いることなく、シリコン基板２のトレンチ２ａおよび２ｂ側を覆うとともに、トレンチ２ａおよび２ｂを完全に埋め込むことができる。そして、ポリシリコン膜１３を除去することにより、シリコン基板２の上面が露出するとともに、トレンチ２ａおよび２ｂの内部のポリシリコン膜１３が残るようにすることができるので、電極３および電極４を配置する場合にも、マスクを用いる必要がない。その結果、製造プロセスが煩雑になるのを、より抑制することができる。
（第２実施形態）
この第２実施形態では、図１２〜図１４を参照して、上記第１実施形態と異なり、半導体装置２１にＦＥＴ（電界効果トランジスタ）を設けた例について説明する。
本発明の第２実施形態による半導体装置２１は、図１３に示すように、トレンチ２２ａおよび２２ｂを有するｎ型のシリコン基板２２と、シリコン基板２２のトレンチ２２ａの内部に配置された電極２３と、シリコン基板２２のトレンチ２２ｂの内部に配置された電極２４と、トレンチ２２ａ、２２ｂの内部およびシリコン基板２２の上面（主表面）上に配置された絶縁層２５と、シリコン基板２２のトレンチ２２ａおよび２２ｂ側（上面側）に配置された配線層２６およびソース電極層２７（図１２および図１４参照）と、シリコン基板２２の下面上に配置され、金属層からなるドレイン電極層２８とを備えている。なお、シリコン基板２２は、本発明の「基板」の一例であり、トレンチ２２ａおよび２２ｂは、それぞれ、本発明の「第１凹部」および「第２凹部」の一例である。また、電極２３および２４は、それぞれ、本発明の「第１電極材」および「第２電極材」の一例である。
シリコン基板２２のトレンチ２２ａおよび２２ｂは、Ａ方向に所定の間隔を隔てて形成されている。
ここで、第２実施形態では、上記第１実施形態と同様、シリコン基板２２に形成されたトレンチ２２ａのＡ方向の幅（Ｗ１）は、トレンチ２２ｂのＡ方向の幅（Ｗ２）より大きく形成されている。
また、第２実施形態では、シリコン基板２２の上部のトレンチ２２ｂの周辺部分には、大きい不純物濃度を有するｎ＋型層２２ｃが形成されている。このｎ＋型層２２ｃは、酸化膜１４よりも深い位置（下側の位置）にまで形成されている。また、ｎ＋型層２２ｃの周囲を覆うように、ｐ型層２２ｄが形成されている。
電極２３および２４は、上記第１実施形態と同様、ポリシリコンにより構成されているとともに、電極２３のＡ方向の幅（Ｗ３）が電極２４のＡ方向の幅（Ｗ４）より大きくなるように形成されている。また、電極２３および２４は、互いに電気的に接続されており、ゲート電極として機能する。
絶縁層２５は、シリコン基板２２および電極２４と配線層２６との間に配置されている。具体的には、絶縁層２５は、トレンチ２２ａおよび２２ｂの内面に沿って配置されたＳｉＯ２などからなる酸化膜１２と、電極２３および２４の上方に配置されたＳｉＯ２などからなる酸化膜１４と、ＳｉＯ２などからなる酸化膜３５とによって構成されている。なお、酸化膜３５は、本発明の「絶縁材」の一例である。
また、絶縁層２５の酸化膜１２は、上記第１実施形態と同様、トレンチ２２ａ内の酸化膜１２の内面のＡ方向の幅（Ｗ５（＝Ｗ３））がトレンチ２２ｂ内の酸化膜１２の内面のＡ方向の幅（Ｗ６（＝Ｗ４））より大きくなるように形成されている。
また、第２実施形態では、酸化膜３５は、図１３に示した断面において、シリコン基板２２と酸化膜１２および１４とを覆うように配置されている。その一方、酸化膜３５は、図１４に示した断面において、シリコン基板２２のトレンチ２２ａ周辺を覆い、かつ、シリコン基板２２のトレンチ２２ｂ周辺を覆わないように配置されている。また、酸化膜３５には、トレンチ２２ａにおいて、Ａ方向の中央部に、開口部３５ａが形成されている。
ソース電極層２７は、図１２および図１４に示すように、配線層２６から所定の距離を隔てた位置に配置されている。また、ソース電極層２７は、図１４に示した断面において、シリコン基板２２（ｎ＋型層２２ｃ）の上面に接触している。
第２実施形態による半導体装置２１では、ゲート電極（配線層２６、電極２３および２４）に所定の電圧を印加した場合、ｐ型層２２ｄのトレンチ２２ｂ近傍の部分に反転層（図示せず）が形成される。これにより、ソース電極層２７およびドレイン電極層２８間に電流が流れる。
なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。
次に、図１３〜図１６を参照して、本発明の第２実施形態による半導体装置２１の製造プロセスについて説明する。
まず、図１５に示すように、シリコン基板２２の所定領域に、Ｂ（ボロン）などをイオン注入した後、Ｐ（リン）などをイオン注入することにより、ｐ型層２２ｄおよびｎ＋型層２２ｃを形成する。そして、上記第１実施形態と同様の製造プロセスを用いて、酸化膜３５までを形成することにより、図１６に示した構造になる。
なお、上記第１実施形態と同様のプロセスを用いて酸化膜１４までを形成し（図９の状態）、図１５に示すようにイオン注入を行い（図１５ではトレンチ２２ａおよび２２ｂは不図示）、その後、酸化膜３５までを形成して図１６に示した構造としてもよい。
次に、酸化膜３５の所定領域を除去する。その後、酸化膜３５およびシリコン基板２２を覆うようにＡｌ層を形成し、Ａｌ層の所定領域を除去することにより、配線層２６およびソース電極層２７を形成する。
そして、シリコン基板２２の下面上に、金属層からなるドレイン電極層２８（図１３および図１４参照）を形成する。
このようにして、図１２〜図１４に示した第２実施形態による半導体装置２１が作製される。
なお、上記第２実施形態のその他の製造プロセスは、上記第１実施形態と同様である。
また、上記第２実施形態の効果は、上記第１実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく請求の範囲によって示され、さらに請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、トレンチをシリコン基板に形成した例について示したが、本発明のこれに限らず、トレンチを半導体層に形成してもよい。
また、上記実施形態では、シリコン基板を用いた例について示したが、本発明のこれに限らず、ＳｉＣなどの他の材料からなる基板を用いてもよい。
また、上記実施形態では、埋め込み層にＴＥＯＳを用いた例について示したが、本発明はこれに限らず、埋め込み層にＢＰＳＧやＰＳＧなどの他の材料を用いてもよい。たとえば、埋め込み層にＢＰＳＧを用いた場合、シリコン基板および電極を覆うように堆積した後、高温で保持することにより、埋め込み層をトレンチ内に埋め込むことが可能である。
また、上記実施形態では、絶縁材を、ＢＰＳＧを用いてＣＶＤ法により堆積することにより形成した例について示したが、本発明はこれに限らず、絶縁材を、ＰＳＧやその他の材料を用いて形成してもよい。また、絶縁材を、ＣＶＤ法以外の方法を用いて形成してもよい。
また、上記実施形態では、第１電極材および第２電極材として、ポリシリコンを用いた例について示したが、本発明はこれに限らず、第１電極材および第２電極材として、金属などの他の材料を用いてもよい。
また、上記実施形態では、シリコン基板を熱酸化することにより、トレンチの内面に酸化膜を形成した例について示したが、本発明はこれに限らず、トレンチの内部にＴＥＯＳなどを埋め込むことにより、トレンチの内面に酸化膜を形成してもよい。
また、上記実施形態では、埋め込み層を、絶縁材料であるＳｉＯ２により構成した例について示したが、本発明はこれに限らず、埋め込み層を、導電性を有する材料により構成してもよい。

Claims (11)

  1. 基板または半導体層に第１凹部および第２凹部を形成する工程と、
    前記第１凹部および第２凹部の内部に、前記第１凹部および第２凹部の上端部よりも下側になるように、それぞれ第１電極材および第２電極材を配置する工程と、
    前記基板または半導体層と前記第１電極材および第２電極材とを覆うように埋め込み層を配置する工程と、
    前記第１電極材の上面の少なくとも一部、および、前記基板または半導体層の上面が露出するとともに、前記第２電極材の上面が露出しないように、全面エッチバックすることにより、前記埋め込み層を全面にわたって除去する工程と、
    前記基板または半導体層と前記第１電極材および第２電極材とを覆うように絶縁材を配置する工程と、
    前記第１電極材の上面の少なくとも一部が露出するとともに、前記基板または半導体層の上面の少なくとも一部と前記第２電極材上の埋め込み層の上面の少なくとも一部とが露出しないように、前記絶縁材を全面にわたって除去する工程と、
    少なくとも前記第１電極材上に配線層を配置する工程とを備え、
    前記基板または半導体層に第１凹部および第２凹部を形成する工程は、前記第１凹部の幅が、前記第２凹部の幅より大きくなるように、前記第１凹部および第２凹部を形成する工程を含み、
    前記埋め込み層を配置する工程は、
    前記第１電極材の上面の中央部上の前記埋め込み層の厚みが、前記基板または半導体層上の前記埋め込み層の厚みと同じ大きさになるとともに、前記第２電極材の上面上の前記埋め込み層の厚みが、前記基板または半導体層上の前記埋め込み層の厚みよりも大きくなるように、前記埋め込み層を配置する工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１電極材および第２電極材を配置する工程は、前記第１電極材の幅が、前記第２電極材の幅より大きくなるように、前記第１電極材および第２電極材を配置する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記絶縁材を配置する工程は、
    前記基板または半導体層上の厚み、および、前記第２電極材上に配置された前記埋め込み層上の厚みよりも前記第１電極材上の少なくとも一部の厚みが小さくなるように、前記絶縁材を配置する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記絶縁材は、前記埋め込み層よりも埋め込み性の低い材料からなることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記埋め込み層を配置する工程は、
    前記第１凹部の幅の１／２より小さく、かつ、前記第２凹部の幅の１／２以上の厚みに前記埋め込み層を配置する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第１電極材および第２電極材を配置する工程は、
    前記基板または半導体層の前記第１凹部および第２凹部側を覆うとともに、前記第１凹部および第２凹部を埋め込むように、前記第１凹部の幅の１／２以上の厚みに電極材を配置する工程と、
    前記基板または半導体層の上面が露出するとともに、前記第１凹部および第２凹部の内部の前記電極材が残るように、前記電極材を除去することにより、前記第１凹部および第２凹部の内部にそれぞれ前記第１電極材および第２電極材を配置する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記埋め込み層を全面にわたって除去する工程は、
    前記第１凹部および第２凹部の内部にそれぞれ配置されるとともに、前記第１電極材の上面の周縁部および前記第２電極材上をそれぞれ覆うように配置された第１埋め込み層および第２埋め込み層を形成する工程を含み、
    前記第１埋め込み層および第２埋め込み層を形成する工程は、
    前記第１埋め込み層の前記第１電極材の中央部上の部分に、前記第１電極材の方向に向かってその径が小さくなるように開口部を形成するとともに、前記第１埋め込み層を、前記第１凹部から上側に突出しないように形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１埋め込み層および第２埋め込み層を形成する工程は、
    前記第２埋め込み層を、前記第２凹部から上側に突出しないように形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記開口部は、前記基板または半導体層の面方向の幅Ｄと前記面方向に直交する厚み方向の高さＨとの比であるアスペクト比Ｈ／Ｄが０．４以上になるように形成されることを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 前記開口部は、前記アスペクト比Ｈ／Ｄが１．０以上になるように形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第１埋め込み層および前記第２埋め込み層は、ＴＥＯＳ膜であり、
    前記絶縁材は、ＢＰＳＧ膜であることを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置の製造方法。
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