JP5914865B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
近年、電力供給の逼迫および地球環境保護の観点から、電力損失を低減できる電力用半導体装置が着目され、多くの開発例が報告、実用化されている。一般に電力用半導体装置では、ゲート電極と半導体基板との間に高電圧が印加される。ゲート電極配線は、能動素子に用いられるだけではなく、ゲート電極の電位を与えるための配線としても使用される。能動素子においては、半導体基板側の構造を工夫することにより空乏層を形成して耐圧を向上する取り組みが行われている。一方で、配線として使用される部分では、上層配線とのコンタクト形成および配線抵抗の低減のため広い面積が必要となり、半導体基板側での対策が困難である。このような半導体装置では、ゲート配線と半導体基板との間に厚いフィールド絶縁膜を形成することにより、耐圧を確保している（例えば、特許文献１から３参照）。
一般的なフィールド絶縁膜の形成方法としては、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が知られている。
特許第３９９８２８８号公報 特開２００６−１２８４０７号公報 特開昭５７−６２５４２号公報
しかしながら、従来のフィールド絶縁膜の形成方法には、以下の問題がある。
ＬＯＣＯＳ法では、その製造方法の特徴から、フィールド絶縁膜の端部にバーズビークと呼ばれる形状が形成される。すなわち、フィールド絶縁膜の端部が凹形状になる。このため、フィールド絶縁膜の上にゲート配線を形成する際、リソグラフィー工程においてフィールド絶縁膜の端部が凹面鏡として機能してしまい、ミラー効果により、ゲート配線パターンの細りが発生する。
そこで本開示の一態様は、ゲート配線と基板との間にフィールド絶縁膜を備える半導体装置であって、フィールド絶縁膜の端部におけるゲート配線パターンの細りを抑制することができる半導体装置を提供する。
本明細書において開示される半導体装置の一形態は、基板上にセル領域および配線領域が設けられており、基板の主面側に設けられた半導体層と、セル領域において半導体層上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、配線領域において半導体層上に配置されたフィールド絶縁膜と、フィールド絶縁膜上に配置され、ゲート電極と電気的に接続されたゲート配線とを備え、フィールド絶縁膜はゲート絶縁膜よりも厚く、フィールド絶縁膜の端部は、基板の主面に垂直な断面において、凸状の形状を有しており、フィールド絶縁膜の上面は、ゲート配線のうちフィールド絶縁膜が下に配置されていない部分の上面よりも粗い。
なお、これらの包括的または具体的な態様は、システム、または方法で実現されてもよく、システム、装置、および方法の任意な組み合わせで実現されてもよい。
本明細書において開示される技術によれば、ゲート配線と基板との間にフィールド絶縁膜を備える半導体装置であって、フィールド絶縁膜の端部におけるゲート配線パターンの細りが抑制された半導体装置を実現することが可能となる。
一実施形態に係る半導体装置の構成を示す断面図 一実施形態に係る半導体装置の構成を示す平面図 （ａ），（ｂ）は図２の平面図の部分拡大図 （ａ），（ｂ）は一実施形態に係る半導体装置のフィールド絶縁膜の断面ＳＥＭ写真 一実施形態に係る半導体装置の他の構成を示す断面図 変形例に係る半導体装置の構成を示す断面図 （ａ），（ｂ），（ｃ）は一実施形態に係る半導体装置の製造工程を示す断面図 （ａ），（ｂ），（ｃ）は一実施形態に係る半導体装置の製造工程を示す断面図 （ａ），（ｂ），（ｃ）は一実施形態に係る半導体装置の製造工程を示す断面図 （ａ），（ｂ），（ｃ）は一実施形態に係る半導体装置の製造工程を示す断面図 （ａ），（ｂ）は一実施形態に係る半導体装置の製造工程を示す断面図 （ａ），（ｂ），（ｃ）は変形例に係る半導体装置の製造工程を示す断面図 （ａ），（ｂ）は変形例に係る半導体装置の製造工程を示す断面図
本開示の第１態様では、基板上にセル領域および配線領域が設けられた半導体装置は、前記基板の主面側に設けられた半導体層と、前記セル領域において前記半導体層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記配線領域において前記半導体層上に配置されたフィールド絶縁膜と、前記フィールド絶縁膜上に配置され、前記ゲート電極と電気的に接続されたゲート配線とを備え、前記フィールド絶縁膜は前記ゲート絶縁膜よりも厚く、前記フィールド絶縁膜の端部は、前記基板の主面に垂直な断面において、凸状の形状を有しており、前記フィールド絶縁膜の上面は、前記ゲート配線のうち前記フィールド絶縁膜が下に配置されていない部分の上面よりも、粗く、前記フィールド絶縁膜は、前記半導体層上に配置され、ポリシリコンにより構成された第１の絶縁膜と、前記第１の絶縁膜上に配置され、酸化シリコンにより構成された第２の絶縁膜とを備えている。
この態様によると、フィールド絶縁膜の端部が、基板の主面に垂直な断面において凸状の形状を有しているので、その上に形成されるゲート配線のパターン細りを小さく抑えることができ、したがって、ゲート配線を制御性良く形成することができる。
また、この態様によると、フィールド絶縁膜の上面が粗いので、フィールド絶縁膜とゲート配線との密着性を向上させることができる。また、ゲートパッド領域において、プロ−ビングおよびボンディングによるストレスを分散させることができるため、フィールド絶縁膜の破壊を抑制することができる。
また、この態様によると、ゲートパッド領域において、プロービングおよびボンディングによるストレスをさらに分散させることができるため、フィールド絶縁膜の破壊を抑制することができる。
本開示の第２態様では、第１態様の半導体装置において、前記フィールド絶縁膜の上面は、中心線平均粗さが、０．０２５μｍから０．１μｍの範囲である。
この態様によると、フィールド絶縁膜とゲート配線との密着性を確実に向上させることができる。また、ゲートパッド領域において、プロ−ビングおよびボンディングによるストレスを確実に分散させることができるため、フィールド絶縁膜の破壊を確実に抑制することができる。
本開示の第３態様では、第１または第２態様の半導体装置において、前記基板の主面に垂直な断面において、前記フィールド絶縁膜の端部が前記半導体層と接する部分の接線が前記半導体層の上面となす角度が、８０度以上で９０度未満であり、前記フィールド絶縁膜の端部が前記フィールド絶縁膜の上面の中心線と交わる部分の接線が当該中心線となす角度が、５度以上で３０度以下である。
この態様によると、ゲート配線のパターン細りを確実に小さく抑えることができる。
本開示の第４態様では、第１から第３態様のうちいずれかの半導体装置において、前記ゲート電極および前記ゲート配線は、ポリシリコンにより構成される。
本開示の第５態様では、第１から第４態様のうちいずれかの半導体装置において、前記半導体層は、炭化珪素により構成される。
本開示の第６態様では、第１から第５態様のうちいずれかの半導体装置において、前記フィールド絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚の３倍から６倍の範囲である。
本開示の第７態様では、第１から第５態様のうちいずれかの半導体装置において、前記フィールド絶縁膜のうち前記第２の絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚の４倍から６倍の範囲である。
本開示の第８態様では、第１から第７態様のうちいずれかの半導体装置において、前記半導体層は、前記配線領域において、第１導電型の第１不純物領域と、前記第１不純物領域上に配置された、第２導電型の第２不純物領域とを有し、前記ゲート配線のうち前記フィールド絶縁膜が下に配置されていない部分は、前記第２不純物領域との間に前記ゲート絶縁膜が配置されており、前記基板の主面に垂直な断面において、前記フィールド絶縁膜の下における前記第２不純物領域の厚さをＤ１、前記ゲート絶縁膜の下における前記第２不純物領域の厚さをＤ２とすると、Ｄ１＞Ｄ２の関係を有する。
この態様によると、フィールド絶縁膜の下に配置された第２不純物領域はシート抵抗が低減されることになり、このため、ターンオフ時の電流による電位降下を小さくすることができ、ゲート絶縁膜破壊を抑制することができる。
ＬＯＣＯＳ法では、半導体基板を酸化するため、炭化珪素（ＳｉＣ：Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）等の難酸化材料に対しては適用が極めて困難である。たとえばシリコン材料に対して一般的に用いられる乾燥酸素雰囲気における９５０℃の酸化では、炭化珪素は酸化レートの早い（０００−１）Ｃ面においても２０ｎｍ／ｈとシリコン材料と比較して１／６程度の酸化レートであり、酸化レートが遅い（０００１）Ｓｉ面では５ｎｍ／ｈとシリコン材料と比較して１／２５程度の酸化レートとなる。この比率は温度が上昇しても大きくは変化しないため、炭化珪素の厚膜酸化膜を形成することは非常に困難である。
従来のフィールド絶縁膜の形成方法としてはＬＯＣＯＳ法以外に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法及び堆積膜形成法が挙げられる。ＳＴＩ法については非常に複雑で高コストな製法が必要であるためコスト上昇が避けられない。さらに微細なパターンについてはトレンチの平坦化が容易であるが大きな面積領域については格段の工夫が必要となる。
また、堆積膜形成法では堆積膜をエッチングによりパターン形成を行う。このときに異方性エッチングを採用した場合には端部が垂直に近い構造となるため、その後のゲート配線形成時にエッチングが困難となり、エッチング残りによる配線リーク、寄生容量増加およびパーティクル発生の要因となる。等方性エッチングを用いた場合にはＬＯＣＯＳ法と同じように端部が凹形状となるため、前述と同じ問題が発生する。
また、従来のフィールド絶縁膜の形成方法では、フィールド絶縁膜の上面は平坦な酸化膜となる。平坦である場合には以下の二つの問題が発生する。一点目はゲート配線との密着性低下である。特に細く長い配線を形成した場合には、工程中のストレスによりゲート配線が剥がれてしまうことがある。二点目はストレス耐性の劣化である。ボンディングパッド下にゲート配線を適用した場合には、プロービングおよびボンディング時のストレスによるフィールド絶縁膜の割れが発生するおそれがある。
また、動作時の課題として、ＭＯＳトランジスタのターンオフ時に電流がゲート配線下のボディー領域に流れることにより、電圧降下で電位差が発生する。この電位差によりゲート酸化膜に大きな電界がかかりゲート酸化膜破壊が発生することがある。
これに対して、本開示の半導体装置の一態様によれば、ゲート配線の下に配置されたフィールド絶縁膜の端部を、基板の主面に垂直な断面において凸状の形状とすることにより、フィールド絶縁膜の端部上におけるゲート配線のパターン細りを抑制することができる。また、本開示の半導体装置の他の態様によれば、フィールド絶縁膜の上面を、凹凸を有する形状とすることができるので、ゲート配線との密着性の向上およびボンディングストレスの拡散を行うことができる。さらに、本開示の半導体装置の他の態様によれば、ゲート絶縁膜を形成する工程において、フィールド絶縁膜下の半導体層に対する酸化量を低減することにより、第２導電型の第２不純物領域であるボディー領域の抵抗を低減できる。これらにより、半導体装置の歩留まり及び信頼性の向上を実現できる。
ここでは、半導体層が炭化珪素により構成された炭化珪素半導体であり、炭化珪素半導体層上にフィールド絶縁膜が配置された例について説明する。半導体層は炭化珪素に限らず、シリコン等の半導体でも良い。
炭化珪素半導体層とは、基板の主面上に結晶成長させた炭化珪素半導体層だけでなく、炭化珪素半導体からなる基板自体であっても、半導体として用いられている場合は炭化珪素半導体層に含まれる。炭化珪素半導体層を結晶成長させる基板は、炭化珪素基板に限らず、炭化珪素半導体層を形成できれば、シリコン等の半導体基板、サファイア等の絶縁性基板であってもよい。
（実施形態）
一実施形態に係る半導体装置は、例えば、炭化珪素（ＳｉＣ）半導体から構成されるパワー半導体デバイスであり、高耐圧、大電流、高速動作用に好適に使用される。以下、本実施形態に係る半導体装置の具体的な構成例を次に示す。
図１は一実施形態に係る半導体装置１０の断面構成を示している。半導体装置１０は、主面１０１ａ及び裏面１０１ｂを有し、炭化珪素を含むｎ型の半導体基板１０１を含む。半導体基板１０１の主面１０１ａの上には、トランジスタとして動作するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が配置されたセル領域Ａと、トランジスタのゲート電極に電気的に接続された配線が配置された配線領域Ｂとが設けられている。半導体基板１０１の主面１０１ａの上に、半導体基板１０１よりも不純物濃度が低いｎ型の半導体層１２０が設けられている。半導体層１２０は炭化珪素により構成されている。
セル領域Ａにおいて、半導体層１２０には、ボディー領域として機能するｐ型の第１領域１０４が選択的に設けられており、第１領域１０４内にはソース領域として機能するｎ型の第２領域１０３が設けられている。第２領域１０３におけるｎ型不純物の濃度は、半導体基板１０１におけるｎ型不純物の濃度よりも高い。半導体層１２０のうち、第１領域１０４以外の領域は、ドリフト領域１０２となる。従って、ドリフト領域１０２におけるｎ型不純物の濃度は半導体基板１０１におけるｎ型不純物の濃度よりも低い。ドリフト領域１０２のうち隣接する第１領域１０４同士に挟まれた部分を、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域１６０と呼ぶ。本明細書において、ドリフト領域１０２が第１導電型の第１不純物領域に相当し、第１領域１０４が第２導電型の第２不純物領域に相当する。
半導体層１２０の上面１２０ａから所定の深さまでの領域に第１領域１０４が設けられており、第１領域１０４内において、上面１２０ａから所定の深さまでの領域に第２領域１０３が設けられている。第１領域１０４及び第２領域１０３は半導体層１２０の上面１２０ａに露出している。第１領域１０４には、ｐ型のコンタクト領域１９０が設けられている。コンタクト領域１９０上には、第１オーミック電極１２２が設けられている。
ゲート絶縁膜１０７は、電流パス領域１４０およびＪＦＥＴ領域１６０の上に直接接するように設けられている。電流パス領域１４０は、第１領域１０４における第２領域１０３とＪＦＥＴ領域１６０との間の部分であり、反転型チャネルとして機能する。ゲート絶縁膜１０７の上にゲート電極１０８が設けられている。
半導体層１２０の上面１２０ａを覆うように層間絶縁膜１０９が設けられており、第１オーミック電極１２２を露出するコンタクトホール１１５が設けられている。コンタクトホール１１５内には配線１１０が設けられており、配線１１０は第１オーミック電極１２２と接触し、電気的に接続されている。半導体基板１０１の裏面１０１ｂには第２オーミック電極１１１が設けられている。本実施形態の半導体装置において、第１オーミック電極１２２はソース電極として機能し、第２オーミック電極１１１はドレイン電極として機能する。
一方、配線領域Ｂにおいて、半導体層１２０の上面１２０ａから所定の深さまでの領域に第１領域１０４が設けられており、第１領域１０４の上部にフィールド絶縁膜２０１が設けられている。フィールド絶縁膜２０１の膜厚は、ゲート絶縁膜１０７の膜厚の３倍から６倍の範囲で設定されている。
そして、ゲート配線２０２が、ゲート絶縁膜１０７上からフィールド絶縁膜２０１の上面２０１ａ上にまで延伸している。ゲート配線２０２は、セル領域Ａにおけるゲート電極１０８と同じ材料によって形成されており、後述するようにゲート電極１０８と電気的に接続されている。層間絶縁膜１０９が半導体層１２０の上面１２０ａを覆うように設けられており、ゲート配線２０２を露出するコンタクトホール１１８が設けられている。コンタクトホール１１８内には配線１１０が設けられており、配線１１０はゲート配線２０２と接触し、電気的に接続されている。
図２は半導体装置１０を平面視した簡略図を示す。セル領域Ａの周辺を配線領域Ｂが取り囲んでいる。配線領域Ｂの一部において、ゲート配線２０２と配線１１０が大きく形成されたゲートパッド領域Ｃが形成されている。ゲートパッド領域Ｃにプロービングおよびボンディングを行うことにより、ゲート電極１０８の電位を制御する。
図３は図２における部分Ｚの拡大図であり、（ａ）は配線１１０を含む平面図、（ｂ）は配線１１０および層間絶縁膜１０９を除いた状態を示す平面図である。なお、図１は図３のａ−ａ‘線における断面図に相当する。図３（ａ）に示すように、セル領域Ａでは、コンタクトホール１１５の上を含めて配線１１０が形成されており、配線領域Ｂでは、コンタクトホール１１８の上を含めて配線１１０が形成されている。図３（ｂ）に示すように、セル領域Ａではゲート電極１０８が形成されており、配線領域Ｂでは、フィールド絶縁膜２０１上にゲート配線２０２が設けられており、ゲート配線２０２とゲート電極１０８とは電気的に接続されている。
半導体基板１０１は、六方晶系炭化珪素から構成された基板を用いることができる。半導体基板１０１の厚さは、例えば、２５０μｍ以上、３５０μｍ以下とすることができ、半導体基板１０１のｎ型の不純物濃度は、例えば、８×１０１８ｃｍ−３（ｎ＋）とすることができる。半導体基板１０１の不純物濃度を低く設定する場合には、立方晶系炭化珪素から構成される基板を半導体基板１０１に用いることもできる。
半導体層１２０は、半導体基板１０１の主面１０１ａ上にエピタキシャル成長によって形成された炭化珪素層とすることができる。半導体層１２０の厚さは、例えば、４μｍ以上、１５μｍ以下とすることができ、ｎ型の不純物濃度は、例えば、５×１０１５ｃｍ−３（ｎ−）とすることができる。半導体基板１０１と半導体層１２０との間に、別のエピタキシャル層（例えば、ｎ型の不純物濃度が６×１０１６ｃｍ−３の炭化珪素半導体層）を設けてもよい。
第１領域１０４の厚さ（半導体層１２０の上面１２０ａからの深さ）は、例えば、０．５μｍ以上、１．０μｍ以下とすることができる。第１領域１０４のｐ型の不純物濃度は、例えば、１．５×１０１８ｃｍ−３（ｐ−）とすることができる。また、第２領域１０３の厚さ（半導体層１２０の上面１２０ａからの深さ）は、例えば、０．２５μｍとすることができ、第２領域１０３のｎ型の不純物濃度は、例えば、５×１０１９ｃｍ−３（ｎ＋＋）とすることができる。
フィールド絶縁膜２０１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）またはアモルファスシリコンを酸化することにより形成した酸化シリコン（ＳｉＯ２）とすることができる。厚さは、例えば、３５０ｎｍとすることができる。
ゲート絶縁膜１０７は、例えば、酸化シリコン（ＳｉＯ２）とすることができる。厚さは、例えば、７０ｎｍとすることができる。ゲート電極１０８は、例えば、ポリシリコンとすればよく、その厚さは、例えば、５００ｎｍとすることができる。第１オーミック電極１２２は、例えば、Ｎｉ（ニッケル）とＳｉ（シリコン）との合金であるニッケルシリサイドからなり、その厚さは、例えば、７０ｎｍとすることができる。また、第２オーミック電極１１１も、例えば、チタンシリサイド又はニッケルシリサイド等によって構成することができ、その厚さは、例えば、１００ｎｍとすることができる。第２オーミック電極１１１の上に、半導体装置１０をプラスチックパッケージに実装する際のはんだ付けを容易にするために、ニッケル（Ｎｉ）と銀（Ａｇ）又はニッケル（Ｎｉ）と金（Ａｕ）とを堆積してもよい。
本実施形態の構成では、図１に示すように、フィールド絶縁膜２０１の端部２０１ｂが、半導体基板１０１の主面１０１ａに垂直な断面において、凸状の形状を有している。これにより、ゲート配線２０２のパターン細りを小さく抑えることができるので、歩留まりと信頼性の高い半導体装置１０を実現することが可能となる。
ここで、フィールド絶縁膜２０１の上面２０１ａの中心線（１）を仮想的に設定する。この中心線（１）は半導体層１２０の上面と平行である。フィールド絶縁膜２０１の端部２０１ｂにおいて、中心線（１）から離れる位置をｘとし、また、半導体層１２０の上面と接する位置をｙとする。そして、位置ｘ，ｙを通る直線（２）を仮想的に設定する。図１の構成では、フィールド絶縁膜２０１の端部２０１ｂは、直線（２）よりも、上面側に突出している、あるいは、外側に膨らんでいる。このような状態のとき、フィールド絶縁膜２０１の端部２０１ｂが凸状の形状を有している、という。
図４（ａ），（ｂ）は実際のフィールド絶縁膜２０１の断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を示す。図４（ａ）と図４（ｂ）とは同じ写真である。図４（ａ），（ｂ）はポリシリコンを２００ｎｍ堆積し、パターニングの後に乾燥酸素雰囲気において１２００℃の酸化処理を行ったものである。炭化珪素のＳｉ面における熱酸化膜厚は５０ｎｍである。
図４（ａ）では、図１で説明した仮想線（１），（２）を示している。フィールド絶縁膜２０１の端部が、直線（２）よりも外側に膨らんでおり、凸状の形状を有しているのが分かる。また、図４（ｂ）では、フィールド絶縁膜２０１の端部が半導体層１２０と接する部分の接線が半導体層１２０の上面となす角度（テーパー角度）αと、フィールド絶縁膜２０１の端部が中心線（１）と交わる部分の接線が中心線（１）となす角度（テーパー角度）βとを示している。フィールド絶縁膜２０１の端部が凸状の形状を有しているため、角度αは、例えば、８０度以上９０度未満であり、角度βは、例えば、５度以上３０度以下である。
また、本実施形態の構成では、図１に示すように、フィールド絶縁膜２０１の上面２０１ａは粗くなっており、凹凸を有している。図４（ａ），（ｂ）も、フィールド絶縁膜２０１の上面が凹凸を有していることを示している。これにより、フィールド絶縁膜２０１とゲート配線２０２との密着性を向上させることができる。
フィールド絶縁膜２０１の上面２０１ａは、例えば、ゲート配線２０２のうちその下にフィールド絶縁膜２０１が形成されていない部分の上面よりも、粗い。また、フィールド絶縁膜２０１の上面２０１ａの中心線平均粗さ（Ｒａ）は、例えば、０．０２５μｍから０．１μｍの範囲である。なお、中心線平均粗さ（Ｒａ）は、表面粗さ計による測定、または、断面形状から求めた中心線（１）と粗さ曲線から、求めることができる。
さらに、本実施形態の構成では、フィールド絶縁膜２０１の下に配置された第１領域１０４の深さＤ１は、フィールド絶縁膜２０１が存在しない領域における深さよりも大きくなっている。例えば、ゲート配線２０２のうちフィールド絶縁膜２０１が下に形成されていない部分は、第１領域１０４との間にゲート絶縁膜１０７が形成されており、このゲート絶縁膜１０７の下における第１領域１０４の深さをＤ２とする。このとき、Ｄ１＞Ｄ２の関係を有している。これにより、フィールド絶縁膜２０１の下に配置された第１領域１０４はシート抵抗が低減されることになり、このため、ターンオフ時の電流による電位降下を小さくすることができ、ゲート絶縁膜の破壊を抑制することができる。
以上のように本実施形態によると、フィールド絶縁膜２０１の端部２０１ｂが凸状の形状を有しているため、ゲート配線２０２のパターン細りを小さく抑えることができる。また、フィールド絶縁膜２０１の上面２０１ａが凹凸を有しているため、ゲート配線２０２との密着性を向上させることができる。さらに、フィールド絶縁膜２０１の下における第１領域１０４の深さＤ１が他の部分よりも深いため、シート抵抗が低減することによって、ターンオフ時の電流による電位降下を小さくできる。さらに、ゲートパッド領域Ｃにおいて、フィールド絶縁膜２０１の上面２０１ａが凹凸を有しているため、プロービングおよびボンディングによるストレスを分散させることができる。したがって、歩留まりと信頼性の高い半導体装置１０を実現することが可能となる。
なお、ゲート電極１０８とゲート配線２０２を有する構成の半導体装置であれば、本実施形態と同様の効果が得られる。図１では反転型チャネルを備えた構成の半導体装置を例として示したが、例えば、図５に示すように、第１領域１０４とゲート絶縁膜１０７との間に蓄積型チャネルとして機能するチャネル層４０１を備えている構成の半導体装置１０Ａとしてもよい。図５の構成において、第１領域１０４とゲート絶縁膜１０７との間に、ｎ型のチャネル層４０１が設けられている。その他の構成については、図１の構成と同様である。ここで、チャネル層４０１を追加した場合、ｐ型の第１領域１０４の深さは、フィールド絶縁膜２０１の下の領域とフィールド絶縁膜２０１が存在しない領域とで変化しない。ただし、チャネル層４０１と第１領域１０４とを合わせると、フィールド絶縁膜２０１の下における深さＤ３は、フィールド絶縁膜２０１が存在しない領域における深さＤ４よりも大きくなっている。ターンオフ時にはチャネル層４０１と第１領域１０４の両方に電流が流れるため、図５の構成においても、図１の構成と同様にターンオフ時の電流による電位降下を小さくすることができ、ゲート絶縁膜の破壊を抑制することができる。
また、図１ではプレーナ型のＭＯＳ構造について示したが、例えば、トレンチ型のＭＯＳ構造、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、横型のデバイス等に適用しても同様の効果が得られる。
（変形例）
図６は図１で示した実施形態に対する変形例に係る半導体装置１１を示す。図６において、図１と実質的に同様の構成要素については、図１と同一の符号を付しており、その詳細な説明を省略する場合がある。セル領域Ａについては図１と同様であるため、説明を省略する。
図６の構成では、配線領域Ｂに形成されるフィールド絶縁膜２０１は、第１の絶縁膜２１０と、第２の絶縁膜２１１とを備えている。第１の絶縁膜２１０の下面は半導体層１２０の上面に接している。第１の絶縁膜２１０とゲート配線２０２との間に、第２の絶縁膜２１１が設けられている。
第１の絶縁膜２１０は、例えば不純物濃度の小さなポリシリコンにより構成されており、第２の絶縁膜２１１は、例えば酸化シリコン（ＳｉＯ２）により構成されている。第２の絶縁膜２１１は、第１の絶縁膜２１０を熱酸化することにより形成してもよい。また、厚さは、例えば、第１の絶縁膜２１０が１００ｎｍ、第２の絶縁膜２１１が３５０ｎｍ、合計４５０ｎｍとすることができる。
本変形例の構成では、フィールド絶縁膜２０１が、第２の絶縁膜２１１より硬度の小さい第１の絶縁膜２１０を有している。これにより、図２に示すゲートパッド領域Ｃにおいて、プロービングおよびボンディングによるストレスをさらに分散させることができるため、フィールド絶縁膜２０１の破壊を抑制することができる。
また、本変形例の構成では、上述の実施形態に係る構成と同様の効果が得られる。すなわち、フィールド絶縁膜２０１の端部２０１ｂが凸状の形状を有しているため、ゲート配線２０２のパターン細りを小さく抑えることができる。また、フィールド絶縁膜２０１の上面２０１ａが凹凸を有しているため、ゲート配線２０２との密着性を向上させることができる。さらに、フィールド絶縁膜２０１の下における第１領域１０４の深さＤ１が他の部分よりも深いため、シート抵抗が低減することによって、ターンオフ時の電流による電位降下を小さくできる。したがって、歩留まりと信頼性の高い半導体装置１１を実現することが可能となる。
（実施形態に係る半導体装置の製造方法）
次に、図７から図１１を参照して、本実施形態の半導体装置１０の製造方法を説明する。図７から図１１は、本実施形態の半導体装置の製造方法の各工程を示している。
まず、図７（ａ）に示す構造を得るために、以下の工程を行う。半導体基板１０１として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を準備する。基板として、＜１１−２０＞方向に８°又は４°オフカットされた基板を用いることができる。基板のｎ型不純物濃度は１×１０１８ｃｍ−３以上、５×１０１９ｃｍ−３以下とすることができる。
次に、半導体基板１０１の主面１０１ａ上に、エピタキシャル成長等により半導体層１２０を形成する。半導体層１２０は、例えば原料ガスとして、シラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）とを用い、キャリアガスとして水素（Ｈ２）を用い、ドーパントガスとして窒素（Ｎ２）ガスを用いた熱化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。半導体層１２０の厚さは１０μｍ以上とすることができ、ｎ型の不純物濃度は、１×１０１５ｃｍ−３以上、１×１０１６ｃｍ−３以下とすることができる。
次に、半導体層１２０の上面１２０ａ上に、注入マスク材料を堆積し（図示せず）、堆積した注入マスク材料の上にフォトレジスト（図示せず）を形成する。注入マスク材料は、例えば、酸化シリコンとすることができる。酸化シリコンの注入マスク材料は、例えば、シラン（ＳｉＨ４）及び一酸化窒素（Ｎ２Ｏ）ガスを用い、２００ＷのパワーのプラズマＣＶＤ法によって堆積することができる。注入マスク材料の厚さは、０．５μｍ以上、１．０μｍ以下とすることができる。フォトレジストは、第１領域１０４及びＪＦＥＴ領域１６０を規定する位置及び寸法を有している。フォトレジストは、例えば、感光性有機膜を用いることができ、典型的なフォトリソグラフィ法を用いて形成することができる。フォトレジストの厚さは、１．５μｍ以上、２．０μｍ以下とすることができる。フォトレジストをマスクとして、注入マスク材料に対して異方性エッチングを行うことにより、注入マスクパターン１７２を形成し、その後、フォトレジストを除去する。注入マスク材料のエッチングは、例えば、ＣＦ４ガス及びＣＨＦ３ガスを用いた異方性ドライエッチング法によって行うことができる。フォトレジストは、例えば、酸素プラズマによるアッシングによって除去することができる。以下、特に説明しない限り、イオン注入のための注入マスクは同様の方法によって形成することができる。
次に、図７（ａ）に示すように、注入マスクパターン１７２をマスクとして、ｐ型不純物であるアルミニウムイオン（Ａｌ＋）１８０を半導体層１２０に注入（矢印で示す）して、半導体層１２０の上面１２０ａの近傍に、所定の深さを有する第１領域１０４を形成する。イオン注入は、例えば、半導体層１２０が形成された半導体基板１０１の温度を５００℃に保ち、３０ｋｅＶから３５０ｋｅＶの範囲の異なるエネルギーで複数回に分けて行うことができる。第１領域１０４の深さは、例えば、０．５μｍ以上、１．０μｍ以下とすることができる。第１領域１０４に挟まれて規定される、半導体層１２０の上面１２０ａの近傍領域がＪＦＥＴ領域１６０となる。本実施形態においてＪＦＥＴ領域１６０の幅は、例えば、３μｍとすることができる。また、半導体層１２０のうち、第１領域１０４が形成されなかった残りの領域がドリフト領域１０２となる。
次に、図７（ｂ）に示すように、注入マスクパターン１７２を覆うように、半導体層１２０の上面１２０ａに注入マスク材料を堆積する。注入マスク材料は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）であり、ＳｉＨ４を原料ガスとして熱ＣＶＤ法を行うことにより形成することができる。注入マスク材料の上に所定のパターンを有するフォトレジスト（図示せず）を形成した後、注入マスク材料を異方性エッチングすることにより、注入マスクパターン１７１ａ及び１７１ｂを形成する。図示した注入マスクパターン１７１ｂは、フォトレジストの下方にあるパターンであり、コンタクト領域１９０を形成する領域に不純物を導入しないために設けられる。注入マスクパターン１７１ａは、注入マスクパターン１７２のサイドウォールであり、チャネルの幅（長さ）を規定する。異方性エッチングには、例えば、塩素（Ｃｌ２）、酸素（Ｏ２）、及び臭化水素（ＨＢｒ）等の混合ガスを用いることができる。
続いて、注入マスクパターン１７２、１７１ａ及び１７１ｂをマスクとして、半導体層１２０の上面１２０ａに向かって窒素イオン（Ｎ＋）又はリンイオン（Ｐ＋）１８２を注入（矢印で示す）することにより、第２領域１０３を形成する。イオン注入は、例えば、半導体基板１０１の温度を５００℃に保ち、３０ｋｅＶから９０ｋｅＶの範囲の異なるエネルギーで複数回に分けて行うことができる。第２領域１０３の深さは、例えば、０．２５μｍとすることができる。
次に、図７（ｃ）に示すように、注入マスクパターン１７１ａ、１７１ｂ及び１７２を除去した後、注入マスクパターン１７３を形成する。注入マスクパターン１７１ａ及び１７１ｂが酸化膜である場合にはフッ酸（ＨＦ）水溶液で除去することができる。注入マスクパターン１７２がポリシリコンである場合には、フッ酸（ＨＦ）、硝酸（ＨＮＯ３）及び過酸化水素（Ｈ２Ｏ２）の混合液で除去することができる。
次に、図８（ａ）に示すように、注入マスクパターン１７３をマスクとして、第１領域１０４に、アルミニウムイオン（Ａｌ＋）１８４を注入（矢印で示す）することにより、コンタクト領域１９０を形成する。コンタクト領域１９０の形成は、半導体基板１０１の温度を５００℃に保ち、９０ｋｅＶから１５０ｋｅＶの範囲の異なるエネルギーで複数回に分けて行うことができる。コンタクト領域１９０の深さは、例えば、０．３μｍとすることができる。
次に、注入マスクパターン１７３を除去した後に、複数の不純物拡散領域が形成された半導体層１２０を有する半導体基板１０１を１０００℃以上の温度で活性化アニールする。本実施形態においては、例えば１８００℃とする。
次に図８（ｂ）に示すように、半導体層１２０の上にシリコン材料３０１を形成し、シリコン材料３０１の上にマスク材料３０２を形成する。その後、フィールド絶縁膜パターンを形成したフォトレジスト３０３を形成する。シリコン材料３０１は、例えば減圧ＣＶＤ法を用いてポリシリコンまたはアモルファスシリコンによって形成し、膜厚は１７５ｎｍとする。マスク材料３０２は、例えばプラズマＣＶＤ法を用いて酸化膜によって形成する。マスク材料３０２を形成するのは、次の工程で実施するシリコン材料３０１のウエットエッチングを行う際に、フォトレジストではエッチング耐性が不足するためである。エッチング耐性が十分な場合は、マスク材料３０２の形成は省略することができる。
次に図８（ｃ）に示すように、フォトレジスト３０３をマスクとしてマスク材料３０２をエッチングしてフィールド絶縁膜パターンを転写する。マスク材料３０２のエッチングは例えばＣＨＦ３とＯ２ガスを用いたドライエッチングで行うが、フッ酸を用いたウエットエッチングで行ってもよい。
次にフォトレジスト３０３を除去した後に、シリコン材料３０１を例えばフッ酸（ＨＦ）、硝酸（ＨＮＯ３）及び過酸化水素（Ｈ２Ｏ２）の混合液を用いて、等方性エッチングとしてウエットエッチングを行うことにより、フィールド絶縁膜パターンを転写する。等方性エッチングを用いることにより、シリコン材料３０１のフィールド絶縁膜パターン端において、テーパーを有する形状を実現することができる。ウエットエッチングを用いることにより、シリコン材料３０１のエッチング時に、半導体層１２０のエッチングを最小限にとどめることができる。
本実施例では、フォトレジスト３０３で形成したフィールド絶縁膜パターンをマスク材料３０２、シリコン材料３０１の順に転写した。これは前述の通り、フッ酸とフッ硝酸の混合液を用いた場合に、フォトレジスト３０３のエッチング耐性が不十分であるためにフォトレジストが剥がれるためである。しかしながら、ウエットエッチング液の変更またはフォトレジスト材料の変更を行うことにより、直接シリコン材料にパターンの転写を行うことが可能である。この場合はマスク材料３０２の形成およびエッチングを省略することができる。また、等方性エッチングはＮＦ３ガス等を用いたプラズマエッチングにおいて実施することもできる。
次に図９（ａ）に示すように、例えばフッ酸を用いてマスク材料３０２を除去する。
次に図９（ｂ）に示すように、半導体層１２０の上に酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１０７を熱酸化法により形成する。一般にシリコン半導体の場合の熱酸化は９００℃前後であるが、炭化珪素はシリコンと比較して熱酸化速度が遅いため、例えば、１２００℃程度の温度で乾燥酸素雰囲気において実施する。このときにシリコン材料３０１も同時に酸化される。なお、このときの熱酸化温度は、１１００℃以上であることが好ましい。本実施例ではシリコン材料３０１の厚さを１７５ｎｍとしているため、シリコン材料３０１は完全に酸化され、約３５０ｎｍの厚さのフィールド絶縁膜２０１が形成される。このとき、シリコン材料３０１がアモルファスシリコンであっても、酸化中の温度により再結晶化が起こることにより、完全に酸化される前にポリシリコンへと変化する。
ポリシリコンが熱酸化される際には、酸化膜の上面にポリシリコンのグレインに対応した凹凸が形成される。これにより、フィールド絶縁膜２０１の上面２０１ａが粗くなり、例えば、Ｒａが０．０２５μｍから０．１μｍの凹凸が形成される。また、フィールド絶縁膜２０１の端部２０１ｂにおいて、凸状の形状が形成される。角部を有するシリコン材料を酸化する際に、９００℃前後の熱酸化ではホーン現象が発生し、角部が鋭角となる。しかし、１１００℃以上の高温で熱酸化すると酸化膜の粘度が低下することにより、表面張力の作用でシリコン材料の角部が丸く変形する。このため、本実施例の熱酸化によって、フィールド絶縁膜２０１の端部２０１ｂは、外側に膨らみを持ち、凸状の形状を有することになる。例えば上述したように、フィールド絶縁膜２０１の端部が半導体層１２０と接する部分の接線が半導体層１２０の上面となす角度αは、例えば、８０度以上９０度未満であり、フィールド絶縁膜２０１の端部がフィールド絶縁膜２０１の上面２０１ａの中心線（１）と交わる部分の接線が中心線（１）となす角度βは、例えば、５度以上３０度以下である。
また、酸化の初期過程においては、シリコン材料３０１と半導体層１２０との酸化レートの比率は１／６から１／２５である。しかしながら、長時間の酸化過程においては、シリコン材料３０１中を透過する酸素が未酸化のシリコン材料３０１に到達するまでに距離があるため、酸化レートは低減する。本実施例の場合では、ゲート絶縁膜１０７として７０ｎｍを形成した際に、シリコン材料３０１であるポリシリコンの酸化膜厚は約５倍の３５０ｎｍとなる。シリコン材料３０１の酸化に際しては、酸化膜厚の約半分のシリコン材料３０１が消費される。したがってシリコン材料３０１の厚さを１７５ｎｍとした場合は、すべてのシリコン材料３０１が酸化される。すなわち、堆積したシリコン材料３０１の約２倍のフィールド絶縁膜２０１を形成することができる。なお、フィールド絶縁膜２０１の膜厚を本実施例よりも薄くして、最終的な段差を低減し製品の平坦性を向上するためには、シリコン材料３０１の膜厚を薄く設定すればよい。
また、酸化に必要な酸素がシリコン材料３０１の酸化で消費されるため、シリコン材料３０１の下部に配置される第１領域１０４の酸化を最小限にとどめることができる。このため、フィールド絶縁膜２０１の下部に配置された第１領域１０４の深さＤ１を、セル領域Ａ内部および配線領域Ｂにおいてフィールド絶縁膜２０１が存在しない領域における深さＤ２と比較して、Ｄ１＞Ｄ２の関係を実現することができる。シリコン材料３０１をゲート酸化工程で酸化される膜厚よりも薄くした場合でも、この関係は維持される。シリコン材料３０１とフィールド絶縁膜２０１下の第１領域１０４を形成する炭化珪素の酸化レートは大きく異なるため、フィールド絶縁膜２０１下の第１領域１０４の酸化量は小さく抑えることができる。
次に図９（ｃ）に示すように、ゲート絶縁膜１０７およびフィールド絶縁膜２０１の上にポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極材料を形成する。その後、そのゲート電極材料の上に、フォトレジスト（図示せず）を形成し、ゲート電極材料をエッチングして、フォトレジストを除去することにより、ゲート電極１０８とゲート配線２０２を形成する。ゲート電極１０８の材質及び厚さは適宜選択すればよい。
次に、図１０（ａ）に示すように、ゲート電極１０８とゲート配線２０２を覆うように半導体層１２０の上に層間絶縁膜１０９を形成する。層間絶縁膜１０９は、例えば酸化シリコン（ＳｉＯ２）とすることができ、その厚さは例えば１０００ｎｍとすることができる。
次に、図１０（ｂ）に示すように、フォトレジスト１７６をマスクとして、層間絶縁膜１０９に対してエッチングを行い、コンタクトホール１１５を形成する。層間絶縁膜１０９のエッチングは、例えば、ＣＨＦ３及びＯ２の混合ガスを用いたドライエッチングにより行うことができる。
次に、図１０（ｃ）に示すように、フォトレジスト１７６を除去した後に、少なくともコンタクトホール１１５内にコンタクト金属としてニッケル（Ｎｉ）を堆積する（図示せず）。次に、コンタクト金属に熱処理を行って、コンタクトホール１１５内のコンタクト金属とコンタクト領域１９０とのシリサイド化を実行する。続いて、未反応のコンタクト金属を除去することにより、コンタクトホール１１５内に第１オーミック電極１２２を形成する。
次に、図１１（ａ）に示すように、フォトレジスト１７７をマスクとして、層間絶縁膜１０９に対してエッチングを行い、ゲート配線に対するコンタクトホール１１８を形成する。層間絶縁膜１０９のエッチングは、例えば、ＣＨＦ３及びＯ２の混合ガスを用いたドライエッチングにより行うことができる。
次に、図１１（ｂ）に示すように、レジスト１７７を除去した後、半導体基板１０１の裏面１０１ｂに金属を堆積し、熱処理を行うことにより第２オーミック電極１１１を形成する。第２オーミック電極１１１は例えば、Ｔｉを堆積した後に９５０℃で熱処理を行うことにより形成できる。その後、第１オーミック電極１２２およびゲート配線２０２と接触するように、コンタクトホール１１５およびコンタクトホール１１８内に配線１１０を形成することにより、半導体装置１０が完成する。
（変形例に係る半導体装置の製造方法）
次に、図１２および図１３を参照して、変形例に係る半導体装置１１の製造方法を説明する。図１２および図１３は変形例に係る半導体装置１１の製造方法の各工程を示している。
まず、半導体装置１０の製造方法において図８（ａ）までで説明した方法と同じ方法を行うことにより、図１２（ａ）の構造を形成する。
次に図１２（ｂ）に示すように半導体層１２０の上にシリコン材料３０１を形成し、シリコン材料３０１の上にマスク材料３０２を形成する。その後、フィールド絶縁膜パターンを形成したフォトレジスト３０３を形成する。シリコン材料３０１は、例えば減圧ＣＶＤ法を用いてポリシリコンまたはアモルファスシリコンによって形成し、膜厚は５００ｎｍとする。シリコン材料３０１の膜厚は、次のゲート酸化時に完全には酸化されない膜厚を選択する。ゲート酸化を例えば１２２０℃で実施する場合には、炭化珪素とシリコン材料の酸化レート比率が１：５程度である。したがって、７０ｎｍのゲート酸化を行う場合にシリコン材料は３５０ｎｍ程度酸化される。このため、シリコン材料３０１を５００ｎｍとした場合は１５０ｎｍ程度のシリコン材料が酸化されずに残留する。これらの膜厚は適宜変更することができる。マスク材料３０２は、例えばプラズマＣＶＤ法を用いて酸化膜によって形成される。マスク材料３０２を形成するのは、次の工程で実施するシリコン材料３０１のウエットエッチングを行う際に、フォトレジストではエッチング耐性が不足するためである。エッチング耐性が十分な場合は、マスク材料３０２の形成を省略することができる。
次に図１２（ｃ）に示すように、フォトレジスト３０３をマスクとしてマスク材料３０２をエッチングしてフィールド絶縁膜パターンを転写する。マスク材料３０２のエッチングは例えばＣＨＦ３とＯ２ガスを用いたドライエッチングで行うが、フッ酸を用いたウエットエッチングで行ってもよい。
次にフォトレジスト３０３を除去した後に、シリコン材料３０１を例えばフッ酸とフッ硝酸の混合液を用いてウエットエッチングすることにより、フィールド絶縁膜パターンを転写する。等方性エッチングを用いることにより、シリコン材料３０１のフィールド絶縁膜パターン端において、テーパーを有する形状を実現することができる。本変形例では、フォトレジスト３０３で形成したフィールド絶縁膜パターンをマスク材料３０２、シリコン材料３０１の順に転写した。これは前述の通り、フッ酸とフッ硝酸の混合液を用いた場合に、フォトレジスト３０３のエッチング耐性が不十分であるためにフォトレジストが剥がれるためである。しかしながら、ウエットエッチング液の変更またはフォトレジスト材料の変更を行うことにより、直接シリコン材料にパターンの転写を行うことが可能である。この場合はマスク材料３０２の形成およびエッチングを省略することができる。
次に図１３（ａ）に示すように、例えばフッ酸を用いてマスク材料３０２を除去する。
次に図１３（ｂ）に示すように、半導体層１２０の上に酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１０７を例えば乾燥酸素雰囲気における１２００℃の熱酸化法により形成する。このときにシリコン材料３０１も同時に酸化される。なお、このときの熱酸化温度は、１１００℃以上であることが好ましい。本実施例ではシリコン材料３０１を５００ｎｍとしているため、シリコン材料３０１の表面はフィールド絶縁膜パターン端を含めて酸化され、内部にシリコン材料３０１が残留することにより、ポリシリコンからなる第１の絶縁膜２１０と酸化シリコンからなる第２の絶縁膜２１１とを備えたフィールド絶縁膜２０１が形成される。このとき、シリコン材料３０１がアモルファスシリコンであっても、酸化中の温度により再結晶化が起こることにより完全に酸化される前にポリシリコンへと変化する。
酸化の初期過程においては、シリコン材料３０１と半導体層１２０との酸化レートの比率は１／６から１／２５である。しかしながら、長時間の酸化過程においては、シリコン材料３０１中を透過する酸素が未酸化のシリコン材料３０１に到達するまでに距離があるため、酸化レートは低減する。本変形例の場合では、ゲート絶縁膜１０７として７０ｎｍを形成した際に、シリコン材料３０１であるポリシリコンの酸化膜厚は約５倍の３５０ｎｍとなる。したがって、第２の絶縁膜２１１はゲート絶縁膜１０７の厚さに対して４倍から６倍の範囲となる。このとき、シリコン材料３０１は第２の絶縁膜２１１の約半分の厚さが消費される。このため、第１の絶縁膜２１０の膜厚は、シリコン材料３０１の初期の堆積から第２の絶縁膜２１１の約半分の膜厚を引いたものとなる。第１の絶縁膜２１０の膜厚は、フィールド絶縁膜２０１の寄生容量の低減およびボンディングダメージの低減に必要な値に任意に設定することができる。たとえば、第１の絶縁膜２１０の膜厚を厚く設定することにより、フィールド絶縁膜２０１を介したゲート配線２０２と第１領域１０４との間の容量を、ゲート電極１０８と第１領域１０４との間の容量に対して１／５以下とすることが可能である。また、半導体基板１０１へのボンディングダメージを抑制するためにはフィールド絶縁膜２０１が厚い方が望ましく、この場合は、第１の絶縁膜２１０を厚く設定すればよい。
ポリシリコンが熱酸化される際には、酸化膜の上面にポリシリコンのグレインに対応した凹凸が形成される。これにより、フィールド絶縁膜２０１の上面２０１ａが粗くなり、例えば、Ｒａが０．０２５μｍから０．１μｍの凹凸が形成される。また、フィールド絶縁膜２０１の端部２０１ｂにおいては、凸状の形状が形成される。角部を有するシリコン材料を酸化する際に、９００℃前後の熱酸化ではホーン現象が発生し、角部が鋭角となる。しかし、１１００℃以上の高温で熱酸化すると酸化膜の粘度が低下することにより、表面張力の作用でシリコン材料の角部が丸く変形する。このため、本変形例の熱酸化において、フィールド絶縁膜２０１の端部２０１ｂは、外側に膨らみを持ち、凸状の形状を有することになる。
また、シリコン材料３０１の一部を残留させるため、フィールド絶縁膜２０１の下部に配置される第１領域１０４の酸化は、端部２０１ｂの下の一部の領域を除き、起こらない。このため、フィールド絶縁膜２０１の下部に配置された第１領域１０４の深さＤ１を、セル領域Ａ内部および配線領域Ｂにおいてフィールド絶縁膜２０１が存在しない領域における深さＤ２と比較して、Ｄ１＞Ｄ２の関係を実現することができる。
以降は、半導体装置１０の製造方法において、図９（ｃ）以降で説明した方法と同一であるために省略する。
本実施形態においては、反転チャネル構造を有する金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）について説明したが、蓄積チャネル構造を有するＭＩＳＦＥＴおよびトレンチ型のＭＩＳＦＥＴについても同様の構成とすることができる。
さらに、ＭＩＳＦＥＴに限らず、半導体層の上に絶縁膜を介して電極が配置されている種々の半導体装置を同様にして形成することができる。例えば、基板とその直上に形成する半導体層とを互いに異なる導電型とすることにより、ＩＧＢＴを形成することができる。
本実施形態においては、基板１０１が４Ｈ−ＳｉＣであり、（０００１）Ｓｉ面の上に半導体層１２０を形成する例を示した。しかし、（０００−１）Ｃ面に半導体層１２０を形成し、（０００１）Ｓｉ面にドレイン電極を形成してもよい。また、主面の面方位を他の結晶面としてもよい。さらに、他のポリタイプのＳｉＣ基板を用いることも可能である。
本実施形態においては、ＳｉＣを用いた半導体装置について説明したが、シリコンを用いた半導体装置に適用することも可能である。
本開示に係る半導体装置は、パワーデバイス等を含む種々の半導体装置として有用である。
１０，１０Ａ，１１ 半導体装置
１０１ 半導体基板（基板）
１０１ａ 基板の主面
１０２ ドリフト領域（第１不純物領域）
１０４ 第１領域（第２不純物領域）
１０７ ゲート絶縁膜
１０８ ゲート電極
１２０ 半導体層
２０１ フィールド絶縁膜
２０１ａ フィールド絶縁膜の上面
２０１ｂ フィールド絶縁膜の端部
２０２ ゲート配線
２１０ 第１の絶縁膜
２１１ 第２の絶縁膜
３０１ シリコン材料
３０２ マスク材料
Ａ セル領域
Ｂ 配線領域

Claims (8)

  1. 基板上に、セル領域および配線領域が設けられた半導体装置であって、
    前記基板の主面側に設けられた半導体層と、
    前記セル領域において、前記半導体層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記配線領域において、前記半導体層上に配置されたフィールド絶縁膜と、
    前記フィールド絶縁膜上に配置され、前記ゲート電極と電気的に接続されたゲート配線とを備え、
    前記フィールド絶縁膜は、前記ゲート絶縁膜よりも厚く、
    前記フィールド絶縁膜の端部は、前記基板の主面に垂直な断面において、凸状の形状を有しており、
    前記フィールド絶縁膜の上面は、前記ゲート配線のうち前記フィールド絶縁膜が下に配置されていない部分の上面よりも、粗く、
    前記フィールド絶縁膜は、
    前記半導体層上に配置され、ポリシリコンにより構成された第１の絶縁膜と、
    前記第１の絶縁膜上に配置され、酸化シリコンにより構成された第２の絶縁膜とを備える
    半導体装置。
  2. 請求項１記載の半導体装置において、
    前記フィールド絶縁膜の上面は、中心線平均粗さが、０．０２５μｍから０．１μｍの範囲である
    半導体装置。
  3. 請求項１または２記載の半導体装置において、
    前記基板の主面に垂直な断面において、
    前記フィールド絶縁膜の端部が前記半導体層と接する部分の接線が前記半導体層の上面となす角度が、８０度以上で９０度未満であり、
    前記フィールド絶縁膜の端部が前記フィールド絶縁膜の上面の中心線と交わる部分の接線が当該中心線となす角度が、５度以上で３０度以下である
    半導体装置。
  4. 請求項１から３のうちいずれか１項記載の半導体装置において、
    前記ゲート電極および前記ゲート配線は、ポリシリコンにより構成される
    半導体装置。
  5. 請求項１から４のうちいずれか１項記載の半導体装置において、
    前記半導体層は、炭化珪素により構成される
    半導体装置。
  6. 請求項１から５のうちいずれか１項記載の半導体装置において、
    前記フィールド絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚の３倍から６倍の範囲である半導体装置。
  7. 請求項１から５のうちいずれか１項記載の半導体装置において、
    前記フィールド絶縁膜のうち前記第２の絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚の４倍から６倍の範囲である
    半導体装置。
  8. 請求項１から７のうちいずれか１項に記載の半導体装置において、
    前記半導体層は、
    前記配線領域において、第１導電型の第１不純物領域と、前記第１不純物領域上に配置された、第２導電型の第２不純物領域とを有し、
    前記ゲート配線のうち前記フィールド絶縁膜が下に配置されていない部分は、前記第２不純物領域との間に、前記ゲート絶縁膜が配置されており、
    前記基板の主面に垂直な断面において、前記フィールド絶縁膜の下における前記第２不純物領域の厚さをＤ１、前記ゲート絶縁膜の下における前記第２不純物領域の厚さをＤ２とすると、Ｄ１＞Ｄ２の関係を有する
    半導体装置。
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