WO2013183158A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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WO2013183158A1
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columnar silicon
type diffusion
film
semiconductor device
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舛岡　富士雄
原田　望
広記 中村
シャン リ
キンペン ワン
ツィシャン ツェン
アシット ラマチャンドラ カマス
ナヴァブ シン
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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    • H01L29/66666—Vertical transistors
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • a silicon pillar having a nitride hard mask formed in a columnar shape is formed, a diffusion layer under the silicon pillar is formed, a gate material is deposited, and then the gate material is planarized and etched.
  • the insulating film sidewall is formed on the sidewalls of the silicon pillar and the nitride film hard mask.
  • a resist pattern for gate wiring is formed, the gate material is etched, the nitride film hard mask is removed, and a diffusion layer is formed on the silicon pillar (see, for example, Patent Document 4).
  • a thick gate material when the distance between the silicon pillars becomes narrow, a thick gate material must be deposited between the silicon pillars, and a hole called a void may be formed between the silicon pillars. Once the void is formed, a hole is made in the gate material after etch back. Thereafter, when an insulating film is deposited to form an insulating film sidewall, the insulating film is deposited in the void. Therefore, it is difficult to process the gate material.
  • a gate oxide film is formed, and after depositing thin polysilicon, a resist for covering the upper part of the silicon pillar and forming a gate wiring is formed, the gate wiring is etched, and then the oxide film is thickened. It has been shown that the upper part of the silicon pillar is deposited, the thin polysilicon on the upper part of the silicon pillar is removed, and the thick oxide film is removed by wet etching (see Non-Patent Document 1, for example).
  • a method for using metal for the gate electrode is not shown. Further, a resist for forming the gate wiring must be formed so as to cover the upper part of the silicon pillar, and therefore, the upper part of the silicon pillar must be covered, which is not a self-alignment process.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A
  • an object of the present invention is to provide a method for manufacturing an SGT that uses a thin gate material, is a metal gate, and is a self-aligned process, and a structure of the resulting SGT.
  • a method for manufacturing a semiconductor device includes: Forming a planar silicon layer on a silicon substrate; Forming a first columnar silicon layer and a second columnar silicon layer on the planar silicon layer; After the first step, Forming a gate insulating film around the first columnar silicon layer and the second columnar silicon layer; A metal film and a polysilicon film are formed around the gate insulating film, The thickness of the polysilicon film is less than half of the distance between the first columnar silicon layer and the second columnar silicon layer, Forming a third resist for forming a gate wiring; A second step of forming the gate wiring by performing anisotropic etching; After the second step, A fourth resist is deposited to expose the polysilicon film on the upper sidewalls of the first columnar silicon layer and the second columnar silicon layer, and the exposed polysilicon film is removed by etching. A third step of stripping a resist, removing the metal film by etching, and forming a first gate electrode and a second
  • first columnar silicon layer and the upper portion of the second columnar silicon layer are etched by the anisotropic etching.
  • the height of the upper surface of the third resist for forming the gate wiring is lower than the height of the upper surface of the polysilicon film above the first columnar silicon layer and the second columnar silicon layer. It is characterized by.
  • the method further includes a fourth step of forming a second p-type diffusion layer below the second columnar silicon layer and above the planar silicon layer.
  • a semiconductor device is A planar silicon layer formed on a silicon substrate; First and second columnar silicon layers formed on the planar silicon layer; A gate insulating film formed around the first columnar silicon layer; A first gate electrode having a laminated structure of a metal film and a polysilicon film formed around the gate insulating film; A gate insulating film formed around the second columnar silicon layer; A second gate electrode having a laminated structure of a metal film and a polysilicon film formed around the gate insulating film; The thickness of the polysilicon film is less than half of the distance between the first columnar silicon layer and the second columnar silicon layer, A gate wiring connected to the first and second gate electrodes; The height of the upper surface of the gate wiring is lower than the height of the upper surfaces of the first and second gate electrodes, A first n-type diffusion layer formed on top of the first columnar silicon layer; A second n-type diffusion layer formed in a lower portion of the first columnar silicon layer and an upper portion of the planar silicon layer; A
  • the gate wiring is characterized by having a laminated structure of the metal film and silicide.
  • the insulating film sidewall formed on the side wall of the first n-type diffusion layer is thicker than the sum of the thickness of the metal film and the polysilicon film.
  • the center line of the gate wiring is shifted by a first predetermined amount with respect to a line connecting the center point of the first columnar silicon layer and the center point of the second columnar silicon layer. To do.
  • silicide formed on the first and second n-type diffusion layers and on the first and second p-type diffusion layers.
  • the manufacturing method of SGT which is a metal gate and is a self-alignment process using a thin gate material, and the structure of SGT obtained as a result can be provided.
  • the height of the first columnar silicon layer 104 and the second columnar silicon layer 105 is set to the sum of the desired columnar silicon layer height and the height that will be later removed during gate wiring etching. Realized.
  • the self-alignment process is realized. Since it is a self-alignment process, high integration is possible.
  • the gate wiring has a laminated structure of the metal film and silicide. Since the silicide and the metal film are in direct contact, the resistance can be reduced.
  • the film thickness of the insulating film side wall formed on the side wall of the first n-type diffusion layer is larger than the sum of the film thickness of the metal film and the polysilicon film.
  • a center line of the gate wiring is shifted by a first predetermined amount with respect to a line connecting the center point of the first columnar silicon layer and the center point of the second columnar silicon layer. It is easy to form a silicide that connects the second n-type diffusion layer and the second p-type diffusion layer. Therefore, high integration can be achieved.
  • FIG. 2A is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 5B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a cross-sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
  • FIG. 5B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a cross-sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
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  • first resists 102 and 103 for forming a first columnar silicon layer 104 and a second columnar silicon layer 105 are formed on a silicon substrate 101.
  • the silicon substrate 101 is etched to form a first columnar silicon layer 104 and a second columnar silicon layer 105.
  • the heights of the first columnar silicon layer 104 and the second columnar silicon layer 105 are preferably the sum of the desired columnar silicon layer height and the height that is later removed during gate wiring etching.
  • the first resists 102 and 103 are removed.
  • a second resist 106 for forming the planar silicon layer 107 is formed.
  • the silicon substrate 101 is etched to form a planar silicon layer 107.
  • the second resist 106 is removed.
  • an element isolation film 108 is formed around the planar silicon layer 107.
  • the first step of forming the planar silicon layer 107 on the silicon substrate 101 and the first columnar silicon layer 104 and the second columnar silicon layer 105 on the planar silicon layer 107 is shown. It was.
  • a gate insulating film 109 is formed around the first columnar silicon layer 104 and the second columnar silicon layer 105, A metal film 110 and a polysilicon film 111 are formed around the gate insulating film 109, The thickness of the polysilicon film 111 is less than half the distance between the first columnar silicon layer 104 and the second columnar silicon layer 105, Forming a third resist 112 for forming the gate wiring 114c; A second step of forming the gate wiring 114c by performing anisotropic etching will be described.
  • a gate insulating film 109 is formed around the first columnar silicon layer 104 and the second columnar silicon layer 105, A metal film 110 and a polysilicon film 111 are formed around the gate insulating film 109. At this time, a thin polysilicon film is used. Therefore, voids can be prevented from being formed in the polysilicon film.
  • the metal film 110 may be any metal that is used in a semiconductor process and sets a threshold voltage of a transistor, such as titanium nitride.
  • the gate insulating film 109 may be any film used in a semiconductor process, such as an oxide film, an oxynitride film, or a high dielectric film.
  • a third resist 112 for forming the gate wiring 114c is formed.
  • the resist height is described as being lower than the columnar silicon layer. This is because when the height of the columnar silicon layer is high, it is considered that the resist thickness above the columnar silicon layer becomes thin or the polysilicon above the columnar silicon layer is exposed. As the gate wiring width becomes narrower, the polysilicon above the columnar silicon layer is more likely to be exposed.
  • the resist height may be higher than the columnar silicon layer.
  • the center line of the third resist 112 for the gate wiring is shifted from the line connecting the center point of the first columnar silicon layer 104 and the center point of the second columnar silicon layer 105.
  • the third resist 112 is preferably formed so that the third resist 112 is formed. This is because it is easy to form silicide connecting the second n-type diffusion layer 118 and the second p-type diffusion layer 121.
  • the polysilicon film 111 and the metal film 110 are etched.
  • a polysilicon film 111a, a polysilicon film 111b, and a polysilicon film 111c are formed.
  • the upper part of the columnar silicon layer may be etched during the etching.
  • the height may be set to the sum of a desired columnar silicon layer height and a height that is later removed during gate wiring etching. Therefore, the manufacturing process of the present invention is a self-alignment process. Further, since the metal film 110 is etched later, this step may be performed by etching the polysilicon film 111.
  • the third resist 112 is removed.
  • the gate insulating film 109 is formed around the first columnar silicon layer 104 and the second columnar silicon layer 105
  • a metal film 110 and a polysilicon film 111 are formed around the gate insulating film 109
  • the thickness of the polysilicon film 111 is less than half the distance between the first columnar silicon layer 104 and the second columnar silicon layer 105
  • Forming a third resist 112 for forming the gate wiring 114c A second step of forming the gate wiring 114c by performing anisotropic etching is shown.
  • a fourth resist 113 is deposited to expose the polysilicon films 111a and 111b on the upper sidewalls of the first columnar silicon layer 104 and the second columnar silicon layer 105, and the exposed polysilicon film 111a.
  • 111b are removed by etching
  • the fourth resist 113 is removed
  • the metal film 110 is removed by etching
  • a first gate electrode 114b and a second gate electrode 114a connected to the gate wiring 114c are formed.
  • a fourth resist 113 is deposited to expose the polysilicon films 111b and 111a on the upper sidewalls of the first columnar silicon layer 104 and the second columnar silicon layer 105. It is preferable to use resist etchback. Further, a coating film such as spin-on glass may be used.
  • the exposed polysilicon films 111a and 111b are removed by etching. Isotropic dry etching is preferred.
  • the fourth resist 113 is peeled off.
  • the metal film 110 is removed by etching, the metal film 110b is formed on the side wall of the first columnar silicon layer 104, and the metal film 110a is formed on the side wall of the second columnar silicon layer 105.
  • a metal film 110c is formed under the polysilicon film 111c. Isotropic etching is preferred.
  • the metal film 110b and the polysilicon film 111b form a first gate electrode 114b, A second gate electrode 114a is formed by the metal film 110a and the polysilicon film 111a, A gate wiring 114c is formed by the metal film 110c and the polysilicon film 111c. Therefore, it becomes a self-alignment process.
  • the fourth resist 113 is deposited to expose the polysilicon films 111a and 111b on the upper sidewalls of the first columnar silicon layer 104 and the second columnar silicon layer 105, and the exposed polysilicon film 111a.
  • 111b are removed by etching
  • the fourth resist 113 is removed
  • the metal film 110 is removed by etching
  • a first gate electrode 114b and a second gate electrode 114a connected to the gate wiring 114c are formed.
  • a third step is shown.
  • a first n-type diffusion layer 117 is formed on the first columnar silicon layer 104, and A second n-type diffusion layer 118 is formed below the first columnar silicon layer 104 and above the planar silicon layer 107; Forming a first p-type diffusion layer 120 on the second columnar silicon layer 105; A fourth step of forming the second p-type diffusion layer 121 below the second columnar silicon layer 105 and above the planar silicon layer 107 is shown.
  • an oxide film 115 is deposited.
  • a fifth resist 116 for forming the first n-type diffusion layer 117 and the second n-type diffusion layer 118 is formed.
  • arsenic is implanted to form a first n-type diffusion layer 117 and a second n-type diffusion layer 118.
  • a sixth resist 119 for forming the first p-type diffusion layer 120 and the second p-type diffusion layer 121 is formed.
  • boron or boron fluoride is implanted to form a first p-type diffusion layer 120 and a second p-type diffusion layer 121.
  • a nitride film 122 is deposited and heat treatment is performed.
  • the first n-type diffusion layer 117 is formed on the first columnar silicon layer 104
  • a second n-type diffusion layer 118 is formed below the first columnar silicon layer 104 and above the planar silicon layer 107;
  • the fourth step of forming the second p-type diffusion layer 121 below the second columnar silicon layer 105 and above the planar silicon layer 107 is shown.
  • silicide is formed on the first n-type diffusion layer 117, the second n-type diffusion layer 118, the first p-type diffusion layer 120, the second p-type diffusion layer 121, and the gate wiring 114c.
  • a 5th process is shown.
  • the nitride film 122 is etched to form nitride film side walls 123, 124, and 125.
  • the oxide film is etched to form oxide film side walls 127, 126, and 128.
  • the nitride film side wall 123 and the oxide film side wall 127 become the insulating film side wall 129, and the nitride film side wall 124 and the oxide film side wall 126 become the insulating film side wall 130, and nitride the sidewalls of the first columnar silicon layer 104.
  • the film side wall 125 and the oxide film side wall 128 become the insulating film side wall 131, and the nitride film side wall 125 and the oxide film side wall 128 on the side wall of the second columnar silicon layer 105 become the insulating film side wall 132.
  • the film thickness of the insulating film side wall 129 formed on the side wall of the first n-type diffusion layer 117 is preferably larger than the sum of the film thicknesses of the metal film 110b and the polysilicon film 111b. If the thickness of the insulating film sidewall 129 formed on the side wall of the first n-type diffusion layer 117 is larger than the sum of the thickness of the metal film 110b and the polysilicon film 111b, the contact and the gate electrode 114b Insulation becomes easy.
  • a metal is deposited, heat-treated, and unreacted metal is removed, whereby the first n-type diffusion layer 117, the second n-type diffusion layer 118, and the first Silicides 134, 138, 136, 137, 133, 135 are formed on the p-type diffusion layer 120, the second p-type diffusion layer 121, and the gate wiring 114c.
  • the second n-type diffusion layer 118 and the second p-type diffusion layer 121 are connected by the silicide 138. Since the center line of the gate wiring 114 c is shifted from the line connecting the center point of the first columnar silicon layer 104 and the center point of the second columnar silicon layer 105, the silicide 138 can be easily formed. Therefore, high integration can be achieved.
  • the gate wiring 114c tends to have a laminated structure of the metal film 110c and the silicide 133. Since the silicide 133 and the metal film 110c are in direct contact with each other, the resistance can be reduced.
  • silicide is formed on the first n-type diffusion layer 117, the second n-type diffusion layer 118, the first p-type diffusion layer 120, the second p-type diffusion layer 121, and the gate wiring 114c.
  • a fifth step was indicated.
  • a contact stopper 139 such as a nitride film is formed, and an interlayer insulating film 140 is formed.
  • a seventh resist 141 for forming the contact holes 142 and 143 is formed.
  • the interlayer insulating film 140 is etched to form contact holes 142 and 143. If the film thickness of the insulating film sidewall 129 formed on the side wall of the first n-type diffusion layer 117 is larger than the sum of the film thickness of the metal film 110b and the polysilicon film 111b, the seventh resist is displaced and the contact When the hole etching is overetched, a short circuit between the contact and the gate electrode 114b can be prevented.
  • the seventh resist 141 is removed.
  • an eighth resist 144 for forming the contact holes 145 and 146 is formed.
  • the interlayer insulating film 140 is etched to form contact holes 145 and 146.
  • the eighth resist 144 is stripped.
  • the contact stopper 139 is etched, and the contact stoppers 139 under the contact holes 142 and 143 and the contact holes 145 and 146 are removed.
  • metal is deposited to form contacts 147, 148, 149, 150.
  • a metal 151 for metal wiring is deposited.
  • ninth resists 152, 153, 154, 155 for forming metal wiring are formed.
  • the metal 151 is etched to form metal wirings 156, 157, 158 and 159.
  • the ninth resists 152, 153, 154, and 155 are removed.
  • SGT semiconductor-oxide-semiconductor
  • FIG. A structure of a semiconductor device obtained by the manufacturing method is shown in FIG. As shown in FIG. A planar silicon layer 107 formed on the silicon substrate 101; First and second columnar silicon layers 104 and 105 formed on the planar silicon layer 107; A gate insulating film 109 formed around the first columnar silicon layer 104; A first gate electrode 114b having a laminated structure of a metal film 110b and a polysilicon film 111b formed around the gate insulating film 109; A gate insulating film 109 formed around the second columnar silicon layer 105; A second gate electrode 114a having a laminated structure of a metal film 110a and a polysilicon film 111a formed around the gate insulating film 109; The thickness of the polysilicon films 111b and 111a is less than half of the distance between the first columnar silicon layer 104 and the second columnar silicon layer 105, A gate line 114c connected to the first and second gate electrodes 114b and 114a; The height of the upper surface of the gate line
  • the gate wiring 114c has a laminated structure of the metal film 110c and the silicide 133. Since the silicide 133 and the metal film 110c are in direct contact with each other, the resistance can be reduced.
  • the insulating film sidewall 129 formed on the sidewall of the first n-type diffusion layer 117 is thicker than the sum of the film thickness of the metal film 110b and the polysilicon film 111b.
  • a center line of the gate wiring 114 c is shifted by a first predetermined amount with respect to a line connecting the center point of the first columnar silicon layer 104 and the center point of the second columnar silicon layer 105.
  • the silicide 138 that connects the second n-type diffusion layer 118 and the second p-type diffusion layer 121 can be easily formed. Therefore, high integration can be achieved.
  • Second p-type diffusion layer 122 Nitride film 123. Nitride film sidewall 124. Nitride film sidewall 125. Nitride film sidewall 126. Oxide film side wall 127. Oxide film sidewall 128. Oxide film side wall 129. Insulating film sidewall 130. Insulating film sidewall 131. Insulating film side wall 132. Insulating film side wall 133. Silicide 134. Silicide 135. Silicide 136. Silicide 137. Silicide 138. Silicide 139. Contact stopper 140. Interlayer insulating film 141. Seventh resist 142. Contact hole 143. Contact hole 144. Eighth resist 145. Contact hole 146. Contact hole 147. Contact 148. Contact 149. Contact 150. Contact 151. Metal 152. Ninth resist 153. Ninth resist 154. Ninth resist 155. Ninth resist 156. Metal wiring 157. Metal wiring 158. Metal wiring 159. Metal wiring 158. Metal wiring 159. Metal wiring 158. Metal wiring 159. Metal wiring

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Abstract

　半導体装置の製造方法は、平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、ゲート配線を形成するための第３のレジストを形成し、前記ゲート配線を形成する第２の工程と、第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程を有する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献４を参照）。
　このような方法では、シリコン柱間隔が狭くなったとき、厚いゲート材料をシリコン柱間に堆積しなければならず、シリコン柱間にボイドと呼ばれる孔が形成されることがある。ボイドが形成されると、エッチバック後にゲート材料に孔ができる。その後絶縁膜サイドウォールを形成するために絶縁膜を堆積するとボイド内に絶縁膜が堆積する。従って、ゲート材料加工が難しい。
　そこで、シリコン柱形成後、ゲート酸化膜を形成し、薄いポリシリコンを堆積後、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成し、ゲート配線をエッチングし、その後、酸化膜を厚く堆積し、シリコン柱上部を露出し、シリコン柱上部の薄いポリシリコンを除去し、厚い酸化膜をウエットエッチングにて除去することが示されている（例えば非特許文献１を参照）。
　しかしながら、ゲート電極に金属を用いるための方法は示されていない。また、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成しなければならず、従って、シリコン柱上部を覆わねばならず自己整合プロセスではない。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報
B.Yang, K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo, and D.L.Kwong, "Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET", IEEE Electron Device Letters, VOL.29, No.7, July 2008, pp791-794.
　そこで、本発明は、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
　本発明の第１の観点に係る半導体装置の製造方法は、
　シリコン基板上に平面状シリコン層を形成し、
　前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
　前記第１の工程の後、
　前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、
　前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、
　前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
　ゲート配線を形成するための第３のレジストを形成し、
　異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、
　前記第２の工程の後、
　第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程と、
　を有することを特徴とする。
　また、前記異方性エッチングにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部がエッチングされることを特徴とする。
　また、前記ゲート配線を形成するための前記第３のレジストの上面の高さは、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部の前記ポリシリコン膜の上面の高さより低いことを特徴とする。
　前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
　前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
　前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
　前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第４の工程をさらに含むことを特徴とする。
　前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第５の工程とをさらに含むことを特徴とする。
　また、本発明の第２の観点に係る半導体装置は、
　シリコン基板上に形成された平面状シリコン層と、
　前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
　前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
　前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、
　前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
　前記第１及び前記第２のゲート電極に接続されたゲート配線と、
　前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低いことを特徴とし、
　前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
　前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
　前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
　前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
　を有することを特徴とする。
　また、前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする。
　また、前記第１のｎ型拡散層側壁に形成された絶縁膜サイドウォールの膜厚は、前記金属膜及びポリシリコン膜の膜厚の和より厚いことを特徴とする。
　また、前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする。
　また、前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、ことを特徴とする。
　本発明によれば、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
　第１の柱状シリコン層１０４と第２の柱状シリコン層１０５の高さは、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和とすることにより自己整合プロセスを実現している。
　また、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、
　前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、
　前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
　ゲート配線を形成するための第３のレジストを形成し、
　異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、
　前記第２の工程の後、
　第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程と、
　により自己整合プロセスを実現している。
　自己整合プロセスであるから、高集積化が可能となる。
　また、前記ゲート配線は、前記金属膜とシリサイドの積層構造からなる。シリサイドと金属膜とが直接接触するため、低抵抗化をすることができる。
　前記第１のｎ型拡散層側壁に形成された絶縁膜サイドウォールの膜厚は、前記金属膜及びポリシリコン膜の膜厚の和より厚い。
　第７のレジストがずれて、かつコンタクト孔エッチングがオーバーエッチとなったとき、コンタクトとゲート電極との短絡を防ぐことができる。
　前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれている。
　第２のｎ型拡散層と、第２のｐ型拡散層とを接続するシリサイドを形成しやすい。従って、高集積化をおこなうことができる。
（A）は本発明の実施形態に係る半導体装置の平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。
　以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置の製造工程を、図２～図４０を参照しながら説明する。
　以下に、シリコン基板１０１上に平面状シリコン層１０７と、平面状シリコン層１０７上に、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と、を形成する第１の工程を示す。
　まず、図２に示すように、シリコン基板１０１上に第１の柱状シリコン層１０４と第２の柱状シリコン層１０５とを形成するための第１のレジスト１０２、１０３を形成する。
　次に、図３に示すように、シリコン基板１０１をエッチングし、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５とを形成する。第１の柱状シリコン層１０４と第２の柱状シリコン層１０５の高さは、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和とすることが望ましい。
　次に、図４に示すように、第１のレジスト１０２、１０３を剥離する。
　次に、図５に示すように、平面状シリコン層１０７を形成するための第２のレジスト１０６を形成する。
　次に、図６に示すように、シリコン基板１０１をエッチングし、平面状シリコン層１０７を形成する。
　次に、図７に示すように、第２のレジスト１０６を剥離する。
　次に、図８に示すように、平面状シリコン層１０７の周囲に素子分離膜１０８を形成する。
　以上により、シリコン基板１０１上に平面状シリコン層１０７と、平面状シリコン層１０７上に、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と、を形成する第１の工程が示された。
　次に、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５の周囲にゲート絶縁膜１０９を形成し、
　前記ゲート絶縁膜１０９の周囲に金属膜１１０及びポリシリコン膜１１１を成膜し、
　前記ポリシリコン膜１１１の膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄いのであって、
　ゲート配線１１４ｃを形成するための第３のレジスト１１２を形成し、
　異方性エッチングを行うことにより前記ゲート配線１１４ｃを形成する第２の工程を示す。
　次に、図９に示すように、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５の周囲にゲート絶縁膜１０９を形成し、
　前記ゲート絶縁膜１０９の周囲に金属膜１１０及びポリシリコン膜１１１を成膜する。このとき、薄いポリシリコン膜を使用する。従って、ポリシリコン膜中にボイドが形成されることを防ぐことができる。
　金属膜１１０は、窒化チタンといった、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。
　ゲート絶縁膜１０９は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
　次に、図１０に示すように、ゲート配線１１４ｃを形成するための第３のレジスト１１２を形成する。本実施例においては、レジスト高さが柱状シリコン層より低くなるように記載した。柱状シリコン層の高さが高いとき、柱状シリコン層上部のレジスト厚さが薄くなり、もしくは、柱状シリコン層上部のポリシリコンが露出することが考えられるからである。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコンが露出しやすくなる。
　レジスト高さが柱状シリコン層より高くなってもよい。
　また、このとき、ゲート配線のための第３のレジスト１１２の中心線が、第１の柱状シリコン層１０４の中心点と第２の柱状シリコン層１０５の中心点とを結ぶ線に対してずれているよう、第３のレジスト１１２を形成することが好ましい。第２のｎ型拡散層１１８と第２のｐ型拡散層１２１とを接続するシリサイドを形成しやすくなるからである。
　次に、図１１に示すように、ポリシリコン膜１１１と金属膜１１０をエッチングする。
　ポリシリコン膜１１１ａ、ポリシリコン膜１１１ｂ、ポリシリコン膜１１１ｃとが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄く、もしくは、柱状シリコン層上部のポリシリコンが露出していると、エッチング中に、柱状シリコン層上部がエッチングされることがある。この場合、柱状シリコン層を形成時に、その高さを、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和としておけばよい。従って、本発明の製造工程は、自己整合プロセスとなる。
　また、後に金属膜１１０をエッチングするため、本工程をポリシリコン膜１１１のエッチングとしてもよい。
　次に、図１２に示すように、第３のレジスト１１２を剥離する。
　以上により、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５の周囲にゲート絶縁膜１０９を形成し、
　前記ゲート絶縁膜１０９の周囲に金属膜１１０及びポリシリコン膜１１１を成膜し、
　前記ポリシリコン膜１１１の膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄いのであって、
　ゲート配線１１４ｃを形成するための第３のレジスト１１２を形成し、
　異方性エッチングを行うことにより前記ゲート配線１１４ｃを形成する第２の工程が示された。
　次に、第４のレジスト１１３を堆積し、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５上部側壁の前記ポリシリコン膜１１１ａ、１１１ｂを露出し、露出した前記ポリシリコン膜１１１ａ、１１１ｂをエッチングにより除去し、前記第４のレジスト１１３を剥離し、前記金属膜１１０をエッチングにより除去し、前記ゲート配線１１４ｃに接続する第１のゲート電極１１４ｂと第２のゲート電極１１４ａを形成する第３の工程を示す。
　図１３に示すように、第４のレジスト１１３を堆積し、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５上部側壁の前記ポリシリコン膜１１１ｂ、１１１ａを露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
　次に、図１４に示すように、露出した前記ポリシリコン膜１１１ａ、１１１ｂをエッチングにより除去する。等方性ドライエッチングが好ましい。
　次に、図１５に示すように、第４のレジスト１１３を剥離する。
　次に、図１６に示すように、前記金属膜１１０をエッチングにより除去し、第１の柱状シリコン層１０４側壁に、金属膜１１０ｂを、第２の柱状シリコン層１０５側壁に、金属膜１１０ａを、ポリシリコン膜１１１ｃ下に金属膜１１０ｃを形成する。等方性エッチングが好ましい。
　金属膜１１０ｂとポリシリコン膜１１１ｂとで第１のゲート電極１１４ｂを形成し、
　金属膜１１０ａとポリシリコン膜１１１ａとで第２のゲート電極１１４ａを形成し、
　金属膜１１０ｃとポリシリコン膜１１１ｃとでゲート配線１１４ｃを形成する。従って、自己整合プロセスとなる。
　以上により、第４のレジスト１１３を堆積し、前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５上部側壁の前記ポリシリコン膜１１１ａ、１１１ｂを露出し、露出した前記ポリシリコン膜１１１ａ、１１１ｂをエッチングにより除去し、前記第４のレジスト１１３を剥離し、前記金属膜１１０をエッチングにより除去し、前記ゲート配線１１４ｃに接続する第１のゲート電極１１４ｂと第２のゲート電極１１４ａを形成する第３の工程が示された。
　次に、第１の柱状シリコン層１０４の上部に第１のｎ型拡散層１１７を形成し、
　第１の柱状シリコン層１０４の下部と平面状シリコン層１０７の上部に第２のｎ型拡散層１１８を形成し、
　第２の柱状シリコン層１０５の上部に第１のｐ型拡散層１２０を形成し、
　第２の柱状シリコン層１０５の下部と平面状シリコン層１０７の上部に第２のｐ型拡散層１２１を形成する第４の工程を示す。
　図１７に示すように、酸化膜１１５を堆積する。
　次に、図１８に示すように、第１のｎ型拡散層１１７と第２のｎ型拡散層１１８を形成するための、第５のレジスト１１６を形成する。
　次に、図１９に示すように、砒素を注入し、第１のｎ型拡散層１１７と第２のｎ型拡散層１１８を形成する。
　次に、図２０に示すように、第５のレジスト１１６を剥離する。
　次に、図２１に示すように、第１のｐ型拡散層１２０と第２のｐ型拡散層１２１を形成するための第６のレジスト１１９を形成する。
　次に、図２２に示すように、ボロンまたは弗化ボロンを注入し、第１のｐ型拡散層１２０と第２のｐ型拡散層１２１を形成する。
　次に、図２３に示すように、第６のレジスト１１９を剥離する。
　次に、図２４に示すように、窒化膜１２２を堆積し、熱処理を行う。
　以上により、第１の柱状シリコン層１０４の上部に第１のｎ型拡散層１１７を形成し、
　第１の柱状シリコン層１０４の下部と平面状シリコン層１０７の上部に第２のｎ型拡散層１１８を形成し、
　第２の柱状シリコン層１０５の上部に第１のｐ型拡散層１２０を形成し、
　第２の柱状シリコン層１０５の下部と平面状シリコン層１０７の上部に第２のｐ型拡散層１２１を形成する第４の工程が示された。
　次に、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０と第２のｐ型拡散層１２１上とゲート配線１１４ｃにシリサイドを形成する第５の工程を示す。
　図２５に示すように、窒化膜１２２をエッチングし、窒化膜サイドウォール１２３、１２４、１２５を形成する。
　次に、図２６に示すように、酸化膜をエッチングし、酸化膜サイドウォール１２７、１２６、１２８を形成する。窒化膜サイドウォール１２３と酸化膜サイドウォール１２７とで絶縁膜サイドウォール１２９となり、窒化膜サイドウォール１２４と酸化膜サイドウォール１２６とで絶縁膜サイドウォール１３０となり、第１の柱状シリコン層１０４側壁の窒化膜サイドウォール１２５と酸化膜サイドウォール１２８とで絶縁膜サイドウォール１３１となり、第２の柱状シリコン層１０５側壁の窒化膜サイドウォール１２５と酸化膜サイドウォール１２８とで絶縁膜サイドウォール１３２となる。
　このとき、第１のｎ型拡散層１１７側壁に形成された絶縁膜サイドウォール１２９の膜厚は、金属膜１１０ｂ及びポリシリコン膜１１１ｂの膜厚の和より厚いことが好ましい。
　第１のｎ型拡散層１１７側壁に形成された絶縁膜サイドウォール１２９の膜厚が、金属膜１１０ｂ及びポリシリコン膜１１１ｂの膜厚の和より厚いと、コンタクト形成時に、コンタクトとゲート電極１１４ｂとの絶縁が容易になる。
　次に、図２７に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０と第２のｐ型拡散層１２１上とゲート配線１１４ｃにシリサイド１３４、１３８、１３６、１３７、１３３、１３５を形成する。
　第２のｎ型拡散層１１８と、第２のｐ型拡散層１２１とは、シリサイド１３８で接続されることとなる。ゲート配線１１４ｃの中心線が、第１の柱状シリコン層１０４の中心点と第２の柱状シリコン層１０５の中心点とを結ぶ線に対してずれているので、シリサイド１３８を形成しやすい。従って、高集積化を行うことができる。
　また、ポリシリコン膜配線１１１ｃが薄いため、ゲート配線１１４ｃは、金属膜１１０ｃとシリサイド１３３の積層構造となりやすい。シリサイド１３３と金属膜１１０ｃとが直接接触するため、低抵抗化を図ることができる。
　以上により、第１のｎ型拡散層１１７上と第２のｎ型拡散層１１８上と第１のｐ型拡散層１２０と第２のｐ型拡散層１２１上とゲート配線１１４ｃにシリサイドを形成する第５の工程が示された。
　次に、図２８に示すように、窒化膜といったコンタクトストッパー１３９を成膜し、層間絶縁膜１４０を形成する。
　次に、図２９に示すように、コンタクト孔１４２，１４３を形成するための第７のレジスト１４１を形成する。
　次に、図３０に示すように、層間絶縁膜１４０をエッチングし、コンタクト孔１４２，１４３を形成する。第１のｎ型拡散層１１７側壁に形成された絶縁膜サイドウォール１２９の膜厚が、金属膜１１０ｂ及びポリシリコン膜１１１ｂの膜厚の和より厚いと、第７のレジストがずれて、かつコンタクト孔エッチングがオーバーエッチとなったとき、コンタクトとゲート電極１１４ｂとの短絡を防ぐことができる。
　次に、図３１に示すように、第７のレジスト１４１を剥離する。
　次に、図３２に示すように、コンタクト孔１４５、１４６を形成するための第８のレジスト１４４を形成する。
　次に、図３３に示すように、層間絶縁膜１４０をエッチングし、コンタクト孔１４５、１４６を形成する。
　次に、図３４に示すように、第８のレジスト１４４を剥離する。
　次に、図３５に示すように、コンタクトストッパー１３９をエッチングし、コンタクト孔１４２，１４３、コンタクト孔１４５、１４６下のコンタクトストッパー１３９を除去する。
　次に、図３６に示すように、金属を堆積し、コンタクト１４７、１４８、１４９、１５０を形成する。
　次に、図３７に示すように、金属配線のための金属１５１を堆積する。
　次に、図３８に示すように、金属配線を形成するための第９のレジスト１５２、１５３、１５４、１５５を形成する。
　次に、図３９に示すように、金属１５１をエッチングし、金属配線１５６、１５７、１５８、１５９を形成する。
　次に、図４０に示すように、第９のレジスト１５２、１５３、１５４、１５５を剥離する。
　以上により、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法が示された。
　上記製造方法によって得られる半導体装置の構造を図１に示す。
　図１に示すように、半導体装置は、
　シリコン基板１０１上に形成された平面状シリコン層１０７と、
　前記平面状シリコン層１０７上に形成された第１及び第２の柱状シリコン層１０４、１０５と、
　前記第１の柱状シリコン層１０４の周囲に形成されたゲート絶縁膜１０９と、
　前記ゲート絶縁膜１０９の周囲に形成された金属膜１１０ｂ及びポリシリコン膜１１１ｂの積層構造からなる第１のゲート電極１１４ｂと、
　前記第２の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１０９と、
　前記ゲート絶縁膜１０９の周囲に形成された金属膜１１０ａ及びポリシリコン膜１１１ａの積層構造からなる第２のゲート電極１１４ａと、
　前記ポリシリコン膜１１１ｂ、１１１ａの膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄いのであって、
　前記第１及び前記第２のゲート電極１１４ｂ、１１４ａに接続されたゲート配線１１４ｃと、
　前記ゲート配線１１４ｃの上面の高さは前記第１及び第２のゲート電極１１４ｂ、１１４ａの上面の高さより低いことを特徴とし、
　前記第１の柱状シリコン層１０４の上部に形成された第１のｎ型拡散層１１７と、
　前記第１の柱状シリコン層１０４の下部と前記平面状シリコン層１０７の上部とに形成された第２のｎ型拡散層１１８と、
　前記第２の柱状シリコン層１０５の上部に形成された第１のｐ型拡散層１２０と、
　前記第２の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部とに形成された第２のｐ型拡散層１２１と、
　を有する。
　また、前記ゲート配線１１４ｃは、前記金属膜１１０ｃとシリサイド１３３の積層構造からなる。シリサイド１３３と金属膜１１０ｃとが直接接触するため、低抵抗化をすることができる。
　前記第１のｎ型拡散層１１７側壁に形成された絶縁膜サイドウォール１２９の膜厚は、前記金属膜１１０ｂ及びポリシリコン膜１１１ｂの膜厚の和より厚い。
　第７のレジストがずれて、かつコンタクト孔エッチングがオーバーエッチとなったとき、コンタクト１４８とゲート電極１１４ｂとの短絡を防ぐことができる。
　前記ゲート配線１１４ｃの中心線が、前記第１の柱状シリコン層１０４の中心点と前記第２の柱状シリコン層１０５の中心点とを結ぶ線に対して第１の所定量ずれている。
　第２のｎ型拡散層１１８と、第２のｐ型拡散層１２１とを接続するシリサイド１３８を形成しやすい。従って、高集積化をおこなうことができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１の柱状シリコン層
１０５．第２の柱状シリコン層
１０６．第２のレジスト
１０７．平面状シリコン層
１０８．素子分離膜
１０９．ゲート絶縁膜
１１０．金属膜
１１０ａ．金属膜
１１０ｂ．金属膜
１１０ｃ．金属膜
１１１．ポリシリコン膜
１１１ａ．ポリシリコン膜
１１１ｂ．ポリシリコン膜
１１１ｃ．ポリシリコン配線
１１２．第３のレジスト
１１３．第４のレジスト
１１４ａ．第２のゲート電極
１１４ｂ．第１のゲート電極
１１４ｃ．ゲート配線
１１５．酸化膜
１１６．第５のレジスト
１１７．第１のｎ型拡散層
１１８．第２のｎ型拡散層
１１９．第６のレジスト
１２０．第１のｐ型拡散層
１２１．第２のｐ型拡散層
１２２．窒化膜
１２３．窒化膜サイドウォール
１２４．窒化膜サイドウォール
１２５．窒化膜サイドウォール
１２６．酸化膜サイドウォール
１２７．酸化膜サイドウォール
１２８．酸化膜サイドウォール
１２９．絶縁膜サイドウォール
１３０．絶縁膜サイドウォール
１３１．絶縁膜サイドウォール
１３２．絶縁膜サイドウォール
１３３．シリサイド
１３４．シリサイド
１３５．シリサイド
１３６．シリサイド
１３７．シリサイド
１３８．シリサイド
１３９．コンタクトストッパー
１４０．層間絶縁膜
１４１．第７のレジスト
１４２．コンタクト孔
１４３．コンタクト孔
１４４．第８のレジスト
１４５．コンタクト孔
１４６．コンタクト孔
１４７．コンタクト
１４８．コンタクト
１４９．コンタクト
１５０．コンタクト
１５１．金属
１５２．第９のレジスト
１５３．第９のレジスト
１５４．第９のレジスト
１５５．第９のレジスト
１５６．金属配線
１５７．金属配線
１５８．金属配線
１５９．金属配線

Claims (10)

  1. 　シリコン基板上に平面状シリコン層を形成し、
    　前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
    　前記第１の工程の後、
    　前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、
    　前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、
    　前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
    　ゲート配線を形成するための第３のレジストを形成し、
    　異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、
    　前記第２の工程の後、
    　第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第３の工程と、
    　を有することを特徴とする半導体装置の製造方法。
  2. 　前記異方性エッチングにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部がエッチングされることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記ゲート配線を形成するための前記第３のレジストの上面の高さは、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部の前記ポリシリコン膜の上面の高さより低いことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
    　前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
    　前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
    　前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第４の工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第５の工程とをさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　シリコン基板上に形成された平面状シリコン層と、
    　前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
    　前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
    　前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、
    　前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄いのであって、
    　前記第１及び前記第２のゲート電極に接続されたゲート配線と、
    　前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低いことを特徴とし、
    　前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
    　前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
    　前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
    　前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
    　を有する、
    　ことを特徴とする半導体装置。
  7. 　前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする請求項６に記載の半導体装置。
  8. 　前記第１のｎ型拡散層側壁に形成された絶縁膜サイドウォールの膜厚は、前記金属膜及びポリシリコン膜の膜厚の和より厚いことを特徴とする請求項６に記載の半導体装置。
  9. 　前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする請求項６に記載の半導体装置。
  10. 　前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、
    　ことを特徴とする請求項９に記載の半導体装置。
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