JPH0358485A - 縦型ｍｏｓｆｅｔ装置の製造方法 - Google Patents
縦型ｍｏｓｆｅｔ装置の製造方法Info
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- JPH0358485A JPH0358485A JP1192662A JP19266289A JPH0358485A JP H0358485 A JPH0358485 A JP H0358485A JP 1192662 A JP1192662 A JP 1192662A JP 19266289 A JP19266289 A JP 19266289A JP H0358485 A JPH0358485 A JP H0358485A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、縦型ＭＯＳ ＦＥＴ装置の製造方法に関す
るものである． （従来の技術） 従来の縦型ＭＯＳ ＦＥＴ装置の製造方法を第２図（ａ
）〜（ωを参照して説明する。この従来の方法は、文献
「アイイイイ・トランスアクションズ・オン・エレクト
ロン・デバイシズ（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
ＳＯＮ ＥＬＥＣＴＲＯＮ ＤＥＬＩＣＢＳ）ＪＬＬＩ
Ｉ （１１ ） （１９Ｂ？−１１）Ｐ２３２９〜２３
３４ Ｊに開示されるような方法である．まず、比抵抗
０．００４Ω・備程度のＮ型半導体基板１上に比抵抗１
．５Ω・備のＮ型エピタキシャル層２を形成し、このＮ
型エピタキシャル層２の表面部に接合深さ３ｐｍ，
シート抵抗５００〜１０００Ω／口のＰ型拡散層３を形
成する．次いで、熱酸化を行い、厚さ２５０人の第１酸
化膜層４を前記Ｐ型拡散層３の表面に形成した後、その
上にＣＶＤ法によりＳｉ３Ｎ４層５を形成し、さらにそ
の上に厚さ１００００人に第２酸化膜層６をＣＶＤ法に
より形成する．なお、第１酸化膜層４は、前記Ｓｉ３Ｎ
４層５による応力を緩和するために設けられる．（第２
図（ａ））次に、ホトリソエソチング工程により第２酸
化膜層６，ｓ＋．ｌ１．層５および第１酸化膜層４を図
示しないレジストをマスクとして選択的に除去し、幅３
ｎの開口部７を形成する．続いて、その開口部７から残
存第２酸化膜層６をマスクとしてＰＩＥ法によりＰ型拡
敞層３をエッチングすることにより、このＰ型拡散層３
に前記Ｎ型エピタキシャル層２に到達するように溝８を
形成する。（第２図（ｂｌ）． その後、第２酸化膜層６をエッチングにより除去する． 次に、Ｓｉ３Ｎｉ層５をマスクとして選択酸化を行うこ
とにより、前記溝８の内壁に厚さ１０００人のゲート酸
化膜層９を形成する．その後、ＣＶＤ法により、Ｎ型に
ドーブしたポリシリコン層１０を厚さ７一程度全面に形
成し、溝８をこのポリシリコン層１０で完全に埋める．
（第２図（ｃ））その後、ＳｒＪａ層５をストツパとし
てポリシリコン層ｌＯをエッチバックすることにより、
このポリシリコン層１０を溝８内にのみ残す（第２図（
ｄ））． その後、ＳｔＪ４層５と第１酸化膜層４をエッチングに
より除去する（第２図（ｅ））．次いで、溝部周囲のＰ
型拡散層３表面部に、接合深さ２ｎ、シート抵抗２０〜
３０Ω／口程度のＮ型拡散層１１を、レジストマスクに
よるイオン注入法と熱処理により形成する（第２図（ｆ
））．次に、溝部のポリシリコンＩ１ｉ１０の表面とＰ
型，Ｎ型拡散層３．１１の表面である全面に熱酸化法に
より第３酸化膜層１２を厚さ５０００人程度形成する（
第２図（ｇ））． その後、その第３酸化膜層１２の一部をホトリソエノチ
ングにより除去して、前記Ｐ型およびＮ型拡散Ｊｉ３，
１１上を露出させるようにコンタクトホール１３を形成
する．次いで、そのコンタクトホールｌ３を通してＰ型
およびＮ型拡散層３，１１に接続されるように厚さ２ｎ
のアルξ配線層ｌ４を蒸着法により形成する（第２図（
ｈ））．以上の工程により、Ｎ型拡散層１１をソース領
域．Ｐ型拡散層３をボディ領域，溝部のポリシリコン層
１０をゲート電極．Ｎ型エピタキシャル層２をドレイン
領域．Ｐ型拡散層３の溝８側面部分をチャネル領域とす
る縦型ＭＯＳ Ｆ［！Ｔが得られる。
るものである． （従来の技術） 従来の縦型ＭＯＳ ＦＥＴ装置の製造方法を第２図（ａ
）〜（ωを参照して説明する。この従来の方法は、文献
「アイイイイ・トランスアクションズ・オン・エレクト
ロン・デバイシズ（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
ＳＯＮ ＥＬＥＣＴＲＯＮ ＤＥＬＩＣＢＳ）ＪＬＬＩ
Ｉ （１１ ） （１９Ｂ？−１１）Ｐ２３２９〜２３
３４ Ｊに開示されるような方法である．まず、比抵抗
０．００４Ω・備程度のＮ型半導体基板１上に比抵抗１
．５Ω・備のＮ型エピタキシャル層２を形成し、このＮ
型エピタキシャル層２の表面部に接合深さ３ｐｍ，
シート抵抗５００〜１０００Ω／口のＰ型拡散層３を形
成する．次いで、熱酸化を行い、厚さ２５０人の第１酸
化膜層４を前記Ｐ型拡散層３の表面に形成した後、その
上にＣＶＤ法によりＳｉ３Ｎ４層５を形成し、さらにそ
の上に厚さ１００００人に第２酸化膜層６をＣＶＤ法に
より形成する．なお、第１酸化膜層４は、前記Ｓｉ３Ｎ
４層５による応力を緩和するために設けられる．（第２
図（ａ））次に、ホトリソエソチング工程により第２酸
化膜層６，ｓ＋．ｌ１．層５および第１酸化膜層４を図
示しないレジストをマスクとして選択的に除去し、幅３
ｎの開口部７を形成する．続いて、その開口部７から残
存第２酸化膜層６をマスクとしてＰＩＥ法によりＰ型拡
敞層３をエッチングすることにより、このＰ型拡散層３
に前記Ｎ型エピタキシャル層２に到達するように溝８を
形成する。（第２図（ｂｌ）． その後、第２酸化膜層６をエッチングにより除去する． 次に、Ｓｉ３Ｎｉ層５をマスクとして選択酸化を行うこ
とにより、前記溝８の内壁に厚さ１０００人のゲート酸
化膜層９を形成する．その後、ＣＶＤ法により、Ｎ型に
ドーブしたポリシリコン層１０を厚さ７一程度全面に形
成し、溝８をこのポリシリコン層１０で完全に埋める．
（第２図（ｃ））その後、ＳｒＪａ層５をストツパとし
てポリシリコン層ｌＯをエッチバックすることにより、
このポリシリコン層１０を溝８内にのみ残す（第２図（
ｄ））． その後、ＳｔＪ４層５と第１酸化膜層４をエッチングに
より除去する（第２図（ｅ））．次いで、溝部周囲のＰ
型拡散層３表面部に、接合深さ２ｎ、シート抵抗２０〜
３０Ω／口程度のＮ型拡散層１１を、レジストマスクに
よるイオン注入法と熱処理により形成する（第２図（ｆ
））．次に、溝部のポリシリコンＩ１ｉ１０の表面とＰ
型，Ｎ型拡散層３．１１の表面である全面に熱酸化法に
より第３酸化膜層１２を厚さ５０００人程度形成する（
第２図（ｇ））． その後、その第３酸化膜層１２の一部をホトリソエノチ
ングにより除去して、前記Ｐ型およびＮ型拡散Ｊｉ３，
１１上を露出させるようにコンタクトホール１３を形成
する．次いで、そのコンタクトホールｌ３を通してＰ型
およびＮ型拡散層３，１１に接続されるように厚さ２ｎ
のアルξ配線層ｌ４を蒸着法により形成する（第２図（
ｈ））．以上の工程により、Ｎ型拡散層１１をソース領
域．Ｐ型拡散層３をボディ領域，溝部のポリシリコン層
１０をゲート電極．Ｎ型エピタキシャル層２をドレイン
領域．Ｐ型拡散層３の溝８側面部分をチャネル領域とす
る縦型ＭＯＳ Ｆ［！Ｔが得られる。
（発明が解決しようとする課Ｉ！）
しかしながら、上記のような従来の製造方法では、Ｎ型
拡散層１１の形成および、コンタクトホールｌ３の形成
の際にホトリソ工程が必要となる．そのため、それぞれ
のホトリソ工程での合わせ余裕を’ｌ ｐｓとした場合
、合計４ｎ以上の余裕が必要となり、素子寸法が大幅に
増大するという問題点があった． この発明は上記の点に鑑みなされたもので、合わせ余裕
を不要として素子寸法を小さくすることができる縦型Ｍ
ＯＳ ＰＥＴ装置の製造方法を提供することを目的とす
る． （課題を解決するための手段） この発明は、窒化膜層（Ｓｉ３Ｎ．層〉など耐酸化性膜
をマスクとして多結晶半導体層（例えばポリシリコン層
）の選択酸化を行った際に生じるバーズビークを利用し
て、ソース領域としての拡散層（第２の拡散層）とコン
タクトホールをセルファラインより形成するようにした
ものである．詳細には次のような製造方法とする．まず
、第１導電型半導体基板の表面部または第１導電型エピ
タキシャル層の表面部に、第１導電型とは逆の第２導電
型の第１の拡散層を形成した後、その上に第１多結晶半
導体層．耐酸化性膜をこの順に重ねて形成する．その耐
酸化性膜と第１多結晶半導体層に選択的に開口部を設け
た後、その開口部を通して前記第１の拡散層に、前記半
導体基板または前記エピタキシャル層に到達するように
溝を形戊する．その溝の内壁にゲート絶縁膜層を形成し
た後、溝内を第２多結晶半導体層で埋める．その後、前
記耐酸化性膜をマスクとして前記第１多結晶半導体層と
第２多結晶半導体層を選択酸化することにより、溝部周
囲の前記耐酸化性膜と第１の拡散層間にバーズビークが
発生した選択酸化膜を前記第２多結晶半導体層の表面部
に形成すると同時に、第１多結晶半導体層端部を溝側壁
部から後退させる．その後、選択酸化膜を除去する．こ
の除去工程により露出した溝部周囲の第１の拡散層表面
を含む全面に、第１導電型の不純物を含む絶縁膜層を形
成する．その後、熱処理を行って前記絶縁膜層から不純
物を拡散させることにより、溝部周囲の第１の拡散層部
分に、溝側壁部から端部が後退した残存第１多結晶半導
体層下に延在させて第１導電型の第２の拡散層を形成す
る．その後、前記不純物ドーブの絶縁膜層を除去した後
、露出した前記第２多結晶半導体層および第２の拡散層
の表面に、前記耐酸化性膜をマスクとして酸化膜層を形
成する．その後、耐酸化性膜を除去し、さらに残存第１
多結晶半導体層を除去することにより、第１．第２の拡
散層上にコンタクトホールを開孔する． （作 用） 上記この発明においては、耐酸化性膜をマスクとして第
１および第２多結晶半導体層を選択酸化した後、該選択
酸化膜の除去工程、不純物ドーブの絶縁膜屡の全面形成
および熱処理工程によって、溝部周囲の第１の拡散層部
分に第２の拡散層がセルファラインで形成される．また
、この第２の拡散層形成後、不純物ドーブの絶緑膜層を
除去した後、再度耐酸化性膜をマスクとして酸化膜層を
形成した上で耐酸化性膜および残存第１多結晶半導体層
を除去することにより、セルファラインでコンタクトホ
ールが形成される．そして、このように第２の拡散層と
コンタクトホールがセルファラインで形成されることに
より、それらをホトリソ工程を用いて形成する場合のマ
スク合わせ余裕が省略される． （実施例） 以下この発明の一実施例を第１図（ａ）〜（ホ）を参照
して説明する． まず、比抵抗０．００４Ω・０程度のＮ型半導体基板２
１上に比抵抗ｌ．５Ω・備のＮ型エビタキシ中ル層２２
を厚さＩｏｎ形成し、このＮ型エピタキシャル層２２の
表面部に接合深さ３−，シート抵抗５００Ω／口のＰ型
拡散層２３を形成する．次いで、ＣＶＤ法によって厚さ
２０００人の第１ポリシリコン層２４を前記Ｐ型拡散層
２３の表面に形成し、さらにその上にＣＶＤ法によって
ＳｉＪａ層２５を厚さ５０００人に形成する．さらに、
そのＳｉｓＮａ層２５上にＣＶＤ法によって第１酸化膜
層２６を厚さ１００００ 人形成する．その後、ホトリ
ソエッチング工程により、第１酸化膜層２ ６ ， Ｓ
ｉｓＮｎ １１ ２ ５および第１ポリシリコン層２４
に幅３−の開口部２７を選択的に形成する．（第１図（
ａ））次いで、第ＩＭ化膜層２６をマスクとして、開口
部２７を通してＰ型拡散層２３をＲＩＥ法によりエッチ
ングすることにより、このＰ型拡散層２３に深さ５ｔｌ
ｍのＮ型エピタキシャル層２２に到達する縦型の溝２８
を形成する（第１図Ｑ）））。その後、第１酸化膜層２
６をエッチング除去する．次に、ＳＩｓＮａ層２５をマ
スクとした選択酸化法により溝２８の内壁にゲート酸化
膜層２９を厚さ１０００入形成する（第１図（ｃｌ）．
次に、ＣＶＤ法により、Ｎ型不純物をドーブした第２ポ
リシリコン層３０を厚さ７一程度全面に形成し、前記溝
２８を完全に埋める（第１図（ｄ））．その後、Ｓｉ３
Ｎ４層２５をストッパとして第２ポリシリコン層３０を
エッチハツクすることにより、この第２ポリシリコン層
３０を溝２８内にのみ残し、表面を平坦化する（第１図
（ｅ））。
拡散層１１の形成および、コンタクトホールｌ３の形成
の際にホトリソ工程が必要となる．そのため、それぞれ
のホトリソ工程での合わせ余裕を’ｌ ｐｓとした場合
、合計４ｎ以上の余裕が必要となり、素子寸法が大幅に
増大するという問題点があった． この発明は上記の点に鑑みなされたもので、合わせ余裕
を不要として素子寸法を小さくすることができる縦型Ｍ
ＯＳ ＰＥＴ装置の製造方法を提供することを目的とす
る． （課題を解決するための手段） この発明は、窒化膜層（Ｓｉ３Ｎ．層〉など耐酸化性膜
をマスクとして多結晶半導体層（例えばポリシリコン層
）の選択酸化を行った際に生じるバーズビークを利用し
て、ソース領域としての拡散層（第２の拡散層）とコン
タクトホールをセルファラインより形成するようにした
ものである．詳細には次のような製造方法とする．まず
、第１導電型半導体基板の表面部または第１導電型エピ
タキシャル層の表面部に、第１導電型とは逆の第２導電
型の第１の拡散層を形成した後、その上に第１多結晶半
導体層．耐酸化性膜をこの順に重ねて形成する．その耐
酸化性膜と第１多結晶半導体層に選択的に開口部を設け
た後、その開口部を通して前記第１の拡散層に、前記半
導体基板または前記エピタキシャル層に到達するように
溝を形戊する．その溝の内壁にゲート絶縁膜層を形成し
た後、溝内を第２多結晶半導体層で埋める．その後、前
記耐酸化性膜をマスクとして前記第１多結晶半導体層と
第２多結晶半導体層を選択酸化することにより、溝部周
囲の前記耐酸化性膜と第１の拡散層間にバーズビークが
発生した選択酸化膜を前記第２多結晶半導体層の表面部
に形成すると同時に、第１多結晶半導体層端部を溝側壁
部から後退させる．その後、選択酸化膜を除去する．こ
の除去工程により露出した溝部周囲の第１の拡散層表面
を含む全面に、第１導電型の不純物を含む絶縁膜層を形
成する．その後、熱処理を行って前記絶縁膜層から不純
物を拡散させることにより、溝部周囲の第１の拡散層部
分に、溝側壁部から端部が後退した残存第１多結晶半導
体層下に延在させて第１導電型の第２の拡散層を形成す
る．その後、前記不純物ドーブの絶縁膜層を除去した後
、露出した前記第２多結晶半導体層および第２の拡散層
の表面に、前記耐酸化性膜をマスクとして酸化膜層を形
成する．その後、耐酸化性膜を除去し、さらに残存第１
多結晶半導体層を除去することにより、第１．第２の拡
散層上にコンタクトホールを開孔する． （作 用） 上記この発明においては、耐酸化性膜をマスクとして第
１および第２多結晶半導体層を選択酸化した後、該選択
酸化膜の除去工程、不純物ドーブの絶縁膜屡の全面形成
および熱処理工程によって、溝部周囲の第１の拡散層部
分に第２の拡散層がセルファラインで形成される．また
、この第２の拡散層形成後、不純物ドーブの絶緑膜層を
除去した後、再度耐酸化性膜をマスクとして酸化膜層を
形成した上で耐酸化性膜および残存第１多結晶半導体層
を除去することにより、セルファラインでコンタクトホ
ールが形成される．そして、このように第２の拡散層と
コンタクトホールがセルファラインで形成されることに
より、それらをホトリソ工程を用いて形成する場合のマ
スク合わせ余裕が省略される． （実施例） 以下この発明の一実施例を第１図（ａ）〜（ホ）を参照
して説明する． まず、比抵抗０．００４Ω・０程度のＮ型半導体基板２
１上に比抵抗ｌ．５Ω・備のＮ型エビタキシ中ル層２２
を厚さＩｏｎ形成し、このＮ型エピタキシャル層２２の
表面部に接合深さ３−，シート抵抗５００Ω／口のＰ型
拡散層２３を形成する．次いで、ＣＶＤ法によって厚さ
２０００人の第１ポリシリコン層２４を前記Ｐ型拡散層
２３の表面に形成し、さらにその上にＣＶＤ法によって
ＳｉＪａ層２５を厚さ５０００人に形成する．さらに、
そのＳｉｓＮａ層２５上にＣＶＤ法によって第１酸化膜
層２６を厚さ１００００ 人形成する．その後、ホトリ
ソエッチング工程により、第１酸化膜層２ ６ ， Ｓ
ｉｓＮｎ １１ ２ ５および第１ポリシリコン層２４
に幅３−の開口部２７を選択的に形成する．（第１図（
ａ））次いで、第ＩＭ化膜層２６をマスクとして、開口
部２７を通してＰ型拡散層２３をＲＩＥ法によりエッチ
ングすることにより、このＰ型拡散層２３に深さ５ｔｌ
ｍのＮ型エピタキシャル層２２に到達する縦型の溝２８
を形成する（第１図Ｑ）））。その後、第１酸化膜層２
６をエッチング除去する．次に、ＳＩｓＮａ層２５をマ
スクとした選択酸化法により溝２８の内壁にゲート酸化
膜層２９を厚さ１０００入形成する（第１図（ｃｌ）．
次に、ＣＶＤ法により、Ｎ型不純物をドーブした第２ポ
リシリコン層３０を厚さ７一程度全面に形成し、前記溝
２８を完全に埋める（第１図（ｄ））．その後、Ｓｉ３
Ｎ４層２５をストッパとして第２ポリシリコン層３０を
エッチハツクすることにより、この第２ポリシリコン層
３０を溝２８内にのみ残し、表面を平坦化する（第１図
（ｅ））。
次いで、再びＳｉ３Ｎａ層２５をマスクとして第１ポリ
シリコン層２４および第２ポリシリコン層３０を選択酸
化する。この選択酸化により第１ポリシリコン層２４の
表面部が酸化され、かつ第２ポリシリコン層３０が横方
向酸化され、その結果として、溝部周囲のＳ：Ｊａ層２
５とＰ型拡散Ｎ２３間にバーズビークがＩＩｌｍ幅に発
生した選択酸化膜３ｌが第１ポリシリコン層２４の表面
部に形成される。また、第１ポリシリコン層２４は、前
記バーズビークの幅だけ端部が溝内壁部から後退するこ
とになる（第１図（ｆ））． 次いで、選択酸化膜３１をエッチングにより除去する（
第１図（ｇ））． その後、前記選択酸化膜の除去により露出した溝部周囲
のＰ型拡敗層２３表面を含む全面に、ＣＶＤ法によって
、Ｎ型不純物をドーブした酸化膜層３２を形成する．そ
して、例えば１０００゜Ｃ３０分間の熱処理を行う。こ
の熱処理により前記酸化膜層３２からＮ型不純物が溝部
周囲のＰ型拡散層２３部分に拡散し、Ｎ型拡散層３３が
深さ２一程度に形成される．この時、Ｎ型拡散層３３は
、溝内壁部から端部が後退してＰ型拡敗層２３上に残存
する第１ポリシリコン層２４の下側にも２ｎ入り込んで
形成される（第１図（ｈ））。
シリコン層２４および第２ポリシリコン層３０を選択酸
化する。この選択酸化により第１ポリシリコン層２４の
表面部が酸化され、かつ第２ポリシリコン層３０が横方
向酸化され、その結果として、溝部周囲のＳ：Ｊａ層２
５とＰ型拡散Ｎ２３間にバーズビークがＩＩｌｍ幅に発
生した選択酸化膜３ｌが第１ポリシリコン層２４の表面
部に形成される。また、第１ポリシリコン層２４は、前
記バーズビークの幅だけ端部が溝内壁部から後退するこ
とになる（第１図（ｆ））． 次いで、選択酸化膜３１をエッチングにより除去する（
第１図（ｇ））． その後、前記選択酸化膜の除去により露出した溝部周囲
のＰ型拡敗層２３表面を含む全面に、ＣＶＤ法によって
、Ｎ型不純物をドーブした酸化膜層３２を形成する．そ
して、例えば１０００゜Ｃ３０分間の熱処理を行う。こ
の熱処理により前記酸化膜層３２からＮ型不純物が溝部
周囲のＰ型拡散層２３部分に拡散し、Ｎ型拡散層３３が
深さ２一程度に形成される．この時、Ｎ型拡散層３３は
、溝内壁部から端部が後退してＰ型拡敗層２３上に残存
する第１ポリシリコン層２４の下側にも２ｎ入り込んで
形成される（第１図（ｈ））。
次に、Ｎ型不純物ドーブの酸化膜層３２を除去する（第
１図（ｉ））． その後、三たびＳｉｚＮａ層２５をマスクとして選択酸
化を行い、溝部の残存第２ポリシリコン層３０の表面な
らびに溝部周囲のＮ型拡敗層３３の表面に厚さ５０００
Ａの絶縁酸化膜層３４を形成する。
１図（ｉ））． その後、三たびＳｉｚＮａ層２５をマスクとして選択酸
化を行い、溝部の残存第２ポリシリコン層３０の表面な
らびに溝部周囲のＮ型拡敗層３３の表面に厚さ５０００
Ａの絶縁酸化膜層３４を形成する。
この時、第１ポリシリコン層２４も、その端部より５０
００大酸化される（第１図（ｊ））。
００大酸化される（第１図（ｊ））。
次に、ＣＦ．＋０．ガスによる等方性ドライエッチング
によりＳＩｓＮ４層２５および第１ポリシリコン層２４
を除去し、Ｐ型拡散層２３およびＮ型拡敗層３３上に選
択的にコンタクトホール３５を形成する（第１図（ト）
，（１））。この時、絶縁酸化膜層３４もエッチン２゛
されるが、エッチングレートが、ＳｉｘＮａ層２５およ
び第１」ｚリシリコン層２４のそれに比較して非常に小
さいため、４０００人以上の膜厚が残る． 最後に、前記コンタクトホール３５を通して前記Ｐ型お
よびＮ型拡散層２３．３３が接続される厚さ２ １ｚｍ
のアルミ配線層３６を蒸着により形成する（第１図（ｍ
） ）。
によりＳＩｓＮ４層２５および第１ポリシリコン層２４
を除去し、Ｐ型拡散層２３およびＮ型拡敗層３３上に選
択的にコンタクトホール３５を形成する（第１図（ト）
，（１））。この時、絶縁酸化膜層３４もエッチン２゛
されるが、エッチングレートが、ＳｉｘＮａ層２５およ
び第１」ｚリシリコン層２４のそれに比較して非常に小
さいため、４０００人以上の膜厚が残る． 最後に、前記コンタクトホール３５を通して前記Ｐ型お
よびＮ型拡散層２３．３３が接続される厚さ２ １ｚｍ
のアルミ配線層３６を蒸着により形成する（第１図（ｍ
） ）。
以上の工程により、Ｎ型拡散層３３をソース領域，Ｐ型
拡散層２３をボディ領域．溝部の第２ポリシリコン［３
０をゲート電極．Ｎ型エピタキシャルＮ２２をドレイン
領域２ Ｐ型拡散層２３の｝湾２８側面部分をチャネル
領域とする縦型？ＩＯＳ ＦＥＴが得られる。
拡散層２３をボディ領域．溝部の第２ポリシリコン［３
０をゲート電極．Ｎ型エピタキシャルＮ２２をドレイン
領域２ Ｐ型拡散層２３の｝湾２８側面部分をチャネル
領域とする縦型？ＩＯＳ ＦＥＴが得られる。
この縦型ＭＯＳ ＦＥＴによれば、前述のようにＮ型拡
散層３３とコンタクトホール３５がセルファラインで形
成されているので、これらをホトリソ工程を用いて形成
した場合のマスク合わせ余裕（ ２ ｔｍ Ｘ ２ ＝
４ ４ ）を除去でき、素子寸法を４μｍ小さくする
ことができる。
散層３３とコンタクトホール３５がセルファラインで形
成されているので、これらをホトリソ工程を用いて形成
した場合のマスク合わせ余裕（ ２ ｔｍ Ｘ ２ ＝
４ ４ ）を除去でき、素子寸法を４μｍ小さくする
ことができる。
なお、上記一実施例は、半導体基仮２１上にエピタキシ
ャル層２２を堆積させ、このエピタキシャル＠２２に素
子形成を行う場合であるが、エピタキシャル層２２を省
略して、半導体基板２１に直接素子形成を行うこともで
きる． （発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、ソース領域としての拡散層（第２の拡散層）とコン
タクトホールをセルファラインで形成するようにしたの
で、これらをホトリソ工程を用いて形成する場合のマス
ク合わせ余裕（２即ｘ ２＝ ４ ｎ ）を除去でき、
素子寸法を４ｎ小さくすることができる．したがって、
チップ面積の小さな縦型ＭＯＳ ＦＥＴ装置を製造する
ことができる。
ャル層２２を堆積させ、このエピタキシャル＠２２に素
子形成を行う場合であるが、エピタキシャル層２２を省
略して、半導体基板２１に直接素子形成を行うこともで
きる． （発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、ソース領域としての拡散層（第２の拡散層）とコン
タクトホールをセルファラインで形成するようにしたの
で、これらをホトリソ工程を用いて形成する場合のマス
ク合わせ余裕（２即ｘ ２＝ ４ ｎ ）を除去でき、
素子寸法を４ｎ小さくすることができる．したがって、
チップ面積の小さな縦型ＭＯＳ ＦＥＴ装置を製造する
ことができる。
第１図はこの発明の縦型ＭＯＳ ＰＥＴ装置の製造方法
の一実施例を示す工程断面図、第２図は従来の縦型ＭＯ
Ｓ ＦＥＴ装置の製造方法を示す工程断面図である。 ２１・・・Ｎ型半導体基板、２２・・・Ｎ型エピタキシ
ャル層、２３・・・Ｐ型拡敗層、２４・・・第１ポリシ
リコン層、２５・・・ＳｉＪａ層、２６・・・第１酸化
膜層、２７・・・開口部、２８・・・溝、２９・・・ゲ
ート酸化膜層、３０・・・第２ポリシリコン層、３１・
・・選択酸化膜、３２・・・酸化膜層、３３・・・Ｎ型
拡敗層、３４・・・絶縁酸化膜層、３５・・・コンタク
トホール、３６・・・アルミ配線層。 本発明の一実施例 本発明の一実施例 第 ！ 図 従来の製造方法 第２図 従来の製造方法 第２図
の一実施例を示す工程断面図、第２図は従来の縦型ＭＯ
Ｓ ＦＥＴ装置の製造方法を示す工程断面図である。 ２１・・・Ｎ型半導体基板、２２・・・Ｎ型エピタキシ
ャル層、２３・・・Ｐ型拡敗層、２４・・・第１ポリシ
リコン層、２５・・・ＳｉＪａ層、２６・・・第１酸化
膜層、２７・・・開口部、２８・・・溝、２９・・・ゲ
ート酸化膜層、３０・・・第２ポリシリコン層、３１・
・・選択酸化膜、３２・・・酸化膜層、３３・・・Ｎ型
拡敗層、３４・・・絶縁酸化膜層、３５・・・コンタク
トホール、３６・・・アルミ配線層。 本発明の一実施例 本発明の一実施例 第 ！ 図 従来の製造方法 第２図 従来の製造方法 第２図
Claims (1)
- 【特許請求の範囲】 （ａ）第１導電型半導体基板の表面部または第１導電型
エピタキシャル層の表面部に、第１導電型とは逆の第２
導電型の第１の拡散層を形成した後、その上に第１多結
晶半導体層、耐酸化性膜をこの順に重ねて形成する工程
と、 （ｂ）その耐酸化性膜と第１多結晶半導体層に選択的に
開口部を設けた後、その開口部を通して前記第１の拡散
層に、前記半導体基板または前記エピタキシャル層に到
達するように溝を形成する工程と、 （ｃ）その溝の内壁にゲート絶縁膜層を形成した後、溝
内を第２多結晶半導体層で埋める工程と、（ｄ）その後
、前記耐酸化性膜をマスクとして前記第１多結晶半導体
層と第２多結晶半導体層を選択酸化することにより、溝
部周囲の前記耐酸化性膜と第１の拡散層間にバーズビー
クが発生した選択酸化膜を前記第２多結晶半導体層の表
面部に形成すると同時に、第１多結晶半導体層端部を溝
側壁部から後退させる工程と、 （ｅ）その後、選択酸化膜を除去する工程と、（ｆ）こ
の除去工程により露出した溝部周囲の第１の拡散層表面
を含む全面に、第１導電型の不純物を含む絶縁膜層を形
成する工程と、 （ｇ）その後、熱処理を行って前記絶縁膜層から不純物
を拡散させることにより、溝部周囲の第１の拡散層部分
に、溝側壁部から端部が後退した残存第１多結晶半導体
層下に延在させて第１導電型の第２の拡散層を形成する
工程と、 （ｈ）その後、前記不純物ドープの絶縁膜層を除去した
後、露出した前記第２多結晶半導体層および第２の拡散
層の表面に、前記耐酸化性膜をマスクとして酸化膜層を
形成する工程と、 （ｉ）その後、耐酸化性膜を除去し、さらに残存第１多
結晶半導体層を除去することをにより、第１、第２の拡
散層上にコンタクトホールを開孔する工程と、 （ｊ）そのコンタクトホールを通して前記第１、第２の
拡散層に接続される金属配線層を形成する工程とを具備
してなる縦型ＭＯＳＦＥＴ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192662A JPH0358485A (ja) | 1989-07-27 | 1989-07-27 | 縦型ｍｏｓｆｅｔ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192662A JPH0358485A (ja) | 1989-07-27 | 1989-07-27 | 縦型ｍｏｓｆｅｔ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358485A true JPH0358485A (ja) | 1991-03-13 |
Family
ID=16294961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192662A Pending JPH0358485A (ja) | 1989-07-27 | 1989-07-27 | 縦型ｍｏｓｆｅｔ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358485A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197685A (ja) * | 1997-09-19 | 1999-04-09 | Nec Corp | 縦型電界効果トランジスタ及びその製造方法 |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| JP2008098593A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2016012683A (ja) * | 2014-06-30 | 2016-01-21 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
-
1989
- 1989-07-27 JP JP1192662A patent/JPH0358485A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
| EP1160872A3 (en) * | 1994-02-04 | 2007-06-20 | Mitsubishi Denki Kabushiki Kaisha | Trenched semiconductor device |
| JPH1197685A (ja) * | 1997-09-19 | 1999-04-09 | Nec Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2008098593A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2016012683A (ja) * | 2014-06-30 | 2016-01-21 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
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