JP2009099863A - 半導体装置、及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】低コストで、低損失な半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】半導体装置101は、基板1上に半導体素子が形成された素子領域51及び素子領域51を囲む終端領域52を有する。半導体装置101は、終端領域52に素子領域51を囲む環状に形成されると共に深さ方向に拡散した第1導電型の複数のガードリング層2と、隣接するガードリング層2の間において基板1に埋め込まれるように設けられた第1層間絶縁膜3と、素子領域51から終端領域52に亘って基板1の表面に設けられた第2層間絶縁膜11とを備える。終端領域52の基板1の表面、及び素子領域51の基板1の表面は、平面状に揃って形成されており、且つ第2層間絶縁膜11の上面が基板1に対して平坦に形成されている。
【選択図】図1
【解決手段】半導体装置101は、基板1上に半導体素子が形成された素子領域51及び素子領域51を囲む終端領域52を有する。半導体装置101は、終端領域52に素子領域51を囲む環状に形成されると共に深さ方向に拡散した第1導電型の複数のガードリング層2と、隣接するガードリング層2の間において基板1に埋め込まれるように設けられた第1層間絶縁膜3と、素子領域51から終端領域52に亘って基板1の表面に設けられた第2層間絶縁膜11とを備える。終端領域52の基板1の表面、及び素子領域51の基板1の表面は、平面状に揃って形成されており、且つ第2層間絶縁膜11の上面が基板1に対して平坦に形成されている。
【選択図】図1
Description
本発明は、素子領域、及び素子領域を囲む終端領域が形成された半導体装置、及び半導体装置の製造方法に関するものである。
近年、パワーMOSFETやIGBTのような電力用半導体素子では高電流密度化や低損失化を図るために、ゲート電極構造の微細化が進んでいる(例えば、特許文献1参照)。電力用半導体素子を低損失化するためには、電流を流すための素子領域のオン抵抗を低減させる必要がある。このためMOSチャネルの高密度化や、バイポーラ素子においてはメサ(エミッタ)幅の狭化といった微細なゲート電極構造を作りこむことが重要となる。
一方で電力半導体素子は高い耐圧を得るために終端領域の熱酸化膜を、1μm程度と厚くする必要がある。従って、終端領域の熱酸化膜の厚さは1μm程度としたままで、ゲート構造を微細にする必要があり、素子領域のコンタクトホールのアスペクト比が増大してしまう。
特に、ウェーハの平坦性を要する場合、具体的にはリソグラフィ工程においてKrF線やArF線を用いる場合、焦点深度とレジストの均一性の確保のためにCMP工程を行う必要がある。この場合、層間絶縁膜をCMP工程によって、終端領域に形成された厚い熱酸化膜以下に平坦化することは困難である。これはCVD法で形成される層間絶縁膜のエッチングレートが、終端領域の熱酸化膜より小さいためである。このため層間絶縁膜を厚くせざるを得なくなる。
このように素子領域の微細化が進むと、電極へのコンタクトホールのアスペクト比は大きくなってしまう。よって、コンタクトへの金属配線の埋め込み性が落ちると共に、コンタクト加工に対して制御性が著しく悪くなる。
従来はこのようなコンタクトホールの高アスペクト化に対して、終端領域の酸化膜をLOCOS(Local Oxidation of Silicon)プロセスで形成することや、終端領域の半導体基板表面(Si面)をエッチングすることで、終端領域の熱酸化膜の厚さを確保し、素子領域の層間膜厚を薄くすることで対応してきた。
しかしながら、従来のような終端領域と素子領域のSi面の高さが異なる構造では、終端領域の深い拡散層とフィールドプレートを接続するコンタクトホールの形成と、素子領域の各電極を接続するコンタクトホールの形成は、それぞれ別の工程で行なわなければならない。よって、工程数が多く、製造コストが高くなるという問題がある。
特開2005−217245号公報
本発明は、低コストで、低損失な半導体装置、及び半導体装置の製造方法を提供する。
この発明の一態様に係る半導体装置は、半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域を有する半導体装置であって、前記終端領域における前記半導体基板の表面において前記素子領域を囲む環状に形成されると共に不純物を深さ方向に拡散して形成された複数のガードリング層と、隣接する前記ガードリング層の間において前記半導体基板に埋め込まれるように設けられた第1層間絶縁膜と、前記素子領域から前記終端領域に亘って前記半導体基板の表面に設けられた第2層間絶縁膜とを備え、前記終端領域の前記半導体基板の表面、及び前記素子領域の前記半導体基板の表面が平面状に揃って形成されており、且つ前記第2層間絶縁膜の上面が前記半導体基板に対して平坦に形成されていることを特徴とする。
また、この発明の一態様に係る半導体装置の製造方法は、半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域が形成された半導体装置の製造方法であって、前記素子領域の表面と前記終端領域の表面とが高さ方向において揃っている半導体基板において、前記終端領域の前記半導体基板表面から深さ方向に不純物を拡散させて、複数のガードリング層を形成する工程と、前記素子領域の前記半導体基板の表面、及び前記終端領域の前記ガードリング層にマスクを施す工程と、表面にマスクがなされていない前記終端領域の前記半導体基板の表面を熱酸化させて、第1層間絶縁膜を形成する工程と、前記素子領域から前記終端領域に亘る前記半導体基板上に、その上面が前記半導体基板に対して平坦な第2層間絶縁膜を形成する工程とを備えることを特徴とする。
また、この発明の一態様に係る半導体装置の製造方法は、半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域が形成された半導体装置の製造方法であって、前記素子領域の表面と前記終端領域の表面とが高さ方向において揃っている半導体基板において、前記終端領域の前記半導体基板の一部表面に前記半導体基板内に埋め込まれるように第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜が形成されていない前記終端領域の前記半導体基板表面から深さ方向に不純物を拡散させて、複数のガードリング層を形成する工程と、前記素子領域から前記終端領域に亘って前記半導体基板上に、上面が前記半導体基板に対して平坦な第2層間絶縁膜を形成する工程とを備えることを特徴とする。
この発明によれば、低コストで、低損失な半導体装置、及び半導体装置の製造方法を提供することができる。
次に、本発明の一実施形態を、図面を参照して詳細に説明する。
[第1実施形態]
図1は、第1実施形態に係る半導体装置101を示す断面図である。第1実施形態に係る半導体装置101には、その中央部に配置され半導体素子が形成されると共に主として電流を流す素子領域51、及び素子領域51を囲むように半導体素子の周辺部に配置された終端領域52が形成されている。
図1は、第1実施形態に係る半導体装置101を示す断面図である。第1実施形態に係る半導体装置101には、その中央部に配置され半導体素子が形成されると共に主として電流を流す素子領域51、及び素子領域51を囲むように半導体素子の周辺部に配置された終端領域52が形成されている。
第1実施形態に係る半導体装置101は、N型Si単結晶基板1(以下、単に基板1ともいう)上に形成されている。基板1の素子領域51及び終端領域52の表面は、その高さ位置が揃うように形成されている。終端領域52の基板1の表層部には耐圧を保持するための深さ方向にのびるP型拡散層2が設けられている。P型拡散層2は、その最上面2aの幅が拡散層幅よりも狭くなっている逆台形状(メサ型)に形成されており、耐圧向上のためのガードリング層として適用されている(以下、P型拡散層2をガードリング層2と呼ぶ)。ガードリング層2の最上面2aは、終端領域51の基板1の表面、後述する半導体素子(トレンチゲート電極5)の表面、及び素子領域51の基板1の表面と平面状に揃って形成されている。一方、ガードリング層2の最上面を除く終端領域52の領域(例えば、上面2b)は、素子領域51の基板1の表面よりも低く形成されている。さらに、上面2bの上方には耐圧を保持するための厚い第1層間絶縁膜3(例えば700nmの熱酸化膜)が設けられている。第1層間絶縁膜3は、ガードリング層2の間において半導体基板1に埋め込まれるように形成されている。
素子領域51における基板1の表層部には、チャネル領域(ベース領域)となるP型拡散層4が形成されており、更にこのP型拡散層4を突き抜けて基板1に達するように、複数本のトレンチゲート電極5が形成されている。トレンチゲート電極5は、例えば、トレンチゲート型MOSトランジスタのゲート電極である。トレンチゲート電極5の深さは例えば4μmであり、開口幅は例えば1μmであり、配列ピッチは例えば3μmである。各トレンチゲート電極5は、基板1の表面にトレンチ6が形成され、その内面上にゲート酸化膜7が成膜され、その成膜されたトレンチ6内にポリシリコン8が埋設されて構成されている。また、トレンチゲート電極5の間の領域(基板1及びP型拡散層4)は、電流が流れるメサ部9となっている。更に、メサ部9におけるP型拡散層4の表面には、ソース領域となる高濃度のN型拡散層10が形成されている。N型拡散層10の上面には、第2層間絶縁膜11を介して上層金属配線12が設けられている。第2層間絶縁膜11の上面は、基板1に対して平坦に形成されている。上層金属配線12は、例えば、Ti(チタン)層、TiN(窒化チタン)層及びAl(アルミニウム)層がこの順に積層されて形成されている。
そして、第2層間絶縁膜11におけるトレンチゲート電極5、N型拡散層10及びガードリング層2の直上の一部には、コンタクトホール13が形成されている。コンタクトホール13は、第2層間絶縁膜11内に形成されている。これにより、上層金属配線12は、コンタクトホール13内に形成されるコンタクトCを介して、トレンチゲート電極5、N型拡散層10及びガードリング層2に接続されている。つまり、コンタクトホール13内の上層金属配線12は、コンタクトCとして機能している。上層金属配線12のうち、トレンチゲート電極5に接続された部分はゲート電極(制御電極)であり、メサ部9に接続された部分はソース電極であり、ガードリング層2に接続された部分はフィールドプレートである。これらゲート電極、ソース電極及びフィールドプレートは相互に絶縁されている。なお、図1に示す断面においては、ソース電極及びフィールドプレートのみが示されているが、ゲート電極は図示しない他の領域に形成されている。また、基板1の裏面には、ドレイン電極(図示せず)が設けられている。
上記のように第1実施形態に係る半導体装置101は、最上面(Si面)の高さが素子領域51の基板1の表面(Si面)の高さと同じである深いガードリング層2を有している。また、素子領域51の基板1の表面には、トレンチゲート電極5及びソース領域となるN型拡散層10を形成している。更に、第1層間絶縁膜3は、基板1に埋め込まれるように形成され、第2層間絶縁膜11の上面は、基板1に対し平坦になるように形成されている。これにより、素子領域51と比較して、終端領域52の絶縁膜(第1層間絶縁膜3,第2層間絶縁膜11)を厚く形成すると共に、終端領域52と素子領域51のコンタクトホール13の形成工程を同時に行うことができる。このため、工程数を減らし、高耐圧で低損失な半導体装置を低コストで提供することができる。
上述した第1層間絶縁膜3は、LOCOS法により形成することができる。この場合、図2に示す断面図において、第1層間絶縁膜3(熱酸化膜)の断面は、略六角形状である。つまり、第1層間絶縁膜3において、最上面3a及び最下面3bは、水平方向において略同様の幅をもって形成されている。そして、最上面3aと最下面3bとの中間に位置する中間部3cは、第1層間絶縁膜3における最大の幅をもって、且つ半導体基板1の表面に略揃うように形成されている。
次に、第1実施形態に係る半導体装置101の製造方法について説明する。図3〜図16は、第1実施形態に係る半導体装置101の製造方法を例示する工程断面図である。図3〜図16に示す例では、図2に示す終端領域51の第1層間絶縁膜3の形状の形成にLOCOS法を用いる。
先ず、図3に示すように、N型Si単結晶基板1としてシリコンウェーハ等を準備する。ここで、基板1において、その素子領域51の表面とその終端領域52の表面とは、高さ方向において揃って形成されている。この基板1に対してイオン注入及び熱拡散処理を施し、終端領域52にガードリングとなる深いガードリング層2を形成する。
次に、基板1上にシリコン窒化膜15を減圧CVD法により400nmの厚さに堆積させる。続いて、シリコン窒化膜15上にフォトレジスト30を塗布し、露光及び現像して、素子の耐圧を保持するための厚い酸化膜(LOCOS膜)を形成するための領域30aを開口する。領域30aの開口は、隣接するガードリング層2の側部2d間のN型Si結晶基板1の表面にLOCOS法による第1層間絶縁膜3を形成可能とするためのものである。
続いて、図4に示すように、ウェットエッチングにより領域30aのシリコン窒化膜15を除去した後、レジスト30を剥離する。つまり、シリコン窒化膜15を選択的に残した領域15aのシリコン窒化膜15は、素子領域51の基板1の表面、及び終端領域52のガードリング層2の一部表面に施されたマスクとなる。そして、基板1から水素燃焼酸化によって700nmの厚さの第1層間絶縁膜3を得る。この工程により、領域15a以外の領域に第1層間絶縁膜3(LOCOS膜)が形成される。
続いて、図5に示すように、ウェットエッチングによりシリコン窒化膜15を全て剥離する。そして、基板1に対してイオン注入及び熱拡散処理を施し、素子(MOSトランジスタ等)のチャネル領域となるP型拡散層4を形成する。このとき、第1層間絶縁膜3をイオン注入のマスクとして用いて、P型拡散層4をセルフアラインで形成し、工程短縮を図っても良い。
次に、半導体装置101の微細なゲート電極構造を形成する。まず、図6に示すように、CVD法により、全面にシリコン酸化膜16を例えば300nmの厚さに堆積させる。その後、シリコン酸化膜16上にフォトレジスト31を塗布した後これを露光及び現像し、トレンチゲート電極5を形成するための領域が開口されるようにパターニングする。このとき、フォトレジスト31の開口部の幅を例えば1μmとし、配列ピッチを例えば3μmとする。そしてフォトレジスト31をマスクとしてドライエッチングを施し、シリコン酸化膜16を選択的に除去する。これにより、基板1の表面まで貫通した開口部16aを形成する。
続いて、図7に示すように、フォトレジスト31を除去した後、シリコン酸化膜16をマスクとしてエッチングを行い、基板1を所定の深さ、例えば4μmの深さまで選択的に除去して、トレンチ6を形成する。トレンチ6は、P型拡散層4を貫通して半導体基板1まで到達するように形成する。
続いて、図8に示すように、弗酸処理を施してシリコン酸化膜16を剥離する。その後、熱酸化により、トレンチ6の内面上に、厚さが例えば100nmのゲート酸化膜7を形成する。そして、N型の不純物が添加されたポリシリコン8を例えば1μmの厚さに堆積させ、トレンチ6内にもポリシリコン8を埋め込む。
次に、図9に示すように、全面にドライエッチングを施してエッチバックを行い、基板1の表面上に堆積したポリシリコン8を除去し、ポリシリコン8をトレンチ6内にのみに残留させる。これにより、トレンチ6内にゲート酸化膜7を介してポリシリコン8が埋設されたトレンチゲート電極5が形成される。このとき、基板1の表面におけるトレンチゲート電極5間の部分がメサ部9となる。その後、メサ部9の上部に対してN型不純物を注入し、ソース領域となるN型拡散層10を形成する。
続いて、図10に示すように、CVD法によりシリコン酸化膜を例えば400nmの厚さに堆積させて、第2層間絶縁膜11を形成する。その後、必要に応じてCMP(Chemical Mechanical Polishing:化学的機械研磨)による平坦化処理を行う。すなわち、終端領域52における厚い第1層間絶縁膜3及び第2層間絶縁膜11の存在により、後の工程においてコンタクトホール13(図11参照)を形成するためのリソグラフィに影響を及ぼす場合には、CMPにより第2層間絶縁膜11の上面を平坦化する。このとき、CMPによる研削量は、CVD法によって成膜された第2層間絶縁膜11のみを研削し、第1層間絶縁膜3’は研削しないような量とする。次に、第2層間絶縁膜11上にフォトレジスト32を塗布した後、露光及び現像してパターニングし、コンタクトホール13を形成する予定の領域を開口させる。
続いて、図11に示すように、フォトレジスト32(図10参照)をマスクとしてドライエッチングを行い、第2層間絶縁膜11を選択的に除去する。これにより、トレンチゲート電極5、メサ部9及びガードリング層2のコンタクトホール13を同時に形成する。このように終端領域52と素子領域51のコンタクト開口を同時に行えるのは、開口領域の基板1の表面の高さが、素子領域51及び終端領域52のいずれにおいても等しいためである。従来にあっては、基板の高さが異なり、ドライエッチング法によって同時開口を試みても、一方のコンタクトホールの形状がオーバーエッチングにより崩れ、基板表面にダメージを与えてしまうことがあった。これを回避するために、終端領域52と素子領域51で別々にコンタクト加工をすると工程数が増大して製造コストは高くなってしまっていた。
続いて、図11に示すように、コンタクトホール13の開口後、フォトレジスト32を除去する。
次に、スパッタリング法により、Ti(チタン)、TiN(窒化チタン)及びAl(アルミニウム)をこの順に堆積させ、上層金属配線12となる金属積層膜を形成する。その後、この金属積層膜をパターニングすることにより、上層金属配線12を形成する。なお、この上層金属配線12において、Ti層はバリアメタルとして機能する。その後、基板1としてのシリコンウェーハをダイシングすることにより、半導体装置101が製造される。
[第2実施形態]
次に、図12を参照して第2実施形態に係る半導体装置102について説明する。第2実施形態に係る半導体装置102は、第1実施形態と異なり、プラグ電極17を有する。上記第2実施形態におけるコンタクトホール13内には、上層金属配線12の一部が形成されている。第2実施形態の半導体装置102においては、コンタクトホール13内に、上層金属配線12及びN型拡散層10に接するプラグ電極17が形成されている。プラグ電極17は、例えば、タングステン(W)により形成されている。その他、第2実施形態に係る半導体装置102の構造は、第1実施形態と同様であり、図面については同一符号を付し、その説明を省略する。
次に、図12を参照して第2実施形態に係る半導体装置102について説明する。第2実施形態に係る半導体装置102は、第1実施形態と異なり、プラグ電極17を有する。上記第2実施形態におけるコンタクトホール13内には、上層金属配線12の一部が形成されている。第2実施形態の半導体装置102においては、コンタクトホール13内に、上層金属配線12及びN型拡散層10に接するプラグ電極17が形成されている。プラグ電極17は、例えば、タングステン(W)により形成されている。その他、第2実施形態に係る半導体装置102の構造は、第1実施形態と同様であり、図面については同一符号を付し、その説明を省略する。
次に、図13〜図16を参照して、第2実施形態に係る半導体装置102の製造方法を示す。なお、図13に至るまでの製造工程は、第1実施形態に係る半導体装置101の図3〜図11に示した製造工程と同様である。
図13の工程に続いて、図14に示すようにフォトレジスト32(図13参照)をマスクとしてドライエッチングを行い、第2層間絶縁膜11を選択的に除去する。これにより、トレンチゲート電極5、メサ部9及びガードリング層2のコンタクトホール13を同時に形成する。続いて、フォトレジスト32を除去する。
次に、図15に示すように、CVD法によりW(タングステン)をコンタクトホール13に埋め込む。この埋め込んだタングステンにより、プラグ電極17が形成される。
続いて、図16に示すように、スパッタリング法により、Ti(チタン)、TiN(窒化チタン)及びAl(アルミニウム)をこの順に堆積させ、金属積層膜を形成する。その後、この金属積層膜をパターニングすることにより、上層金属配線12を形成する。つまり、プラグ電極17は、コンタクトCとして機能する。なお、上層金属配線12において、Ti層はバリアメタルとして機能する。その後、基板1としてのシリコンウェーハをダイシングすることにより、半導体装置102が作製される。
上記第2実施形態に係る半導体装置102は、第1実施形態と同様の効果を奏するものである。さらに、第2実施形態は、コンタクトCとして機能するプラグ電極17により、素子領域51が更に微細構造になるため、さらなる低損失化となる。
[第3実施形態]
次に、図17を参照して、第3実施形態に係る半導体装置103を説明する。図17は、第3実施形態に係る半導体装置103の断面図である。第3実施形態に係る半導体装置103は、第1実施形態の第1層間絶縁膜3と比較して、形状が異なる第1層間絶縁膜3’を有する。第1層間絶縁膜3’は、その上面3b’がその下面3a’よりも幅広である逆台形状に形成され、その上面3b’は、ガードリング層2の最上面及び基板1の表面と平面状に揃って形成されている。その他、半導体装置103の構造は、第1実施形態と同様であり、図面については同一符号を付し、その説明を省略する。
次に、図17を参照して、第3実施形態に係る半導体装置103を説明する。図17は、第3実施形態に係る半導体装置103の断面図である。第3実施形態に係る半導体装置103は、第1実施形態の第1層間絶縁膜3と比較して、形状が異なる第1層間絶縁膜3’を有する。第1層間絶縁膜3’は、その上面3b’がその下面3a’よりも幅広である逆台形状に形成され、その上面3b’は、ガードリング層2の最上面及び基板1の表面と平面状に揃って形成されている。その他、半導体装置103の構造は、第1実施形態と同様であり、図面については同一符号を付し、その説明を省略する。
次に、図18〜図27を参照して、第3実施形態に係る半導体装置103の製造工程について説明する。図18〜図27は、第3実施形態に係る半導体装置103の製造工程を示す図である。なお、図18〜図20に示す製造工程は、第1実施形態に係る半導体装置101の図3〜図5の製造工程と同様である。
つまり、図18〜図20に示す製造工程を経て、基板1の終端領域52にはガードリング層2と第1層間絶縁膜3’を形成し、素子領域51にはP型拡散層4を形成する。
次に、図21に示すように、CMP法により終端領域52の第1層間絶縁膜3’をその最上面が基板1の表面と平坦になるように研磨する。このとき、ガードリング層2上部のメサ型に形成されたメサ部2cおよび素子領域51のN型Si単結晶基板1の表面は、SiO2(酸化シリコン)をエッチングするCMPのエッチングストッパとなる。
このCMP工程により基板1の表面は、第1層間絶縁膜3’の部分も含めて平坦になる。これにより、図22以降のトレンチゲート電極5の加工が容易になる。すなわち、図22に示すように開口部16aを有するシリコン酸化膜16及びフォトレジスト31を形成する場合、トレンチ加工のリソグラフィの際に、基板1の表面が平坦であるので、薄いレジストを用いることができるため、KrFやArFのような微細なリソグラフィが可能となる。これにより低損失な半導体装置を提供することが可能となる。
図23〜図27以降の工程は、第1実施形態に係る半導体装置101の図7〜図11の工程と同様である。つまり、フォトレジスト31を除去し、トレンチ6を形成し(図23参照)、トレンチ6内にゲート酸化膜7を形成し、その上にポリシリコン8を堆積させる(図24参照)。続いて、ポリシリコン8をトレンチ6内にのみに残留させるようにCMPを実行後、N型拡散層10を形成する(図25参照)。そして、第2層間絶縁膜11を形成した後、フォトレジスト32を形成する(図26参照)。最後に、フォトレジスト32によりコンタクトホール13を形成後、フォトレジスト32を除去し、上層金属配線12を形成する(図27参照)。
なお、第3実施形態に係る半導体装置103は、第1実施形態と同様の効果を奏するものである。
[第4実施形態]
次に、図28を参照して、第4実施形態に係る半導体装置104について説明する。図28は、第4実施形態に係る半導体装置104を示す図である。
次に、図28を参照して、第4実施形態に係る半導体装置104について説明する。図28は、第4実施形態に係る半導体装置104を示す図である。
第4実施形態に係る半導体装置104は、第1実施形態の半導体装置101のガードリング層2及び第1層間絶縁膜3の形状と異なる、ガードリング層2’及び第1層間絶縁膜3’’を有する。第4実施形態において、ガードリング層2’は、第1〜第3実施形態ガードリング層2と比較して、幅方向の拡散を抑えて形成されている。第1層間絶縁膜3’’は、これらガードリング層2’間に設けられている。
次に、図29〜図32を参照して、第4実施形態に係る半導体装置104の製造方法について説明する。図29〜図32は、第4実施形態に係る半導体装置104の製造工程を示す図である。
先ず、基板1を熱酸化させて、その表面上にシリコン酸化膜16を形成させ、リソグラフィによりシリコン酸化膜16上にレジストを形成する。続いて、レジスト上からシリコン酸化膜16にRIEを施し、レジストが形成されていないシリコン酸化膜16に開口部16aを形成する。このような工程を経て、図29に示すように、基板1の表面上に開口部16aを有するシリコン酸化膜16が、形成される。
次に、図30に示すように、シリコン酸化膜16をマスクとして基板1にRIEを施し、基板1の表面にトレンチ1bを形成し、その後、シリコン酸化膜16を剥離する。続いて、CVD(Chemical Vapor Deposition)法を用いて、基板1の表面及びトレンチ1b内にシリコン酸化膜を形成する。そして、図31に示すように、CMP法を用いて、トレンチ1bの内部のシリコン酸化膜以外のシリコン酸化膜を除去する。このように図31に示す工程にて形成されたシリコン酸化膜が、第1層間絶縁膜3’’となる。
続いて、リソグラフィにより第1層間絶縁膜3’’上にレジストを形成し、そのレジスト上から基板1にボロン(B)をイオン注入する。そして、レジストを剥離し、基板1を加熱し、イオン注入されたボロンを熱拡散させ、図32に示すように、ガードリング層2’を形成させる。
上記のように第4実施形態では、先ず、基板1に第1層間絶縁膜3’’を形成し、その後に基板1の上方からイオン注入及び熱拡散させてガードリング層2’を形成し、ガードリング層2’の横方向の拡散を予め形成された第1層間絶縁膜3’’の形状により抑えている。これにより、終端領域52の長さを短くすることができる。したがって、半導体装置104のチップ面積が小さくなり、低コスト化を図ることができる。
次に、図33〜図35を参照して、上記第4実施形態に係る半導体装置104
において、そのガードリング層2’と第1層間絶縁膜3’’の形状について詳細に説明する。図33は、ガードリング層2’と第1層間絶縁膜3’’を示す図である。図33には、ガードリング層2’と第1層間絶縁膜3’’が示されている。ここで、第1層間絶縁膜3’’の境界は、表面の所定位置Oから、ガードリング層2’の中心から離れる方向であって、基板1の表面に対して鋭角の角度θを有して深さtoxまで形成されており、所定領域において深さtoxを有するように形成されている。つまり、ガードリング層2’は、表面において所定位置Oから所定距離Lの領域にわたってイオン注入され、注入されたイオンがその表面から長さxjだけ拡散して形成されている。ガードリング層2’の境界は、所定位置Oの垂直下方から第1層間絶縁膜3’’との境界まで半径xjの球面を有するように形成されている。なお、第1層間絶縁膜3’’が形成されていない場合であれば、ガードリング層2’は、所定位置Oから横方向にxjの距離まで拡散して形成されることとなる。換言すると、長さxjは、基板1に注入されたイオンの拡散距離である。
において、そのガードリング層2’と第1層間絶縁膜3’’の形状について詳細に説明する。図33は、ガードリング層2’と第1層間絶縁膜3’’を示す図である。図33には、ガードリング層2’と第1層間絶縁膜3’’が示されている。ここで、第1層間絶縁膜3’’の境界は、表面の所定位置Oから、ガードリング層2’の中心から離れる方向であって、基板1の表面に対して鋭角の角度θを有して深さtoxまで形成されており、所定領域において深さtoxを有するように形成されている。つまり、ガードリング層2’は、表面において所定位置Oから所定距離Lの領域にわたってイオン注入され、注入されたイオンがその表面から長さxjだけ拡散して形成されている。ガードリング層2’の境界は、所定位置Oの垂直下方から第1層間絶縁膜3’’との境界まで半径xjの球面を有するように形成されている。なお、第1層間絶縁膜3’’が形成されていない場合であれば、ガードリング層2’は、所定位置Oから横方向にxjの距離まで拡散して形成されることとなる。換言すると、長さxjは、基板1に注入されたイオンの拡散距離である。
図33は、tox≧xjsinθとの関係が成り立つ場合を示している。図33に示すように、第1層間絶縁膜3’’によりガードリング層2’の拡散を抑制した拡散抑制距離Δxは、以下に示す(式1)となる。
101,102,103,104…半導体装置、51…素子領域、52…終端領域、1…N型Si単結晶基板(基板)、2,2’…ガードリング層(P型拡散層)、2a…P型拡散層2の最上面、2b…ガードリング層の最上面を除く上面、3,3’ ,3’’…第1層間絶縁膜、4…P型拡散層、5…トレンチゲート電極、6…トレンチ、7…ゲート酸化膜、8…ポリシリコン、9…メサ部、10…N型拡散層、11…第2層間絶縁膜、12…上層金属配線、13…コンタクトホール、C…コンタクト。
Claims (5)
- 半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域を有する半導体装置であって、
前記終端領域における前記半導体基板の表面において前記素子領域を囲む環状に形成されると共に不純物を深さ方向に拡散して形成された複数のガードリング層と、
隣接する前記ガードリング層の間において前記半導体基板に埋め込まれるように設けられた第1層間絶縁膜と、
前記素子領域から前記終端領域に亘って前記半導体基板の表面に設けられた第2層間絶縁膜と
を備え、
前記終端領域の前記半導体基板の表面、及び前記素子領域の前記半導体基板の表面が平面状に揃って形成されており、且つ前記第2層間絶縁膜の上面が前記半導体基板に対して平坦に形成されていることを特徴とする半導体装置。 - 前記第1層間絶縁膜の上面は、前記終端領域の前記半導体基板の表面に対し平面状に揃って形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第1層間絶縁膜の境界は、前記半導体基板の表面の所定位置から、前記ガードリング層の中心から離れる方向に向かい且つ前記半導体基板の表面に対して鋭角の角度θを有して深さtoxまで形成され、前記ガードリング層の境界は、前記所定位置の垂直下方から前記層間絶縁膜との境界まで前記所定位置を中心とする半径xjの球面を有するように形成されており、
tox≧xjsinθの関係を満たす
ことを特徴とする請求項1又は請求項2記載の半導体装置。 - 半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域が形成された半導体装置の製造方法であって、
前記素子領域の表面と前記終端領域の表面とが高さ方向において揃っている半導体基板において、前記終端領域の前記半導体基板表面から深さ方向に不純物を拡散させて、複数のガードリング層を形成する工程と、
前記素子領域の前記半導体基板の表面、及び前記終端領域の前記ガードリング層にマスクを施す工程と、
表面にマスクがなされていない前記終端領域の前記半導体基板の表面を熱酸化させて、第1層間絶縁膜を形成する工程と、
前記素子領域から前記終端領域に亘る前記半導体基板上に、その上面が前記半導体基板に対して平坦な第2層間絶縁膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に半導体素子が形成された素子領域及び前記素子領域を囲む終端領域が形成された半導体装置の製造方法であって、
前記素子領域の表面と前記終端領域の表面とが高さ方向において揃っている半導体基板において、前記終端領域の前記半導体基板の一部表面に前記半導体基板内に埋め込まれるように第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜が形成されていない前記終端領域の前記半導体基板表面から深さ方向に不純物を拡散させて、複数のガードリング層を形成する工程と、
前記素子領域から前記終端領域に亘って前記半導体基板上に、上面が前記半導体基板に対して平坦な第2層間絶縁膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
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