TWI237384B - Semiconductor device - Google Patents

Description

1237384 故、發明說明 【發明所屬之技術領域】 本發明係有關-種半導體裝置，特別是有關為驅動反 2器（i請圳等功率構件（p〇wer device)之功率構件驅動 衣置（power device driving apparatus)[註··在半導體技術， deVlce通常係以半導體元件（6ΐ_ηί)構成之積體型裝置構 件，本文中將power device稱為功率構件]。 【先前技術】 刀平稱仵係具備：串聯連接之第1及第2 u通道絶 、、彖閘型雙極性電晶體（bip〇lar加—咖，咖丁）；及功 構件驅動裝置。第1之1GBT之集極連接於主電源，第2 之IGBT之射極連接於接地電位。第^咖了射極 ^咖集極連接於負載。為保護第1及第2之咖丁因 2=電動勢，在，1及第2之1_分別反向並聯 連接自轉輪二極體（freewheeldi〇de)。 功率構件驅動裝置具備：為控制第 邊驅動部；及為抻制笙0 “逐 H 為“Μ 2之1GBT之低壓邊驅動部。功率 構件驅動裝置具備.·連 切I功羊 、两運接於第1之IGBT之射極之vs 子；經過電容器連 ^ VS ^ 連接於第1之IGBT之射極之VB端子. 連接於第1之ΙΓτβτ + ¥ 4 %子， 之igbt_^a+ 之控制電極之h〇端子；連接於第2 之射極之COM w 2 IGBT^ M舳子；經過電容器連接於第2之 極之L0端子 ，、接於第2之IGB了之控制電 〜而于，及 動部基準1 此，…係成為高壓邊驅 電位之兩壓邊浮動補償電壓㈣h voltage side 315421 5 1237384 floating offset voltage)。VB係成為高壓邊驅動部電源之高 壓邊浮動供給絶對電壓（high voltage side floating supply absolute v〇ltage)，自高壓邊浮動電源供給。H〇為由高壓 邊驅動部之高壓邊驅動訊號輸出。C〇M為共同接地。vcc 為作為低壓邊驅動部電源之低壓邊固定供給電壓，由低壓 邊固疋供給電源所供給。LO為由低壓邊驅動部之低壓邊 驅動訊號輸出。GND為接地電位。 以下以高壓邊驅動部為例，說明以往之功率構件驅動 裝置。 高壓邊驅動部，係具備PM〇s電晶體及NM〇s電晶體 之CMOS電路。PM〇s電晶體之源電極連接於vb端子， NMOS電晶體之源電極連接於vs端子，pM〇s電晶體及 NMOS電晶體之各汲極分別連接於h〇端子。 其次，說明具有CM0S電路之過去之半導體裝置之構 造。半導體裝置係具備：p—型矽基板；在p—型矽基板上 面内形成之η型雜質領域；纟η型雜質領域之上面内形成 、P5L井在ρ型井上面内形成之，麵⑽電晶體之^型 源極項域及;及極領域；在η型雜質領域上面内形成之， OS電曰曰體之ρ型源極領域及汲極領域；及盥。型 領域接觸而形成在Ρ-型石夕基板上面内之Ρ+型分離領域： 成二電晶體之源極領域與汲極領域間規制有通道形 曰^門^道形成領域上’經過閘絶緣膜形成NM〇S電 日日體之閘極。同姆 η、… 間規制有通道形成：體之源極領域與汲極領域 、也成領域’在通道形成領域上，經過閘絶緣 315421 6 1237384 膜形成PMOS電晶體之 接於VS端子，PMOS電 NMOS電晶體及PMOS HO端子。 閘極 晶體 電晶 。NMOS電晶體之源極領域連 之源極領域連接於VB端子。 體之各汲極領域，㈣連結於 利資：=電路之半導想裝置相關技術’公開於下述專 專利資料1 ·曰本特開平Π-68053號公報 專利資料2 :曰本特開昭62-120063號公報 專利資料3 :曰本特開昭60-74560號公報 專利資料4 :曰本特開平5-152523號公報 【發明内容】 登明欲解決之問顳 以往之功率構件及功率構件驅動裝置，在再生期間 (即，由負載之反向電動勢而自轉輪二極體在〇n之期間）， 高壓邊浮動補償電壓V S有可能變動為較共同接地c 〇 M為 低之負電壓。此高壓邊浮動補償電壓VS之負變動，經過 電谷盗傳輸至高壓邊浮動供給絶對電壓VB，而使高壓邊 浮動供給絶對電壓VB之電位亦成負變動。 高壓邊浮動供給絶對電壓VB負變動時，其負變動將 輸至n型雜貝領域。其結果，本為受反向偏移之p +型分 離領域，却與η型雜質領域間之寄生二極體，或ρ_型矽基 板” η型雜質領域間之寄生二極體導通（turn on)，而有電 流流入η型雜質領域内。 於是，起因於寄生二極體之導通而流入η型雜質領域 7 315421 1237384 内之電流，於以往之半導體, H〇之邏輯性信號反轉(錯誤動作):二高壓邊驅動訊號輸出 因鎖住使CMOS流經過大電产S可生間流體（thynSt〇r) ,,^ , ，丨L有可能損傷電路或零件（銷 住破壞）之問題。（詳情請來 、 則33號公報）。 /考Μ請人之特開 本發明為解決上述諸問題 .π 而為者，提供一種半導體裝 二可避免起因於高壓邊浮動補償電壓 動作及鎖住破壞。 别 解決問題之方宰 第1項發明之半導體袭置，係為驅動第i電極、第2 電極及具備控制電極之開關構件㈣ 具m端子，連接於第i / 係 ^ ^ 电让，弟2知子，經過電容 2件連接於第1電極；第1導電型之半導體基板，·第2 广型之第1雜質領域，形成於半導體基板之主面内；第 :導電型之第2雜質領域’形成於第1雜質領域之主面内. 幻電晶體’形成於第2雜質領域之主面内，而具有 於第1端子之第2導雷刑、15 k / ¥ #電至源極·汲極領域；第2電晶體， 形成於第1雜質領域之主面内’而具有連接於第2端子之 弟1導電型源極.沒極領域；及第1導電型之第3雜質領 域’形成於第i雜質領域之主面内，而連接於第i端子。 ★第2項發明之半導體裝置，係為驅動具備第^電極、 第2電極及控制電極之開關構件之半導體裝置，係具備： 第1端子，連接於第i電極；第2端子，經過電容性元件 連接於第1電極；帛1導電型之半導體基板；第2導電型 315421 8 1237384 之第1雜質領域，形成於半導體基板之主面内，·第 裂之第2雜質領域，形成於第1雜質領域之主面内；第！ 電晶體’形成於第2雜質領域之主面内，而具有連接於第 二端子…導電型源極.沒極領域；第2電晶體 於第1雜質領域之主面内，具有連接於第2端子之第】導 ^型源極·沒極領域；及第2導電型之第3雜質領域，形 、於第1雜質領域之主面内’連接於第2端子。 笛第3項發明之半導體震置，係為驅動具備第1電極、 第2電極及具控制電極 之開關構件之半導體裝置，係具 備·第1端子，連接於第· 一 電極，第2端子，經過電容性 儿件連接於第1電極，·第】道 ^ 弟電型之半導體基板；第2導 電型之第1雜質領域，形成 v 小成於+導體基板之主面内丨第工 導電5L之第2雜質領域，形 、 第〗電晶體，形成於第2雜：於弟1雜貝領域之主面内； 小或於第2雜質領域 於第1端子而第2導雷_ I、有連接 電i源極·汲極領域第 形成於第"隹質領域 《2電曰曰體 第1導電形m 面内，而具有連接於第2端子之 二極領域；及第1導電型…雜質領 域七成於第1雜質領域之主；〜 第4項發明之半導體=連接於第2端子。 第2電極及具控制、：為驅動具備第1電極、 備：第i端子，連心第1關構件之半導體裝置，係具 元件連接於第i電極：端子，經過電容性 電型之第1雜質領域，形成於半==内第2導 導電型之第-質領域，形成於;? 315421 9 1237384 第1電晶體’形成於第2雜質領域之主面内，而具有連接 於第1端子之第2導電型源S .汲極領域；第2電晶體， 形成於第1雜質領域之主面内，而具有連接於第2端子之 第1導電型源極.汲極領域；第丨導電型之第3雜質領域， 形成於第1雜質領域之主面内，連接於第丨或第2端子； 溝渠（trench)，貫通第3雜質領域而形成於第i雜質領域之 主面内；及第i導電型之第4雜質領域，形成於規制溝渠 壁面部分之第1雜質領域内，而連接於第丨或第2端子。 第5項發明之半導體裝置’係為驅動具備第i電極： 第2電極及具控制電極之開關構件之半導體裝置，係具 備：第1端子，連接於第1電極；第2端子，經過電容性 元件連接於第i電極；帛i導電型之半導體基板；第2導 電型之第1雜質領域，形成於半導體基板之主面内；第丄 導電型之第2雜質領域’形成於第1#質領域之主面内； 第1電晶體，形成於第2雜質領域之主面内，而呈有連接 於第！端子之第2導電型《.沒極領域；第2電晶體， 形成於第！雜質領域之主…而具有連接於第2端子之 第1導電型源極.汲極領域;第i導電型之第3雜質領域， 形成於第2雜質領域之主面内’連接於第i端子；及第2 導電型之第4雜質領域，與第3雜質領域接觸而形成於第 2雜質領域之主面内，連接於第1端子。 第6項發明之半導體褒置’係為驅動具備第！電極、 第2電極及具控制電極之開關構件t半導體裝^，係且 備：第1端子，連接於第i電極；第2端子，經過電容^ 315421 10 1237384 元件連接於第】電極，·第 電型之第ί雜質^ 之丰導體基板，·第2導 導電型之第2雜質，戈’導體基板之主面内’·第1 、邊域’形成於第1 · 第1電晶體，形成m 1雜貝領域之主面内， 於第I端子之第2導電型=領域之主面内’而具有連接 形成於第1雜質領域之沒極領域；第2電晶體， 第1導電型源極而具有連接於第2端子之 形成於第！雜質領域之Ϊ^2導電型之第3雜質領域， 導電型之第4雜質料2内，連接於第2端子’·及第1 1雜質mu 3雜質領域接觸而形成於第 雜:領域之主面内，而連接於第2端子。 第員矣明之半導體裝置，係為驅動具備第1電極、 :電極及具控制電極之開關構件之半導體裝置，俜且 備杜第1端子，連接於第工電極；第2端子，經過電=性 ^連接於第1mi導電型之半㈣基板；第2導 電型之第i雜質領域’形成於半導體基板之主面内；第導i :電型之第2雜質領域，形成於第1雜質領域之主面内. 第1電晶體，形成於第2雜質領域之主面内，而接 於第1端子之第2導電型源極·汲極領域；第2電曰體 形成於第i雜質領域之主面内，而具有連接於第2:子， 第1導電型源極.汲極領域;第i導電型之第3雜質；之 形成於第i雜質領域之主面内；溝渠，貫穿第3雜質領《 =成於第i雜質領域之主面内；第i導電型之第4;二 項域，形成於規制溝渠壁面部分之第丨雜質領域内；貝 導電型之第5雜質領域，與第3雜質領域接觸而形成於/ 、弟 315421 11 1237384 i雜質領域之主面内· 〇 域接觸而形成於第i雜質=电極’與第3至第5雜質讀 第8項發明之半導體裝置之:二上。 第2電極及具 ：為驅動具備第】電極、 備：第】端子，連接於第==之半_置，係具 元件連接於第1電極；第/弟2端子，經過電容性 導電型之第2雜所a ^電型之第1雜質領域；第2 第1電晶體形成於第1雜質領域…内 於第1端子之第領域之主面内，而具有連接 形成於第！雜質領域之主沒極領域…電晶體， 第2導電型源極而具有連接於第2端子之 及極領域；及第2導 域，形成於第i雜質領域之 以之第3雜貝領 【實施方式】 面内，連接於第1端子。 實施例1 第1圖為說明功率糂 略構成圖。功㈣關構h 構件驅動褒置構成之概 Π0ΒΤχ〇1 N通道絶緣閘型雙極性電晶體 係開關主電源之高電壓HV。節點N30連接 負載。自轉輪二極體 自連接於節點N30之負載μ起保護1GBTQ1、Q2免受來 、戟引起之反向電動勢之影響。 功率構㈣動裝置100驅動IGBT Q1、Q2,隨控制 Q1之同壓邊控制輸入HIN、與控制之低壓 邊控制輸入UN而動作。功率構件驅動裝置1〇〇具備：驅 動IGBT Q1之冋壓邊驅動部ι〇ι ;驅動⑴bt Q2之低壓邊 驅動部102;及控制輪入處理部1〇3。 315421 12 Ϊ237384 在此，例如IGBT Q1、Q2同時on狀態時，IGBT Q1、 Q ML、、、工貝牙電流，而負載則成無電流流通之不適宜狀態。 抆制輸入處理部103由控制輪入HIN、LIN，為防止引起 此等狀態，而對高壓邊驅動部1〇1及低壓邊驅動部1〇2進 行此等防範處理。 又’功率構件驅動裝置100，係具備：Vs端子，連接 於IGBT Q1之射極；VB端子，經過電容器ci連接於 Qi之射極；ho端子，連接於IGBTQ1之控制電極；c〇M 端子，連接於IGBT Q2之射極；VCC端子，經過電容器 C2連接於IGBTQ2之射極；L〇端子，連接於1(^丁卩2之 控制電極；及GND端子。於此，vs係成為高壓邊驅動部 1〇1基準電位之高壓邊浮動補償電壓。VB係成為高壓邊驅 動部1 0 1之電源之高壓邊浮動供給絶對電壓，由無圖示之 高壓邊浮動電源所供給。HO係因高壓邊驅動部1〇1之高 壓邊驅動訊號輸出。COM係共同接地。vcc係作為低壓 邊驅動部1〇2之低壓邊固定供給電壓，由無圖示之低壓邊 固定供給電源所供給。LO係因低壓邊驅動部1〇2之低壓 邊驅動訊號輸出。GND為接地電位。 電容器C 1、C2係為供給至高壓邊驅動部} 〇 1及低壓 邊驅動部1 02之電源電壓，能追隨功率構件之動作之電位 變動而設者。 由如上述之構成，功率構件依控制輸入HIN、lin進 行主電源之開關。 但是’高塵邊驅動部10卜對電路之接地電位gnd以 315421 13 1237384 電位浮置狀態動作，因此，為向高壓邊電路傳輸驅動訊號， 而構成具備電位移位電路（level shift circuit)。 第2圖為於功率構件驅動裝置丨〇〇之高壓邊驅動部 1 0 1主要部分之電路圖。開關元件之高耐壓M〇S丨！擔任上 述電位移位電路功能。開關元件之高壓邊驅動訊號輸出用 CMOS電路（以下稱CM〇s)12，係由pM〇s電晶體（以下稱 PMOS)15及NMOS電晶體（以下稱NM〇s)14所成，輸出高 壓邊驅動訊號1^〇。電位移位電阻（1〜61311出1^丨以6〇13係 為設定CM〇S12之閘極電位者，具相當於有上拉電阻（_ up resistance)之功能。 π耐壓MOS11，隨覆蓋壓邊控制輸入mN，進行 CMOS 12之開關。CM〇sl2係開關高壓邊浮動供給絶對電 壓及高壓邊浮動補償電壓vs間之電壓，輸出驅動訊 號至高壓邊驅動訊號輸出H〇，驅動外部之功率構件高壓 邊開關元件。 在此於以後之說明，CMOS 12及電位移位電阻13 総合稱為高壓邊驅動電路。 第3圖為於功率構件驅動裝置工之設於高壓島之佈 =概略平面圖。CN0S12及電位移位電阻Η所成之高壓 、馬動電路形成於所謂高壓島之領域R2内，高耐Mm⑽η 形成於領域Ri内。腺甘田m 寻，、周圍以接地電位之鋁配線1 6、1 7 圍住而受屏蔽（shield)。 、“1第4、5圖為本發明實施方式1有關之半導體裝置之構 & σ面圖’分別如第3圖所示沿線IV — IV，V — V相對位 315421 14 1237384 置之剖面。參照第4圖，於p-型矽基板2丨上面内，形成 P +型分離領域22、n -型雜質領域23、及η型雜質領域24、 28。η型雜質領域28上面内形成ρ型井29。ρ+型分離領 域22到達Ρ-型矽基板21。ρ+型分離領域22上形成電極 34’ρ型矽基板21之電位為電路上最低電位⑴ 電位）。又高耐壓MOS11之n+型源極領域us之下部形成 P型井25，其ρ型井25經過閘絶緣膜到達閘極丨丨g之下 部，形成高耐壓MOS 11之通道領域。又，於p型井25内， 形成P+型雜質領域26及n+型源極領域us與源極Μ成 接觸狀。又，形成n+型汲極領域UD與高耐壓m〇sii之 汲極3 6成接觸狀。 同耐壓MOS11之汲極36連接於CM〇sl2之pM〇si5 及NMOS14之各閘極15G 連接於PMOS15之源電極 VB。 14G，又經過電位移位電阻13 3 9及高壓邊浮動供給絶對電壓 另方面，於形成CMOS 12之η型雜質領域28内， 形成Ρ+型源極領域15S及η+型雜質領域3〇與pM〇si5 、’、和39成接觸狀，形《p +型汲極領域1 5D與沒極成接 蜀片、於η型雜貝領域28上面，經過閘絶緣膜形成 和1 5 G於閘極i 5 G上形成電極3 8.另將⑽μ形 ;Ρ 1井29内，形成η +型汲極領域成與nmosm 之沒極42接觸狀，又形《η+型源極領域14S及ρ+型雜質 領域31成與源電極42接觸狀。於ρ型彳Μ上面上，經過 間絶緣膜形成NM〇S14之間極14G。於間極㈣上形成電 315421 15 1237384 極4 3 〇 於NMOSU與PM〇sl5之間，n型雜質領域 内，形成P+型雜質領域33與？型井 面 雜質領…形成電㈣，該電極41連:接於^ 補償電壓VS。P+型雜質領域33之雜質濃 子動 之雜質濃度為高，X p+型雜質領域3 ^ Ρ里井29 、今 # + ~成為#父p型并？ 0 /乂。； p型雜質領域33與pm〇s15 28上面内形…雜質領域32. n+型：二雜：域 成電：：:電極4〇連接於高壓邊浮動供給絶 多妝弟5圖，P一型矽基板21之上面内， + 離領域〜―型雜質領域5〇、及η型雜質領域J型分 分離領域22上形成電極〜型雜質領域；8??:型 η +型雜質^ 上面内形成 ,s ^ 、 n型雜質領域51上形成電極53。兮雷 極53連接於高壓邊浮動供給絶對電壓VB。 電 如第5圖所示’p+型源極領域15s P型井29、及n+刑、塔主雜貝領域28、 (parasitic th · 貝域1 ^所成之橫型寄生閘流體 yrist〇r)存在。寄生問流體 性電晶體—及nPn寄生雙極性電晶體寄生雙極 第6、7圖形成為n+型 33佈局例之血刑雜貝7員域32及P+型雜質領域 八^'上面圖。P+型分離領域22传如箆3 所 示將領域R1、R2圍住四邊所形成。係如第3圖所 +型雜質領域32 3 + 4 ^6圖所不之例’n _s15形成為互相相域33，係_…與 之例，p+型雜質領域„ 之間。於第7圖所示 ”、、s 係圍住p型井29之周圍所形成， 315421 16 1237384 n+型雜質領域32係於p+型分離領域22與p型井29之 間，圍住p型井29周圍所形成。第6圖所示之例較第7 圖之例，其晶片尺寸變小。 於本發明實施方式i之功率構件及功率構件驅動裝 置，設想在再生期間，高壓邊浮動補償電壓vs變動為較 共通接地COM為低之負電壓時。此時，高壓邊浮動補償 電壓vs之負變動，係如第i圖所示經過電容器ci傳輪至 高壓邊浮動供給絶對電壓VB，高壓邊浮動供給絶對電壓 VB之電位亦成負變動。參照第4、5圖，當高壓邊浮動供 給絶對電壓VB負變動，其負變動傳輸至n-型雜質領域 23、50及n型雜質領域24、28.其結果，通常應受逆偏壓 之寄生二極體PD1至PD4變為導通’而電流流入γ型雜 質領域23及η型雜質領域24、28内。 但是，依據本實施方式丨之半導體裝置，相當於寄生 雙極性電晶體PBCM之基極電流（base current)之電子，被 較高壓邊浮動補償電壓vs為高電位之n+型雜質領域32 所吸收。其結果，寄生雙極性電晶體PBP丨之基極電流受 抑制’寄生閘流體不導通，因此可避免CM〇s丨2之鎖住破 壞。 再且，相當於寄生雙極性電晶體pBp2之基極電流之 電洞（hole)，由較高壓邊浮動供給絶對電壓vb為低電位之 p+型雜質領域33所吸收。其結果，寄生雙極性電晶體PBP2 之基極電流受抑制，寄生間流體不導通’因此可避免 CN〇S12之鎖住破壞。參照第8圖，自p+型分離領域22 315421 17 1237384 流入η—型雜質領域5〇内之泰、、-、 之前被Ρ+型雜質領域33所口包，同電流，在到達Ρ型井29 面之Ρ—型石夕基板2mnH°而且’在Ρ型井29正下 因由n+型雜質領域3〇、32、，、質領域28内之電洞電流， 所吸引’因此不流入p型井主广n型雜質領域28内之電子 所吸收。 29内，而由P+型雜質領域33 如第5圖所示’ p+型雜 為淺。因此，P+型雜質領域3'/、；》成為較P型井29 型井29之曲率部之電場強户之：率部之電場強度，較p 33可吸收更多電洞電流， 门口此p型雜質領域 壞。 更有效避免CM〇Sl2之鎖住破 J〜雜貝派沒較型并 雜質濃度為高。因此P+型雜質 开29之 声古於n刑共90 >冰玄 、項或33之曲率部之電場強 度间於P型井29之曲率部之電場強度。而且， 雜質領域33之雜質濃度時，p+型雜f領域33内之薄膜電 阻（sheet resistance)，及p+型雜質領域3s與電極q之接 觸電阻（c —ct resista叫變小。因此，較p+型雜質領域 33可吸收更多電洞電流’可更有效避免CM〇si2之鎖住破 壞0 如第5圖所示，p+型雜質領域33係與相當於寄生雙 極性電晶體PBP2之基準層之p型井29接觸所形成。因此， 與P+型雜質領域33及p型井29之間有空隙者比較，不僅 可削減晶片之尺寸，寄生雙極性電晶體PBP2之基準層電 阻減低，而p +型雜質領域3 3可吸收更多電洞電流，可更 315421 18 1237384 有效避免CMOS12之鎖住破壞。 起因於局壓邊浮動詰检 哎f勒補j員電壓VS之負變動 雜質領域28内之電流， + 而机入η型 自Ρ+型分離領域22 μ讲—別_ 質領域50而流入η型雜 、、二過η型雜 ”、7員或内者為最多。因μ 別是Ρ+型分離領域22形# i m 口此，特

2形成為圍住領域R1、R 如第7圖所示，將p型 ·^周圍時， _ .ju u + 〇圍圍住狀’形成P+型雜曾 領域33及11+型雜質颔 4 Ρ生雜貝 、員域2,則可更有效避免 鎖住破壞。 t兄LMOS12之 再者，n+型雜質領 形成則效果最佳，3 型雜質領域33雙方均 實施们 …只要有任-方形成時亦有效。 第9圖係相對於坌 、第5圖’為本發明每 裝置構造之剖面圖。代 月只她例2之半導體 A孑第5圖之” +开,】μ # 極4。，形成，型雜質領域55及電=雜質領域32及電 向壓邊浮動供給絶對雷 ° 電極5 6連接於 冤堡VB°P+型雜暫苑u 度較P型井29之雜質、、曲 ”貝邊域55之雜質濃 月〆辰度為高，又 + 成為較p型井29淺。 P支雜質領域55形 如同第6圖所示，p + 與PMOS15互相相對 ' 域55形成於NMOS14 > . 一 之一邊彼此之間〇 ★、丄 例，p型雜質領域 或如同第7圖所示 BB 在P 型分離領 間’圍住p型井29之田 域22與P型井29之 之周圍所形成。 起因於南麼邊浮备

咬吁勒補償電壓V 動補償電壓VS及高 之負變動，高壓邊浮 4丄 变邊淨動供給絶f + Φ阿 車父P—型矽基板21及n^, \ 色對電壓VB，其電位將 P i勿離領域22為/ 為低。因此，既使 315421 19 1237384 寄生二極體㈣至剛接通而電流流型雜質領域28 内，如第5圖所示’相當於寄生雙極性電晶體pBp2之基 極電流之電洞，被p+型雜質領域55、33所吸收。其姓果土 寄=雙極性電晶體贈之基極電流受抑制，寄二流體 不¥通，因此可避免CMOS 12之鎖住破壞。 因形成P+型雜質領域55而非n+型雜質領域32，起 因於高壓邊浮動補償電壓VS之負變動而第4、5圖所干之 寄生二極體PD1iPD4導通時，不會自P+型雜質領域55 向η型雜質領域28注人電子。因此，自p_㈣基板21 及P+型分離領域22之電洞供給減少，#流入η型雜質領 域28之電洞電流減低’可更有效避免〇刪12之鎖住破 壞。 雜質領域3 3雙方均 方形成時亦有效。 再者，P+型雜質領域55及p+型 形成則效果最佳，但是，只要有任一 t施例3 、 圖係相應於第5圖，為本發明實施方式有關之 導體裝置構造之剖面圖。代替第5圖之n+型雜質領域3 及電極40,形成p+型雜質領域57及電極58。電極58$ 接於高壓邊浮動補償電壓VS。〆型雜f領域”之雜質幻 度較P型井29之雜質濃度為高，又，p+型雜質領域⑴ 成為較p型井29淺。 與 例 如同第6圖所示，型雜質領域57形成於nm〇si4 PMOS15互相相對之〆邊彼此之間。或如同第7圖所示 ’ P+型雜質領域57在P+型分離領域22與p型井29之 315421 20 1237384 間，圍住p型井29之周圍所形成。 起因於高壓邊浮動補償電壓VS之負變動，高壓邊浮 動補償電壓VS及高壓邊浮動供給絶對電壓vb，其電位將 較P—型石夕基板21及p+型分離領域22為低。因此，既使 寄生二極體PD1至PD4導通而電流流入n型雜質領域28 内，如第5圖所示，相當於寄生雙極性電晶體ρβρ2之基 極電流之電洞，被p+型雜質領域57、33所吸收。其結果， 寄生雙極性電晶體PBP2之基極電流受抑制，寄生閘流體 不導通’因此可避免CMOS12之鎖住破壞。 口形成P型雜質領域57、33均連接於高壓邊浮動補 償電壓VS之同電位，p+型雜質領域57、n型雜質領域、 及P+型雜質領域33所成之pnp型寄生雙極性電晶體不致 動m ’可避免起因於此雙極性電晶體之動作引起高 壓邊驅動部之錯誤動作。 再者，P+型雜質領域57及P+型雜質領域33雙方均 ϋ成則效果最佳’但是，只要有任-方形成時亦有效。 貫施例4 第11圖係㈣於第5圖，為本發 裝置構造之剖面圖。代替 &例4之丰導體 朽4D 〇 ^弟5圖之η型雜質領域32及電 邊、動 f領域59及電極6〇。電…接於 二==絶_VB°P+型雜f領域”係形成於 p L及極領域15D與n+型雜質領域51之間。 第12圖形成為P +型雜質領域 佈局之並型上面岡 + 459及P型雜質領域33 、上面圖。P 分離領域22係如第3圖所示將 315421 21 1237384 :域R1、R2圍住四邊所形成。於第12圖所示，p+型雜 質領域33係圍住p型# 29之周圍所形成，p+型雜質領域 59在P+型分離領域22與p型井Μ及pM〇sl5之間，圍 住P型井29及PMOS15，形成為與p+型分離領域^成 行。 流入η型雜質領域28内之電流’自p+型分離領域22經過 η型雜質領域50而流入n型雜質領域28内者為最多。因 此，如第12圖所示，與ρ+型分離領域22成平行形成ρ + 型雜質領域59,將相當於寄生雙極性電晶體ρΒρ2之基極 電流之電洞，可由ρ+型雜質領域59在流入ρ型井Μ内之 前有效吸收。其結果，可抑制寄生雙極性電日日日冑ρΒρ2之 基極電流’寄生閘流體不導通，而可有效避免c_2之 鎖住破壞。 再者，P+型雜質領域59及p+型雜質領域33雙方均 形成則效果最佳，但是’只要有任_方形成時亦有效。 實施例5 第13圖係相對於第9圖，為本發明實施例5之半導體 裝置構造之剖面圖。貫穿p+型雜質領域55在η型雜質領 域28上面内形成溝渠（trench)63，溝渠〇之内部，充填矽 氧化膜61及聚矽62。又’規制溝渠〇壁面部分之n型雜 質領域28内，形成p+型雜質領域6[ p+型雜質領域64 與P +型雜質領域5 5及電極5 6接觸。 如同第6圖所示例，p+型雜質領域55、64，NM〇si4 315421 22 1237384 與PM0S15形成為互^ 圖所示例，p+型雜質領 达彼此之間。或如同第7

型井29圍住0井2 Γ55、64，Ρ+型分離領域22與P t周圍所形成。 與〆型雜質領域55接觸 63之壁面形成，㈣9圖所示構造比較貝沿溝渠 雜質領域55之實效面積。而且，溝準63广]了擴大P型 較P型井29曲率部之電場強度為高之電場強度’ 構造比較，流入η型雜質領域28 : ’與第9圖所示 雜質領域55、64吸收更多。政 更同電流，可由Ρ+型 之鎖住破壞。 一果可更有效避免_12 又’由於P+型雜質領域 幵7成而提南電洞電流之 吸收效率，因此P +型雜曾七 址、 雜貝領域55之面積可比第9圖所示 構造更小，由此可削減晶片尺寸。 於第13圖所示例’形成比p型井29更深之溝渠。溝 渠形成愈深，則p+型雜質領域64之面積增大，可提高電 洞電流之吸收效率。 仁疋 $成溝^比20 // m更深，則有财麼（使vb與 vs短路之狀態下向GND方向外加電壓，發生pn接合點崩 潰之電壓）降低之問題。因此，有需要滿足耐壓性能時可使 溝渠63之深度為20 // m以下即可避免财壓降低。 再者P+型雜質領域55、64及p+型雜質領域33雙方 均形成則效果最佳，但是，只要有任一方形成時亦有效。 又’於第1 3圖所示為電極5 6連接於高壓邊浮動供給絶對 電壓VB之構造，但是，電極5 6連接於高壓邊浮動補償電 23 315421 1237384 壓VS亦可。 實施例 裝置構造之：：於：5圖’為本發明實施例6之半導體 質領域‘而乂v型V，質領域33接觸形 P+型雜質#代、 貝領域32形成〆型雜質領域65。 :$ 33及n+型雜質領域66則形成於型 内。P型雜質領只μ + 主开29 電極68、^ 型雜f領域66接觸於電極68, 接於向壓邊浮動補償電壓vs 及P+型雜晳席A I濰貝領域32 邊：動:::與電極67接觸，電極67連接於高壓 還子動t、、、、6絶對電壓VB 〇 如同第6圖所示例型雜質領域”及—型 ，以及n+型雜質領域32及p+型雜質領域65 於觸s14與PMOS15互相相對之—邊彼此之間。或如^ D ®所不之例’ P+型雜f領域33及n+型雜質領域 形成於沿p型井29外周，n+型雜質領域32及型雜拼 領域65,在p+型分離領域22與p型井29之間 二 住p型井29之周圍。 與型雜質領域66接觸之p+型雜 型雜質領域33所吸收之電洞1能立即心+型雜义 66之電子再結合，因此電洞易消滅。又，與ρ+型雜質々員 域65接觸之η+型雜質領域32，被η+型雜質領域32所吸 收之電子，可能立即由Ρ+型雜質領域65之電洞再結合， 因此電子易消滅。因此’與第5圖所示例之構造比較，可 提高由Ρ+型雜質領域33之電洞之吸收率，及由η+型雜^ 315421 24 1237384 領域之笔子吸收率。 再者於以上說明，係依上述實施方式丨為基礎説明 適用於本貝加方式6有關之發明Μ，但是，本實施方式6 有關之發明，亦可適用於所有實施方式。 f施例7 第1 5圖係相對於第5圖，為本發明實施例7之半導體 裝置構造之剖面圖。於NM〇sl4與pM〇sl5之間，^蜇雜 質領域28上面内，形成Ρ+型雜質領域71。於ρ+型雜質 領域71與NMOS14之間，與ρ+型雜質領域71接觸形成η +型雜質領域72。於〆型雜質領域71與讀〇815之間， 與Ρ型雜質領域71接觸形成―型雜質領域7〇。 又，貝牙Ρ型雜質領域71Sn型雜質領域28上面内 形成溝渠75’溝渠75之内部，充填矽氧化膜73及聚矽。 又’規制溝渠75壁面部分之n型雜質領域28内，形成p +型雜質領域76。型雜質領域％與ρ+型雜質領域η 接觸。 、 於η型雜質領域28上面上，形成浮動電極陶㈣ ” P型雜質領域71、76接觸。又，於第15圖所示例浮 動電極77不與n+型雜質領域7〇接觸而與 ^觸。但是，浮動電極77不與n+型雜f領域=觸 ^與型雜質領域7〇接觸，或與n+型雜質領域π』 雙方接觸亦可。 如同第6圖所示例，p+型雜質領域71、76“+型雜 質領域70、72,係形成於NM〇sl4與_si5互相相對之 315421 25 !237384 一邊彼此之間。或士σ π筮7同α 次如同弟7圖所示例，ρ+型雜質領蛣71 76及η+型雜質領域7〇、72,在Ρ+型分離領域221 : 井29之間，形成圍住P型井29周圍。 ’、P 31 連接於浮動電極77之p+型雜f㈣71、 雜質領域70、72。由於PN筘故及η型 I? 由於ΡΝΜ效應，降低ρ+型雜質領域 域7"之電二近之電洞，同時提升^型雜質領 72之電位而吸入附近之電子。於是，再結合 …、限^之金屬短路使電洞與電子再結合而消滅。因此^起 因於高壓邊浮動補償電壓vs之負變動而流入η型雜 域28内之電洞與電子，由ρ+型雜質領域71、％及型 雜貝領域7〇、72分別被吸入而消滅，得以避免CN〇sl2 之鎖住破壞。 又，與P+型雜質領域71接觸之p+型雜質領域％沿 溝渠75之壁面形成，則可擴大P+型雜質領域71之實效: 積。而且’溝渠75底部之電場強度，較P型井29之曲率 :之電場強度為高。因此，流入η型雜質領域28之電洞電 流’可由ρ+型雜質領域71、76吸收更多。其結果，可更 有效避免CMOS12之鎖住破壞。 型雜質領域70、72之一方不一定需要形成，但是， 雙方均形成則效果較佳。 於第15圖所示例，形成較Ρ型井29更深之溝渠75。 溝渠75形成愈深，則ρ+型雜質領域76之面積增大，可提 咼電洞電流之吸收效率。 但疋，形成溝渠75比20 // m更深，則有耐壓降低之 26 315421 1237384 問題。因此’有需要滿足耐壓性能時可使溝渠75之深度為 2 0 // m以下即可避免耐壓降低。 f施例8 就上述起實施方式1至7有關之半導體裝置，？丨進所 有企圖控制之作為再結合中心之能源準位，利用此準位將 载流子累積（accumulated carrier)再結合而消滅。例 電子線照射及退火（anneal)、白金擴散、或金擴散，於ρ〜 型石夕基板21深度方向全域形成結晶缺陷，將此缺陷利用為 載流子之存在奇命消減措施（life-time killer)。 依據本實施方式8有關之半導體裝置，第4、$圖所示 之規制二極體PD1至PD4,其載流子之存在壽命抑制成短 小。因此，累積於寄生二極體PD 1至PD4中之載流子量減 低’其結果’正向電流（forward current)減少，寄生二極體 P D 1至P D 4之逆回復電流被抑制。由此，對起因於高壓邊 浮動補償電壓VS之負變動之錯誤動作耐量提升。 又，由於形成載流子之存在壽命消減措施，起因於高 壓邊浮動補償電壓V S之負變動而流入η型雜質領域2 8内 之電洞電流減少，亦可避免CMOS 1 2之鎖住破壞。 實施例9 於上述實施例8，係以電子線照射及退火、白金擴散、 或金擴散形成結晶缺陷，但是於此方法在p —型石夕基板2 ^ 深度方向全域形成結晶缺陷，因此NM0S14及PM0S15之 /及電k有增大之可成。又，電子照射，對高耐壓Μ 〇 ]§ 1 1、 NM0S14、及PM0S15之閘氧化膜内感應正電荷，而有閘 315421 27 1237384 極·源極之閾値電壓特性變動之慮。 、、胃於=，於本實施例9，對上述實施方式1至7有關之 半導體裝置’ $行氦照射及退火、或(陽)質子(proton)照射 ^火在P型石夕基板21規定之深度（較高耐壓M0S11、 N々M〇S14、及PM〇Sl5之各通道領域更深處）形成結晶缺 ^將此結晶缺陷利用為存在期間消物作段。於氦照射及 (陽)質子照射，離子之飛程(離子滲入石夕内之深度)附近集中 誘起結晶缺陷。190 A — 口此’在p -型矽基板2 1之深度方向可作 局部性載流子壽命控制。 π依據本實施例9之半導體裝置，除可得上述實施例8 所传之效果之外’亦可避免汲電流之增大及閾値電壓之變 動。 复Μ例10 ^第1 6圖為相對於第5圖之本發明實施例1 0之半導體 口 於上述貫施例1至9說明有關高壓邊 驅動部101之構造’但是，如第16圖所示，上述實施例i 至9有關之發明亦可適用於低壓邊驅動部1〇2。 於低壓邊驅動部102’有由p +型源極領域 雜貝項域28、p型井29、及n+型源極領域所成之閘 ^體寄生對輸出&子L〇外加較電壓為高之突波電 壓（surge vo丨tage)時，自連接於輸出端子L〇之p+裂源極 員域15D向η型雜質領域28流入電洞電济匕，由於此電洞 電流之流入ρ型井29,由η型雜質領域28、ρ型井Μ、及 型源極領域14S所成之寄生雙極性電晶體動作，以致有 315421 28 1237384 時使上述寄生閘流體達鎖住之情形。 但是’適用上述實施例1至9之發明， 圖所示，p+型雜質領域33、55、64，則自 6 1 5D k入n型雜質領域28之電洞電流，在、、衣 、或 、，、 々IL入P型井9 〇 内之前被p +型雜質領域55、64所吸收，☆ W •入p型丼 内之電洞電流於P+型雜質領域33所吸收。 田此，可僻名 上述閘流體之鎖住破壞。 免 發明之敔杲 依據第1至第8之發明，可避免起因於高 一 償電壓之負變動之鎖住破壞。 义净動補 【圖式簡單說明】 第1圖係說明功率構件及功率構件驅動裳 概略構成圖。 〈 第2圖係高壓邊驅動部之主要部電路圖。 第3圖係於功率構件驅動裝置所設高壓息 句〈饰局概略 平面圖。 第4圖係本發明實施例1之半導體裝置構造 卜 < 口,J面圖。 第5圖係本發明實施例1之半導體裝置構诰 丹乂芝剖面圖。 第6圖係形成n+型雜質領域及p+型雜質 貝唄埤之佈届 例之換式上面圖。 第7圖係形成n+型雜質領域及p+型雜質 、明琢之佈局 例之模式上面圖。 第8圖係說明本發明實施例1之半導體裝置之六文果 剖面圖。 < 315421 29 1237384 第9圖係說明本發明實施例2之半導體裝置之構造之 剖面圖。 第10圖係說明本發明實施例3之半導體裝置之構造之 剖面圖。 第11圖係說明本發明實施例4之半導體裝置之構造之 剖面圖。 第12圖係形成P+型雜質領域及P+型雜質領域之佈局 例之模式上面圖。 第1 3圖係說明本發明實施例5之半導體裝置之構造之 剖面圖。 第1 4圖係說明本發明實施例6之半導體裝置之構造之 剖面圖。 第1 5圖係說明本發明實施例7之半導體裝置之構造之 剖面圖。 第1 6圖係說明本發明貫施例1 〇之半導體裝置之構造 之剖面圖。 15S p+型源極領域 22 P+型分離領域 29 P型井 質領域 76 p+型雜質領域 [元件符號說明] l4S n+型源極領域 21 P—型矽基板 28 n型雜質領域 32、66、70、72 n +型雜 33 、 55 、 59 、 64 、 65 、 71 、 63、75溝渠 315421 30

Claims (1)

1237384 拾、申請專利範圍： 半^體裝置，為驅動第〗電極、 控制電極之開關構件〈⑷者，係具^電極、及具備 弟1端子〈VS〉，連接於上述第！電極. 述第==〈-〉，經過電容性元件〈⑴連接於上 第1導電型之半導體基板〈21〉，· 第2導電型之第1雜質領域丨 導體基板之主面内；貝頁戍〈28〉，形成於上述半 述第^述第1導電型之第2雜質領域⑺〉，形成於上 这第1雜質領域之主面内； 第1電晶體〈⑷，形成於上述第2雜質領域之主 、=:§而具有連接於上述第1端子之第2導電型源極. /及極領域〈14S〉； 第2電晶體〈15〉，形成於上述第i雜質領域之主 =’而具有連接於上述第2端子之第1導電型源極. /及極領域；及 、十、/述第1導電型之第3雜質領域〈33〉，形成於上 :第1雜質領域之上述主面内，連接於上述第i端子， :上述第2導電型之第4雜質領域〈32〉，形成於上述 1雜質領域之上述主面内，連接於上述第2端子，之 至少具備其中之一方。 2.:申請專利範圍第μ之半導體裝置，其中上述第3雜 質領域係與上述第2雜質領域接觸，而且，形成為將上 315421 31 1237384 述第2雜質領域連續或斷續圍住。 3· Π:專利範圍第1項之半導體裝置，其中又具備上述 V電型之第5雜質領域〈57〉，係形成於上述第^ 之雜負領域之上述主面内，而連接於上述第丄端子。 4.:申：專利範圍第3項之半導體裝置，其中更具備上述 1 v電型分離領域〈22〉，係與上述第】雜質領域接 觸而形成於上述半導體基板之上述主面内，其中 上述第5之雜質領域，在上述分離領域與上述第2 雜貝項域之間，形成上述第2雜質領域成連續或斷續圍 住0 、 5·如申請專利範圍第1項之半導體裝置，其中又具備： 、述第1 V電型之第5雜質領域〈5 5〉，係形成於 述第1雜貝領域之上述主面内，而連接於上述第工或 第2之端子； 卜溝渠〈63〉，貫穿上述第5雜質領域而形成於上述 第1雜質領域之上述主面内；及 上述第1導電型之苐6雜質領域〈64〉，形成於規 制上述溝渠之壁面部分之上述第丨雜質領域内，連接於 上述第1或第2之端子。 6·如申請專利範圍第5項之半導體裝置，又具備上述第ι V電型分離領域〈22〉，係與上述第i雜質領域接觸， 而形成於上述半導體基板之上述主面内，其中 上述第5及第6之雜質領域，在上述分離領域與上 述第2雜質領域之間，形成上述第2雜質領域成連續或 315421 32 1237384 斷續圍住。 7. 二二Μ範圍第1項之半導體裝置，又具備上述第 導電型刀離領域〈22〉，係與上述第i雜質領域接觸， 而形成於上述半導體基板之上述主面内，其中 浙々^述第4雜質領域，在上述分離領域與上述第2雜 貝肩域之間’形成上述第2雜質領域成連續或斷續圍 住。 種半導體裝置，係為驅動第1電極、第2電極及具控 制電極之開關構件〈Q i〉之半導體裝置，係具備： 第1端子〈VS〉，連接於上述第1電極； 第2端子〈VB〉，經過電容性元件〈C 1〉連接於第 1電極； 第1導電型之半導體基板〈21〉； 第2導電型之第1雜質領域〈28〉，形成於上述第1 雜質領域之主面内； 第1導電型之第2雜質領域〈29〉，形成於上述第1 雜質領域之主面内； 第1電晶體〈14〉，形成於上述第2雜質領域之主 面内’而具有連接於上述第1端子之第2導電型源極· 沒極領域〈14S〉； 第2電晶體〈1 5〉，形成於上述第丨雜質領域之主 面内’而具有連接於上述第2端子之上述第1導電型源 極.汲極領域〈15S〉；及 形成於上述第1雜質領域之上述主面内而連接於 33 315421 1237384 上述第i端子之上述第！導電型之第3 與形成於上述第1雜質領域 、S ， 、+、斤 述主面内而連接於上 述弟2端子之上述第丨導電型 、 之至少其中之一方。 之“雜貝領域“5〉， 9.如申請專利範圍第8項之半導體裝置，又具備 導電型之分離領域〈22〉，盥^ 1 ^ 〃、上述弟1之雜質領域接觸， 而形成於上述半導體基板之上述主面内，其中 併上述第4雜質領域，在上述分離領域與上述第：雜 貝肩域之間，形成上述第2雜質領域成連續或斷續圍 住。 、 1〇· -種半導體裝置，係為驅動第i電極、第2電極及具控 制電極之開關構件〈Q丨〉之半導體裝置，係具備： 第1端子〈VS〉，連接於上述第1電極； 第2端子〈VB〉，經過電容性元件〈c丨〉連接於第 1電極； 第1導電型之半導體基板〈21〉； 第2導電型之第i雜質領域〈28〉，形成於上述第1 雜質領域之主面内； 第1導電型之第2雜質領域〈29〉，形成於上述第1 雜質領域之主面内； 第1電晶體〈14>，形成於上述第2雜質領域之主 面内’而具有連接於上述第1端子之第2導電型源極· 汲極領域〈14S〉； 第2電晶體〈15>，形成於上述第1雜質領域之主 34 315421 1237384 面内，而具有連接於上述第 極.及極領域〈15s〉； 上述第1導電型源 上述=二導電型之第^質領域⑼，係形成於 第領域之上述主面内，而連接於上述第^ 第1: = :〉，貫穿上述第3雜質❸或，形成於上述 弟1雜貝領域之上述主面内；及 規制ί=、;導電型之第4雜質領域〈64〉，係形成於 於上过=壁面之部分之第1雜質領域内，而連接 於上述第1或第2端子。 丧 η·:Γ=範圍第10項之半導體襄置，又具備上述第1 領域〈22〉，係與上述第1雜質領域接觸而 / ;上述半導體基板之上述主面内其中 上述第3及第4之雜質領域，係在上述分離領域與 ^ ^雜質領域之間’形成將上述第2雜質領域成連 躓或斷續圍住。 12·如申凊專利範圍第1〇項之半導體裳置，其中上述溝渠 形成為較上述第2雜質領域為深。 卞 。半導體裝置，係為驅動第1電極、第2電極及具控 制電極之開關構件〈Q1〉之半導體裝置，係具備·· 第1端子< VS〉，連接於上述第i電極； 第2端子〈VB〉，經過電容性元件〈C1>連接於第 1電極； 第1導電型之半導體基板〈21〉； 315421 35 1237384 所弟2導電型之第}雜質領域〈28〉，形成於上述第工 雜質領域之主面内； 第1導電型之第2雜質領域〈29〉，形成於上述第工 雜貝領域之主面内； 第1電晶體〈“〉，形成於上述第2雜質領域之主 面内’而具有連接於上述第1端子之第2導電型源極. 汲極領域〈1 4 S〉； 第2電晶體〈15〉，形成於上述第i雜質領域之主 内而具有連接於上述第2端子之上述第1導電型源 極·汲極領域〈15S〉；及下述4個雜質領域中之一 方： 、形成於上述第2雜質領域之上述主面内，而連接於 上述第1端子之上述第！導電型之第3雜質領域⑶〉， 〇上述第3雜質領域接觸而形成於上述第2雜質領域之 述主面内，且連接於上述第1端子之上述第2導電型 之第4雜質領域〈66〉，形成於上述第】雜質領域之上 述主面内而連接於上述第2端子之上述第2導電型之第 ，雜貝項域〈32〉，及上述與上述第5雜質領域接觸而 形成於上述第丨雜質領域之上述主面内，且連接於上述 第2端子之第！導電型之第6雜質領域〈…。 如申請專利範圍第13項之半導體裝置，又具備與上述 第1導電型分離領域〈22〉，係與上述第1雜質領域接 觸而形成於上述半導體基板之上述主面内，其中 上述第3及第4之雜質領域，係在上述分離領域與 315421 36 14. 1237384 士述弟2雜質領域之間，形成將上述第2雜質領域成連 續或斷續圍住。 15=申請專利範圍第13項之半導體裝置，又具備上述第工 導電型分離領域〈22〉’係、與上述第1雜質領域接觸而 形成於上述半導體基板之上述主面内，其中 、弋述第5及第6之雜質領域，係在上述分離領域與 上述第2雜質領域之間，形成將上述第2雜質領域成連 續或斷續圍住。 16·-種半導體|置，係為驅動第i電極、帛2電極及具控 制電極之開關構件〈Q1〉之半導體裝置，係具備： 第1端子〈VS〉，連接於上述第！電極； 第2端子〈VB〉，經過電容性元件〈⑴連接於第 1電極； 第1導電型之半導體基板〈21〉； 第2導電型之第！雜質領域〈28〉，形成於上述第1 雜質領域之主面内； 第1導電型之第2雜質領域〈29〉，形成於上述第t 雜質領域之主面内； 第1電晶冑〈14〉，形成於上述第2雜質領域之主 面内，而具有連接於上述第1端子之第2導電型源極. 汲極領域〈14 S〉； 第2電晶體〈15〉，形成於上述第丨雜質領域之主 面内，而具有連接於上述第2端子之上述第丨導電型源 極·汲極領域〈15S〉； 、 315421 37 1237384 上辻第述第1導電型之第3雜質領域〈71〉，係形成於 上述弟1雜質領域之上述主面内； 雜質：Γ75〉’貫穿上述第3㈣領域形成於上述第1 雜貝領域之上述主面内； 制上ΪΪΓ導電型之第4雜質領域〈->，係形成規 迷“壁面之部分之上述第1雜質領域内； ::第2導電型之第5雜質領域〈72〉，與上述第3 貝項域，形成於上述第1雜質領域之上述主面内；及 2電極⑺〉，與上述第3至第$之雜質領域接 17 ’成於上述第1雜質領域之上述主面上。 ==範圍第16項之半導體裝置，又具備上述第^ 开> 成於領域〈22>，係與上述第1雜質領域接觸而 化成於上述半導體基板之上述主面内，其中 上述第3至第5之雜質領域，在上述分離領域與上 =雜質領域之間，形成將上述第2雜質領域成連續 或斷續圍住。 男 18=請專利範圍第16項之半導體裝置，又具 =之第：雜質領域⑺〉,於上述第5雜質領域相 一述第3雜質領域接觸，形成於上述第丨雜質 域之上述主面内。 貝頊 I I, I專利範圍第16項之半導體裝置，其中，上述溝 -形成為較上述第2雜質領域為深。 20. —種半導 、，糸為驅動第1電極、第2電極及夏批 制電極之開關構件〈Q2〉之半導體裝置，係具備:… 315421 38 1237384 第1端子〈COM〉，連接於上述第1電極； 第2端子〈VCC〉，經過電容性元件〈C2〉連接於 第1電極； 第1導電型之半導體基板〈28〉； 第2導電型之第2雜質領域〈29〉，形成於上述第！ #質領域之主面内； 第1電晶體〈14〉，形成於上述第2雜質領域之主 、 而具有連接於上述第1端子之第1導電型源極· $及極領域〈14S〉； 第2電晶體〈15〉，形成於上述第丨雜質領域之主 面内’而具有連接於上述第2端子之上述第2導電型源 極·汲極領域〈1 5 S〉；及 上述第2導電型之第3雜質領域〈33〉，形成於上 述第1雜質領域之上述主面内，而連接於上述第^ 315421 39