JPS6074560A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 239000012212 insulator Substances 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 238000005530 etching Methods 0.000 abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 230000003321 amplification Effects 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229910020968 MoSi2 Inorganic materials 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- -1 etc. are buried Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000000034 method Methods 0.000 description 14
- 238000002955 isolation Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ラッチ・アップを防止するのに有効な構造を
持った半導体装置を製造するのに好適な方法に関する。
持った半導体装置を製造するのに好適な方法に関する。
従来技術と問題点
第１図は従来の代表的なＣＭＯ３半導体装置を表わす要
部切断側面図である。
部切断側面図である。
図に於いて、１はｎ型半導体基板、２はｐ型ウェル、３
はｎチャネル・トランジスタのゲート電極、４及び５は
ｎチャネル・トランジスタを構成する為のｎ＋型不純物
拡散領域、６はｐ＋型接地コンタクト領域、７はｐチャ
ネル・トランジスタのゲート電極、８及び９はｐチャネ
ル・トランジスタを構成する為のｐ＋型不純物拡散領域
、１０はｎ１型電源コンタクト領域、ＶＤｔｌは正側電
源レベルをそれぞれ示している。
はｎチャネル・トランジスタのゲート電極、４及び５は
ｎチャネル・トランジスタを構成する為のｎ＋型不純物
拡散領域、６はｐ＋型接地コンタクト領域、７はｐチャ
ネル・トランジスタのゲート電極、８及び９はｐチャネ
ル・トランジスタを構成する為のｐ＋型不純物拡散領域
、１０はｎ１型電源コンタクト領域、ＶＤｔｌは正側電
源レベルをそれぞれ示している。
さて、このようなＣＭＯ５半導体装置では、寄生のバイ
ポーラ・トランジスタが形成され、サイリスク作用に依
りラッチ・アップ現象を呈し易いことで良く知られてい
る。
ポーラ・トランジスタが形成され、サイリスク作用に依
りラッチ・アップ現象を呈し易いことで良く知られてい
る。
即ち、ｎ＋型不純物拡散領域４とｐ型ウェル２とｎ型半
導体基板１とで縦方向に構成されるｎｐｎトランジスタ
及びｐ型ウェル２とｎ型半導体基板１とｐ＋型不純物拡
散領域８とで横方向に構成されるｐｎｐ）ランジスタで
ある。
導体基板１とで縦方向に構成されるｎｐｎトランジスタ
及びｐ型ウェル２とｎ型半導体基板１とｐ＋型不純物拡
散領域８とで横方向に構成されるｐｎｐ）ランジスタで
ある。
第２図は前記寄生バイポーラ・］・ランジスタの構成を
等価回路的に表わしたものである。
等価回路的に表わしたものである。
図に於いて、Ｑｌは寄生ｎｐｎ ）ランジスタ、Ｑ２は
寄生ｐｎｐトランジスタ、Ｒ１，Ｒ２，Ｒ３、Ｒ４，Ｒ
５は各部分の内部抵抗をそれぞれ示している。
寄生ｐｎｐトランジスタ、Ｒ１，Ｒ２，Ｒ３、Ｒ４，Ｒ
５は各部分の内部抵抗をそれぞれ示している。
このトランジスタＱｌ、Ｑ２は、通常、オフになってい
るが、何等かの原因で例えばトランジスタＱ１のベース
にノイズ電流が流れるとトランジスタＱ１はオン状態に
なる。このトランジスタＱ１の増幅率はかなり大きいの
で、オン状態では大きな電流を引き込むことになり、抵
抗Ｒ５には電位降下が生じ、その結果、トランジスタＱ
２のベースにも電流が流れ、オン状態となる。そして、
このトランジスタＱ１及びＱ２のオン状態は、それ等を
オンにした原因が解消、即ち、ノイズ電流がなくなって
も維持され、所謂、ランチ・アップの状態になるもので
あり、このような状態では最早ＣＭＯ３半導体装置とし
て機能しないこと番才当然である。尚、このようなラッ
チ・アンプ現象は半導体装置が微細化されるほど発生し
易くなる。
るが、何等かの原因で例えばトランジスタＱ１のベース
にノイズ電流が流れるとトランジスタＱ１はオン状態に
なる。このトランジスタＱ１の増幅率はかなり大きいの
で、オン状態では大きな電流を引き込むことになり、抵
抗Ｒ５には電位降下が生じ、その結果、トランジスタＱ
２のベースにも電流が流れ、オン状態となる。そして、
このトランジスタＱ１及びＱ２のオン状態は、それ等を
オンにした原因が解消、即ち、ノイズ電流がなくなって
も維持され、所謂、ランチ・アップの状態になるもので
あり、このような状態では最早ＣＭＯ３半導体装置とし
て機能しないこと番才当然である。尚、このようなラッ
チ・アンプ現象は半導体装置が微細化されるほど発生し
易くなる。
そこで、斯かるＣＭＯ３半導体装置のランチ・アンプ現
象を抑制する為、ｐ型ウェルの周辺に於けるｐｎ接合部
分を酸化物アイソレーションに置換する構造が提案され
た（要すれば特開昭５２−１５１５７４号公報参照）。
象を抑制する為、ｐ型ウェルの周辺に於けるｐｎ接合部
分を酸化物アイソレーションに置換する構造が提案され
た（要すれば特開昭５２−１５１５７４号公報参照）。
然し乍ら、この従来技術に於ける前記酸化物アイソレー
ションの形成方法は、陽極酸化法にてシリコン半導体基
板を多孔質化してからその部分を熱酸化するものであり
、アイソレーションの幅としては約１０〔μｍ〕にも達
し、現在の高密度化集積回路にとっては不向きである。
ションの形成方法は、陽極酸化法にてシリコン半導体基
板を多孔質化してからその部分を熱酸化するものであり
、アイソレーションの幅としては約１０〔μｍ〕にも達
し、現在の高密度化集積回路にとっては不向きである。
ところで、幅が狭い絶縁物アイソレーションに関する技
術は、現在盛んに研究開発が進められるでいる状況であ
るが、この技術をＣＭＯ３半導体装置に於けるウェル周
辺の絶縁物アイソレーションに適用するにしても、該技
術とＣＭＯ３半導体装置の製造プロセスとを充分に適合
させなければならない。
術は、現在盛んに研究開発が進められるでいる状況であ
るが、この技術をＣＭＯ３半導体装置に於けるウェル周
辺の絶縁物アイソレーションに適用するにしても、該技
術とＣＭＯ３半導体装置の製造プロセスとを充分に適合
させなければならない。
発明の目的
本発明は、前記技術的背景に立ち、絶縁物アイソレーシ
ョンの形成をＣＭＯ３半導体装置の製造プロセス中でセ
ルフ・アラインメントで実施することができるように、
また、得られるＣＭＯ３半導体装置のラッチ・アップ耐
圧を向上させることができるようにする。
ョンの形成をＣＭＯ３半導体装置の製造プロセス中でセ
ルフ・アラインメントで実施することができるように、
また、得られるＣＭＯ３半導体装置のラッチ・アップ耐
圧を向上させることができるようにする。
発明の構成
本発明の半導体装置の製造方法では、半導体基板表面を
反応性イオン・エツチング可能な膜で覆い、更にフォト
・レジストにて覆い、前記半導体基板と逆導電型のウェ
ルを形成すべき部分に於ける前記フォト・レジストに開
口を形成し、反応性イオン・エツチングに依り前記開口
周辺に於ける前記膜を除去し、前記開口で定まる半導体
基板領域に逆導電型不純物を導入してウェルを形成し、
前記膜の除去部分と同じ位置の半導体基板部分に溝を形
成し、前記溝に絶縁物を埋め込むことにより該絶縁物で
前記ウェルに於けるｐｎ接合を終端させるようにしてい
るので、所謂、絶縁物アイソレーションの形成はセルフ
・アラインメントで実施され、また、例えば、第１図に
見られる縦方向のｎｐｎトランジスタはさておき、横方
向のｐｎｐトランジスタは前記溝を埋める絶縁物膜に遮
られて形成され難いので、ランチ・アップ耐圧は飛躍的
に向上するものである。
反応性イオン・エツチング可能な膜で覆い、更にフォト
・レジストにて覆い、前記半導体基板と逆導電型のウェ
ルを形成すべき部分に於ける前記フォト・レジストに開
口を形成し、反応性イオン・エツチングに依り前記開口
周辺に於ける前記膜を除去し、前記開口で定まる半導体
基板領域に逆導電型不純物を導入してウェルを形成し、
前記膜の除去部分と同じ位置の半導体基板部分に溝を形
成し、前記溝に絶縁物を埋め込むことにより該絶縁物で
前記ウェルに於けるｐｎ接合を終端させるようにしてい
るので、所謂、絶縁物アイソレーションの形成はセルフ
・アラインメントで実施され、また、例えば、第１図に
見られる縦方向のｎｐｎトランジスタはさておき、横方
向のｐｎｐトランジスタは前記溝を埋める絶縁物膜に遮
られて形成され難いので、ランチ・アップ耐圧は飛躍的
に向上するものである。
発明の実施例
第３図乃至第８図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於けるＣＭＯ８半導体装置
の要部切断側面図であり、次に、これ等の各図を参照し
つつ説明する。尚、第１図及び第２図に関して説明した
部分と同部分は同記号で指示しである。
いて解説する為の工程要所に於けるＣＭＯ８半導体装置
の要部切断側面図であり、次に、これ等の各図を参照し
つつ説明する。尚、第１図及び第２図に関して説明した
部分と同部分は同記号で指示しである。
第３図参照
■ ｎ型シリコン半導体基板１に化学気相堆積法（ＣＶ
Ｄ法）を適用することに依り窒化シリコン（Ｓｉ３Ｎ４
）膜１１を厚さ１５００ Ｃ人〕程度に形成する。
Ｄ法）を適用することに依り窒化シリコン（Ｓｉ３Ｎ４
）膜１１を厚さ１５００ Ｃ人〕程度に形成する。
■ マグネトロン・スパッタ法を適用することに依りモ
リブデン・シリサイド（ＭＯＳｉ２）膜１２を厚さ３０
００ （人〕程度に形成する。
リブデン・シリサイド（ＭＯＳｉ２）膜１２を厚さ３０
００ （人〕程度に形成する。
■ フォト・リソグラフィ技術を適用することに依りフ
ォト・レジスト膜１３を形成し、これにベーキング、露
光、現像等所定の加工を加えてバターニングすることに
依りウェルを形成する為の開口１３Ａを形成する。
ォト・レジスト膜１３を形成し、これにベーキング、露
光、現像等所定の加工を加えてバターニングすることに
依りウェルを形成する為の開口１３Ａを形成する。
これに依り、開口１３Ａ内にはＭｏＳｉ２膜１２の一部
が露出される。
が露出される。
■ 全体を平行平板型リアクティブ・イオン・ビーム・
エツチング装置中に配置し、エッチャントとしてｃｃ１
４＋ｏ２混合ガスを使用してリアクティブ・イオン・ビ
ーム・エツチングを行なう。
エツチング装置中に配置し、エッチャントとしてｃｃ１
４＋ｏ２混合ガスを使用してリアクティブ・イオン・ビ
ーム・エツチングを行なう。
通常、この種のエツチングを行なうと、フォト・レジス
ト膜Ｉ３で被覆されていない部分がエツチングされる筈
であるが、前記エッチャントの混合ガスに於ける０２の
分圧比を６０乃至７０〔％〕程度に相対的に増加させる
とエツチングはフォト・レジスト膜１３のエツジに沿っ
てのみ行なわれ、細い溝１２Ａが形成される。この細い
溝１２Ａの幅は１ 〔μｍ）ｐｌ下であり、極めて微細
である。尚、この技術に関する詳細は特願昭５７−２０
９１７３号或いは雑誌「セミコンダクタ・ワールド」
（西暦１９８３年 １０月号 第４９頁乃至第６２頁）
などを参照されると良い。
ト膜Ｉ３で被覆されていない部分がエツチングされる筈
であるが、前記エッチャントの混合ガスに於ける０２の
分圧比を６０乃至７０〔％〕程度に相対的に増加させる
とエツチングはフォト・レジスト膜１３のエツジに沿っ
てのみ行なわれ、細い溝１２Ａが形成される。この細い
溝１２Ａの幅は１ 〔μｍ）ｐｌ下であり、極めて微細
である。尚、この技術に関する詳細は特願昭５７−２０
９１７３号或いは雑誌「セミコンダクタ・ワールド」
（西暦１９８３年 １０月号 第４９頁乃至第６２頁）
などを参照されると良い。
第４図参照
■ 反応性イオン・エツチング法を適用し、Ｍ。
Ｓ１２膜１２をマスクドしてＳｉ３Ｎ＋１＊１１をエツ
チングすることに依り溝１２Ａと同様な溝ｌＩＡを形成
する。
チングすることに依り溝１２Ａと同様な溝ｌＩＡを形成
する。
■ マスクとして使用したＭ ＯＳ ｌ ２膜Ｉ２のう
ち、開口１３Ａ内の部分を除去してから、イオン注入法
を適用し、ｐ型ウェルを形成する為の硼素（Ｂ）イオン
をＩ Ｘ １０１３（ｃｍ２）程度のドーズ量で打ち込
みを行なう。
ち、開口１３Ａ内の部分を除去してから、イオン注入法
を適用し、ｐ型ウェルを形成する為の硼素（Ｂ）イオン
をＩ Ｘ １０１３（ｃｍ２）程度のドーズ量で打ち込
みを行なう。
第５図参照
■ 所謂ランニングと呼ばれる熱処理を行なうと図示の
ようなｐ型ウェル２が形成される。
ようなｐ型ウェル２が形成される。
第６図参照
■ 反応性イオン・エツチング法を適用し５ｉ３Ｎｓｌ
臭１１をマスクにしてシリコン半導体基板１のエツチン
グを行ないｐ型ウェル２の周囲に微細な溝２Ａを形成す
る。尚、このエツチングを行なう際にはＭ ｏ Ｓ ｉ
２膜１２を除去して良い。
臭１１をマスクにしてシリコン半導体基板１のエツチン
グを行ないｐ型ウェル２の周囲に微細な溝２Ａを形成す
る。尚、このエツチングを行なう際にはＭ ｏ Ｓ ｉ
２膜１２を除去して良い。
１第７図参照
■ 熱酸化法或いはＣＶＤ法を適用して前記溝２Ａ中に
５ｉ０２等を埋め込むことに依り、ｐ型ウェル２の周辺
に自己整合で絶縁物膜１４を形成する。
５ｉ０２等を埋め込むことに依り、ｐ型ウェル２の周辺
に自己整合で絶縁物膜１４を形成する。
［相］ Ｓｉ３Ｎ４膜１１を除去すると図示の状態にな
る。
る。
第８図参照
■ この後、通常の技術を適用してｎチャネル・トラン
ジスタのゲート電極３、ｎチャネル・トランジスタを構
成する為のれ＋型不純物拡散領域４及び５、ｐ＋型接地
コンタクト領域６、ｐチャネル・トランジスタのゲート
電＠７、ｐチャネル・トランジスタを構成する為のｐ＋
型不純物拡散領域８及び９、ｎ＋型電源コンタクト領域
１０、例えば５ｌｏ２からなる絶縁膜１５、例えばアル
ミニウム（Ａβ）からなるソース電極１６．ドレイン電
極１７．ゲート電極１８．ｐ型ウェル・コンタクト電極
１９．ソース電極２０．ドレイン電極２１、ゲート電極
２２．基板コンタクト電極２３等を形成し０ＭＯ３構造
にすれば良い。尚、ＱＮはｎチャネル側トランジスタ、
ＱＰはｐチャネル側トランジスタを示している。
ジスタのゲート電極３、ｎチャネル・トランジスタを構
成する為のれ＋型不純物拡散領域４及び５、ｐ＋型接地
コンタクト領域６、ｐチャネル・トランジスタのゲート
電＠７、ｐチャネル・トランジスタを構成する為のｐ＋
型不純物拡散領域８及び９、ｎ＋型電源コンタクト領域
１０、例えば５ｌｏ２からなる絶縁膜１５、例えばアル
ミニウム（Ａβ）からなるソース電極１６．ドレイン電
極１７．ゲート電極１８．ｐ型ウェル・コンタクト電極
１９．ソース電極２０．ドレイン電極２１、ゲート電極
２２．基板コンタクト電極２３等を形成し０ＭＯ３構造
にすれば良い。尚、ＱＮはｎチャネル側トランジスタ、
ＱＰはｐチャネル側トランジスタを示している。
このようにして製造したＣＭＯ３半導体装置にでは、第
１図及び第２図に関して説明した寄生バイポーラ・トラ
ンジスタＱ１及びＱ２のうち、ｐｎｐ）ランジスタであ
るトランジスタＱ２のベースに絶縁物膜１４が形成され
た構造になり、該トランジスタＱ２の電流増幅率が低下
するとともに抵抗Ｒ２が太き（なることが明らかである
。
１図及び第２図に関して説明した寄生バイポーラ・トラ
ンジスタＱ１及びＱ２のうち、ｐｎｐ）ランジスタであ
るトランジスタＱ２のベースに絶縁物膜１４が形成され
た構造になり、該トランジスタＱ２の電流増幅率が低下
するとともに抵抗Ｒ２が太き（なることが明らかである
。
発明の効果
本発明の半導体装置の製造方法に依れば、半導体基板表
面を反応性イオン・エツチング可能な膜で覆い、更にフ
ォト・レジストにて覆い、前記半導体基板と逆導電型の
ウェルを形成すべき部分に於ける前記フォト・レジスト
に開口を形成し、反０ 応性イオン・エツチングに依り前記開口周縁に於ける前
記膜を除去し、前記開口で定まる半導体基板領域に逆導
電型不純物を導入してウェルを形成し、前記膜の除去部
分と同じ位置の半導体基板部、分に溝を形成し、前記溝
に絶縁物を埋め込むことに依り該絶縁物で前記ウェルに
於けるｐｎ接合を終端させるようにしている為、前記ウ
ェルの周辺に於ける絶縁物アイソレーションはセルフ・
アラインメントで形成することができ、その幅は１〔μ
ｍ〕以下であって極めて微細であるから高密度化を必要
とされる集積回路に好適であり、そして、得られるＣＭ
Ｏ３半導体装置に於いては、横方向に形成される寄生バ
イポーラ・トランジスタであるｐｎｐ）ランジスタの電
流増幅率が著しく低下し、また、内部抵抗の一部が大き
くなることに依り、ラッチ・アンプ時の電流を保持し難
くなり、その結果、ラッチ・アップ耐圧は向上するもの
である。
面を反応性イオン・エツチング可能な膜で覆い、更にフ
ォト・レジストにて覆い、前記半導体基板と逆導電型の
ウェルを形成すべき部分に於ける前記フォト・レジスト
に開口を形成し、反０ 応性イオン・エツチングに依り前記開口周縁に於ける前
記膜を除去し、前記開口で定まる半導体基板領域に逆導
電型不純物を導入してウェルを形成し、前記膜の除去部
分と同じ位置の半導体基板部、分に溝を形成し、前記溝
に絶縁物を埋め込むことに依り該絶縁物で前記ウェルに
於けるｐｎ接合を終端させるようにしている為、前記ウ
ェルの周辺に於ける絶縁物アイソレーションはセルフ・
アラインメントで形成することができ、その幅は１〔μ
ｍ〕以下であって極めて微細であるから高密度化を必要
とされる集積回路に好適であり、そして、得られるＣＭ
Ｏ３半導体装置に於いては、横方向に形成される寄生バ
イポーラ・トランジスタであるｐｎｐ）ランジスタの電
流増幅率が著しく低下し、また、内部抵抗の一部が大き
くなることに依り、ラッチ・アンプ時の電流を保持し難
くなり、その結果、ラッチ・アップ耐圧は向上するもの
である。
第１図は従来例の要部切断側面図、第２図は第１
１図の従来例に於ける寄生バイポーラ・トランジスタが
発生ずる関係を説明する為の要部等価回路図、第３図乃
至第８図は本発明−実施例を製造する場合の説明をする
為の工程要所に於けるＣＭＯ８半導体装置の要部切断側
面図である。 図に於いて、■はｎ型半導体基板、２はｐ型ウェル、３
はｎチャネル・トランジスタのゲート電極、４及び５は
ｎチャネル・トランジスタを構成する為のｎ＋型不純物
拡散領域、６はｐ＋型接地コンタクト領域、７はｐチャ
ネル・トランジスタのゲート電極、８及び９はｐチャネ
ル・トランジスタを構成くず為のｐ＋型不純物拡散領域
、１゜はｎ＋型電源コンタクト領域、１１は窒化シリコ
ン（Ｓｉ３Ｎ４）膜、１２はモリブデン・シリサイド（
ＭｏＳ＋２）膜、１２Ａは溝、１３はフォト・レジスト
膜、１３Ａは開口、１４は絶縁物膜、１５は絶縁膜、１
６及び２０はソース電極、１７及び２１はドレイン電極
、１８及び２２はゲート電極、１９はウェル・コンタク
ト電極、２３は基板コンタクト電極、ＱＮはｎチャネル
側トランジ２ スタ、ＱＰはｐチャネル側トランジスタ、ｖｎｔ＋は正
側電源レベル、Ｑｌは寄生ｎｐｎ）ランジスタ、Ｑ２は
寄生ｐｎｐトランジスタ、Ｒ１，Ｒ２，Ｒ３、Ｒ４，Ｒ
５は内部抵抗である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ３
発生ずる関係を説明する為の要部等価回路図、第３図乃
至第８図は本発明−実施例を製造する場合の説明をする
為の工程要所に於けるＣＭＯ８半導体装置の要部切断側
面図である。 図に於いて、■はｎ型半導体基板、２はｐ型ウェル、３
はｎチャネル・トランジスタのゲート電極、４及び５は
ｎチャネル・トランジスタを構成する為のｎ＋型不純物
拡散領域、６はｐ＋型接地コンタクト領域、７はｐチャ
ネル・トランジスタのゲート電極、８及び９はｐチャネ
ル・トランジスタを構成くず為のｐ＋型不純物拡散領域
、１゜はｎ＋型電源コンタクト領域、１１は窒化シリコ
ン（Ｓｉ３Ｎ４）膜、１２はモリブデン・シリサイド（
ＭｏＳ＋２）膜、１２Ａは溝、１３はフォト・レジスト
膜、１３Ａは開口、１４は絶縁物膜、１５は絶縁膜、１
６及び２０はソース電極、１７及び２１はドレイン電極
、１８及び２２はゲート電極、１９はウェル・コンタク
ト電極、２３は基板コンタクト電極、ＱＮはｎチャネル
側トランジ２ スタ、ＱＰはｐチャネル側トランジスタ、ｖｎｔ＋は正
側電源レベル、Ｑｌは寄生ｎｐｎ）ランジスタ、Ｑ２は
寄生ｐｎｐトランジスタ、Ｒ１，Ｒ２，Ｒ３、Ｒ４，Ｒ
５は内部抵抗である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ３
Claims (1)
- 半導体基板表面を反応性イオン・エツチング可能な膜で
覆い、更にフォト・レジストにて覆い、前記半導体基板
と逆導電型のウェルを形成すべき部分に於ける前記フォ
ト・レジストに開口を形成し、反応性イオン・エツチン
グに依り前記開口の周縁に於ける前記膜を除去し、前記
開口で定まる半導体基板領域に逆導電型不純物を導入し
てウェルを形成し、前記膜の除去部分と同じ位置の半導
体基板部分に溝を形成し、前記溝に絶縁物を埋め込むこ
とに依り該絶縁物で前記ウェルに於けるｐｎ接合を終端
させることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180583A JPS6074560A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180583A JPS6074560A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074560A true JPS6074560A (ja) | 1985-04-26 |
Family
ID=16085797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180583A Pending JPS6074560A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979850B2 (en) | 2003-03-27 | 2005-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative varation of floating offset voltage |
-
1983
- 1983-09-30 JP JP58180583A patent/JPS6074560A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979850B2 (en) | 2003-03-27 | 2005-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative varation of floating offset voltage |
| US7190034B2 (en) | 2003-03-27 | 2007-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7408228B2 (en) | 2003-03-27 | 2008-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7777279B2 (en) | 2003-03-27 | 2010-08-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
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