JPH0622276B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0622276B2 JPH0622276B2 JP59219146A JP21914684A JPH0622276B2 JP H0622276 B2 JPH0622276 B2 JP H0622276B2 JP 59219146 A JP59219146 A JP 59219146A JP 21914684 A JP21914684 A JP 21914684A JP H0622276 B2 JPH0622276 B2 JP H0622276B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 この発明は半導体装置に係り、詳しくは、ガードリング
を備えることで、ラッチアップ現象の防止を可能にした
半導体装置に関するものである。
を備えることで、ラッチアップ現象の防止を可能にした
半導体装置に関するものである。
〈従来技術〉 近年、半導体製造技術の進歩により、単一の半導体基板
に多数の論理素子が集積されるようになると、各論理素
子の消費電力の減少を図る必要が増大し、電力の少ない
相補形ＭＯＳトランジスタ（以下、Ｃ−ＭＯＳと略す）
により論理回路が構成されるようになってきた。
に多数の論理素子が集積されるようになると、各論理素
子の消費電力の減少を図る必要が増大し、電力の少ない
相補形ＭＯＳトランジスタ（以下、Ｃ−ＭＯＳと略す）
により論理回路が構成されるようになってきた。
先ず、半導体基板上に形成される。従前のＣ−ＭＯＳト
ランジスタの構造を第２図に基づいて説明すれば以下の
通りである。
ランジスタの構造を第２図に基づいて説明すれば以下の
通りである。
１は基準電圧の印加されたＮ形の基板であり、該基板１
の表面部にはＰ形のウエル２が一定の深さで島状に形成
されている。基板１表面のウエル２との境界には高濃度
のＰ形不純物にてガードリング３が形成されており、ウ
エル２内にはＮ形の不純物がドープされてソース領域４
およびドレイン領域５が形成されている。これらソース
領域４およびドレイン領域５間のウエル表面部はチャン
ネル領域となり、該チャンネル領域に絶縁層を介して対
向するゲード電極６と共に、ＮチャンネルＭＯＳトラン
ジスタ７を構成している。
の表面部にはＰ形のウエル２が一定の深さで島状に形成
されている。基板１表面のウエル２との境界には高濃度
のＰ形不純物にてガードリング３が形成されており、ウ
エル２内にはＮ形の不純物がドープされてソース領域４
およびドレイン領域５が形成されている。これらソース
領域４およびドレイン領域５間のウエル表面部はチャン
ネル領域となり、該チャンネル領域に絶縁層を介して対
向するゲード電極６と共に、ＮチャンネルＭＯＳトラン
ジスタ７を構成している。
一方、ウエル２近傍の基板表面には、Ｐ形不純物がドー
プされてドレイン領域８およびソース領域９が形成され
ており、これらドレイン領域８およびソース領域９間の
チャンネル領域に絶縁層を介して対向するゲート電極１
０と共にＰチャンネルＭＯＳトランジスタ１１を構成し
ている。これらＮチャンネルＭＯＳトランジスタ７とＰ
チャネルＭＯＳトランジスタ１１とはＣ−ＭＯＳトラン
ジスタを構成しており、各領域が適宜接続されて論理回
路、例えば、インバータ等が構成される。
プされてドレイン領域８およびソース領域９が形成され
ており、これらドレイン領域８およびソース領域９間の
チャンネル領域に絶縁層を介して対向するゲート電極１
０と共にＰチャンネルＭＯＳトランジスタ１１を構成し
ている。これらＮチャンネルＭＯＳトランジスタ７とＰ
チャネルＭＯＳトランジスタ１１とはＣ−ＭＯＳトラン
ジスタを構成しており、各領域が適宜接続されて論理回
路、例えば、インバータ等が構成される。
ところで、Ｃ−ＭＯＳトランジスタにあっては、Ｎ形の
基板１中にＰ形のウエル２が形成されるため、Ｐチャン
ネルＭＯＳトランジスタ１１のソース領域９と基板１お
よびＰ形のウエル２とでＰＮＰ接合が形成され、寄生ト
ランジスタ１２が構成される。基板１およびＰ形のウエ
ル２はＮチャンネルＭＯＳトランジスタ７のソース領域
４ともＮＰＮ接合を形成し、寄生トランジスタ１３を構
成する。一方、ＮチャンネルＭＯＳトランジスタ７のド
レイン領域５はＰ形ウエル２および基板１とともにＰＮ
Ｐ接合を形成して寄生トランジスタ１４を構成するの
で、寄生トランジスタ１４に不所望の電流が流れると、
寄生トランジスタ１２、１３にて構成されるサイリスタ
にラッチアップ現象が発生し、大電流が流れる恐れがあ
った。そこで、従来のＣ−ＭＯＳトランジスタにおいて
は、ガードリング３を形成し、ラッチアップ現象の発生
を防止せんとしていた。すなわち、高濃度のＰ形不純物
のドープされているガードリング３は、ゲート電極６に
接続されている信号回路等にチャタリングが発生し、ド
レイン領域５が瞬時の間負電位になり、寄生トランジス
タ１４がＯＮになっても、ソース領域４が接地されてい
るので、これと接続されるガードリング３がＰ形のウエ
ル２を接地電位に保つよう働き、Ｐ形のウエル２と接地
電位のソース領域４との間に寄生トランジスタ１３のベ
ース・エミッタ間の障壁電圧以上の電位差が生じるのを
抑制する。さらに、ガードリング３は、ソース領域９と
Ｐ形のウエル２との距離を増加させるので、寄生トラン
ジスタ１２のベース抵抗値を等価的に増大させることに
なり、Ｐ形のウエル２の電位上昇の抑制とともにラッチ
アップ現象の防止に寄与していた。
基板１中にＰ形のウエル２が形成されるため、Ｐチャン
ネルＭＯＳトランジスタ１１のソース領域９と基板１お
よびＰ形のウエル２とでＰＮＰ接合が形成され、寄生ト
ランジスタ１２が構成される。基板１およびＰ形のウエ
ル２はＮチャンネルＭＯＳトランジスタ７のソース領域
４ともＮＰＮ接合を形成し、寄生トランジスタ１３を構
成する。一方、ＮチャンネルＭＯＳトランジスタ７のド
レイン領域５はＰ形ウエル２および基板１とともにＰＮ
Ｐ接合を形成して寄生トランジスタ１４を構成するの
で、寄生トランジスタ１４に不所望の電流が流れると、
寄生トランジスタ１２、１３にて構成されるサイリスタ
にラッチアップ現象が発生し、大電流が流れる恐れがあ
った。そこで、従来のＣ−ＭＯＳトランジスタにおいて
は、ガードリング３を形成し、ラッチアップ現象の発生
を防止せんとしていた。すなわち、高濃度のＰ形不純物
のドープされているガードリング３は、ゲート電極６に
接続されている信号回路等にチャタリングが発生し、ド
レイン領域５が瞬時の間負電位になり、寄生トランジス
タ１４がＯＮになっても、ソース領域４が接地されてい
るので、これと接続されるガードリング３がＰ形のウエ
ル２を接地電位に保つよう働き、Ｐ形のウエル２と接地
電位のソース領域４との間に寄生トランジスタ１３のベ
ース・エミッタ間の障壁電圧以上の電位差が生じるのを
抑制する。さらに、ガードリング３は、ソース領域９と
Ｐ形のウエル２との距離を増加させるので、寄生トラン
ジスタ１２のベース抵抗値を等価的に増大させることに
なり、Ｐ形のウエル２の電位上昇の抑制とともにラッチ
アップ現象の防止に寄与していた。
従来のＣ−ＭＯＳトランジスタは上述のようにガードリ
ング３によりラッチアップ現象の防止を図っていたが、
それに加えてＰ形のウエル２の底面下に高濃度にＰ形不
純物をドープした埋込層を設け、Ｐ形のウエル２の電位
の安定化と、寄生トランジスタ１４のベース抵抗の増大
を図ることもしばしば行われていた。
ング３によりラッチアップ現象の防止を図っていたが、
それに加えてＰ形のウエル２の底面下に高濃度にＰ形不
純物をドープした埋込層を設け、Ｐ形のウエル２の電位
の安定化と、寄生トランジスタ１４のベース抵抗の増大
を図ることもしばしば行われていた。
〈従来技術の問題点〉 しかしながら、従来のＣ−ＭＯＳトランジスタのガード
リング３は広大なＰ形のウエル２全体の電位を安定化さ
せるには不充分であるうえ、ソース領域９をウエル２か
ら充分に離すためには、ガードリング３の幅を大きくし
なければならないので、各Ｃ−ＭＯＳトランジスタの基
板１に占める面積が大きくなり、集積度が低下するとい
う問題点があった。さらに、ウエル２底面下に埋込層を
設けた構成にあっては、ウエル２の電位の安定化には寄
与するものの、基板１中にＰ形不純物を高濃度にドープ
するには、相当数の工程を要し、半導体装置の製造工程
が複雑化するという問題点があった。
リング３は広大なＰ形のウエル２全体の電位を安定化さ
せるには不充分であるうえ、ソース領域９をウエル２か
ら充分に離すためには、ガードリング３の幅を大きくし
なければならないので、各Ｃ−ＭＯＳトランジスタの基
板１に占める面積が大きくなり、集積度が低下するとい
う問題点があった。さらに、ウエル２底面下に埋込層を
設けた構成にあっては、ウエル２の電位の安定化には寄
与するものの、基板１中にＰ形不純物を高濃度にドープ
するには、相当数の工程を要し、半導体装置の製造工程
が複雑化するという問題点があった。
〈問題点を解決するための手段〉 この発明は上記従来技術に基づく、集積度の低下、さら
には製造工程の複雑化という問題点に着目してなされた
ものであり、第２導電形ＭＯＳトランジスタの形成され
る第１導電形の基板と第１導電形ＭＯＳトランジスタの
形成される第２導電形のウエルとの境界に、第２導電形
の不純物を高濃度にドープしたガードリングを形成し、
該ガードリングを深さ方向に貫通するゲートと、該ゲー
トを基板およびウエルから絶縁する絶縁層とを設け、ゲ
ートおよびガードリングを所定のバイアス電源に接続し
て、ラッチアップ現象の防止を可能にした半導体装置の
構成を要旨とする。
には製造工程の複雑化という問題点に着目してなされた
ものであり、第２導電形ＭＯＳトランジスタの形成され
る第１導電形の基板と第１導電形ＭＯＳトランジスタの
形成される第２導電形のウエルとの境界に、第２導電形
の不純物を高濃度にドープしたガードリングを形成し、
該ガードリングを深さ方向に貫通するゲートと、該ゲー
トを基板およびウエルから絶縁する絶縁層とを設け、ゲ
ートおよびガードリングを所定のバイアス電源に接続し
て、ラッチアップ現象の防止を可能にした半導体装置の
構成を要旨とする。
〈作用〉 上記構成に係る半導体装置は、ガードリングを深さ方向
に貫通するゲートが、ウエルをソースとし、ガードリン
グをドレインとするＭＯＳトランジスタを構成するの
で、ウエルの深部において電圧の変化が生じ、ゲートと
ウエル深部との間の電圧差が閾値以上になるとウエル、
ガードリング間にチャンネルが形成される。したがっ
て、ガードリングを介して、バイアス電源と同電位に保
つことになるので、バイアス電源の電位を、基板、ウエ
ル、ウエル内のソース領域にて構成される寄与トランジ
スタがＯＮすることのない値に選択することにより、ラ
ッチアップ現象の発生を防止することができる。
に貫通するゲートが、ウエルをソースとし、ガードリン
グをドレインとするＭＯＳトランジスタを構成するの
で、ウエルの深部において電圧の変化が生じ、ゲートと
ウエル深部との間の電圧差が閾値以上になるとウエル、
ガードリング間にチャンネルが形成される。したがっ
て、ガードリングを介して、バイアス電源と同電位に保
つことになるので、バイアス電源の電位を、基板、ウエ
ル、ウエル内のソース領域にて構成される寄与トランジ
スタがＯＮすることのない値に選択することにより、ラ
ッチアップ現象の発生を防止することができる。
〈実施例〉 続いて、第１図および第３乃至第４図に基き、この発明
の第１実施例を説明する。なお同図中、従来技術に関し
説明した第１図中のＣ−ＭＯＳトランジスタと同一構成
部分には、同一符号のみ付して、その詳細な説明は簡略
のために省略する。
の第１実施例を説明する。なお同図中、従来技術に関し
説明した第１図中のＣ−ＭＯＳトランジスタと同一構成
部分には、同一符号のみ付して、その詳細な説明は簡略
のために省略する。
第１図およびその一部を拡大図示する第４図において、
２１はＰ形不純物を高濃度にドープしてＮ形の基板１表
面に形成されたガードリングであり、該ガードリング２
１の中央部には環状の凹部２２が画成される。結局のと
ころ、凹部２２は、ウエル２である第１の領域と基板１
間の境界部分に形成される。換言すれば、ガードリング
２１である第２の領域が凹部２２の基板１表面部分に隣
接し、該凹部を取り囲むように形成されることになる。
この場合、凹部２２の深さは、ガードリング２１のそれ
より深く、ウエル２としての第１の領域よりも浅く形成
される。凹部２２には、第３図に詳示されているよう
に、複数のポリシリコンゲート２３が間隔をおいて埋設
されており、全てのポリシリコンゲート２３はガードリ
ング２１に接続されるとともに、互いにポリシリコンの
接続線２４に連結されている。電極としての各ポリシリ
コンゲート２３は、凹部２２内壁を絶縁被覆するように
形成された二酸化シリコン層２５である絶縁層に囲まれ
て埋設されており、基板１及びウエル２から絶縁されて
いる。ポリシリコンゲート２３は接地(Ｖ SS)されてい
る。したがって、ポリシリコンゲート２３はウエル２お
よびガードリング２１と共にＰチャンネルＭＯＳトラン
ジスタ２６のソース領域を形成するのに足りればよく、
従来のガードリング３に比べ狭小で足りる。ガードリン
グ２１には、さらにバックバイアス発生器２７が接続さ
れており、バックバイアス発生器２７はドレイン領域５
に印加される不所望の負電圧以下の電圧を発生させ、ガ
ードリング２１に印加する。例えば、チャタリング等の
影響でドレイン領域５に−３Ｖ程度の負電圧が印加され
ると予想されるならば、バックバイアス発生器２７では
−３Ｖ以下の電圧をガードリングに印加できるよう設定
すればよい。
２１はＰ形不純物を高濃度にドープしてＮ形の基板１表
面に形成されたガードリングであり、該ガードリング２
１の中央部には環状の凹部２２が画成される。結局のと
ころ、凹部２２は、ウエル２である第１の領域と基板１
間の境界部分に形成される。換言すれば、ガードリング
２１である第２の領域が凹部２２の基板１表面部分に隣
接し、該凹部を取り囲むように形成されることになる。
この場合、凹部２２の深さは、ガードリング２１のそれ
より深く、ウエル２としての第１の領域よりも浅く形成
される。凹部２２には、第３図に詳示されているよう
に、複数のポリシリコンゲート２３が間隔をおいて埋設
されており、全てのポリシリコンゲート２３はガードリ
ング２１に接続されるとともに、互いにポリシリコンの
接続線２４に連結されている。電極としての各ポリシリ
コンゲート２３は、凹部２２内壁を絶縁被覆するように
形成された二酸化シリコン層２５である絶縁層に囲まれ
て埋設されており、基板１及びウエル２から絶縁されて
いる。ポリシリコンゲート２３は接地(Ｖ SS)されてい
る。したがって、ポリシリコンゲート２３はウエル２お
よびガードリング２１と共にＰチャンネルＭＯＳトラン
ジスタ２６のソース領域を形成するのに足りればよく、
従来のガードリング３に比べ狭小で足りる。ガードリン
グ２１には、さらにバックバイアス発生器２７が接続さ
れており、バックバイアス発生器２７はドレイン領域５
に印加される不所望の負電圧以下の電圧を発生させ、ガ
ードリング２１に印加する。例えば、チャタリング等の
影響でドレイン領域５に−３Ｖ程度の負電圧が印加され
ると予想されるならば、バックバイアス発生器２７では
−３Ｖ以下の電圧をガードリングに印加できるよう設定
すればよい。
次に、埋込ＭＯＳトランジスタ２６の形成方法について
述べれば、基板１表面から異方性エッチング、例えば、
リアクティブ、イオン・エッチング等で凹部２２を形成
し、その後、ポリシリコンゲート２３と二酸化シリコン
層２５とを形成するものである。
述べれば、基板１表面から異方性エッチング、例えば、
リアクティブ、イオン・エッチング等で凹部２２を形成
し、その後、ポリシリコンゲート２３と二酸化シリコン
層２５とを形成するものである。
上記構成に係るＣ−ＭＯＳトランジスタのラッチアップ
防止装置について述べれば、以下の通りである。
防止装置について述べれば、以下の通りである。
まず、Ｃ−ＭＯＳトランジスタにて構成された論理回路
に電源電圧が印加された過渡状態について説明する。か
かる過渡状態では、バックバイアス発生器２７が機能し
ておらず、何らかの原因でドレイン領域５の電位がウエ
ル２の電位より低下し、寄生トランジスタ１４がＯＮ状
態になろうとすることがある。しかしながら、ガードリ
ング２１およびポリシリコンゲート２３は接地電位ＶSS
であるので、寄生トランジスタ１４により基板１からウ
エル２に電流が供給され、ウエル２の電位が上昇する
と、ウエル２、ポリシリコンゲート２３間の電圧がＭＯ
Ｓトランジスタ２６の閾値以上になり、ゲートとしての
電極２３と第１、第２の領域２、２１で構成されるトラ
ンジスタの両領域間にチャンネルが形成される。その結
果、ウエル２からチャンネルを介して電流がガードリン
グ２１に流れ、さらにアースされるため、ウエル２の電
位は低下して、寄生トランジスタ１４をＯＦＦ状態に保
つことができる。
に電源電圧が印加された過渡状態について説明する。か
かる過渡状態では、バックバイアス発生器２７が機能し
ておらず、何らかの原因でドレイン領域５の電位がウエ
ル２の電位より低下し、寄生トランジスタ１４がＯＮ状
態になろうとすることがある。しかしながら、ガードリ
ング２１およびポリシリコンゲート２３は接地電位ＶSS
であるので、寄生トランジスタ１４により基板１からウ
エル２に電流が供給され、ウエル２の電位が上昇する
と、ウエル２、ポリシリコンゲート２３間の電圧がＭＯ
Ｓトランジスタ２６の閾値以上になり、ゲートとしての
電極２３と第１、第２の領域２、２１で構成されるトラ
ンジスタの両領域間にチャンネルが形成される。その結
果、ウエル２からチャンネルを介して電流がガードリン
グ２１に流れ、さらにアースされるため、ウエル２の電
位は低下して、寄生トランジスタ１４をＯＦＦ状態に保
つことができる。
また、ウエル２の電位上昇により、ウエル２とソース領
域４との電位差が寄生トランジスタ１３のベース・エミ
ッタ間障壁電位差以上になり、寄生トランジスタ１４が
ＯＮ状態となって、寄生トランジスタ１２もＯＮし、寄
生トランジスタ１２、１３で構成される寄生サイリスタ
にラッチアップ現象が発生しても、前述のようにウエル
２の電位が低下させられるので、ウエル２、ソース領域
間の電位も寄生トランジスタ１２のベース・エミッタ間
障壁電位差未満になり、ラッチアップ現象を消滅させ
る。加えて、埋込ＭＯＳトランジスタ２６が基板１から
ウエル２への電流経路（すなわち、寄生トランジスタ１
２のコレクタ電流経路）を狭小にしているので、寄生ト
ランジスタ１２の利得を減少させ、ラッチアップ現象の
消滅に寄与することができる。
域４との電位差が寄生トランジスタ１３のベース・エミ
ッタ間障壁電位差以上になり、寄生トランジスタ１４が
ＯＮ状態となって、寄生トランジスタ１２もＯＮし、寄
生トランジスタ１２、１３で構成される寄生サイリスタ
にラッチアップ現象が発生しても、前述のようにウエル
２の電位が低下させられるので、ウエル２、ソース領域
間の電位も寄生トランジスタ１２のベース・エミッタ間
障壁電位差未満になり、ラッチアップ現象を消滅させ
る。加えて、埋込ＭＯＳトランジスタ２６が基板１から
ウエル２への電流経路（すなわち、寄生トランジスタ１
２のコレクタ電流経路）を狭小にしているので、寄生ト
ランジスタ１２の利得を減少させ、ラッチアップ現象の
消滅に寄与することができる。
次に、過渡状態が終了し、バックバイアス発生器２７が
ガードリング２１に負電圧を供給するようになると、ガ
ードリング２１とウエル２とはオーミックコンタクトに
なっているので、ウエル２が負電位になる。そのため、
ドレイン領域５が負電位になっても、寄生トランジスタ
１４がＯＮしにくく、寄生サイリスタのラッチアップ現
象が防止される。
ガードリング２１に負電圧を供給するようになると、ガ
ードリング２１とウエル２とはオーミックコンタクトに
なっているので、ウエル２が負電位になる。そのため、
ドレイン領域５が負電位になっても、寄生トランジスタ
１４がＯＮしにくく、寄生サイリスタのラッチアップ現
象が防止される。
第５図は本発明の第２実施例を示す図であり、基板３１
がＰ形に、ウエル３２がＮ形に、ガードリング３３がＮ
＋形にドープされている。したがって、ポリシリコンゲ
ート２３が電源電圧ＶDDに接続され、バックバイアス発
生器３４に充分な正電圧、例えば８Ｖの電圧が印加され
ている。
がＰ形に、ウエル３２がＮ形に、ガードリング３３がＮ
＋形にドープされている。したがって、ポリシリコンゲ
ート２３が電源電圧ＶDDに接続され、バックバイアス発
生器３４に充分な正電圧、例えば８Ｖの電圧が印加され
ている。
さらに、本発明はツインタプのＣ−ＭＯＳトランジスタ
にも適用できることは論を待たない。
にも適用できることは論を待たない。
なお、上記実施例の説明において、各部材に符号を付
し、これと同一の符号をもって、特許請求の範囲の欄に
記載された構成要素を特定しているが、かかる構成要素
を実施例の部材に限定する趣旨ではない。
し、これと同一の符号をもって、特許請求の範囲の欄に
記載された構成要素を特定しているが、かかる構成要素
を実施例の部材に限定する趣旨ではない。
〈発明の効果〉 以上説明してきたように、本発明によれば、第２導電形
ＭＯＳトランジスタの形成される第１導電形の基板と第
１導電形ＭＯＳトランジスタの形成される第２導電形の
ウエルとの境界に、第２導電形の不純物を高濃度にドー
ブしたガードリングを形成し、該ガードリングを深さ方
向に貫通するゲートを基板およびウエルから絶縁する絶
縁層を設け、ゲートおよびガードリングを所定のバイア
ス電源に接続した構成したことにより、基板の深さ方向
にゲートと第１、第２の領域（即ち、ウエルとガードリ
ング）から成るトランジスタを形成して、実質的に第２
の領域（即ち、ガードリング）を深さ方向に延長したも
のと同等の作用を確保するようにし、これにより、従前
のように、拡散層だけでガードリングを形成したものに
比べて、ガードリングの幅を小さくすることができるの
で、各Ｃ−ＭＯＳトランジスタの基板に占める面積を減
少させ、集積度の大幅な向上が図れるという優れた効果
をが奏される。
ＭＯＳトランジスタの形成される第１導電形の基板と第
１導電形ＭＯＳトランジスタの形成される第２導電形の
ウエルとの境界に、第２導電形の不純物を高濃度にドー
ブしたガードリングを形成し、該ガードリングを深さ方
向に貫通するゲートを基板およびウエルから絶縁する絶
縁層を設け、ゲートおよびガードリングを所定のバイア
ス電源に接続した構成したことにより、基板の深さ方向
にゲートと第１、第２の領域（即ち、ウエルとガードリ
ング）から成るトランジスタを形成して、実質的に第２
の領域（即ち、ガードリング）を深さ方向に延長したも
のと同等の作用を確保するようにし、これにより、従前
のように、拡散層だけでガードリングを形成したものに
比べて、ガードリングの幅を小さくすることができるの
で、各Ｃ−ＭＯＳトランジスタの基板に占める面積を減
少させ、集積度の大幅な向上が図れるという優れた効果
をが奏される。
さらに、広大なウエルを所定のバイアス電源の電位に保
てるので、埋込層を不要にすることができ、製造工程を
減少させるという優れた効果もある。特に、高集積度の
ランダムアクセスメモリにおいては、トレンチ形キャパ
シタの形成等の異方性エッチングを使用するので、ゲー
ト埋込用の凹部を形成する工程に関しては、トレンチ形
キャパシタを形成する工程と同時的にこれを行なうこと
により、製造工程を増加させることなく、ラッチアップ
防止装置を形成できる利点もある。
てるので、埋込層を不要にすることができ、製造工程を
減少させるという優れた効果もある。特に、高集積度の
ランダムアクセスメモリにおいては、トレンチ形キャパ
シタの形成等の異方性エッチングを使用するので、ゲー
ト埋込用の凹部を形成する工程に関しては、トレンチ形
キャパシタを形成する工程と同時的にこれを行なうこと
により、製造工程を増加させることなく、ラッチアップ
防止装置を形成できる利点もある。
第１図は本願発明の第１実施例を示す正面断面図、第２
図は従来のラッチアップ防止装置を示す正面断面図、第
３図は第１図の一部平面図、第４図は第１図の一部拡大
図、第５図は本願発明の第２実施例を示す正面断面図で
ある。 １……基板、２……ウエル、 ４……ソース領域、５……ドレイン領域、 ６……ゲート領域、 ７……第１導電形ＭＯＳトランジスタ、 ８……ドレイン領域、９……ソース領域、 １０……ゲート電極、 １１……第２導電形ＭＯＳトランジスタ、 ２１、３３……ガードリング、 ２３……ゲート（ポリシリコンゲート）、 ２５……絶縁層（二酸化シリコン層）、 ＶSS、ＶDD……バイアス電源。
図は従来のラッチアップ防止装置を示す正面断面図、第
３図は第１図の一部平面図、第４図は第１図の一部拡大
図、第５図は本願発明の第２実施例を示す正面断面図で
ある。 １……基板、２……ウエル、 ４……ソース領域、５……ドレイン領域、 ６……ゲート領域、 ７……第１導電形ＭＯＳトランジスタ、 ８……ドレイン領域、９……ソース領域、 １０……ゲート電極、 １１……第２導電形ＭＯＳトランジスタ、 ２１、３３……ガードリング、 ２３……ゲート（ポリシリコンゲート）、 ２５……絶縁層（二酸化シリコン層）、 ＶSS、ＶDD……バイアス電源。
Claims (1)
- 【請求項１】第１導電形の基板１表面に島状に形成され
た第２導電形の第１の領域２と、 第１の領域２と基板１間の境界部分に第１の領域２より
も浅く形成された凹部２２と、 凹部２２内壁を絶縁被覆するように形成された絶縁層２
５と、 凹部２２の基板１表面部分に隣接し、凹部２２を取り囲
むように、第１導電形の基板１表面に形成された第２導
電形の第２の領域２１と、 凹部２２内の絶縁層２５に囲まれて埋設され、第２の領
域２１に対して電気的に接続された電極２３とを備え、 凹部２２に沿って基板１の深さ方向に第１の領域２と第
２の領域２１との間に、電極２３をゲートとするトラン
ジスタが形成され、第１の領域２の電位と電極２３の電
位との差が該トランジスタのしきい値を越えると、第
１、第２の領域２、２１間にチャンネルが形成されるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219146A JPH0622276B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219146A JPH0622276B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197858A JPS6197858A (ja) | 1986-05-16 |
| JPH0622276B2 true JPH0622276B2 (ja) | 1994-03-23 |
Family
ID=16730931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219146A Expired - Lifetime JPH0622276B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622276B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939567A (en) * | 1987-12-21 | 1990-07-03 | Ibm Corporation | Trench interconnect for CMOS diffusion regions |
| JPH02102569A (ja) * | 1988-10-12 | 1990-04-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP3093771B2 (ja) * | 1990-03-22 | 2000-10-03 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5438005A (en) * | 1994-04-13 | 1995-08-01 | Winbond Electronics Corp. | Deep collection guard ring |
| JP4387119B2 (ja) | 2003-03-27 | 2009-12-16 | 三菱電機株式会社 | 半導体装置 |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP6889048B2 (ja) * | 2017-06-30 | 2021-06-18 | 株式会社日立製作所 | 炭化ケイ素半導体装置およびその製造方法 |
| US11695007B2 (en) | 2020-03-31 | 2023-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Guard ring capacitor method and structure |
-
1984
- 1984-10-18 JP JP59219146A patent/JPH0622276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6197858A (ja) | 1986-05-16 |
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