JPS63245939A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63245939A JPS63245939A JP8021587A JP8021587A JPS63245939A JP S63245939 A JPS63245939 A JP S63245939A JP 8021587 A JP8021587 A JP 8021587A JP 8021587 A JP8021587 A JP 8021587A JP S63245939 A JPS63245939 A JP S63245939A
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- Japan
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- substrate
- layer
- epitaxial layer
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- oxide film
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- Pending
Links
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は溝を用いて素子間絶縁分離を行なう高集積度の
半導体装置に関する。
半導体装置に関する。
溝による素子間絶縁分離は、分離に要する面積が少なく
、素子の微細化・高密度化を進めるうえで有用である。
、素子の微細化・高密度化を進めるうえで有用である。
従来溝による素子間分離を、バイポーラ型半導体装置の
ような基板とは異なる導電型のエピタキシャル層を備え
た構造のものに対して行なう場合、基板の電位を表面に
取り出して電気的な接続を行なう為、第３図に示すよう
な構造のものがあった。
ような基板とは異なる導電型のエピタキシャル層を備え
た構造のものに対して行なう場合、基板の電位を表面に
取り出して電気的な接続を行なう為、第３図に示すよう
な構造のものがあった。
すなわち、エピタキシャル成長前にＰ型シリコン基板ｌ
の表面に基板と同一導電型のＰ型拡散層１４を形成して
おき、このＰ型拡散層１４のエピタキシャル成長後にＮ
型エピタキシャル層３の表面から形成するＰ型拡散層１
５とを接続し、エピタキシャル層の表面に基板電位を取
り出すものである。
の表面に基板と同一導電型のＰ型拡散層１４を形成して
おき、このＰ型拡散層１４のエピタキシャル成長後にＮ
型エピタキシャル層３の表面から形成するＰ型拡散層１
５とを接続し、エピタキシャル層の表面に基板電位を取
り出すものである。
上述した従来の構造を有する半導体装置では、基板に形
成したＰ型拡散層１４はエピタキシャル成長中にＮ型エ
ピタキシャル層３に上方拡散し、Ｎ型エピタキシャル層
３の表面からのＰ型拡散層１５との接続を容易にする点
で重要である。
成したＰ型拡散層１４はエピタキシャル成長中にＮ型エ
ピタキシャル層３に上方拡散し、Ｎ型エピタキシャル層
３の表面からのＰ型拡散層１５との接続を容易にする点
で重要である。
しかしながらエピタキシャル成長前の基板にこのような
高濃度の拡散層を形成しておく事は、高濃度の拡散層か
らエピタキシャル層への不純物のオートドーピングを顕
著にし、エピタキシャル層の導電率の制御をむずかしく
するという欠点がある。特にバイポーラトランジスタを
形成する場合には、通常第３図に示したように、基板と
反対の導電型の高濃度拡散層を埋込コレクタ層２として
用いるので、これに加えて基板の電位を収り出す為にＰ
型拡散層１４を形成する事はＮ型エピタキシャル層３の
導電率制御をいっそう複雑にするので、望ましくない。
高濃度の拡散層を形成しておく事は、高濃度の拡散層か
らエピタキシャル層への不純物のオートドーピングを顕
著にし、エピタキシャル層の導電率の制御をむずかしく
するという欠点がある。特にバイポーラトランジスタを
形成する場合には、通常第３図に示したように、基板と
反対の導電型の高濃度拡散層を埋込コレクタ層２として
用いるので、これに加えて基板の電位を収り出す為にＰ
型拡散層１４を形成する事はＮ型エピタキシャル層３の
導電率制御をいっそう複雑にするので、望ましくない。
また、Ｎ型エピタキシャル層３が厚い場合には、エピタ
キシャル層表面からの拡散は高温または長時同行ない、
Ｐ型拡散層１４をエピタキシャル層の厚さに応じて深く
形成しなければならないという欠点もある。
キシャル層表面からの拡散は高温または長時同行ない、
Ｐ型拡散層１４をエピタキシャル層の厚さに応じて深く
形成しなければならないという欠点もある。
本発明の目的は、エピタキシャル層の導電率制御が容易
で、しかもエピタキシャル層表面から半導体基板の導通
を容易にとることのできる半導体装置を提供することに
ある。
で、しかもエピタキシャル層表面から半導体基板の導通
を容易にとることのできる半導体装置を提供することに
ある。
〔問題点を解決するための手段〕
本発明の半導体装置は、第１導電型の半導体基板上に形
成された第２導電型のエピタキシャル層と、該エピタキ
シャル層の表面から前記半導体基板内に達する複数の素
子間分離溝を備えた半導体装置において、前記素子間の
分ｉ溝のうち少くとも一つの溝にはその側面及び底面に
第１導電型の不純物拡散層が形成されているものである
。
成された第２導電型のエピタキシャル層と、該エピタキ
シャル層の表面から前記半導体基板内に達する複数の素
子間分離溝を備えた半導体装置において、前記素子間の
分ｉ溝のうち少くとも一つの溝にはその側面及び底面に
第１導電型の不純物拡散層が形成されているものである
。
次に本発明の実施例について図面を参照して製造方法と
共に説明する。
共に説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの主要工程における半導体チップの樅断面図である。
めの主要工程における半導体チップの樅断面図である。
まず第１図（ａ）に示すように、Ｐ型シリコン基板１の
主面上のバイポーラトランジスタを形成すべき領域に、
アンチモンを拡散してＮ＋型埋込コレクタ層２を形成し
たのち、Ｎ型エピタキシャル層３を厚さ１μｍ、Ｎ型エ
ピタキシャル層３の表面に厚さ５００人の第１のシリコ
ン酸化膜４及び厚さ１０００人のシリコン窒化膜５を順
次形成する。次いで写真食刻技術によりシリコン窒化膜
５の表面からＰ型シリコン基板１に達する溝６゜７を形
成する。ここで溝６は素子間分離に用いる為の分離溝で
あり、一方溝７は基板電位の取り出しに用いる溝である
。
主面上のバイポーラトランジスタを形成すべき領域に、
アンチモンを拡散してＮ＋型埋込コレクタ層２を形成し
たのち、Ｎ型エピタキシャル層３を厚さ１μｍ、Ｎ型エ
ピタキシャル層３の表面に厚さ５００人の第１のシリコ
ン酸化膜４及び厚さ１０００人のシリコン窒化膜５を順
次形成する。次いで写真食刻技術によりシリコン窒化膜
５の表面からＰ型シリコン基板１に達する溝６゜７を形
成する。ここで溝６は素子間分離に用いる為の分離溝で
あり、一方溝７は基板電位の取り出しに用いる溝である
。
次に第１図（ｂ）に示すように、シリコン窒化膜５をマ
スクとして酸化を行ない、溝６．７の側面及底面に厚さ
４０００人の第２のシリコン酸化膜８を形成し、写真食
刻工程を用いて溝７の内部のシリコン酸化膜８のみを除
去する。続いてボロンの拡散を行ない溝７の側面及び底
面にＰ型拡散層９を形成する。
スクとして酸化を行ない、溝６．７の側面及底面に厚さ
４０００人の第２のシリコン酸化膜８を形成し、写真食
刻工程を用いて溝７の内部のシリコン酸化膜８のみを除
去する。続いてボロンの拡散を行ない溝７の側面及び底
面にＰ型拡散層９を形成する。
次に第１図（ｃ）に示すように、再びシリコン窒化膜５
をマスクとして酸化を行ない、第３のシリコン酸化膜１
０を満７の側面及び底面に形成し、溝６，７の内部を多
結晶シリコン１１で埋設した後、多結晶シリコン１１の
表面を酸化して厚さ３０００人の第４のシリコン酸化膜
１２を形成する。次いでシリコン窒化膜５を除去し、Ｐ
型拡散層９の表面の第１のシリコン酸化膜４を開孔して
電極１３を形成することにより、電極１３からＰ型シリ
コン基板１に電位を与える事が可能となる。
をマスクとして酸化を行ない、第３のシリコン酸化膜１
０を満７の側面及び底面に形成し、溝６，７の内部を多
結晶シリコン１１で埋設した後、多結晶シリコン１１の
表面を酸化して厚さ３０００人の第４のシリコン酸化膜
１２を形成する。次いでシリコン窒化膜５を除去し、Ｐ
型拡散層９の表面の第１のシリコン酸化膜４を開孔して
電極１３を形成することにより、電極１３からＰ型シリ
コン基板１に電位を与える事が可能となる。
上記実施例では、エピタキシャル層の厚さを１μｍとし
たが、さらに厚い場合でもＰ型拡散層９は溝７の側壁か
ら拡散して形成されるのでＰ型シリコン基板１との導通
はきわめて容易である。
たが、さらに厚い場合でもＰ型拡散層９は溝７の側壁か
ら拡散して形成されるのでＰ型シリコン基板１との導通
はきわめて容易である。
第２図は本発明の第２の実施例を示す断面図であり、第
１図における溝７の側面と底面に第３のシリコン酸化膜
１０を形成しない事態外は第１の実施例と同じである。
１図における溝７の側面と底面に第３のシリコン酸化膜
１０を形成しない事態外は第１の実施例と同じである。
第２図に示した第２の実施例で多結晶シリコン１１を不
純物導入によりＰ型にすれば、さらに低抵抗でＰ型シリ
コン基板１との導通を得る事が可能となる。
純物導入によりＰ型にすれば、さらに低抵抗でＰ型シリ
コン基板１との導通を得る事が可能となる。
以上説明したように本発明は、素子間分離溝の一部の壁
面に基板の電位を取り出す為の拡散層を形成する事によ
り、エピタキシャル層表面から容易に基板との導通を収
る事ができる効果がある。
面に基板の電位を取り出す為の拡散層を形成する事によ
り、エピタキシャル層表面から容易に基板との導通を収
る事ができる効果がある。
また本発明によれば、エピタキシャル成長前に、基板と
同一導電型の高濃度拡散層を形成する必要がないので、
エピタキシャル層の不純物ドーピングの制御が容易とな
る。エピタキシャル層が厚い場合でもそれに応じて溝の
深さを増すだけで、基板との導通を確保する事ができる
。
同一導電型の高濃度拡散層を形成する必要がないので、
エピタキシャル層の不純物ドーピングの制御が容易とな
る。エピタキシャル層が厚い場合でもそれに応じて溝の
深さを増すだけで、基板との導通を確保する事ができる
。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を説明す
るための主要工程における縦断面図、第２図は本発明の
第２の実施例の縦断面図、第３図は従来の半導体装置の
一例の縦断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋型埋込コレク
タ層、３・・・Ｎ型エピタキシャル層、４・・・第１の
シリコン酸化膜、５・・・シリコン窒化膜、６．７・・
・溝、８・・・第２のシリコン酸化膜、９・・・Ｐ型拡
散層、１０・・・第３のシリコン酸化膜、１１・・・多
結晶シリコン、１２・・・第４のシリコン酸化膜、１３
・・・電極、１４．１５・・・Ｐ型拡散層。 代理人 弁理士 内 原 ′晋（′”、、ニー ）ぐ・
・′ 万２図 第３図 ’？−７”ｌ！紘鮎
るための主要工程における縦断面図、第２図は本発明の
第２の実施例の縦断面図、第３図は従来の半導体装置の
一例の縦断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋型埋込コレク
タ層、３・・・Ｎ型エピタキシャル層、４・・・第１の
シリコン酸化膜、５・・・シリコン窒化膜、６．７・・
・溝、８・・・第２のシリコン酸化膜、９・・・Ｐ型拡
散層、１０・・・第３のシリコン酸化膜、１１・・・多
結晶シリコン、１２・・・第４のシリコン酸化膜、１３
・・・電極、１４．１５・・・Ｐ型拡散層。 代理人 弁理士 内 原 ′晋（′”、、ニー ）ぐ・
・′ 万２図 第３図 ’？−７”ｌ！紘鮎
Claims (1)
- 第１導電型の半導体基板上に形成された第２導電型のエ
ピタキシャル層と、該エピタキシャル層の表面から前記
半導体基板内に達する複数の素子間分離溝を備えた半導
体装置において、前記素子間分離溝のうち少くとも一つ
の溝にはその側面及び底面に第１導電型の不純物拡散層
が形成されている事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021587A JPS63245939A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021587A JPS63245939A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245939A true JPS63245939A (ja) | 1988-10-13 |
Family
ID=13712159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021587A Pending JPS63245939A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103328A (en) * | 1980-11-21 | 1982-06-26 | Fujitsu Ltd | Semiconductor and manufacture thereof |
-
1987
- 1987-03-31 JP JP8021587A patent/JPS63245939A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103328A (en) * | 1980-11-21 | 1982-06-26 | Fujitsu Ltd | Semiconductor and manufacture thereof |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7777279B2 (en) | 2003-03-27 | 2010-08-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
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