DE10202274B4

DE10202274B4 - Integrierte Halbleiterschaltungsanordnung

Info

Publication number: DE10202274B4
Application number: DE2002102274
Authority: DE
Inventors: Dr.-Ing. Taghizadeh Kaschani Karim-Thomas; Dipl.-Ing. Kartal Veli; Dr. rer. nat. Gerstenmaier York-Christian
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-01-22
Filing date: 2002-01-22
Publication date: 2012-12-27
Anticipated expiration: 2022-01-23
Also published as: DE10202274A1

Abstract

Integrierte Halbleiterschaltungsanordnung mit mindestens einer mindestens ein Halbleiterbauelement (10, 20) aufweisenden Halbleiterbauelementeanordnung (10', 20'), welche mit einem Driftgebiet (2) in einem Halbleitersubstrat (1) vorgesehen ist, wobei zwischen dem Driftgebiet (2) und dem Halbleitersubstrat (1) zur elektrischen Isolation der jeweiligen Halbleiterbauelementeanordnung (10', 20') und/oder der jeweiligen Halbleiterbauelemente (10, 20) eine Doppelwannenisolationsstruktur (30) mit einem ersten oder inneren Dotierwannengebiet (8) und mit einem zweiten oder äußeren Dotierwannengebiet (9) vorgesehen ist, wobei die Abfolge der Leitungstypen des Driftgebiets (2), des sich daran anschließenden inneren Dotierwannengebiets (8), des sich daran anschließenden äußeren Dotierwannengebiets (9) und des sich daran anschließenden Halbleitersubstratbereichs (1) alternierend zwischen einem ersten Leitungstyp und einem zweiten Leitungstyp wechselnd ausgebildet ist und die beiden Dotierwannengebiete (8, 9) deutlich höher dotiert sind als das Driftgebiet (2) und das Halbleitersubstrat (1), wobei zwischen den Dotierwannengebieten (8, 9) einer Halbleiterbauelementeanordnung (10', 20') ein aus demselben Material wie das Driftgebiet (2) gebildeter oder...

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung mit mindestens einer mindestens ein Halbleiterbauelement aufweisenden Halbleiterbauelementeanordnung, welche mit einem Driftgebiet in einem Halbleitersubstrat vorgesehen ist, wobei zwischen dem Driftgebiet und dem Halbleitersubstrat zur elektrischen Isolation der jeweiligen Halbleiterb-Bauelementeanordnung und/oder der jeweiligen Halbleiterbauelemente eine Doppelwannenisolationsstruktur mit einem ersten oder inneren Dotierwannengebiet und mit einem zweiten oder äußeren Dotierwannengebiet vorgesehen ist, wobei die Abfolge der Leitungstypen oder Leitfähigkeitstypen des Driftgebiets, des sich daran anschließenden inneren Dotierwannengebiets, des sich daran anschließenden äußeren Dotierwannengebiets und des sich daran anschließenden Halbleitersubstratbereichts alternierend zwischen einem ersten Leitungstyp oder Leitfähigkeitstyp und einem zweiten Leitungstyp oder Leitfähigkeitstyp wechselnd ausgebildet ist und die beiden Dotierwannengebiete deutlich höher dotiert sind als das Driftgebiet und das Halbleitersubstrat.
Bei der Weiterentwicklung der Technologie integrierter Schaltkreise wird besonders Augenmerk gelegt unter anderem auf die Erzielung immer höherer Integrationsdichten und auf die Verbesserung der Funktionszuverlässigkeit der integrierten Halbleiterschaltungsanordnungen in den Anwendungen. Dies trifft insbesondere auch auf den Bereich der sogenannten Leistungshalbleiterelektronik zu. Ein besonderes Problem in diesem Bereich ist die Notwendigkeit der elektrischen Isolation von Bereichen der Halbleiterschaltungsanordnung, welche im Hinblick auf die ihnen zugeführten elektrischen Potenziale große Unterschiede aufweisen.
So ist es zum Beispiel im Bereich der Leistungshalbleiterelektronik notwendig, Steuerkreise, welche massebezogen arbeiten und welche deshalb als Low-Side der Schaltungsanordnung bezeichnet werden, von denjenigen Schaltungsbereichen zu isolieren, welche nicht massebezogen arbeiten und welche deshalb als sogenannte High-Side der integrierten Halbleiterschaltungsanordnung bezeichnet werden.
Zur Erzielung derartiger Isolationsmechanismen wurden sogenannte Doppelwannenisolationsstrukturen vorgesehen, welche ein erstes oder inneres Dotierwannengebiet und ein zweites oder äußeres Dotierwannengebiet aufweisen und in welche eine jeweilige Halbleiterbauelementeanordnung mit jeweils mindestens einem Halbleiterbauelement mit einem entsprechenden Driftgebiet eingebettet ist. Diese Anordnung befindet sich dann in einem entsprechenden Halbleitersubstratbereich eingebettet. Das Vorsehen einer derartigen Doppelwannenisolationsstruktur gewährleistet zum Einen die erforderliche Isolation oder Plasmaisolation des jeweiligen Bauelements oder der Halbleiterbauelementeanordnung und insbesondere des jeweiligen Hochinjektionsbauelements, auch in Bezug auf Leckströme. Die Doppelnatur der Isolationswannenstruktur ist notwendig, um im Betrieb aufgrund von Streuinduktivitäten gegebenenfalls auftretende transiente Ströme ebenfalls aufzunehmen und abzuschotten. Diese Doppelnatur ist also auch notwendig, um im Betrieb die Spannungsisolation von transienten Über- und Unterspannungen zu gewährleisten, bei denen die Spannung an dem einen oder anderen Anschluss des umgebenen Bauelementes oder der Bauelementanordnung durch den Einfluss der Lastinduktivität oder von Streuinduktivitäten über die Zwischenkreisspannung ansteigen bzw. unter die Masse abfallen kann.
Bekannte Doppelwannenisolationsstrukturen, wie sie zum Beispiel aus der DE 199 06 384 A1 bekannt ist, sind aber auf bestimmte Halbleiterbauelementetypen und zusätzlich auf bestimmte Anschlusskonfigurationen in Bezug auf das zugrunde liegende Halbleitersubstrat beschränkt. Des Weiteren sind häufig zusätzliche Hochspannungsisolationen in Bezug auf die Anschlussmetallisierungen erforderlich, weil die Natur der bekannten Doppelwannenisolationsstrukturen bestimmte Anschlussgeometrien der Halbleiterbauelementeanordnungen in den Driftzonen erzwingt.
Aus der US 6 288 424 B1 ist ein lateral ausgebildeter DMOS-Transistor bekannt, bei dem Minoritätsträgerinjektionen im Substrat vermieden sowie parasitäre, vertikale bipolare NPN-Transistoren unterdrückt werden sollen. Hierzu ist eine entgegengesetzt dotierte Doppelwannenstruktur vorgesehen, welche den DMOS-Transistor umgibt, wobei eine innen liegende p-Wanne über mehrere Drainerweiterungen niederohmig angeschlossen ist. Eine äußere Wanne ist relativ hochohmig ausgebildet und besitzt so eine vergleichsweise niedrige Dotierstoffkonzentration. Auf diese Art und Weise kann eine Isolation eines Ladungsträgerplasmas nicht erreicht werden, weil dafür eine hohe Dotierung für die Doppelisolationswannenstruktur notwendig ist.
Weiterhin sind aus der EP 0 915 508 A1 Halbleiterbauelemente und insbesondere integrierte Schaltungen mit Junctionisolation bekannt, bei denen ebenfalls induktive Überspannungen und Minoritätsträgerinjektionen im Substrat vermieden sowie parasitäre Transistoren unterdrückt werden sollen. Dabei ist wesentlich, dass dies ohne eine lokale Trennung der jeweils betroffenen Bauelemente erreicht wird. Erreicht wird dies dadurch, dass eine entgegengesetzt dotierte Doppelwannenstruktur vorgesehen wird, die ein Gebiet mit aktiven Strukturen umgibt, wobei die jeweils innen liegende Wannenstruktur p-dotiert und die außen liegende Wannenstruktur n-dotiert ist.
Dabei sind die äußere n-Wannenstruktur sowie Anschlüsse der p- und n-Wannenstruktur nicht als hochdotiert angegeben.
In der US 5 591 662 A ist die sogenannte Power-Integrated-Circuit-Technologie (PIC) beschrieben, die sich konkret aus einem vertikalen Leistungsbauelement, zum Beispiel einem DMOS- oder einem NPN-Transistor, und lateralen Ansteuerbauelementen zusammensetzt. Dabei sollen NMOS- und PMOS-Bauelemente im Rahmen der PIC-Technologie integriert werden, wobei jedoch keine Einschränkungen bezüglich der Applikation des jeweiligen Leistungsbauelements als Low- bzw. High-Side-Schalter vorliegen sollen. Erreicht wird dies dadurch, dass eine einfache p-Wanne eingeführt wird, um damit die Ansteuerbauelemente, zum Beispiel die NMOS- bzw. PMOS-Bauelemente, gegenüber dem Leistungsbauelement zu isolieren.
Weiterhin ist aus der DE 37 25 429 A1 eine monolithisch integrierte Schaltungsanordnung bekannt, bei der in einem Halbleitersubstrat zwei Transistoren vorgesehen sind, welche von zwei Wannenbereichen umgeben sind, wodurch sich eine Isolation von einem Substrat ergibt. Zwischen den beiden Wannenbereichen liegt ein direkter Kontakt vor, so dass sich jeweils durch den direkten Kontakt der Wannenbereiche eine Diodenstruktur ergibt.
Schließlich zeigt ein Aufsatz von GÓMEZ, R.; BASHIR, R.; NEUDECK, G. W.: On the design and fabrication of novel lateral bipolar transistor in a deep-submicron technology, in Microelectronics Journal, Nr. 31, 2000, S. 199–205 eine Halbleiteranordnung mit Wannenstrukturen, welche Bauelemente umschließen. Auch hier sind eine p-Wanne und eine n-Wanne in direktem mechanischen und elektrischen Kontakt zueinander ausgebildet.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltungsanordnung und insbesondere eine integrierte Halbleiteranordnung für niedrig und hoch injizierende Low-Side- und High-Side-Bauelemente mit niedriger und hoher Spannungsfestigkeit zu schaffen, welche bei steigenden Integrationsdichten besonders flexibel und gleichwohl zuverlässig und geschützt einsetzbar ist.
Die Aufgabe wird bei einer integrierten Halbleiterschaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass zwischen den Dotierwannengebieten einer Halbleiterbauelementeanordnung ein Abstands- oder aus demselben Material wie das Driftgebiet gebildeter oder mit dem gleichen Dotiermaterial wie das Halbleitersubstrat dotierter Lückenbereich derart vorgesehen ist, und dass sich die Dotierwannengebiete dadurch nicht unmittelbar berühren. Vorteilhafte Weiterbildungen der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung sind Gegenstand der abhängigen Unteransprüche.
Die gattungsgemäße integrierte Halbleiterschaltungsanordnung weist mindestens eine mindestens ein Halbleiterbauelement aufweisende Halbleiterbauelementeanordnung auf, welche mit einem Driftgebiet in einer Halbleitersubstratbereich vorgesehen ist, wobei zwischen dem Driftgebiet und dem Halbleitersubstratbereich zur elektrischen Isolation der jeweiligen Halbleiterbauelementeanordnung und/oder der jeweiligen Halbleiterbauelemente selbst eine Doppelwannenisolationsstruktur mit einem ersten oder inneren Dotierwannengebiet und einem zweiten oder äußeren Dotierwannengebiet vorgesehen ist.
Bei dieser integrierten Halbleiterschaltungsanordnung ist die Abfolge der Leitungstypen oder Leitfähigkeitstypen des Driftgebiets, des sich anschließenden inneren Dotierwannengebiets, des sich daran anschließenden äußeren Dotierwannengebiets und des sich daran anschließenden Halbleitersubstratbereichs alternierend zwischen einem ersten Leitungstyp oder Leitfähigkeitstyp und einem zweiten Leitungstyp oder Leitfähigkeitstyp ausgebildet.
Die Abfolge der Leitungstypen oder Leitfähigkeitstypen des Driftgebiets, des sich anschließenden inneren Dotierwannengebiets, des sich anschließenden äußeren Dotierwannengebiets und des sich daran anschließenden Halbleitersubstratbereichs ist also abwechselnd zwischen einem ersten Leitungs- oder Leitfähigkeitstyp und einem zweiten Leitungs- oder Leitfähigkeitstyp ausgebildet, so dass jeweils paarweise benachbarte Materialbereiche unterschiedliche Leitungstypen oder Leitfähigkeitstypen besitzen und dass zwischen Driftgebiet und Substrat sowie zwischen innerer Dotierwanne und Substrat immer mindestens ein sperrender pn-Übergang liegt, egal welche. Polarität die angelegte Spannung besitzt. Durch diese Maßnahmen wird zum Einen erreicht, dass eine elektrische Isolation des innen liegenden Driftgebiets zum außen liegenden Halbleitersubstratbereichs auf besonders einfache Art und Weise gewährleistet werden kann. Des Weiteren ist durch die alternierende Abfolge der Leitungstypen oder Leitfähigkeitstypen eine besonders flexible Gestaltung der Ausbildung der Halbleiterbauelemente der Halbleiterbauelementeanordnungen im Inneren der Driftzonen oder Driftgebiete möglich. War bisher gelegentlich die Realisierbarkeit eines n-Kanal-IGBT äußerst problematisch oder unmöglich, so ist gemäß dem obigen Vorgehen diese Beschränkung aufgehoben. Des Weiteren fallen auch bestehende geometrische Einschränkungen im Hinblick auf das Ausbilden der Halbleiterbauelementeanordnung weg, insbesondere in Bezug auf die Anschlussmetallisierungen und deren elektrischer Isolation.
Die Wirkungsweise der Doppelwanne im Hinblick auf ihre Spannungsisolationseigenschaften kann man sich anschaulich wie bei einer Reihenschaltung zwei entgegengesetzt gerichteter Dioden vorstellen (antiserielle Schaltung). Auf diese Weise befindet sich zwischen Driftgebiet und Substrat sowie zwischen innerer Dotierwanne und Substrat immer mindestens ein sperrender pn-Übergang, egal welche Polarität die angelegte Spannung besitzt. Ihre Plasmaisolationseigenschaften erreicht die Doppelwanne dagegen durch die hohe Dotierung ihrer beiden Einzelwannen.
Die ersten und zweiten Leitungstypen oder Leifähigkeitstypen können jeweils vom n-Typ und/oder vom p-Typ sein, so dass sich in Bezug auf das Driftgebiet, die inneren und äußeren Dotierwannengebiete sowie den Halbleitersubstratbereich eine Abfolge npnp oder pnpn ergibt, wobei aber vorzusehende Lückenbereiche zwischen den Dotierwannengebieten hier nicht berücksichtigt sind.
Dass diese npnp- bzw. pnpn-Struktur, die stark an einen Thyristor erinnert, sich aber nicht wie ein Thyristor verhält, liegt an der hohen Dotierung der beiden Isolationswannen, die deutlich höher ist als die des Driftgebiets bzw. des Substrats.
Das Driftgebiet und der Halbleitersubstratbereich weisen unterschiedliche Leitungstypen oder Leitfähigkeitstypen auf.
Die Dotierwannengebiete weisen jeweils einen Bodenbereich sowie Seitenwandbereiche auf.
Gemäß einer vorteilhaften Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist der Bodenbereich jeweils als vergrabene Schicht ausgebildet.
Bei einer anderen Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung sind Seitenwandbereiche als Abfolge von Implantations- und/oder Diffusionsgebieten ausgebildet.
Alternativ dazu oder zusätzlich können Seitenwandbereiche als Abfolge von entsprechend gefüllten und/oder ausdiffundierten Graben- oder Trenchstrukturen ausgebildet sein.
Gerade im Bereich der Leistungshalbleiterelektronik ist es vorgesehen, dass das Driftgebiet und/oder der Halbleitersubstratbereich vergleichsweise niedrig dotiert ausgebildet sind.
Dies ist erforderlich, um die vergleichsweise hohen Spannungen über den Schaltern bzw. zwischen den High-Side- und Low-Side-Bauelementen aufzunehmen.
Bei einer anderen Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass das erste und/oder das zweite Dotierwannengebiet vergleichsweise hoch dotiert ausgebildet sind. Dadurch wird insbesondere die Isolationswirkung der Doppelwannenisolationsstruktur auf besonders zuverlässiger Art und Weise realisiert. Die Wirkungsweise der Doppelwanne im Hinblick auf ihre Spannungsisolationseigenschaften kann man sich anschaulich wie die Reihenschaltung zweier entgegengesetzt gerichteter Dioden vorstellen (antiserielle Schaltung). Auf diese Weise befindet sich zwischen Driftgebiet und Substrat sowie zwischen innerer Dotierwanne und Substrat immer mindestens ein sperrender pn-Übergang, egal welche Polarität die angelegte Spannung besitzt. Ihre Plasmaisolationseigenschaften erreicht die Doppelwanne dagegen durch die hohe Dotierung ihrer beiden Einzelwannen.
Zwischen dem ersten Dotierwannengebiet und dem zweiten Dotierwannengebiet ist erfindungsgemäß ein Abstands- oder Lückenbereich derart vorgesehen, dass sich die ersten und zweiten Dotierwannengebiete materiell nicht unmittelbar berühren. Vielmehr wird ein materieller Bereich im Lückenbereich oder Abstandsbereich vorgesehen, welcher vorzugsweise aus demselben Material gebildet wird wie das Driftgebiet selbst oder welcher mit dem gleichen Dotiermaterial dotiert ist wie das Substrat. Durch diese Maßnahme wird erreicht, dass neben der elektrischen Isolation im Hinblick auf Leckströme oder neben der Plasmaisolation auch transient auftretende Spannungs- und/oder Stromspitzen aufgenommen und gegenüber dem Rest der integrierten Halbleiterschaltungsanordnung isoliert werden können.
Im Bereich der Leistungshalbleiterelektronik treten diese transienten Spannungs- und/oder Stromspitzen aufgrund vorliegender induktiver Lasten und/oder Streuinduktivitäten beim Schalten oder Umschalten von Strömen und/oder Stromlasten auf und können, falls sie nicht von einem sperrenden pn-Übergang aufgenommen werden und an andere Bereiche, insbesondere Niedrigspannungsbereiche, der integrierten Halbleiterschaltungsanordnung übertragen werden, dort zu unerwünschten Strömen im Halbleiter und damit zu temporären oder bleibenden Funktionsstörungen führen.
Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung sind eine erste Halbleiterbauelementeanordnung und eine zweite Halbleiterbauelementeanordnung vorgesehen, wobei insbesondere die erste Halbleiterbauelementeanordnung einem Hochspannungsbereich und/oder die zweite Halbleiterbauelementeanordnung einem Niedrigspannungsbereich der integrierten Halbleiterschaltungsanordnung zugeordnet sind und/oder diese zumindest zum Teil bilden. Durch diese Maßnahme können also Hochspannungsbereiche in der Leistungselektronik mit den entsprechenden sie steuernden Niedrigspannungsbereichen innerhalb eines gemeinsamen integrierten Schaltkreises ausgebildet werden, ohne dass es aufgrund der sich unterscheidenden Betriebspontenzialbereiche zu gegenseitigen und negativen Beeinflussungen und Funktionsstörungen kommt.
Bei einer besonders vorteilhaften Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass direkt benachbarte Halbleiterbauelementeanordnung in Bezug auf ihre äußeren Dotierwannengebiete mindestens einen gemeinsamen Seitenwandbereich aufweisen.
Bei einer weiter bevorzugten Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass eine einem Schalterbereich und/oder einem High-Side-Bereich zugewiesene erste Halbleiterbauelementeanordnung als mindestens ein Halbleiterbauelement und insbesondere als mindestens ein Hochspannungs- und/oder Hochinjektionshalbleiterbauelement einen IGBT, einen Bipolartransistor, ein MOS-Transistor und/oder dergleichen aufweist, insbesondere in lateraler Bauweise. Dies sind insbesondere diejenigen Bauelemente, die als Hochspannungs- und/oder Hochinjektionsbauelemente im Schalterbereich und/oder High-Side-Bereich von integrierten Halbleiterschaltungsanordnungen der Leistungselektronik Verwendung finden.
Bei einer anderen bevorzugten Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung ist es vorgesehen, dass eine einem Ansteuerbereich und/oder einem Low-Side-Bereich der Halbleiterschaltungsanordnung zugewiesene Halbleiterbauelementeanordnung als mindestens ein Halbleiterbauelement und insbesondere als mindestens ein Niederspannungshalbleiterbauelement einen Bipolartransistor, einen MOS-Transistor und/oder dergleichen aufweist, insbesondere in lateraler Bauweise.
Es ist besonders vorteilhaft, wenn das äußere Dotierwannengebiet nicht kontaktiert, insbesondere floatend ausgebildet ist.
Vorteilhafter weise ist die erfindungsgemäße integrierte Halbleiterschaltungsanordnung als Halbbrückentreiber, als Single-Chip-Inverter und/oder dergleichen ausgebildet.
Vorteilhafter weise ist es ferner vorgesehen, dass das vorgesehene Low-Side-Bauelement und High-Side-Bauelemente, insbesondere Low-Side- und High-Side-Schalter und/oder -Ansteuerungen auf einem gemeinsamen Chip monolithisch integriert ausgebildet sind.
Diese und weitere Aspekte der vorliegenden Erfindung werden anhand der nachfolgenden Bemerkungen näher erläutert: Im Zuge des allgemeinen Trends zur Systemintegration wird auch bei High-Side-Applikationen, zum Beispiel bei Halbbrückentreibern, Single-Chip-Invertern, über eine monolithische Integration der High- und Low-Side-Ansteuerbausteine sowie der Leistungstransistoren nachgedacht. Unter anderem müssen folgende Anforderungen von einer entsprechenden HVIC-Technologie erfüllt sein:

– Gewährleistung einer Spannungsfestigkeit von mindestens 600 V sollte gegeben sein.
– Das typische transiente Über- bzw. Unterschwingen des Lastknotens über die Versorgungsspannung bzw. unter Masse darf zu keiner nachteiligen Beeinflussung der beteiligten IC-Bauelemente führen (Eigenverträglichkeit).
– Das Ladungsträgerplasma von Hochinjektionsbauelementen wie zum Beispiel IGBTs darf sich nicht unkontrolliert auf dem Chip ausbreiten (Eigenverträglichkeit).
– Die Technologie sollte möglichst billig sein, damit entsprechende Produkte am Markt bestehen können.

Bisher wurde dabei wie folgt verfahren:

a) Der klassische Ansatz, um die genannten technischen Probleme zu lösen, besteht in der Verwendung eines dielektrisch isolierten Ausgangsmaterialws, z. B. von Silicon-On-Insulator-(SOI-)Wafern, bei denen die aktiven Bauelemente an der Chip-Oberfläche durch eine vergrabene isolierende Schicht wie zum Beispiel Buried-Oxide (BOX) vom restlichen Silizium-Substrat isoliert sind und bei denen tiefe dielektrisch aufgefüllte Trenches verwendet werden, um diese Bauelemente lateral voneinander zu isolieren. Da das Ausgangsmaterial sehr teuer ist, sind auch fertig prozessierte Wafer nicht kostengünstig. Typischerweise kosten derartige Wafer zweimal soviel wie Wafer, die in einer konventionellen Junction Isolation-(JI-)Technologie hergestellt sind.
b) Es wurde auch vorgeschlagen, eine JI-Technologie mit einer doppelten und entgegengesetzt dotierten PN-Isolationswanne zu verwenden. Diese erfüllt zwar die wirtschaftlichen Anforderungen, hat aber auf der anderen Seite folgende Nachteile: – Für die Realisierung eines bevorzugten n-Kanal IGBTs ist ein n-Substrat erforderlich, das an das Versorgungspotential angeschlossen sein muss. Letzteres ist ungünstig, da sich zum Einen die Masse als Bezugspontential weltweit eingebürgert hat und da zum Anderen mit EMV-Problemen zu rechnen ist, wenn ICs mit unterschiedlichen Bezugssystemen aneinander angeschlossen werden. – Wählt man stattdessen ein p-Substrat, um die Systemmasse als Bezugspotential verwenden zu können, so lässt sich nur ein p-Kanal IGBT realisieren, der über deutlich schlechtere Kurzschlusseigenschaften als ein n-Kanal IGBT verfügt. – Das Gate des IGBTs lässt sich nur über eine Leitung anschließen, welche über den Kollektor (hohe Spannung) geführt werden muss, und erfordert deshalb eine HV-Isolation der Metallisierung. – Da der Kollektor am Rand der Isolationsdoppelwanne liegt, benötigt der IGBT einen zusätzlichen Rand zu benachbarten Bauelementen und insbesondere zu seinen Ansteuerbauelementen, um die hohe Kollektorspannung abzubauen (Randabschluss). – Ein transientes Überschwingen (Unterschwingen) führt bei einem n-Kanal-Low-Side-IGBT (p-Kanal-High-Side) zwangsläufig zu einer Minoritätsträgerinjektion in das Substrat, was zu EMV-Problemen oder auch zu Funktionsstörungen benachbarter Bauelemente führen kann.

Die Erfindung besteht u. a. in einer verbesserten Struktur einer JI-Technologie mit doppelten und entgegengesetzt dotierten PN-Wannen. Sie weist damit folgende Vorteile auf:

– Billige Technologie, da JI-Technologie.
– Realisierbarkeit eines n-Kanal-IGBT auf einem an Masse angeschlossenen p-Substrat.
– Keine HV-Isolation der Metallisierung erforderlich, da der Emitter/Gate-Komplex am Rand und der Kollektor im Zentrum der Isolationswanne zu liegen kommt.
– Spannungsfestigkeit auch gegen transientes Über- bzw. Unterschwingen des Lastknotens (keine Minoritätsträgerinjektion ins Substrat).

Grundlegende Aspekte der Erfindung sind also:

a) eine optimierte JI-Struktur,
b) die Verwendung einer floatenden (nicht angeschlossenen) n-Wanne und
c) kein flächenintensiver Randabschluss für HV-Bauelemente erforderlich.

Die Erfindung wird anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
1 zeigt eine erste Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung am Beispiel eines Low-Side-Schalters und einer Low-Side-Ansteuerung.
2 zeigt eine zweite Ausführungsform der erfindungsmäßen Halbleiterschaltungsanordnung am Beispiel eines High-Side-Schalters und einer High-Side-Ansteuerung.
3 zeigt in schematischer Form eine mögliche Anwendung der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung.
Bei den nachfolgend beschriebenen Ausführungsformen der erfindungsgemäßen Halbleiterschaltungsanordnung gemäß den 1 bis 3 bezeichnen identische Bezugszeichen gleiche oder gleichwirkende Strukturen oder Komponenten, ohne dass in jedem Fall ihres Auftretens eine detaillierte Beschreibung wiederholt wird.
Um die Motivation der Erfindung deutlich zu machen, wird auf 3 verwiesen, welche einen Teil einer möglichen Anwendung der erfindungsgemäßen integrierten Halbleiterschaltungseinrichtung zeigt. Ziel dieser sogenannten Halbbrückenanordnung aus 3 ist es, die Last III mit Hilfe der Schalter Ia und IIa abwechselnd mit der Masse und der Zwischenkreisspannung 600 V zu verbinden und auf diese Weise die Last III zu steuern. Die Ansteuerschaltungen Ib und IIb dienen dabei zur Ansteuerung (Ein- und Ausschalten) der Schalter Ia und IIa.
In diesem Zusammenhang werden auch die Begriffe „Low-Side” und „High-Side” deutlich. „Low-Side” kennzeichnet die Schalter und Ansteuerbauelemente, die massebezogen arbeiten, d. h. an Masse angeschlossen sind. „High-Side” charakterisiert die Schalter und Ansteuerbauelemente, die nicht massebezogen, sondern bezogen auf die Zwischenkreisspannung 600 V oder bezogen auf den geschalteten Lastknoten arbeiten.

Grundsätzlich sind nun zwischen den beteiligten Schaltungsteilen Ia, Ib, IIa, IIb zwei verschiedene Arten von Isolationen zu gewährleisten. Auf der einen Seite müssen die stark unterschiedlichen Spannungen gegeneinander isoliert werden („Spannungsisolation”). Dies betrifft zum Beispiel die Isolation von Ia und Ib gegen IIa und IIb, aber auch die Isolation des Kollektors von Ia gegen Ib und gegen das Gate und den Emitter von Ia. Auf der anderen Seite muss das Ladungsträgerplasma jedes Hochinjektionsbauelements von den restlichen Bauelementen ferngehalten werden („Plasmaisolation”). Dies betrifft insbesondere die Schalter Ia und IIa, aber u. U. auch das eine oder andere Bauelement der Ansteuerung Ib und IIb.

	Hochinjektionsbauelement	Niederinjektionsbauelement
Hochvoltbauelement	Ia, IIa (z. B. IGBT, Diode)	Ia, IIa (z. B. MOSFET)
Nidervoltbauelement	Ib, IIb (z. B. BJT, Diode	Ib, IIb (z. B. CMOS)

1 zeigt in schematischer und geschnittener Seitenansicht eine erste Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 100 am Beispiel eines Low-Side-Schalters und einer Low-Side-Ansteuerung. Vorgesehen ist dabei im Rahmen einer ersten Halbleiterbauelementeanordnung 10' ein Schalter- und/oder High-Side-Bereich, Hochspannungsbereich und/oder Hochinjektionsbereich. Die zweite Halbleiterbauelementeanordnung 20' bezeichnet dagegen einen Ansteuer-, Low-Side- und/oder Niedrigspannungsbereich der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung 100.
Zugrunde gelegt ist der Ausführungsform der 1 ein Halbleitersubstratbereich 1, welcher in der in 1 gezeigten Ausführungsform durch ein p-Substrat von vergleichsweise niedriger Dotierung gebildet wird. An den Halbleitersubstratbereich 1 schließt sich eine Materialschicht 2' in Form einer n-dotierten Epitaxieschicht an. Diese n-dotierte Epitaxieschicht 2' bildet die Grundlage für die auszubildende Driftzonen 2 der Ausführungsform der 1. Dieses Driftgebiet 2, welches in der Ausführungsform der 1 ausschließlich für die erste Halbleiterbauelementeanordnung 10' des High-Side-Bereichs ausgebildet ist, wird durch Abkappselung im Materialbereich 2', nämlich der n-Epitaxieschicht, mittels der vorzusehenden Doppelwannenisolationsstruktur 30 realisiert.
In der Ausführungsform der 1 besitzt die Doppelwannenisolationsstruktur 30 ein erstes oder inneres Dotierwannengebiet 8, welches vollständig, nämlich mit seinem Bodenbereich 8b und seinen Seitenwandbereichen 8s, in der n-Epitaxieschicht liegt. Des Weiteren ist ein zweites oder äußeres Dotierwannengebiet 9 vorgesehen, deren Bodenbereich 9b noch im Halbleitersubstratbereich 1 vergraben ausgebildet ist. Die Seitenwandbereiche 8s und 9s der ersten und zweiten oder inneren und äußeren Dotierwannengebiete 8 und 9 reichen vom Oberflächenbereich 2a' der n-Epitaxieschicht bis zum jeweiligen Bodenbereich 8b bzw. 9b. Zwischen den ersten und zweiten oder inneren bzw. äußeren Dotierwannengebieten 8 bzw. 9 ist ein n-dotierter Materialbereich der n-Epitaxieschicht 2' als Lückenbereich oder Abstandsbereich 31 vorgesehen.
Im Oberflächenbereich 2a des Driftgebiets 2 im inneren der ersten oder inneren Dotierwanne 8 ist als erstes Halbleiterbauelement 10 der ersten Halbleiterbauelementeanordnung 10' ein lateral ausgebildeter IGBT mit entsprechenden Dotier- und Anschlussgebieten vorgesehen, welche über entsprechende Metallisierungen eine Annode A oder einen Kollektor, eine Kathode K oder einen Emitter bzw. ein entsprechendes Gate G definieren, wobei die Kathode K oder der Emitter und die Gateelektrode G über ein n⁺-Gebiet 5 und ein p-Bodygebiet 4 angeordnet sind, wogegen die Annode A oder der Kollektor des IGBT 10 oberhalb eines p-Gebiets 6 vorgesehen ist. Dieses p-Gebiet für den Annodenanschluss A oder den Kollektoranschluss ist eingebettet in eine n-dotierte Pufferschicht 6n. Zwischen dem n-Puffer 6 und dem p-Bodygebiet 5 ist eine Kombination aus Ausgleichsschichten oder Kompensationsschichten 3n und 3p vorgesehen.
Auf der linken Seite der 1 ist der sogenannte Niedrigspannungsbereich oder der Ansteuerbereich und/oder die Low-Side der erfindungsgemäßen Halbleiterschaltungsanordnung 100 dargestellt, welcher von einer Abfolge von zweiten Halbleiterbauelementen 20 der zweiten Halbleiterbauelemente 20' gebildet sein kann. Es kann sich hier um die Abfolge aus PMOS-, NMOS-, PNP- und/oder NPN-Bipolartransistor handeln sowie um andere aktive oder passive Bauelemente, die üblicherweise in IC-Technologien verwendet werden. Dargestellt ist hier der Einfachheit halber ein PMOS-Transistor.
Bei der Ausführungsform der 1 sind die Seitenwandbereiche 8s und 9s als Abfolgen von Dotierbereichen und Diffusionsbereichen 8d bzw. 9d in vertikaler Richtung ausgebildet und angeordnet.
2 zeigt einen zu 1 ähnlichen Aufbau für eine andere Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung 100 am Beispiel eines High-Side-Schalters und einer High-Side-Ansteuerung.
Ein Unterschied zur Ausführungsform der 1 besteht darin, dass anstelle des Ausbildens der Seitenwandbereiche 8s und 9s für die ersten und zweiten Dotiergebiete 8 bzw. 9 keine Implantations- und Diffusionstechnik verwendet sind, sondern, dass hier ein Trench 8t mit einer entsprechenden Füllung versehen wurde.
Ein weiterer Unterschied zur Ausführungsform der 1 besteht darin, dass der auf der linken Seite der 2 und der 1 liegende Ansteuerbereich oder die Low-Side der erfindungsgemäßen Halbleiterschaltungsanordnung 100 ebenfalls in eine Doppelwannenisolationsstruktur 30 eingebettet ist. Dies dient zur Gewährleistung der Spannungsisolation der dargestellten High-Side Ansteuerung vor transienten Über- bzw. Unterspannungen. Zur Platzeinsparung weisen die beiden benachbarten Doppelwannenstrukturen 30 der ersten und der zweiten Halbleiterbauelementeanordnung 10' und 20' in Bezug auf ihre äußeren Dotierwannengebiete 9 einen gemeinsamen Seitenwandbereich 9s auf, so dass die erste und die zweite Halbleiterbauelementeanordnung 10' bzw. 20' zum Erreichen einer besonders hohen Integrationsdichte besonders dicht benachbart zueinander ausgebildet werden können.
Bezugszeichenliste

1: Halbleitersubstratbereich, p⁺-Substrat
2: Driftgebiet, n-Epitaxischicht
2a: Oberflächenbereich
2': Materialbereich, n-Epitaxischicht
2a: Oberflächenbereich
3n: n-Ausgleichsschicht
3p: p-Wannenbereich
4: p-Bodybereich
5: n⁺-Gebiet
6: p-Gebiet
6n: Pufferschicht
8: erstes Dotierwannengebiet, p⁺-Wanne
8b: Bodenbereich
8d: Diffusionsgebiete
8s: Seitenwandbereich
8t: Trenchstrukturen
9: zweites Dotierwannengebiet, n⁺-Wanne
9b: Bodenbereich
9d: Diffusionsgebiete
9s: Seitenwandbereich
9t: Trenchstrukturen
10: erstes Halbleiterbauelement
10': erste Halbleiterbauelementeanordnung
20: zweites Halbleiterbauelement
20': zweite Halbleiterbauelementeanordnung
30: Doppelwannenisolationsstruktur
31: Lückenbereich, Abstandsbereich
100: integrierte Halbleiterbauelementeanordnung
A: Annode, Kollektor
G: Gate
K: Katode, Emitter
Ia: Low-Side-Schalter, z. B. IGBT mit Freilaufdiode
Ib: Low-Side-Ansteuerung, Niedervoltbauelemente, wie z. B. aus üblichen IC-Technologien
IIa: High-Side-Schalter, z. B. IGBT mit Freilaufdiode
IIb: High-Side-Ansteuerung, Niedervoltbauelemente, wie z. B. aus üblichen IC-Technologien
III: Last, üblicherweise eine induktive Last z. B. eines Motors

Claims

Integrierte Halbleiterschaltungsanordnung mit mindestens einer mindestens ein Halbleiterbauelement (10, 20) aufweisenden Halbleiterbauelementeanordnung (10', 20'), welche mit einem Driftgebiet (2) in einem Halbleitersubstrat (1) vorgesehen ist, wobei zwischen dem Driftgebiet (2) und dem Halbleitersubstrat (1) zur elektrischen Isolation der jeweiligen Halbleiterbauelementeanordnung (10', 20') und/oder der jeweiligen Halbleiterbauelemente (10, 20) eine Doppelwannenisolationsstruktur (30) mit einem ersten oder inneren Dotierwannengebiet (8) und mit einem zweiten oder äußeren Dotierwannengebiet (9) vorgesehen ist, wobei die Abfolge der Leitungstypen des Driftgebiets (2), des sich daran anschließenden inneren Dotierwannengebiets (8), des sich daran anschließenden äußeren Dotierwannengebiets (9) und des sich daran anschließenden Halbleitersubstratbereichs (1) alternierend zwischen einem ersten Leitungstyp und einem zweiten Leitungstyp wechselnd ausgebildet ist und die beiden Dotierwannengebiete (8, 9) deutlich höher dotiert sind als das Driftgebiet (2) und das Halbleitersubstrat (1), wobei zwischen den Dotierwannengebieten (8, 9) einer Halbleiterbauelementeanordnung (10', 20') ein aus demselben Material wie das Driftgebiet (2) gebildeter oder mit dem gleichen Dotiermaterial wie das Halbleitersubstrat (1) dotierter Lückenbereich (31) derart vorgesehen ist, dass sich die Dotierwannengebiete (8, 9) dadurch nicht unmittelbar berühren,
Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Leitungstyp ein n-Typ ist und dass der zweite Leitungstyp ein p-Typ ist.
Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Leitungstyp ein p-Typ ist und dass der zweite Leitungstyp ein n-Typ ist.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierwannengebiete (8, 9) jeweils einen Bodenbereich (8b, 9b) und Seitenwandbereiche (8s, 9s) aufweisen.
Integrierte Halbleiterschaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass der Bodenbereich (8b, 9b) jeweils als vergrabene Schicht ausgebildet ist.
Integrierte Halbleiterschaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass Seitenwandbereiche (8s, 9s) als Abfolge von Implantations- und/oder Diffusionsgebieten ausgebildet sind.
Integrierte Halbleiterschaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass Seitenwandbereiche (8s, 9s) als Abfolge entsprechend gefüllter und/oder ausdiffundierter Graben- oder Trenchstrukturen ausgebildet sind.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Driftgebiet (2) und/oder der Halbleitersubstratbereich (1) vergleichsweise niedrig dotiert ausgebildet sind.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine erste Halbleiterbauelementeanordnung (10') und eine zweite Halbleiterbauelementeanordnung (20') vorgesehen sind und dass insbesondere die erste Halbleiterbauelementeanordnung (10') einem Schalter-, High-Side- und/oder Hochspannungsbereich und/oder die zweite Halbleiterbauelementeanordnung (20') einem Ansteuer-, Low-Side- und/oder Niedrigspannungsbereich der integrierten Halbleiterschaltungsanordnung (100) zugeordnet sind oder diese zumindest zum Teil bilden.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass direkt benachbarte Halbleiterbauelementeanordnungen (10', 20') in Bezug auf ihre äußeren Dotierwannengebiete (9) mindestens einen gemeinsamen Seitenwandbereich (9s) aufweisen.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine einem Schalter- und/oder High-Side-Bereich der Halbleiterschaltungsanordnung (100) zugewiesene erste Halbleiterbauelementeanordnung (10') als mindestens ein Halbleiterbauelement (10) und insbesondere als mindestens ein Hochspannungs- und/oder Hochinjektionshalbleiterbauelement (10) einen IGBT, einen Bipolartransistor, einen MOS-Transistor und/oder dergleichen aufweist, insbesondere in lateraler Bauweise.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine einem Ansteuer- und/oder Low-Side-Bereich der Halbleiterschaltungsanordnung (100) zugewiesene Halbleiterbauelementeanordnung (20') als mindestens ein Halbleiterbauelement (20) und insbesondere als mindestens ein Niederspannungsbauelement (20) einen Bipolartransistor, einen MOS-Transistor und/oder dergleichen ausweist, insbesondere in lateraler Bauweise.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das äußere Dotierwannengebiet (9) nicht kontaktiert, insbesondere floatend ausgebildet ist.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass vorgesehene Low-Side-Bauelemente und High-Side-Bauelemente, insbesondere Low-Side- und High-Side-Schalter und/oder -Ansteuerungen auf einem gemeinsamen Chip monolithisch integriert ausgebildet sind.
Integrierte Halbleiterschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das erste und das zweite Dotierwannengebiet (8, 9) vergleichsweise hoch dotiert ausgebildet sind.