JP2003151271A - 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法 - Google Patents
同期式半導体メモリ装置のデータ入力回路及びデータ入力方法Info
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Abstract
供する。 【解決手段】検出手段によってデータストローブ信号の
位相がクロック信号の位相に進んでいるのか、或いは遅
れているのかを検出し、遅延手段によって、前記データ
ストローブ信号の位相が前記クロック信号の位相より進
んでいる場合には前記データストローブ信号を第1時間
だけ遅延させ、前記データストローブ信号の位相が前記
クロック信号の位相より遅れている場合には第2時間だ
け遅延させる。そして、前記遅延手段の出力信号に応じ
て前記データストローブ信号により以前にフェッチされ
た第1入力データ信号を前記クロック信号に同期させ
る。すなわち、本発明のデータ入力回路は、前記クロッ
ク信号の周波数が所定の臨界値を超過する場合に調整可
能な内部遅延を利用して内部データ信号を効果的に同期
させる。
Description
装置に係り、より詳細には同期式半導体メモリ装置のデ
ータ入力回路及び同期式半導体メモリ装置にデータを入
力する方法に関する。
メモリ装置は、データを書込んだり読み出したりするメ
ーンメモリとして使われうる。半導体メモリ装置のデー
タ入力(書込み)/出力(読み出し)の速度は、コンピ
ュータシステムの動作速度を決定する非常に重要な要素
である。そのため、半導体メモリ装置の動作速度を向上
させるために継続的な努力がなされてきた。
ックランダムアクセスメモリ(Synchronous
Dynamic Random Access Me
mory:SDRAM)が開発された。SDRAMは、
例えば、コンピュータシステムのクロック信号と同期し
てメモリ動作を制御する内部回路を含んでいる。SDR
AMの例として、単一データレートSDRAM(SDR
SDRAM:Single Data Rate S
DRAM)とダブルデータレートSDRAM(DDR
SDRAM:Double Data Rate SD
RAM)とがある。SDR SDRAMは、クロック信
号の立上がりエッジまたは立下がりエッジに応答して、
クロック信号のサイクルごとに1データを入力または出
力できる。一方、DDR SDRAMは、クロック信号
の第1立上がりエッジ及びその次の立下がりエッジに応
答して、クロック信号のサイクルごとに2つのデータを
入力または出力できる。すなわち、DDR SDRAM
の帯域幅は、SDR SDRAMの帯域幅の2倍であ
る。
DRAMは、SDR SDRAMのウインドより小さい
ウインドを有することが分かる。DDR SDRAMの
ウインドは、DDR SDRAMに対するデータ伝達及
びそれからのデータ伝達が可能な範囲として理解されう
る。より小さいウインドを可能にするために、データス
トローブ信号が入力/出力データ信号からデータの取り
出しを補助するために使われうる。従って、DDR S
DRAMは、データストローブ信号が入力される余分の
ピンを含みうる。
データ入力回路を示すブロックダイヤグラムである。図
1を参照すれば、データ入力回路100は、データ入力
バッファ110、データ遅延回路112、データフェッ
チ回路120、同期回路140、データストローブバッ
ファ160、第1遅延回路162、第2遅延回路16
4、クロック入力バッファ180及びオートパルス発生
回路182を含む。外部入力データ信号DIN、外部デ
ータストローブ信号DS及び外部クロック信号CLK
は、データ入力バッファ110、データストローブバッ
ファ160及びクロック入力バッファ180の入力端子
にそれぞれ印加されうる。
は、データストローブ信号PDSD1に従って内部デー
タ信号PDINDからフェッチされる。その後、そのフ
ェッチされた信号は、二つの分離された内部並列データ
信号DI_F,DI_Sに変換される。その後、さらに
遅延されたデータストローブ信号PDSD2に応じて内
部並列データ信号DI_F,DI_Sからデータがフェ
ッチされ、それらのデータは、内部クロック信号PCL
K2に同期して内部並列データ信号DIN_F,DIN
_Sとして提供される。
ック信号CLKとの相互間の位相差は、それらの2信号
間に1/2サイクルまでの変化を生じさせうる。技術的
標準であるtDQSSは、外部クロック信号CLKと外
部データストローブ信号DSとの相互間のタイミングマ
ージンを示し、二つのケースを含みうる。第1のケース
では、技術的標準であるtDQSSが0.75×tCK
であり(以下、tDQSS_MINとする)、このケー
スでは、外部データストローブ信号DSの位相が外部ク
ロック信号CLKの位相よりtCK/4だけ進む。第2
のケースでは、技術的標準であるtDQSSが1.25
×tCKであり(以下、tDQSS_MAXとする)、
このケースでは、外部データストローブ信号DSの位相
が外部クロック信号CLKの位相よりtCK/4だけ遅
れる。ここで、tCKは、外部クロック信号CLKの1
周期時間または外部クロック信号CLKの1サイクル時
間を示す。
相対的に大きい場合における図1のデータ入力回路の例
示的動作を説明するためのタイミングダイヤグラムであ
る。図2を参照すれば、第1動作(CASE1)は、技
術的位相標準がtDQSS_MINである場合のデータ
入力回路100の動作を示す。第2動作(CASE2)
は、技術的位相標準がtDQSS_MAXである場合の
データ入力回路100の動作を示す。図2を参照すれ
ば、データセットアップ時間tDSは、データのセット
アップのために必要な時間であり、データホールド時間
tDHは、外部入力データ信号DINのデータがデータ
ストローブ信号DSの立上がりエッジの後に存在すべき
時間、あるいはホールドされるために必要な時間であ
る。内部並列データ信号DII_F,DII_Sは、内
部並列データ信号DI_F,DI_Sが第2内部データ
ストローブ信号PDSD2によりフェッチされた内部デ
ータ信号である。
1)では、外部データストローブ信号DSの位相が外部
クロック信号CLKの位相よりtCK/4だけ進んでい
る。このようなケース1(CASE1)では、外部デー
タストローブ信号DSによりフェッチされた外部入力デ
ータ信号DINを外部クロック信号CLKの位相に同期
させるために、内部データストローブ信号PDSD1の
エッジと内部データストローブ信号PDSD2のエッジ
との相互間に大きい遅延が必要となる。図2に示された
遅延時間T1は、それぞれのデータ信号からの有効なデ
ータの取り出しを可能にするように十分に大きくなけれ
ばならない。
2)では、外部データストローブ信号DSの位相が外部
クロック信号CLKの位相よりtCK/4だけ遅れてい
る。外部データストローブ信号DSによりフェッチされ
た外部入力データ信号DINを外部クロック信号CLK
に同期させるために、データ信号からの有効なデータの
取り出しが可能な程度に小さい遅延が内部データストロ
ーブ信号PDSD1のエッジと内部データストローブ信
号PDSD2のエッジとの相互間に必要となりうる。図
2に示された遅延時間T2は、ケース1(CASE1)
の遅延時間より小さくなければならない。
第1内部データストローブ信号PDSD1に対して固定
の遅延を有する第2内部データストローブ信号PDSD
2を使用する。この場合、前述したtDQSS_MIN
のケース及びtDQSS_MAXのケースの動作特性が
固定されたままになり、これによって、そのような二つ
の極端ケースにおいて同期をとることを危うくしうる。
すなわち、第1内部データストローブ信号PDSD1か
ら第2内部デートストローブ信号PDSD2を発生する
ために使用する遅延時間は、前記クロック信号のサイク
ル長さまたは周波数に関係なく固定されるので、動作周
波数が上がるにつれて外部クロック信号CLKのサイク
ル長さが短くなり、タイミングマージンが不足すること
になる。
ルが相対的に小さい場合における図1のデータ入力回路
の動作を説明するためのタイミングダイヤグラムであ
る。図3の例示的なタイミングダイヤグラムから、従来
のデータ入力回路100の短いサイクルクロック間に同
期データエラーが生じうることが観察できる。
1)のケースでは、工程、電圧及び/または温度の変化
が、第1内部データストローブ信号PDSD1から第2
内部データストローブ信号PDSD2を発生する際の遅
延時間T1を短縮させうる。遅延時間T1の短縮は、ケ
ース1(CASE1)の条件において、内部並列データ
信号DIN_F,DIN_Sの有効な発生を妨げうる。
のケースでは、工程、電圧及び/または温度での変化
が、第1内部データストローブ信号PDSD1から第2
内部データストローブ信号PDSD2を発生する際のT
2を延長させうる。遅延時間T2の延長は、ケース2
(CASE2)の条件において、無効データの発生を引
き起こしうる。
ば、データストローブ信号とクロック信号との相互間の
位相関係に応じてデータストローブ信号の遅延時間を制
御し、データストローブ信号に従ってフェッチされた入
力データ信号をクロック信号に効果的に同期させうる同
期式半導体メモリ装置のデータ入力回路及びデータ入力
法を提供することである。
体メモリ装置のデータ入力回路は、データストローブ信
号の位相がクロック信号の位相より進んでいるか、遅れ
ているかを検出する検出手段を備えうる。遅延手段は、
データストローブ信号の位相がクロック信号の位相より
進んでいる場合にデータストローブ信号を第1時間だけ
遅延させうる。また、遅延手段は、データストローブ信
号の位相がクロック信号の位相より遅れている場合にデ
ータストローブ信号を第2時間だけ遅延させうる。デー
タ入力同期手段は、データストローブ信号によりフェッ
チされた入力データ信号を同期させうる。前記フェッチ
された信号は、前記遅延手段により出力された前記遅延
されたデータストローブ信号に応じてクロック信号に同
期されうる。
ータストローブ信号と前記クロック信号との位相差を前
記クロック信号のサイクルの1/4の範囲まで検出する
ように構成されうる。前記第1遅延時間は、例えば第2
遅延時間より大きく設定されうる。
リ装置のデータ入力回路は、外部入力データ信号を受信
して前記受信された信号をバッファリングして第1内部
入力データ信号を発生するデータバッファを備えうる。
データストローブバッファは、外部データストローブ信
号を受信して前記受信されたデータストローブ信号をバ
ッファリングして第1内部データストローブ信号を発生
する。クロックバッファは、外部クロック信号を受信し
てバッファリングして第1内部クロック信号及び/また
は第2内部クロック信号を発生しうる。データ遅延回路
は、第1内部入力データ信号を遅延させて第2内部入力
データ信号を発生しうる。第1ストローブ遅延回路は、
第1内部データストローブ信号を遅延させて第2内部デ
ータストローブ信号を発生しうる。検出回路は、第1内
部データストローブ信号の位相が前記第1内部クロック
信号の位相より進んでいるか、遅れているかを検出し
て、その検出結果に基づいた検出信号を発生しうる。デ
ータフェッチ回路は、第2内部データストローブ信号に
同期して第2内部入力データ信号をフェッチし、第1ス
トローブ同期データ信号を発生しうる。第2遅延回路
は、前記第2内部データストローブ信号を前記検出信号
により規定される時間だけ遅延させて、第3内部データ
ストローブ信号を発生しうる。同期回路は、第1ステー
ジ同期データ信号をまず第3内部データストローブ信号
に同期させ、そしてその後、第2内部クロック信号に同
期させ、第2段階の同期データ信号を発生しうる。
出回路は、第1内部データストローブ信号に応じて第1
内部クロック信号を第1ラッチ手段に伝送する第1伝送
手段を備えうる。前記第1ラッチ手段は、前記第1伝送
手段により伝送された第1内部クロック信号を受信して
ラッチしうる。第2伝送手段は、第1内部データストロ
ーブ信号に応じて前記第1ラッチ手段によりラッチされ
た第1内部クロック信号を第2ラッチ手段に伝送しう
る。第2ラッチ手段は、第2伝送手段により伝送されう
る第1内部クロック信号をラッチしうる。AND回路
は、前記第2ラッチ手段によりラッチされた第1内部ク
ロック信号と内部ライト信号とのAND演算を行いう
る。前記ライト信号は、前記半導体メモリ装置のライト
動作から生じうる。前記AND回路の出力は、前記検出
回路により前記第2遅延回路に提供される検出信号とし
ての役割を果たしうる。
号の反転信号とインバータチェーンを介して伝播されて
遅延される前記第2内部データストローブ信号とのAN
D演算を行い、前記AND演算の結果を反転させる第1
NANDゲートを備えうる。第2NANDゲートは、前
記検出信号と前記インバータチェーンを介して伝播され
て遅延される第2内部データストローブ信号とのAND
演算を行い、前記AND演算の結果を反転させうる。O
R回路は、第1及び第2NANDゲートの出力信号のう
ち一つを出力しうる。第1NANDゲート及び第2NA
NDゲートの出力信号のうち一つは、所定の時間だけ遅
延されうる。かかるOR回路の出力は、前記第3内部デ
ータストローブ信号として役割を果たしうる。
ータを入力する方法は、データストローブ信号の位相が
クロック信号の位相より進んでいるか、遅れているかを
検出する検出段階を備えうる。前記データストローブ信
号は、前記検出段階で前記データストローブ信号の位相
が前記クロック信号の位相より進んでいると判断される
場合に第1時間だけ遅延されうる。また、前記データス
トローブ信号は、前記データストローブ信号の位相が前
記クロック信号の位相より遅れていると判断される場合
に第2時間だけ遅延されうる。データ信号は、まず前記
データストローブ信号に同期されてフェッチされうる。
その後、前記フェッチされたデータ信号は、前記遅延さ
れたストローブ信号に同期され、その後、さらに、前記
クロック信号に同期されうる。
ータストローブ信号とクロック信号との位相差を前記ク
ロック信号のサイクルの1/4の範囲まで検出するよう
に実施されうる。前記第1遅延時間は、例えば、前記第
2遅延時間より長く設定されうる。
法によれば、例えば、短いサイクルを有するクロック信
号である場合または高周波数のクロック信号である場合
においも、入力データ信号をクロック信号に効果的に同
期させうる。
明の望ましい実施形態を説明することにより、本発明を
詳細に説明する。各図面に提示された同じ参照符号は同
じ構成要素を示す。
語は、データ信号からのデータの取り出し或いは抽出を
意味する。また、それは、所定の時間内におけるデータ
信号のサンプリングであると考えることもできる。
レベルを有しうる。ストローブまたはクロックのような
別途の信号が、データ信号が与えられた瞬間にそのデー
タ信号値を得るために使われる。ストローブまたはクロ
ックは、それぞれパルスを含み、データ信号からデータ
を抽出するために使われうる。データの抽出は、アクテ
ィブパルスまたは遷移の発生と実質的に同一の瞬間に行
われうる。以下、ストローブまたはクロックのパルスま
たは遷移とほぼ同時に行われるデータの抽出をフェッチ
と呼ぶことにする。例えば、データ信号のデータは、あ
る場合にはストローブまたはクロック信号に対する同期
関係から抽出されうる。
ートは、信号をラッチ回路に伝達すべく短時間にイネー
ブルされうる。その後、前記ラッチ回路は、イネーブル
されたゲートを介して提供された信号値をラッチする。
その後、パスゲートはディセーブルされて、ラッチ回路
は前記ラッチされたデータ値を保持する。
導体メモリ装置のデータ入力回路を示す概略的なブロッ
クダイヤグラムである。図4を参照すれば、同期式半導
体メモリ装置のデータ入力回路400は、データバッフ
ァ410、データ遅延回路412、データフェッチ回路
420、同期回路440、ストローブバッファ460、
第1遅延回路462、検出回路600、第2遅延回路7
00、クロックバッファ470及びパルス回路472を
備える。
信号DINを受信し、外部入力データ信号DINをバッ
ファリングして第1内部入力データ信号PDINを発生
する。
ーブ信号DSを受信し、外部ストローブ信号DSをバッ
ファリングして第1内部データストローブ信号PDSを
発生する。
CLKを受信し、クロック信号CLKをバッファリング
して第1内部クロック信号PCLK1を発生する。
ータ信号PDINを受信し、その第1内部入力データ信
号PDINを遅延させて第2内部入力データ信号PDI
NDを発生する。ストローブ信号の経路において、第1
遅延回路462は、第1内部データストローブ信号PD
Sを受信し、その第1内部データストローブ信号PDS
を遅延させて第2内部データストローブ信号PDSD1
を発生する。データ遅延回路412及び第1遅延回路4
62は、後述のデータフェッチ動作及びデータ同期動作
に関連した第1内部入力データ信号PDINのための最
適データセットアップ時間tDS及びデータホールド時
間tDHを設定するために設けられている。
ータストローブ信号PDSD1に応じて、第2内部入力
データ信号PDINDをフェッチしてデータ信号DI_
F,DI_Sの第1セットを発生する。
ーブ信号PDSと第1内部クロック信号PCLK1との
相互間における位相関係を検出し、その検出された位相
関係を考慮して検出信号DECTを提供する。検出回路
600は、第1内部データストローブ信号PDS、第1
内部クロック信号PCLK1及び内部ライト信号PWR
に応じて動作しうる。内部ライト信号PWRは、同期式
半導体メモリ装置のライト動作の間に内部的に発生しう
る。本実施形態では、内部ライト信号PWRは、同期式
半導体メモリ装置のライト動作の間において論理「ハ
イ」レベルとして発生しうる。
トローブ信号PDSD1を遅延させる遅延時間を変化さ
る機能を有する。この遅延量は、検出信号DECTの論
理レベルに従って設定されうる。このような遅延量だけ
さらに遅延されたストローブ信号を第3内部データスト
ローブ信号PDSD2と呼ぶことにする。
号PCLK1を受信して第2内部クロック信号PCLK
2としての役割を果たすパルスを発生する。このパルス
は、第1内部クロック信号PCLK1の遷移に応じて自
動的に発生しうる。第2遅延回路700及びパルス回路
472は、ストローブ信号DSとクロック信号CLKの
相互間の相対的位相関係を修正するように動作しうる。
ストローブ信号PDSD2に応じて並列データ信号DI
_F,DI_Sの第1セットをフェッチする。同期回路
440は、フェッチしたデータ信号を第2内部クロック
信号PCLK2に同期させ、並列データ信号DIN_
F,DIN_Sの第2セット(結果として示されるセッ
ト)を発生する。
期回路を示す回路図である。図5を参照すれば、データ
フェッチ回路420は、インバータ421、伝送ゲート
422,424,426及びラッチ回路423,42
5,427を備えうる。第2内部入力データ信号PDI
NDは、伝送ゲート422,424,426に提供され
る第2内部データストローブ信号PDSD1の活性化に
応じて伝送される。このような構成により、データ及び
相補データが相補的な並列データ信号DI_F,DI_
Sの第1セットを発生するデータフェッチ回路420に
より入力データ信号PDINDからフェッチされる。並
列データ信号DI_F,DI_Sの第1セットは、ラッ
チ回路425,427によりそれぞれラッチされうる。
48,449、制御可能な伝送ゲート442,450,
444,452,446,454、及び、信号結合用の
ラッチ回路443,451,445,453,447,
455を備えうる。ここで、伝送ゲートは、パスゲート
と言うこともできる。並列データ信号DI_F,DI_
Sの第1セットは、それぞれを伝送するための伝送ゲー
ト442,450が第3内部データストローブ信号PD
SD2によりイネーブルされる時に、それぞれの伝送ゲ
ート442,450により伝送される。その後、ラッチ
回路425,427によってラッチされたデータ信号及
び相補データ信号は、イネーブルされたパスゲート44
2,450によりラッチ回路443,451に伝送され
る。その後、ラッチ回路443,451でフェッチされ
てラッチされたデータは、並列データ信号DII_F,
DII_Sの第2セットを提供する。
部クロック信号PCLK2によりイネーブルされる時、
並列データ信号DII_F,DII_Sの第2セット
は、ラッチ回路445,453に伝送される。クロック
信号PCLK2の第2位相は、パスゲート446,45
4をイネーブルしてラッチ回路445,453の信号セ
ットをラッチ回路447,455に伝達する。その後、
ラッチ回路447,455は、伝達された信号セットを
並列データ信号DIN_F,DIN_Sのセットとして
提供する。この並列データ信号DIN_F,DIN_S
は、ラッチ回路447,455によりラッチされる。
り、図7は図4の第2遅延回路を示す回路図である。図
6を参照すれば、検出回路600は、インバータ60
1、伝送手段603,607、ラッチ手段605,60
9、及び、AND回路611を備えうる。図7を参照す
れば、第2遅延回路700は、インバータチェーン70
1,705、NANDゲート703,711、OR回路
707及びインバータ709を備えうる。また、図6を
参照すれば、伝送手段603,607は、それぞれ、例
えば伝送ゲートで構成され、ラッチ手段605,609
は、それぞれ、例えばクロスカップルされたインバータ
で構成されうる。
部データストローブ信号PDSの位相は、第1内部クロ
ック信号PCLK1の位相よりクロック信号CLKの1
サイクルの1/4(すなわち、tCK/4)だけ進みう
る。従って、検出信号DECTが論理「ハイ」状態にな
り、第1遅延経路DP1が論理「ハイ」状態の検出信号
DECTにより選択される。第2内部データストローブ
信号PDSD1は、第1遅延経路DP1の遅延時間分だ
け遅延される。ここで、第1遅延経路DP1の遅延時間
は、第2遅延経路DP2の遅延時間よりも大きい値に設
計される。従って、tDQSS_MINのケースでは、
第3内部データストローブ信号PDSD2は、tDQS
S_MAXのケースにおける第3内部データストローブ
信号PDSD2よりも遅く発生する。
部データストローブ信号PDSの位相は、第1内部クロ
ック信号PCLK1の位相よりクロック信号CLKの1
サイクルの1/4(すなわち、tCK/4)まで遅延し
うる。そして、検出信号DECTは論理「ロー」状態に
なりうる。第2遅延経路DP2が論理「ロー」状態の検
出信号DECTにより選択されうる。従って、第2内部
データストローブ信号PDSD1は、第1遅延経路DP
1により提供される遅延時間より短い遅延時間だけ遅延
しうる。従って、第2遅延経路DP2を介して発生する
データストローブ信号PDSD2は、tDQSS_MI
Nのケースよりもエッジが速くなる。
タストローブ信号DSとクロック信号CLKとの相互間
の位相関係が二つのケースに分類されうる。しかし、本
発明の他の実施形態では、このような信号の位相関係は
さらに細分化されうるし、同様にデータストローブ信号
DSの遅延時間もされに細分化されうる。
所定の臨界周期まで減少する場合(すなわち、クロック
信号CLKの周波数が所定の周波数を超える場合)にお
ける図4のデータ入力回路の動作を説明するためのタイ
ミングダイヤグラムである。
1)では、第1時間間隔T3は、第2内部データストロ
ーブ信号PDSD1のエッジと第3内部データストロー
ブ信号PDSD2のエッジ相互間の遅延を示す。注目す
べきことは、ストローブ信号DSの位相がクロック信号
CLKの位相よりリードするケース1(CASE1)の
場合、遅延時間T3は、後述するケース2(CASE
2)の場合に提供されるT4より長くなるということで
ある。従って、第2内部データストローブ信号PDSD
1によりフェッチされる並列データ信号DI_F,DI
_Sの第1セットは、効果的に第2内部クロック信号P
CLK2に同期し、有効なデータが信号DIN_F,D
IN_Sとして発生される。
2)では、第2時間間隔T4は、第2内部データストロ
ーブ信号PDSD1のエッジ及び第3内部データストロ
ーブ信号PDSD2のエッジの相互間の遅延を示す。ス
トローブ信号DSの位相がクロック信号CLKの位相よ
り遅れるケース2(CASE2)の場合、前述したケー
ス1(CASE1)の場合とは異なり、第2遅延回路7
00の遅延時間がより短い遅延経路DP2に設定され
る。従って、遅延時間T4は、前述したケース1(CA
SE1)の遅延時間よりも短くなる。従って、第2デー
タストローブ信号PDSD1によりフェッチされる並列
データ信号DI_F,DI_Sの第1セットは、たとえ
前記クロック信号CLKの周波数が高くなっても効果的
に第2内部クロック信号PCLK2に同期されうる。こ
の実施形態の場合、有効なデータがメモリ装置の同期入
力に保持されうる。
メモリ装置のデータ入力回路は、クロック信号の周波数
に応じて入力データ信号の同期を効果的に調節すること
ができる。ここで挙げた例示的な実施形態によれば、ク
ロック信号のサイクルが小さくなる場合(すなわち、ク
ロック信号の周波数が所定の臨界値まで高くなる場
合)、相対的な位相差を調節することにより同期回路に
おけるデータ入力信号のデータのさらに正確な同期を提
供することができる。
考として説明されたが、それは例示的なものに過ぎず、
本技術分野の当業者ならばそれに基づいて多様な変形及
び均等な他の実施形態を容易に導きうることを理解でき
るであろう。従って、本発明の真の技術的保護範囲は特
許請求範囲の技術的思想により決められるべきである。
タ入力回路及びデータ入力方法は、クロック信号の周波
数がクロック信号の周波数が所定の臨界値を越える場合
においても入力データ信号をクロック信号に効果的に同
期させることができる。
路を示すブロックダイヤグラムである。
大きい場合における図1のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
小さい場合における図1のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
置のデータ入力回路を示すブロックダイヤグラムであ
る。
回路図である。
小さい場合における図4のデータ入力回路の動作を説明
するためのタイミングダイヤグラムである。
Claims (24)
- 【請求項1】 ストローブ信号を受信して前記ストロー
ブ信号を遅延させて、第1遅延ストローブ信号を提供す
る第1遅延手段と、 前記第1遅延ストローブ信号に応答して入力データ信号
からデータをフェッチして第1入力データ信号を発生す
るフェッチ回路と、 前記ストローブ信号とクロック信号との相対的位相差を
検出する検出手段と、 前記第1遅延ストローブ信号を受信して、前記検出手段
により検出された相対的位相差に応じて調節された遅延
時間だけ前記第1遅延ストローブ信号をさらに遅延させ
て第2遅延ストローブ信号を発生する第2遅延手段と、 前記第2遅延ストローブ信号に応答して前記第1入力デ
ータ信号からデータをフェッチして第2データ信号を発
生するデータ入力同期手段とを備えることを特徴とする
同期式半導体メモリ装置の回路。 - 【請求項2】 前記データ入力同期手段は、 前記第2遅延ストローブ信号に応答して前記第2データ
信号を発生する第1同期部と、 前記クロック信号に応答して前記第2データ信号からデ
ータをフェッチして、その結果として生じるデータ信号
を発生する第2同期部とを備えることを特徴とする請求
項1に記載の同期式半導体メモリ装置の回路。 - 【請求項3】 前記検出手段は、前記ストローブ信号の
位相が前記クロック信号の位相より進んでいるか、遅れ
ているかを決定することを特徴とする請求項2に記載の
同期式半導体メモリ装置の回路。 - 【請求項4】 前記第2遅延手段は、 前記クロック信号の位相よりも前記ストローブ信号の位
相が進んでいるとの前記検出手段による決定に応じて前
記第2遅延手段の遅延時間を第1遅延時間と設定し、 前記クロック信号の位相よりも前記ストローブ信号の位
相が遅れているとの前記検出手段による決定に応じて前
記第2遅延手段の遅延時間を第2遅延時間と設定するこ
とを特徴とする請求項3に記載の同期式半導体メモリ装
置の回路。 - 【請求項5】 前記検出手段は、前記ストローブ信号と
前記クロック信号との相対的位相差が前記クロック信号
のサイクルの1/4であることまで検出できることを特
徴とする請求項4に記載の同期式半導体メモリ装置の回
路。 - 【請求項6】 前記第2遅延手段は、前記第1遅延時間
を前記第2の遅延時間より長く設定することを特徴とす
る請求項5に記載の同期式半導体メモリ装置の回路。 - 【請求項7】 前記同期式半導体メモリ装置の回路は、 前記クロック信号の遷移に応答してパルスを発生するパ
ルス回路をさらに備え、 前記パルス回路により発生されたパルスに応答して、前
記データ入力同期手段の第2同期部が前記第2データ信
号からデータフェッチを行うことを特徴とする請求項2
に記載の同期式半導体メモリ装置の回路。 - 【請求項8】 データ信号を遅延させるデータ遅延回路
と、 ストローブ信号を遅延させて第1遅延ストローブ信号を
発生する第1遅延回路と、 前記ストローブ信号の位相が前記クロック信号の位相よ
り進んでいるか、遅れているかを検出する検出回路と、 前記第1遅延回路が発生する前記第1遅延ストローブ信
号に応答して、前記データ遅延回路により遅延されたデ
ータ信号からデータをフェッチして、最初に同期化され
たデータ信号を発生するデータフェッチ回路と、 前記第1遅延回路が発生する前記第1遅延ストローブ信
号を受信し、前記検出回路による検出結果に応じた遅延
時間だけ前記第1遅延ストローブ信号をさらに遅延させ
て第2遅延ストローブ信号を発生する第2遅延回路と、 前記最初に同期化されたデータ信号を前記第2遅延スト
ローブ信号に同期させ、二番目に同期化されたデータ信
号を発生する同期回路とを備えることを特徴とする同期
式半導体メモリ装置のデータ入力回路。 - 【請求項9】 前記同期回路は、 前記第2遅延ストローブ信号に応答して、前記最初に同
期化されたデータ信号からデータをフェッチして前記二
番目に同期化されたデータ信号を発生し、 前記二番目に同期化されたデータ信号を前記クロック信
号により同期させ、同期されたデータ信号の出力を発生
することを特徴とする請求項8に記載の同期式半導体メ
モリ装置のデータ入力回路。 - 【請求項10】 前記同期式半導体メモリ装置のデータ
入力回路は、 前記クロック信号の遷移に応答してパルスを発生するパ
ルス回路をさらに備え、 前記パルス回路により発生されたパルスに応答して、前
記同期回路は、前記二番目に同期化されたデータ信号か
らデータをフェッチすることにより、前記クロック信号
による前記の更なる同期化を行うことを特徴とする請求
項9に記載の同期式半導体メモリ装置のデータ入力回
路。 - 【請求項11】 前記データフェッチ回路は、前記第1
遅延ストローブ信号に応答して前記データ信号から前記
データの他に相補データもフェッチして前記データ信号
の他に相補データ信号も発生し、発生した前記データ信
号と前記相補データ信号とを最初に同期化された並列デ
ータ信号の第1セットとして提供し、 前記同期回路は、前記最初に同期化された並列データ信
号の第1セットを前記第2遅延ストローブ信号に同期さ
せ、二番目に同期化された並列データ信号の第2セット
を発生することを特徴とする請求項8に記載の同期式半
導体メモリ装置のデータ入力回路。 - 【請求項12】 前記同期式半導体メモリ装置のデータ
入力回路は、 前記データ遅延回路により遅延されるべき前記データ信
号をバッファリングするデータバッファと、 前記第1遅延回路により遅延されるべきストローブ信号
をバッファリングするストローブバッファと、 前記検出回路により使われるべきクロック信号をバッフ
ァリングするクロックバッファとをさらに備えることを
特徴とする請求項8に記載の同期式半導体メモリ装置の
データ入力回路。 - 【請求項13】 前記検出回路は、 前記ストローブ信号と前記クロック信号との位相差が前
記クロック信号の1/4サイクルであることまで検出で
きることを特徴とする請求項10に記載の同期式半導体
メモリ装置のデータ入力回路。 - 【請求項14】 前記検出回路は、 前記ストローブ信号の位相が前記クロック信号の位相よ
り進んでいる場合に第1論理値の検出信号を出力し、 前記ストローブ信号の位相が前記クロック信号の位相よ
り遅れている場合に第2論理値の検出信号を出力するこ
とを特徴とする請求項13に記載の同期式半導体メモリ
装置のデータ入力回路。 - 【請求項15】 前記検出回路は、 前記ストローブ信号に応答して前記クロック信号を伝送
する第1伝送手段と、 前記第1伝送手段により伝送された前記クロック信号を
ラッチする第1ラッチ手段と、 前記ストローブ信号のもう一つの位相に応答して、前記
第1ラッチ手段によりラッチされたクロック信号を伝送
する第2伝送手段と、 前記第2伝送手段により伝送されたクロック信号をラッ
チする第2ラッチ手段と、 前記第2ラッチ手段にラッチされたクロック信号及びラ
イト信号の論理積を演算し、前記検出信号を発生するA
ND回路とを備えることを特徴とする請求項14に記載
の同期式半導体メモリ装置のデータ入力回路。 - 【請求項16】 前記第1伝送手段及び第2伝送手段の
それぞれは、 伝送ゲートを備えることを特徴とする請求項15に記載
の同期式半導体メモリ装置のデータ入力回路。 - 【請求項17】 前記第1ラッチ手段及び第2ラッチ手
段のそれぞれは、 クロスカップルされたインバータを備えることを特徴と
する請求項16に記載の同期式半導体メモリ装置のデー
タ入力回路。 - 【請求項18】 前記第2遅延回路は、 前記検出信号の第1状態に応答して、前記遅延されたス
トローブ信号を第1遅延時間だけ遅延させる第1遅延経
路と、 前記検出信号の第2状態に応答して、前記遅延されたス
トローブ信号を第2遅延時間だけ遅延させる第2遅延経
路とを備えることを特徴とする請求項8に記載の同期式
半導体メモリ装置のデータ入力回路。 - 【請求項19】 前記第1遅延経路の遅延時間はm前記
第2遅延経路の遅延時間より長いことを特徴とする請求
項18に記載の同期式半導体メモリ装置のデータ入力回
路。 - 【請求項20】 前記第1遅延経路は第1個数の直列に
カップルされたインバータを備え、前記第2遅延経路は
第2個数の直列にカップルされたインバータを備え、前
記第2個数は前記第1個数より少ないことを特徴とする
請求項19に記載の同期式半導体メモリ装置のデータ入
力回路。 - 【請求項21】 前記第2遅延回路は、 前記検出信号の反転信号とインバータチェーンによって
さらに遅延された前記第1遅延ストローブ信号との論理
積演算を行う第1論理積ゲートと、 前記検出信号と前記インバータチェーンによってさらに
遅延された前記第1遅延ストローブ信号との論理積演算
を行う第2論理積ゲートと、 所定の時間だけ遅延された前記第1論理積ゲートの出力
信号または第2論理積ゲートの出力信号を選択的に出力
する論理回路とを備えることを特徴とする請求項8に記
載の同期式半導体メモリ装置のデータ入力回路。 - 【請求項22】 ストローブ信号の位相がクロック信号
の位相より進んでいるか、遅れているかを検出する検出
段階と、 前記検出段階で前記ストローブ信号の位相が前記クロッ
ク信号の位相より進んでいると判断される場合に前記ス
トローブ信号を第1遅延時間だけ遅延させ、前記検出段
階で前記ストローブ信号の位相が前記クロック信号の位
相より遅れていると判断される場合に前記ストローブ信
号を第2遅延時間だけ遅延させる遅延段階と、 前記遅延段階で遅延されたストローブ信号の遷移に応答
して、前記ストローブ信号に従って既にフェッチされた
データ信号をクロック信号に同期させる同期段階とを備
えることを特徴とする同期式半導体メモリ装置のデータ
入力法。 - 【請求項23】 前記検出段階では、 前記ストローブ信号と前記クロック信号との相互間の位
相差が前記クロック信号のサイクルの1/4であること
まで決定することを特徴とする請求項22に記載の同期
式半導体メモリ装置のデータ入力法。 - 【請求項24】 前記ストローブ信号の第1遅延時間
は、前記第2遅延時間より長いことを特徴とする請求項
23に記載の同期式半導体メモリ装置のデータ入力法。
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