TW587342B - Nonvolatile semiconductor memory device and method of manufacturing the same - Google Patents
Nonvolatile semiconductor memory device and method of manufacturing the same Download PDFInfo
- Publication number
- TW587342B TW587342B TW091120737A TW91120737A TW587342B TW 587342 B TW587342 B TW 587342B TW 091120737 A TW091120737 A TW 091120737A TW 91120737 A TW91120737 A TW 91120737A TW 587342 B TW587342 B TW 587342B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate electrode
- insulating film
- floating gate
- semiconductor substrate
- film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 141
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 238000007667 floating Methods 0.000 claims abstract description 123
- 239000000758 substrate Substances 0.000 claims abstract description 82
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 21
- 239000001301 oxygen Substances 0.000 claims abstract description 21
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 21
- 239000001257 hydrogen Substances 0.000 claims abstract description 20
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 20
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 19
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 70
- 238000000151 deposition Methods 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 6
- 239000012528 membrane Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 230000003647 oxidation Effects 0.000 abstract description 26
- 238000007254 oxidation reaction Methods 0.000 abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 14
- 238000011065 in-situ storage Methods 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 57
- 229920002120 photoresistant polymer Polymers 0.000 description 39
- 230000015572 biosynthetic process Effects 0.000 description 21
- 238000000926 separation method Methods 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 230000005641 tunneling Effects 0.000 description 11
- 230000008021 deposition Effects 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 241000293849 Cordylanthus Species 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000000481 breast Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- RPHSZIIBTXKOOB-UHFFFAOYSA-N plutonium;hydrate Chemical compound O.[Pu] RPHSZIIBTXKOOB-UHFFFAOYSA-N 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Description
587342 A7 B7
發明背景 技術領域 本發明係關於配備一具有電性寫入作業和栻除作業功能 浮動閘之非揮發性半導體記憶裝置及其製造方法。” ^ 先前技術 傳統上，如JP S61-127179A中所揭示之浮動閘型非揮發性 半導體記憶裝置具有由一浮動閘電極與一堆疊於浮動閘極 電極上之控制閘電極所製成的所謂堆疊閘結構，這是已為 吾人所知之具有電性寫入作業和拭除作業功能的半導體記 憶裝置。 ° 如圖14所示，一種具有堆疊閘結構的傳統非揮發性半導 體記憶裝置是由一半導體基板101及一堆疊閘結構丨1〇所製 成’該半導體基板101具有以離子植入法而形成於該半導體 基板101之較上部份的一源極區域102和一汲極區域1〇3 ,該 堆疊閘結構110係形成於該半導體基板1〇1上介於該源極區 域102和該沒極區域1〇3之間的區域，也就是在通道區域上 。該堆疊閘結構11 〇包括從該基板面開始依序形成的一穿隧 絕緣膜104、一浮動閘電極1〇5、一電容絕緣膜1〇6及一控制 閘電極107。 在此類傳統的堆疊閘型非揮發性半導體記憶裝置中，讀 取資料的方式為，在該源極區域1〇2和該汲極區域1〇3之間 提供一約1.5伏特之電位差，並且將一約5伏特之電壓施加 至該控制閘電極1 〇7，然後偵測介於該源極區域1 〇2與該汲 極區域103之間所流動的電流值。 O:\80\80549-921218.doc 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱) 587342 A7 ____B7 _ 五、發明説明~~ " -~ 拭除為料的方式為，施加〇伏特至該控制閘電極丨〇7，以 及將一約10至15伏特之電壓施加至該汲極區域1〇3 ,然後由 於FowlerNordheim隧穿效應，已經聚集在該浮動閘電極1〇5 的電子便穿過該穿隧絕緣膜1〇4，經由該浮動閘電極1〇5與 該汲極區域103之間重疊的區域，被拉到汲極區域1〇3。 然而’傳統的堆疊閘型非揮發性半導體記憶裝置傾向於 有過度拭除的問題，其中在拭除期間會從浮動閘電極1〇5拉 走過量的電子’’結果該通道區域便進入空乏模式。因此 在讀出的過程，電流也會流經非選擇的記憶體單元，這就 導致讀取錯誤。 為彌補這些讀取錯誤，浮動閘型非揮發性半導體記憶裝 置具有一所謂的分離閘結構，其中提出控制閘電極之一部 分疋在該通道區域的相對處，例如，最近已由s· 人於1994年VLSI技術文摘中第71至72頁中提出的分離閘結 構。 如圖15顯示，一種具有分離閘結構的傳統非揮發性半導 體記憶裝置是由一半導體基板1 〇丨及一分離閘結構〗n所製 成’該半導體基板101具有以離子植入法而形成於該半導體 基板101之較上部份的一源極區域1 〇2和一汲極區域丨〇3，該 分離閘結構110係形成於該半導體基板1 〇 1上介於該源極區 域102和該汲極區域1〇3之間的通道區域上。。 該分離閘結構111包括：一浮動閘電極1 〇5，其形成的方 式使得其一側邊重疊於該源極區域102，並且在該浮動閘電 極105與該源極區域102之間有一穿隧絕緣膜1〇4 ; 一電容絕 -5- O:\80\80549-921218.doc 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)
緣膜106，其覆蓋著該浮動閘電極1〇5和該半導體基板ι〇ι ; f及一控制閘電極107，其覆蓋著該汲極區域1〇3的一末端 邛刀，並且覆蓋著該浮動閘電極1〇5之位於該汲極區域ι〇3 側邊上的頂部表面和側邊表面，並電容性耦合至該浮動閘 電極105。 因為半導體记憶裝置具有該分離閘結構1 1 1，所以即使過 度拭除該浮動閘電極105 ,讀取期間電流仍然不會流經非選 擇的記憶體單元，所以就不會發生讀取錯誤，這是因為該 通道區域是在該控制閘電極1〇7的下方形成。 然而，在傳統的堆疊閘型和分離閘型非揮發性半導體記 憶裝置中，通常於該浮動閘電極1〇5形成之後，以熱氧化形 成電谷性輕合至該控制閘電極丨〇7的該電容絕緣膜丨〇6，其 間，會在該穿隧絕緣膜1 〇4的閘長度方向側邊部分會發生所 明的一，鳥嘴形’’膜厚。因為這鳥嘴形，讀取期間的讀取電 流值會降低，並且拭除期間施加至該穿隧絕緣膜1〇4的電場 也減弱，因此導致拭除速度顯著減緩。 另外，用元全一樣的氧化時間，藉由將該浮動閘電極丨〇5 上形成的多晶矽氧化所製成之該電容絕緣膜1〇6的形成厚度 大約疋氧化石夕膜厚度的兩倍，並該電容絕緣膜1〇6的抵抗電 壓較低。介於該控制閘電極1〇7與該浮動閘電極1〇5之間電 容耦合比例數值下降的結果會導致可靠度降低。 應該要注意到，該電容輕合比例是介於浮動閘電極1 〇 5和 該控制閘電極107之間的靜電容與總靜電容的比值。該總靜 電容是介於該浮動閘電極105和該控制閘電極1 〇7之間靜電 O:\80\80549-921218.doc -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 五、發明説明（4 ) 容加上該浮動閘電極1()5和該半導體基板_該通道區域該 源極區域Π)2和該沒極區域1G3)之間靜電容的總和。 t發明解決了先前提到的傳統問題，也因此本發明的目 的疋避免在非揮發性半導體記憶裝置中的穿隧絕緣膜内 產生鳥嘴形，並且改善電容絕緣膜的膜品質且獲得一預先 決定的膜厚度。 為達到以上的目的 電容絕緣膜。 本發明使用原位蒸氣產生法來形成 V、體而。種根據本發明之非揮發性半導體記憶裝置 具有··-浮動閘電極，該浮動閘電極係形成在—半導體基 板上，並有一第一絕緣膜***在該半導體基板與該浮動閘 電極之間’且該浮動閘電極處於電浮動狀態；—控制問電 極，該洋動閘電極係形成在該浮動閘電極上，並有一第二 絕緣膜插人在該控制閘電極與該浮動閘電極之間，且該控 制閘電極將-預先決定的電位供應給該半㈣基板和該浮 動閘電極’其中該第―絕緣膜在相對於該浮動閘電極的部 位上具有一大致均勻的厚度。 /根據本發明之非揮發性半導體記憶裝置，該第一絕緣膜 係當做穿隧膜，並且在其相對於該浮動閘電極的部位上具 有一大致均勻的厚度，而且在閘長度方向上，該第一絕緣 膜的末端冑分沒有出J見鳥嘴形的膜厚纟，因此不會降低讀 取電流數值或減慢拭除速度。 在本發明的非揮發性半導體記憶裝置中，較佳方式為， O:\80\80549-921218.doc 本紙張尺度適财g標準(CNS) M規格(2胸97公⑹ A7 B7 五、發明説明（5 :控制閘電極是從該浮動閘電極的一頂部表面形成，並沿 ^其一側邊表面到達相鄰該側邊表面的半導體基板，以及 、方式為所形成的該控制閘電極具有***在該控制閘 電極與該半導體基板側邊表面之間的該第二絕緣膜，以及 具有***在該控制閘電極與該半導體基板頂部之間的該第 三絕緣膜。結果，該閘可採用一分離閘結構。 在本發明的非揮發性半導體記憶裝置中，該第一絕緣膜 與該第三絕緣膜最好以相同的製造方式完成。 在本發明的非揮發性半導體記憶裝置中，該第二絕緣膜 與該第三絕緣膜最好以相同的製造方式完成。 一種製造根據本發明之一非揮發性半導體記憶裝置的方 法，包括：第一步驟，其藉由於一半導體基板上形成一第 一絕緣膜和一第一導電膜之後，將該第一導電膜圖案化， 而得以從該第一導電膜形成一浮動閘電極；第二步驟，其 藉由將氫和氧引入已加熱之該半導體基板上方，而從所引 入的氫和氧在半導體基板上產生水蒸氣，而得以在該浮動 閘電極的一上方部分和一側邊部分形成一第二絕緣膜；以 及一第三步驟，用以在該浮動閘電極上的形成一由一第二 導電膜所製成之控制閘電極，並且該第二絕緣膜係位於該 控制閘電極與該浮動閘電極之間。 根據製造本發明之一非揮發性半導體記憶裝置的方法， 採用稱為原位蒸氣產生法之技術，其中在該半導體基板上 形成該第一絕緣膜之後，從引入該加熱基板上的氫和氧而 得以在該半導體基板上產生水蒸氣，該第二絕緣膜是形成 O:\80\80549-921218.doc -8- 587342 A7 B7 五、發明説明（6 於該浮動閘電極的上方部分和側邊部分。原位蒸氣產生法 不會在已形成之第一絕緣膜（該穿隧膜）中引發一鳥嘴形，因 此該第一絕緣膜的膜厚度大致均勻。結果，不會降低讀取 電流數值或減慢拭除速度。另外，當做該電容絕緣膜的該 第二絕緣膜是經由原位蒸氣產生法所形成，因此即使該第 二絕緣膜是已氧化多晶矽之氧化矽膜，仍然可以得到預先 決定厚度且精確膜品質，這樣就不會降低電容耦合比例值 在製造本發明之一非揮發性半導體記憶裝置的方法中， 較佳方式為，該第一步驟包括使用該浮動閘電極當做掩膜 來去除該第一絕緣膜的步驟，而該第二步驟中，該第二絕 緣膜也形成於該半導體基板的一上方部分。 在製造本發明之一非揮發性半導體記憶裝置的方法中， 較佳方式為，第三步驟包括用於在包含該浮動閘電極之該 半導體基板的整個表面上沉積該第二導電膜之步驟；以及 用於圖案化該沉積之第二導電膜以至於該控制閘電極只位 於該浮動閘電極上之步驟。以此方式達成堆叠閘型閘結構。 在製造本發明之-非揮發性半導體記憶裝置的方法中， 較佳方式為，t亥第三步驟最好包括用於在包含該浮動問電 極之該半導體基板的整個表面上沉積該第二導㈣之步驟 ，以及用於圖案化該沉積之第二導電膜以至於該控 極覆蓋該浮動閘電極的一頂部砉 y f + L ^ 貝°卩表面和一側邊表面之步驟。 以此方式達成分離閘型閘結構。 另一方面，於低電壓下可谁耔宜 進仃寫入動作和拭除動作之構 O:\80\80549-921218.doc -9
587342 A7 ___B7 五、發明説明（7 ) 成中，如圖16所示，有一種方法係使浮動閘極電極212下側 之穿隧絕緣膜與基板200之界面206具特定結構，以使電子 易於通過穿隧絕緣膜（參見USP6272050)。然而，於此種方 法中，以熱氧化方式使氧化膜216再成長時，會產生如前述 般之鳥嘴問題。 圖式簡述 圖1是顯示根據本發明具體實施例1之一堆疊閘型非揮發 性半導體記憶裝置的圖形。 圖2A至2D是顯示根據本發明具體實施例1之堆疊閘型非揮 發性半導體記憶裝置製造方法的步驟和次序之縱向截面結 構圖。 圖3 A至3D是顯示根據本發明具體實施例1之堆疊閘型非揮 發性半導體記憶裝置製造方法的步驟和次序之縱向截面結 構圖。 圖4顯示植入該多晶矽膜中摻雜離子的份量與氧化速度之 間的關係圖，該氧化速度是相關於一般氧化方法、以及製 造根據本發明具體實施例1之堆疊閘型非揮發性半導體記憶 裝置方法中使用的原位蒸氣產生法。 圖5顯示製造根據本發明具體實施例1之堆疊閘型非揮發 性半導體記憶裝置方法中，使用原位蒸氣產生法所製造的 該多晶矽氧化物膜之抵抗電壓，以及一般氧化方法製造的 多晶矽氧化物膜的抵抗電壓圖。 圖6 A至6 D是顯示製造根據本發明具體實施例1修正範例之 堆疊閘型非揮發性半導體記憶裝置方法的步驟和次序之縱 -10- O:\80\80549-921218.doc 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 587342
向截面結構圖。 圖7A至7D是顯不製造根據本發明具體實施例丨修正範例之 堆疊閘型非揮發性半導體記憶裝置方法的步驟和次序之縱 向截面結構圖。 圖8疋顯示根據本發明具體實施例2之分離閘型非揮發性 半導體記憶裝置的縱向截面結構圖。 圖9 A至9D疋顯示製造根據本發明具體實施例2之分離閘型 非揮發性半導體δ己憶裝置方法的步驟和次序之縱向截面結 構圖。 圖10Α至10D是顯示製造根據本發明具體實施例2之分離閘 型非揮發性半導體§己憶裝置方法的步驟和次序之縱向截面 結構圖。 圖11是顯示製造根據本發明具體實施例2修正範例之分離 閘型非揮發性半導體記憶裝置方法的步驟和次序之縱向截 面結構圖。 圖12Α至12D是顯示製造根據本發明具體實施例2修正範例 之分離閘型非揮發性半導體記憶裝置方法的步驟和次序之 縱向截面結構圖。 圖13Α至13D是顯示製造根據本發明具體實施例2修正範例 之分離閘型非揮發性半導體記憶裝置方法的步驟和次序之 縱向截面結構圖。 圖14是顯示一傳統的堆疊閘型態非揮發性半導體記憶裝 置之縱向截面圖。 圖15是顯示一傳統的分離閘型態非揮發性半導體記憶裝 置之縱向截面圖。 -11 - O:\80\80549-921218.doc 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ297公釐) 圖16是顯示-傳統的非揮發性半導體記憶裝置之縱向截 面圖。 發明之詳細敘述 具體實施例1 參考圖式來敘述本發明之一第一具體實施例。 圖1為顯示具有根據本發明堆疊閘結構之一非揮發性半導 體記憶裝置的一縱向結構圖。 如圖1所示，例如：於一 P型矽半導體基板11的上方部分 内選擇性地形成一由氧化矽或類似材料製成的隔離區域12 ’和一被該隔離區域12所圍繞的元件形成區域。於該半導 體基板11的元件形成區域上形成一約8至11奈米厚的第一絕 緣膜13、一以n型多晶矽製成的浮動閘電極14B及一約8至2〇 奈米厚且覆蓋著該浮動閘電極14B上方表面和側邊表面的第 二絕緣膜15，於該浮動閘電極14B上方形成一由η型多晶矽 製成的控制閘電極16Β，並且該第二絕緣膜15係***在該浮 動閘電極14Β與該控制閘電極16Β之間。於該半導體基板11 中位於該浮動閘電極14Β的侧邊區域分別形成一 η型源極區 域17和一 η型汲極區域18。 具體實施例1中，該閘具有一堆疊閘結構，其中在該浮動 閘電極14Β與該半導體基板11彼此相對之該第一絕緣膜13的 一部分係當作一穿隧膜。該第一絕緣膜13已經形成一大致 均勻的膜厚度，並且在閘長度方向上側邊末端部分不會出 現鳥嘴形的膜厚。 應該注意到的是，位於該浮動閘電極14Β和該控制閘電極 16Β彼此相對之該第二絕緣膜15的一部分係當作一電容膜。 -12- O:\80\80549-921218.doc 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐） 587342 五、發明説明（10 此後將參考附圖，敘述一種製造如上述所組態的該非揮 發性半導體記憶裝置之方法。 圖2A至2D和圖3A至3D顯示製造根據本發明具體實施例i 之非揮發〖生半導體έ己憶裝置的方法的步驟和次序縱向截面圖 首先如圖2Α所示，於ρ型矽半導體基板丨丨的一上方部分内 選擇性地形成由氧化矽製成的該隔離區域丨2。然後使用在 該凡件形成區域有一開口的一第一光阻圖樣5丨當做一掩膜 ，將P型摻雜離子植入該半導體基板丨丨，以形成一p型井區 和一 p型通道區域。 接著如圖2B所示，去除該第一光阻圖樣51之後，透過（例 如）熱氧化，於該半導體基板U的元件形成區域上形成由氧 化矽製成的該第一絕緣膜13，其膜厚度約為8至11奈米。接 著，藉由CVD法來沉積一第一多晶矽膜14A。此處，藉由在 沉積過程中添加磷（P)以使該第一多晶矽膜14A具備導電性 ，或疋在沉積之後植入磷離子以使該第一多晶矽膜14八具備 導電性。之後利用光微影技術，於該第一多晶矽膜14a^形 成一具有一浮動閘圖樣的第二光阻圖樣52。 然後如圖2C所示，將該第二光阻圖樣52當做一掩膜，並 且蝕刻該第一多晶矽14A，而得以該第一多晶矽膜Ma來形 成該浮動閘電極14B。此處，位於該浮動閘電極14B與該半 導體基板π彼此相對（通道區域）之該第一絕緣膜13内的部分 係當做一穿隧膜。之後去除該第二光阻圖樣52。 接著如圖2D所示，利用-快速熱氧化裝置，藉由内部燃 O:\80\80549-921218.doc 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 13· 587342 A7 —-----El_ 五、發明説明（”) 梅 — 燒熱解氧化來氧化該浮動閘電極丨4B的頂部表面和側邊表面 ，其中將已添加約〇·5〇/ο至33%氫的氧氣直接引入一腔室内 ，腔室溫度控制在約攝氏900至1100度且壓力約為1 000至 2,000帕’而得以在一已加熱的半導體基板丨丨上從所引入的 氫和氧產生水蒸氣，以此方式，於該浮動閘電極14Β的表面 上形成由氧化石夕製成的該第二絕緣膜15。經由内部燃燒之 熱解氧化，已經在”Μ· Bidaud等人於第197次ECS研討會第
2000-1 冊 Abs 編號 540”和，，T· Trowbridge等人在第 199次ECS 研討會第2001-1冊Abs編號269”提出報告，在這些文獻中稱 為原位蒸氣產生法（ISSG)。 然後如圖3A所示，利用CVD，於該第一絕緣膜13沉積一 第二多晶矽膜16 A，包括該第二絕緣膜丨5的整個表面上。應 该注意的是’該第二多晶石夕膜16A可在沉積過程中加入破提 供導電性，或在沉積之後植入磷離子以提供導電性。後來 利用光微影技術，將具有一控制閘圖樣的一第三光阻圖樣 53形成於該第二多晶矽膜16A上。 後來如圖3B所示’將該第三圖樣53當做一掩膜來餘刻該 第一多晶石夕膜16 A形成該控制閘電極16B，是從該第二多晶 石夕膜16A上而至該浮動閘電極14B，並以該第二絕緣膜15位 於其間。此處，該浮動閘電極14B和該控制閘電極16B彼此 相對的該第二絕緣膜15部分，其功能為一電容膜。之後去 除該第三光阻圖樣53。 接著如圖3C所示，以一第四光阻圖樣54，具有一開口於 該元件形成區，與該控制閘電極16B和該浮動閘電極14B， O:\80\80549-921218.doc -14 本紙張尺度通用中國國家標準(CNS) A4規格(210X297公釐） 587342
當做掩膜將磷或砷（As)離子植入該半導體基板丨丨，以形成 該源極區域17和該汲極區域18於該元件形成區域。 一然後如圖3D所示，去除該第四光阻圖樣54就得到如圖1顯 示的該非揮發性半導體記憶裝置。 因此根據製造如具體實施例丨之非揮發性半導體記憶裝置 的方法，經由原位蒸氣產生法（ISSG)形成該第二絕緣膜15 於該浮動閘電極14B的表面上，從引入該腔室的氫和氧而產 生水蒸氣於該半導體基板U上。結果此具體實施例中，在 該浮動閘電極14B下方的該第一絕緣膜13部分，幾乎完全沒 有出現如圖14所顯示的一鳥嘴形，其為一普通的氧化方法 形成該絕緣膜時所產生的，例如：一乾氧化方法中將不包 括水蒸氣的氧氣引入該腔室；或一濕氧化方法其中將外在 產生的水蒸氣引入該腔室内。所以該第一絕緣膜13具有一 大致均勻的膜厚度。 因此，該元件特性的毁損，如一電晶體便可以防止，也 就是能夠避免由於一厚的第一絕緣膜13(穿隧膜）所致的拭除 速度下降。 ' 另外，關於由ISSG所形成於該多晶矽浮動閘電極14B表面 上的該第二絕緣膜15厚度，被氧化膜層的速度大致是與位 於下層該多晶矽膜所植入離子的份量無關，如圖4顯示。所 以該第二絕緣膜15的膜厚度可以大約保持在由傳統氧化方 法製成的膜厚度之60%至80%以下，這樣該第二絕緣膜15就 可以得到一預先決定的厚度。同時如圖5所示，由ISSG所形 成多晶石夕氧化膜的抵抗電壓也會增加，結果介於該浮動問
裝 訂
O:\80\80549-921218.doc -15-
電極14B和該控㈣電極16B之間的冑容搞合比例值也增加 。所以，改善的寫入速度和_較大的讀取電流是可能達到 的。 應該注意到具體實施例〗中，該控制閘電極16B和該浮動 閘14B是分別圖案化，然而不要以此為限制。明顯地，本發 明也可以應用在製造具有一堆疊結構之一非揮發性記憶裝 置的其他方法，像這樣的方法中是可以同時在電極14B和 16B上印製圖樣。 具體實施例1的修正範例 此後將參考附圖，敘述一種製造根據本發明具體實施例i 一修正範例之非揮發性半導體記憶裝置的方法。 圖6A至6D與圖7八至71)顯示製造根據本發明具體實施例i 該修正範例之非揮發性半導體記憶裝置的方法，其中步驟 和次序縱向截面圖。 首先如圖6A顯示，由氧化矽製成的該隔離區域12是選擇 性地形成於該p型矽半導體基板丨丨的上方部分内，然後以具 有一開口於該元件形成區域的一第一光阻圖樣51為一掩膜 ，將P型摻雜離子植入該半導體基板丨丨内，形成一 p型井區 和一 p型通道區域。 接著如圖6B所示，去除該第一光阻圖樣51之後，由氧化 矽製成的該第一絕緣膜丨3形成於該半導體基板丨丨的元件形 成區域上，其膜厚度經由熱氧化約為8奈米至11為毫米。然 後以CVD沉積該第一多晶矽膜14Α β此處，該第一多晶矽膜 14Α可以在沉積過程中或以後由η型導電性提供，再利用光 O:\80\80549-921218.doc
微影技術於該第一多晶矽膜14A上形成一具有一浮動閘圖樣 的一第二光阻圖樣52。 之後如圖6C所示，以該第二光阻圖樣52當做一掩膜，並 且連續地蝕刻該第一多晶矽膜14A和該第一絕緣膜13，從該 第一多晶矽膜14A形成該浮動閘電極14B ;然後從該第一絕 緣膜13形成一穿隧絕緣膜13B。再除去該第二光阻圖樣52 ^ 接著如圖6D所示，利用一快速熱氧化裝置以ISSG形成由 氧化矽製成的一第二絕緣膜15A，於該半導體基板u的元件 形成區域上以及該浮動電極14B的頂部表面與側邊表面上， 其中將加入約0.5〇/〇至33〇/〇氫的氧直接引入一腔室，溫度約 攝氏900度至11〇〇度，壓力約looo帕至2,〇〇〇帕是為了從 引入的氫和氧在該加熱的半導體基板^上產生水蒸氣。 然後如圖7A顯示，利用CVD沉積該第二多晶矽膜16A於該 第二絕緣膜15A上。應該注意到，該第二多晶矽膜16A可以 在沉積過程中加入磷提供導電性，或者可以在沉積之後植 入磷離子而提供導電性。之後利用光微影技術，形成具有 一控制閘圖樣的一第三光組圖樣53於該第二多晶矽膜16A ^ 之後如圖7B顯示，將該第三光阻圖樣53當做一掩膜，並 且蝕刻該第二多晶矽16A，從該第二多晶矽膜16A形成該控 制閘電極16B。此處，位於該浮動閘電極14β和該控制閘電 極16B彼此相對之該第二絕緣膜15A的部分，功能為一電容 膜。再去除該第三光阻圖樣53。 接著如圖7C，以該元件形成區域具有一開口的一第四光 阻圖樣54、該控制閘電極16B、該浮動閘電極14B，當做掩 O:\80\80549-921218.doc 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 587342 A7
五、發明説明（15 ) 膜植入礙或钟離子於該半導體基板n，形成該源極區域17 和該汲極區域1 8於該元件形成區域。 如圖7D所示，再除去該第四光阻圖樣54。 根本上，該修正範例和具體實施例1不同的地方在於，該 第一絕緣膜1 3是印上與該浮動閘電極丨4B相同形狀的圖樣。 結果如同具體實施例1，該第二絕緣膜15A是經由ISSG形 成於該浮動閘電極14B的表面上和該半導體基板丨丨上，其中 水瘵氣疋從引入該腔室内的氫和氧而產生在該半導體基板 11上。因此在該通道絕緣膜i 3B的側邊部分幾乎沒有發生鳥 嘴形狀。 此外，以ISSG形成於該多晶矽浮動閘電極14B表面上的該 第一絕緣膜15之厚度，可以降低約為傳統方式製成膜厚度 的60%至8〇g/〇，所以該第二絕緣膜15可以得到一預先決定的 膜厚度。 因此，在拭除操作過程中的拭除速度並沒有下降，介於 該浮動閘電極14B與該控制閘電極16B之間的電容耦合比例 值是增加的，使得可以有低電壓的操作和高速度的操作。 應該注意的是如同在此修正範例，該控制閘電極16B和該 浮動閘電極14B是分別地圖案化，然而並不限於此方式。本 修正範例可明顯地適用於製造具有一堆疊閘結構之一非揮 發性記憶體裝置的其他方法，例如：同時在電極UB和i6B 兩電極圖案化的方法中。 具體實施例2 此後將參考該圖式，敘述本發明之一第二具體實施例。 O:\80\80549-921218.doc •18-
587342 A7 B7 圖8顯示根據本發明具有一分離型閘結構之一非揮發性半 導體記憶裝置的縱向截面結構。 如圖8所示，例如：由氧化矽或類似材料製成的一隔離區 域12，和以該隔離區域12所圍繞的一元件形成區域，是選 擇性地形成於一p型矽半導體基板丨丨的上方部分内。約為8 奈米至11奈米厚的一第一絕緣膜13、由n型多晶矽製成的一 浮動閘電極14B、以及約為8至2〇奈米厚且覆蓋著該浮動閘 電極14B的頂部表面和側邊表面的一第二絕緣膜15，都形成 於該半導體基板11的元件形成區域上，還有n型多晶矽製成 一控制閘電極16C的形成，是以該第二絕緣膜15於其間，並 覆蓋該浮動閘電極14Β的側邊表面。而且，一 η型源極區域 17是形成於該半導體基板Π在該浮動閘電極14Β與該控制閘 電極16C相對的區域内；同時一 η型汲極區域18是形成於該 控制閘電極16C的側邊上。 具體貫施例2 ’該閘具有一分離閘結構，其中該浮動閘電 極14Β和該半導體基板1丨彼此相對的該第一絕緣膜〖3的部分 ，功能為一穿隧膜。該第一絕緣膜13已經形成一大致均勻 的膜厚度’於閘長度方向其側邊末端部分並沒有出現鳥嘴 形的膜厚。 應該注意的，該浮動閘電極14B和該控制閘電極16C彼此 相對的該第二絕緣膜15部分，功能為一電容膜；同時該控 制閘電極16C和該半導體基板11彼此相對的該第一絕緣膜13 部分，功能為一閘絕緣膜。 之後將參考圖式，敘述一種製造如上所述非揮發性半導 O:\80\80549-921218.doc - 19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
587342
體記憶裝置的方法。 圖9A至9D與圖i〇A至10D顯示製造根據本發明具體實施例 2之非揮發性半導體記憶裝置方法之步驟和次序縱向截面圖。 首先如圖9A所示，由氧化矽製成的該隔離區域12是選擇 性地形成於該p型矽半導體基板丨丨的上方部分，然後以在該 疋件形成區域有一開口的一第一光阻圖樣51為一掩膜，將p 型摻雜離子植入該半導體基板丨丨，形成一 ρ型井區和一 ρ型 通道區域。 接著如圖9Β所示，去除該第一光阻圖樣51之後，由氧化 矽製成的該第一絕緣膜13形成於該半導體基板丨丨的元件形 成區域上，例如：經熱氧化形成膜厚度為約8至11奈米。接 著以CVD沉積一第一多晶矽膜14A。此處，該第一多晶矽膜 14A可以在沉積過程中加入磷來提供導電性，或者可以在沉 積之後植入磷離子來提供導電性。之後利用光微影技術: 形成具有一浮動閘圖樣的一第二光阻圖樣52於該第一多晶 矽膜14A上。 接下來如圖9C所示，以該第二光阻圖樣52當做一掩膜， 並且姓刻該第-多晶石夕膜14A，從該第一多晶石夕膜14八形成 该浮動閘電極14B。再去除該第二光阻圖樣52。 然後如圖9D所示，利用一快速熱氧化裝置，經由1§§〇氧 化該浮動閘電極i4B的頂部和側邊表面，其中已經加入 ㈣至33%氫的氧直接引入一腔室，溫度約為攝氏_至 11〇〇度，壓力約為！，〇〇〇至2,000帕，從加熱的半導體基板11 上所引入的氫和氧產生水蒸氣。因此，由氧化♦製成的該 O:\80\80549-921218.doc -20- 587342 A7 一 ___B7 五、發明説明（18 ) 第二絕緣膜15是形成於該浮動閘電極丨4B的表面上。 接著如圖10A所示，利用CVD沉積一第二多晶矽膜16A於 該第一絕緣膜13和該第二絕緣膜15上。應該注意的是，該 第二多晶矽膜16A可以在沉積過程中加入磷來提供導電性， 或者在沉積之後植入磷離子提供導電性。然後利用光微影 技術’形成具有一控制閘圖樣並覆蓋該浮動閘電極14B的汲 極側邊表面之一第三光阻圖樣53於該第二多晶矽膜16A上。 接著如圖10B所示，以該第三光阻圖樣53當做一掩膜，並 且蝕刻該第二多晶矽膜16A，從該第二多晶矽膜16A形成該 控制閘電極16C。再去除該第三光阻圖樣53。 然後如圖10C所示，以在該元件形成區域有一開口的一第 四光阻圖樣54、該控制閘電極16C、和該浮動閘電極14B， ▲做掩膜相對於該半導體基板Π執行構或神的植入離子， 以形成該源極區域17於該浮動閘電極14的側邊區域内，其 位置相對於該元件形成區域内控制閘電極丨6C的側邊；也形 成該汲極區域1 8於該控制閘電極i6C側邊上的該元件形成區 域。 再者如圖10D所示，去除該第四光阻圖樣54就得到如圖8 顯示的非揮發性半導體記憶裝置。 因此，以製造根據具體實施例2之非揮發性半導體記憶裝 置的方法’利用IS S G形成該第二絕緣膜15於該浮動閘電極 14B的表面上，使得如圖15顯示由一般氧化方法導致的鳥嘴 形，幾乎沒有產生在該第一絕緣膜13於該浮動閘電極14B的 下方部分，也因此該絕緣膜具有一大致均勻的膜厚度。結 O:\80\80549-921218.doc
A7 ____B7__ 五、發明説明（19 ) 果，該元件性質如一電晶體的損壞就可以避免，並且能夠 防止由於一厚的第一絕緣膜13(穿隧膜）引起的拭除速度降低 〇 此外，關於經由ISSG在該多晶矽浮動閘電極14B表面上形 成該第二絕緣膜15的膜厚度，該膜層氧化的速度大致不變 ’與相對於該多晶矽膜，即是下層膜植入離子的份量無關 。所以’該第二絕緣膜15的層厚能夠達到經由傳統氧化方 法所形成膜厚約60%至80%，使得該第二絕緣膜15可以得到 一預先決定的膜厚度。同時*ISSG所形成該多晶矽氧化膜 的抵抗電壓也增加，結果該浮動閘電極14B與該控制閘電極 16C之間電容耦合比例的數值就增加，如此改善一記憶體元 件的元件品質。 應該注意到在具體實施例2，該控制閘電極16 c是覆蓋著 該浮動閘電極14B的頂部表面以及一個側邊表面。然而，此 具體實施例也可以應用在製造分離閘非揮發性記憶體裝置 的方法之其他架構，像是有一架構其中該浮動閘電極14B和 該控制閘電極16C彼此相鄰於該半導體基板丨丨上，並以該第 二絕緣膜15位居其間。 具體實施例2的修正範例 之後將參考圖式，敘述根據本發明具體實施例2的修正範 例之非揮發性半導體記憶裝置。 圖11顯示根據具體實施例2 —修正範例之非揮發性半導體 記憶裝置的結構縱向截面圖。圖U中與該圖8所顯示相同的 結構元件，分配相同的參考數字，因此略去說明敘述。 O:\80\80549-921218.doc
A7 B7 五、發明説明（20 如圖11顯不，根據此修正範例的非揮發性半導體記憶裝 置有&構’其中該第—絕緣膜13是在該穿隧絕緣膜13B和 一第三絕緣膜19剛剛形成於該元件形成區域上時候所形成 的0 也就疋，g第二絕緣膜19是以具體實施例2中开》成該第一 絕緣膜13的相同製程步驟形成，因此略去說明敘述。 另外，如另一修正範例該第三絕緣膜19，也能夠由該第 一絕緣膜15相同的製程步驟形成。 之後將參考圖示’敘述製造如上所述架構之非揮發性半 導體記憶裝置的方法。 圖12A至12D與圖13A至13D顯示製造根據本發明具體實施 例2修正範例之非揮發性半導體記憶裝置方法的步驟和次序 縱向截面圖 首先如圖12A顯示，由氧化矽製成的該隔離區域12是選擇 性地形成在該p型矽半導體基板丨丨的上方部分内，然後具有 開口於该元件形成區域的一第一光阻圖樣5丨當做一掩膜 ，由離子植入將p型摻雜離子進入該半導體基板丨丨，形成一 P型井區和一 p型通道區域。 接著如圖12B所示，去除該第一光阻圖樣51之後，由氧化 f製成該第一絕緣膜13形成於該半導體基板n的元件形成 區域上，例如：以熱氧化方法形成一膜厚約為8奈米至丨丨奈 米。然後以CVD沉積該第一多晶矽膜丨4A。此處，該第一多 晶矽膜14A可以在沉積過程中或之後提供11型導電性。再利 用光微影技術，形成具有一浮動電極圖樣的一第二光阻圖 O:\80\80549-921218.doc -23- 587342
樣52於该第一多晶梦膜14 A上。 然後如圖12C所示，把該第二光阻圖樣52當做一掩膜，並 且相繼地蝕刻該第一多晶矽膜14A和該第一絕緣膜13，從該 第一多晶矽膜14A形成該浮動閘電極14B之後，從該第一絕 緣膜13形成該穿隧絕緣膜13B。再去除該第二光阻圖樣％。 之後如圖12D所示，利用一快速氧化裝置，經由ISS(}以氧 化矽製成的一第二絕緣膜15形成於該浮動閘電極14B的頂部 和側邊表面上，其中將已經加入約〇 5%至33%氫的氧直接 引入一腔室，溫度約為攝氏9〇〇度至11〇〇度，壓力約為 1，000至2，_帕，目的是要從所引人的氫和氧產生水蒸氣於 該加熱的半導體基板11上。 接著如圖13 A所示，氧化矽製成的該第三絕緣膜19是形成 於該半導體基板11的元件形成區域上，經由一普通熱氧化 方法形成其膜厚度約為8奈米至11奈米。 然後如圖13B所示，該第二多晶矽膜16A是以CVD沉積於 該第三絕緣膜19和該第二絕緣膜15上。應該注意的是，該 第一多晶石夕膜16A可以在沉積過程中加入碟來提供導電性， 或者在沉積之後植入填離子提供導電性。再利用光微影技 術，形成具有一控制閘圖樣並覆蓋著該浮動閘電極14B汲極 邊之側邊表面的一第三光阻圖樣53於該第二多晶矽膜16A上。 後來如圖13C所示，以該第三光阻圖樣53當做一掩膜，並 且蝕刻該第二多晶矽膜16A ,從該第二多晶矽膜16A形成該 控制閘電極16B。在此，該第二絕緣膜1 5其中該浮動閘電極 14B和該控制閘電極16B彼此相對的部分，功能為一電容膜 O:\80\80549-921218.doc -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
裝 訂
，同時該第二絕緣膜19内其中該控制閘電極16C和該半導體 相對的部分，功能為一閘絕緣膜。再去除該第三 阻圖樣53。 、接下來如圖13D所示，以一第四光阻圖樣54，具有一開口 ;i元件形成區域、該控制閘電極丨6β以及該浮動閘電極 14BW做掩膜，將磷或砷離子以離子植入該半導體基板u内 在該元件形成區域形成該源極區域丨7於該浮動閘電極Μ 的側邊區域上，其與該控制閘電極16C侧邊相對；也形成該 汲極區域18於該控制閘電極16C側邊上的區域内。 然後去除該第四光阻圖樣54，得到如圖丨丨顯示的該非揮 發性半導體記憶裝置。 尤其，此修正範例與該具體實施例2不同之處在於，該第 -絕緣膜13印上與該浮動閘電極14Β相同形狀的圖樣，而且 在該第二絕緣膜19是以一分開的製程步驟形成，其以該控 制閘電極16C當做該閘絕緣膜。 結果如具體實施例2中，該第二絕緣膜15是以ISSG形成於 該T動閘電極14B的表面上，其中水蒸氣是從直接引入腔室 的氫和氧所產生在该半導體基板丨丨上，因此在穿隧絕緣膜 13B的側邊部分幾乎沒有產生鳥嘴形。 另外以I$ ^G形成於该多晶石夕浮動閘電極1 表面上的該 第一絕緣膜1 5之膜厚，能夠抑制在由傳統氧化方法所得膜 厚度的約60%至80%，使得該第二絕緣膜15可以得到一預先 決定的膜厚。 因此，拭除操作過程中的拭除速度沒有下降，同時該浮 O:\80\80549-921218.doc 587342 A7 B7 五、發明説明（23 ) 動閘14B與該控制閘電極16C之間電容耦合比例的數值增加 ，那麼低電壓操作和高速度操作是可以辦到的。 應該注意的是如此修正範圍中，該控制閘電極16C覆蓋著 該浮動閘電極14B的頂部表面和一個側邊表面，然而，該浮 動閘電極14B和該控制閘電極16C能夠彼此連接，並於該半 導體基板11上以該第二絕緣膜15於其間。 本發明可包含在其他型式中，而沒有偏離其精神或基本 特性。此應用中揭示的具體實施例，可以看做是各方面的 呈現而非是限制。本發明的範圍是以所附專利申請項指出 ，而不是以先前的敘述為限，來自相當於專利申請項的含 意和範圍之所有改變也意欲包含其中。 元件符號說明 12 隔離區域 54 第四光阻圖樣 13 第一絕緣膜 101,11 半導體基板 14 第一多晶石夕膜 102 源極區域 15 第二絕緣膜 103 汲極區域 16 第二多晶矽膜 104 穿隧絕緣膜 17 η型源極區域 105 浮動閘電極 18 型汲極區域 106 電容絕緣膜 19 第三絕緣膜 107 控制閘電極 51 第一光阻圖樣 110 堆疊閘電極 52 第二光阻圖樣 111 分離閘結構 53 第三光阻圖樣 O:\80\80549-921218.doc -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
Claims (1)
- 申請專利範固 • 一種非揮發性半導體記憶裝置 ，包括： έ 〉予動問電極，形成於一半導體基板上，並以一第一 、邑緣膜介於其間，且是一電性流通狀態；以及 控制閘電極，形成於該浮動閘電極上，並以一第二 緣膜；I於其間，且提供一預先決定的電位至該半導體基 板和該浮動閘電極； 八中該第一絕緣膜在相對於該浮動閘電極的部分，有 一實質均勻的厚度， 且U亥第一絕緣膜係形成於該浮動閘電極的上方部分和 側邊部分，藉由於該加熱半導體基板上引入氫和氧，並 從所引入的氫和氧產生水蒸氣於該半導體基板上。 2·如申請專利範圍第1項之非揮發性半導體記憶裝置，其 中該控制閘電極是從該浮動閘電極的一頂部表面上形成 ，並且沿著其一側邊表面至相鄰於該側邊表面的該半導 體基板；以及 其中該控制閘電極形成的方式，是以該第二絕緣膜介 於其本身與該側邊表面之間，而且以一第三絕緣膜介於 其本身與該半導體基板的頂部之間。 、 3. •如申請專利範圍第2項之非揮發性半導體記憶裝置，其 中該第一絕緣膜與該第三絕緣膜是以相同的製程步驟形 成。 ^ 4·如申請專利範圍第2項之非揮發性半導體記憶裝置，其 中該第一絕緣膜與該第二絕緣膜是以相同的製程步驟开< 成0 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) A85· -種製造一非揮發性半導體記憶裝置之方法，包括： 第步驟，從一第一導電膜形成一浮動閘電極，於 一第一、絕緣膜和該帛_導電膜已經形成於一 |導體基板 上之後，將該第一導電膜圖案化； 第一步驟，形成一第二絕緣膜於該浮動閘電極的一 上方部分和-側邊部&，其係藉由於該加熱半導體基板 上引入氫和氧，並從所引人的氫和氧產生水蒸氣於該半 導體基板上所形成；以及 一第二步驟，形成由第二導電膜製成的一控制閘電極 於該洋動閘電極上，纟以該第二絕緣膜位居其間。 6·如申請專利範圍第5項之製造一非揮發性半導體記憶裝 置之方法，其中 忒第一步驟包括去除該第一絕緣膜，以該浮動閘電極 當做掩膜；以及 其中於第二步驟，該第二絕緣膜也形成於該半導體基 板的上方部分^ 7·如申請專利範圍第5項之製造一非揮發性半導體記憶裝 置之方法，其中 該第三步驟包括： 沉積該第二絕緣膜以覆蓋該半導體基板的整個表面， 包括该浮動閘電極；及 使已/儿積的第二導電膜圖案化，使得該控制閘電極只 位於該浮動閘電極的上方。 8·如申請專利範圍第5項之製造一非揮發性半導體記憶裝 六、申請專利範圍 置之方法，其中 該第三步驟包括： / 儿積該第二導電膜以覆蓋該半導體基板的整個表面， 包括該浮動閘電極；以及 Μ使已/儿積的第二導電膜圖案化，使得該控制閘電極覆 盍該浮動閘電極的_頂部表面和_侧邊表面。 9· 一種非揮發性半導體記憶裝置，包括·· -洋動閘電極，形成於一半導體基板上，並以一第一 絕緣膜介於其間，且是一電性流通狀態；以及 -控制閘電極，形成於該浮動閘電極上，並以一第二 緣膜；！於其間，且提供_預先決定的電位至該半導體基 板和該浮動閘電極； 其中該第-絕緣膜在相對於該浮動問電極的部分 一實質均勻的厚度， 電極的上方部 且該第一絕緣膜係直接形成於該浮動閘 分和側邊部分。 10·如申請專利範圍第9項之非揮發性半導體記憶裝置，盆 中該控制閘電極是從該浮動閘電極的一頂部表：： ’並且沿著其一側邊表面至相鄰於該側 料 體基板；以及 牛導 其中該控制閘電極形成的方式，是 於其本身與該側邊表面之間，而 χ —、邑緣膜 其本身與該半導體基板的頂部之間。H緣膜介於 587342 第091120737號申請案 中文圖式替換頁(92年12月)電壓 587342第091120737號申請案 中文圖式替換頁(92年12月）圖16先前技藝
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274471A JP2003086716A (ja) | 2001-09-11 | 2001-09-11 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW587342B true TW587342B (en) | 2004-05-11 |
Family
ID=19099493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW091120737A TW587342B (en) | 2001-09-11 | 2002-09-11 | Nonvolatile semiconductor memory device and method of manufacturing the same |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6830973B2 (zh) |
| EP (1) | EP1293987B1 (zh) |
| JP (1) | JP2003086716A (zh) |
| KR (1) | KR20030022735A (zh) |
| DE (1) | DE60207658T2 (zh) |
| TW (1) | TW587342B (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4540993B2 (ja) | 2004-01-20 | 2010-09-08 | パナソニック株式会社 | 半導体装置の製造方法 |
| US7309629B2 (en) | 2002-01-02 | 2007-12-18 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| CN100394562C (zh) * | 2003-12-12 | 2008-06-11 | 联华电子股份有限公司 | 异质接面双极晶体管制造方法 |
| KR100665396B1 (ko) * | 2004-01-09 | 2007-01-04 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자의 제조 방법 |
| US7910429B2 (en) * | 2004-04-07 | 2011-03-22 | Promos Technologies, Inc. | Method of forming ONO-type sidewall with reduced bird's beak |
| US7297597B2 (en) * | 2004-07-23 | 2007-11-20 | Promos Technologies, Inc. | Method for simultaneously fabricating ONO-type memory cell, and gate dielectrics for associated high voltage write transistors and gate dielectrics for low voltage logic transistors by using ISSG |
| US7118968B2 (en) * | 2004-08-17 | 2006-10-10 | Macronix International Co., Ltd. | Method for manufacturing interpoly dielectric |
| KR100646085B1 (ko) * | 2005-03-08 | 2006-11-14 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법 |
| KR100673242B1 (ko) * | 2005-06-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 유전체막 제조방법 |
| JP4507108B2 (ja) * | 2005-09-06 | 2010-07-21 | エルピーダメモリ株式会社 | 膜厚分布制御方法及び半導体装置の製造方法 |
| KR100641075B1 (ko) * | 2005-09-20 | 2006-11-01 | 삼성전자주식회사 | 트랜지스터, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법 |
| JP2007311695A (ja) * | 2006-05-22 | 2007-11-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009032808A (ja) * | 2007-07-25 | 2009-02-12 | Toshiba Corp | 半導体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4288256A (en) * | 1977-12-23 | 1981-09-08 | International Business Machines Corporation | Method of making FET containing stacked gates |
| US4380863A (en) * | 1979-12-10 | 1983-04-26 | Texas Instruments Incorporated | Method of making double level polysilicon series transistor devices |
| US4698787A (en) | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| US5016215A (en) * | 1987-09-30 | 1991-05-14 | Texas Instruments Incorporated | High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing |
| US5677867A (en) * | 1991-06-12 | 1997-10-14 | Hazani; Emanuel | Memory with isolatable expandable bit lines |
| JP2585180B2 (ja) * | 1992-09-02 | 1997-02-26 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR100193101B1 (ko) * | 1994-07-22 | 1999-06-15 | 모리시다 요이치 | 비휘발성 반도체 기억장치 및 그 구동방법 |
| JP3600326B2 (ja) * | 1994-09-29 | 2004-12-15 | 旺宏電子股▲ふん▼有限公司 | 不揮発性半導体メモリ装置およびその製造方法 |
| US5429971A (en) * | 1994-10-03 | 1995-07-04 | United Microelectronics Corporation | Method of making single bit erase flash EEPROM |
| US5464785A (en) * | 1994-11-30 | 1995-11-07 | United Microelectronics Corporation | Method of making a flash EPROM device having a drain edge P+ implant |
| US5963808A (en) * | 1997-01-15 | 1999-10-05 | Macronix International Co., Ltd. | Method of forming an asymmetric bird's beak cell for a flash EEPROM |
| US6272050B1 (en) * | 1999-05-28 | 2001-08-07 | Vlsi Technology, Inc. | Method and apparatus for providing an embedded flash-EEPROM technology |
| US20030017670A1 (en) * | 2001-07-20 | 2003-01-23 | Macronix International Co., Ltd. | Method of manufacturing a semiconductor memory device with a gate dielectric stack |
-
2001
- 2001-09-11 JP JP2001274471A patent/JP2003086716A/ja active Pending
-
2002
- 2002-09-10 DE DE60207658T patent/DE60207658T2/de not_active Expired - Fee Related
- 2002-09-10 EP EP02019894A patent/EP1293987B1/en not_active Expired - Fee Related
- 2002-09-11 KR KR1020020054796A patent/KR20030022735A/ko not_active Application Discontinuation
- 2002-09-11 US US10/238,636 patent/US6830973B2/en not_active Expired - Fee Related
- 2002-09-11 TW TW091120737A patent/TW587342B/zh not_active IP Right Cessation
-
2004
- 2004-10-18 US US10/965,955 patent/US20050051837A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003086716A (ja) | 2003-03-20 |
| KR20030022735A (ko) | 2003-03-17 |
| EP1293987B1 (en) | 2005-11-30 |
| US20050051837A1 (en) | 2005-03-10 |
| EP1293987A1 (en) | 2003-03-19 |
| US20030047775A1 (en) | 2003-03-13 |
| US6830973B2 (en) | 2004-12-14 |
| DE60207658D1 (de) | 2006-01-05 |
| DE60207658T2 (de) | 2006-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW587342B (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US6696340B2 (en) | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same | |
| JP5247737B2 (ja) | メモリーアレイ | |
| TWI300961B (en) | Floating gate nitridation | |
| US20020055205A1 (en) | Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation | |
| TWI249185B (en) | Semiconductor device and method of manufacturing the same | |
| US8377774B2 (en) | Split gate type non-volatile semiconductor memory device and method of manufacturing the same | |
| TW201013903A (en) | Semiconductor memory device | |
| US9842846B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH0418711B2 (zh) | ||
| TW488040B (en) | Method of manufacturing a flash memory cell | |
| US20100255672A1 (en) | Method of manufacturing semiconductor device | |
| TW432512B (en) | Manufacturing of split-gate flash memory | |
| JP5438300B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| TW473840B (en) | Manufacturing method of EEPROM with split-gate structure | |
| JP3671432B2 (ja) | 不揮発性メモリ及びその製造方法 | |
| TW561590B (en) | A method for fabricating a floating gate of flash ROM | |
| TW392364B (en) | Semiconductor memory device and method for fabricating the same | |
| TW445654B (en) | EEPROM manufacture method and its device | |
| KR100787771B1 (ko) | 플래시 메모리의 게이트 전극 제조방법 및 구조 | |
| JP4152116B2 (ja) | 半導体装置の製造方法 | |
| JP2007052911A (ja) | 自己整列されたメタルシールドを備えた抵抗性探針の製造方法 | |
| JP3439073B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3664884B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR100782784B1 (ko) | 플래쉬메모리 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |