JP4152116B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体装置の製造方法に関し、特にスプリットゲート型フラッシュメモリにおけるフローティングゲートの形状の改善を目的とするものである。
【０００２】
【従来の技術】
不揮発性半導体装置には様々な種類が存在し、電気的に書き込み及び消去が可能なものがある。スプリットゲート型フラッシュメモリはその中の１つである。
【０００３】
近年、半導体装置は小型化・集積化のニーズが非常に高まり、不揮発性半導体装置といえどもその例外ではない。そのような中、不揮発性半導体装置の１つであるスプリットゲート型フラッシュメモリに対して、同一基板内に他の素子（例えば抵抗素子や容量素子等）を形成し、小型化・集積化の要求があるのも当然のことである。
【０００４】
図１１は、従来のスプリットゲート型フラッシュメモリとポリシリコン抵抗及び容量素子を同一基板内に有する半導体装置を示す断面図である。
【０００５】
図１１参照。同図において、スプリットゲート型フラッシュメモリ１０１と抵抗素子１０２ａ、容量素子１０２ｂとを混載する半導体装置である。ここで、スプリットゲート型フラッシュメモリ１０１、抵抗素子１０２ａ、容量素子１０２ｂはともに同一の半導体層１０３上に形成されている。
【０００６】
スプリットゲート型フラッシュメモリ１０１は、第1の絶縁膜１０４、フローティングゲート１０５、ミニＬＯＣＯＳ酸化膜１０６、第２の絶縁膜１０７、コントロールゲート１０８ａ、層間絶縁膜１０９から成る。半導体層１０３上の第1の絶縁膜１０４の所望位置にフローティングゲート１０５が形成されている。ミニＬＯＣＯＳ酸化膜１０６は、当該フローティングゲート１０５上に形成された不活性領域である。第２の絶縁膜１０７は、第1の絶縁膜１０４、フローティングゲート１０５の側部及びミニＬＯＣＯＳ酸化膜１０６の表面に被覆されている。コントロールゲート１０８ａが第２の絶縁膜１０７を介してフローティングゲート１０５の上部から側部にかけて形成されている。
【０００７】
層間絶縁膜１０９は、スプリットゲート型フラッシュメモリ１０１と抵抗素子１０２ａ、容量素子１０２ｂとの全体を覆う絶縁膜である。図１１円内の突起部１１０は、ミニＬＯＣＯＳ酸化膜１０６の先端のバーズビークと隣接するフローティングゲート１０５の突出した先端部分を示す。
【０００８】
抵抗素子１０２ａは、半導体層１０３上に形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上に形成したポリシリコン抵抗１１２ａである。このポリシリコン抵抗１１２ａはポリシリコン材でできている。この抵抗素子１０２ａは、スプリットゲート型フラッシュメモリと同一の連続した半導体層１０３上に形成されている。
【０００９】
容量素子１０２ｂは、半導体層１０３上に形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上に形成したキャパシタである。この容量素子１０２ｂは、スプリットゲート型フラッシュメモリと同一の連続した半導体層１０３上に形成されている。
【００１０】
また、これらの混載型のスプリットゲート型フラッシュメモリは、半導体基板（不図示）上に半導体層１０３を形成し、半導体層１０３の内部にソース領域・ドレイン領域（共に不図示）を有するセルが多数存在する。
【００１１】
次に、一般的なスプリットゲート型フラッシュメモリの動作について述べる。
【００１２】
書き込み時：上述したスプリットゲート型フラッシュメモリにおいて、書き込み対象のメモリセルのトランジスタをＯＮさせた際に不図示のソース・ドレイン領域間に発生するホットエレクトロン現象を利用した電荷（電子）をフローティングゲート１０５に注入することで、フローティングゲート１０５にデータ書き込みを行う。
【００１３】
消去時：コントロールゲート１０８ａに高電圧を印加することで、前記フローティングゲート１０５の突起部１１０における電界集中を利用して、フローティングゲート１０５内の電荷（電子）をフローティングゲート１０５からコントロールゲート１０８ａに向かって抜くことで、プログラム状態からのデータ消去を行う。つまり、低電圧消去を実現するためには、突起部１１０の先端がより先鋭であることが必要となってくる。
【００１４】
以下に、従来例に係る不揮発性半導体装置であるスプリットゲート型フラッシュメモリと同一基板内に形成するポリシリコン抵抗及び容量素子の製造方法について図面を参照しながら説明する。
【００１５】
図８乃至図１０は、図１１のスプリットゲート型フラッシュメモリ、抵抗素子１０２ａ及び容量素子１０２ｂを製造する工程を時系列的に示した断面図である。図８乃至図１０において、同一構成要素には同一符号を付し、再度の説明は省略する。以下、これらについて順次説明する。
【００１６】
図８参照。半導体層１０３上のポリシリコン抵抗１１２ａ及びキャパシタ１１２ｂを形成する位置にＬＯＣＯＳ酸化膜１１１を形成する。そして全面にＳｉＯ2膜から成る第1の絶縁膜１０４を形成して、それらの表面上にポリシリコン膜１１３を積層する。
【００１７】
図９参照。次にフローティングゲート１０５の形成領域となるポリシリコン膜１１３が露出するように、耐酸化膜であるシリコン窒化膜（不図示）を形成し、これをマスクにしてミニＬＯＣＯＳ酸化膜１０６を形成する。次に当該シリコン窒化膜をエッチングした後、露光・現像処理して抵抗素子１０２ａ、容量素子１０２ｂを形成する所望位置にレジスト１１４を形成する。
【００１８】
図１０参照。ミニＬＯＣＯＳ酸化膜１０６とレジスト１１４をマスクにして、ポリシリコン膜１１３をエッチング・除去して、フローティングゲート１０５及びポリシリコン抵抗１１２ａ、キャパシタ下部電極１１２ｂを形成する。その後、ポリシリコン抵抗１１２ａとキャパシタ下部電極１１２ｂへの不純物導入は同時に又は別個に行う。
【００１９】
図１０の後続いて、全面にシリコン酸化物から成る第２の絶縁膜１０７を形成する。第２の絶縁膜１０７の上にポリシリコン膜を形成して、フローティングゲート１０５の上部から側部にかけて延在するようにパターニングしてコントロールゲート１０８ａを形成する。また、同時に容量素子１０２ｂの上部に容量上部電極１０８ｂを形成する。そして、不純物を半導体層１０３にイオン注入して、ソース・ドレイン（共に不図示）なる両領域を形成する。
【００２０】
その後、スプリットゲート型フラッシュメモリ１０１及び抵抗素子１０２ａ、容量素子１０２ｂの全体に層間絶縁膜１０９を付して、図１１に示す半導体装置が完成する。
【００２１】
【発明が解決しようとする課題】
上述した半導体装置の製造方法の図９において、ミニＬＯＣＯＳ酸化膜１０６とレジスト１１４をマスクとして、ポリシリコン膜１１３をエッチングする際に、適正なエッチングの条件を設定すること（エッチングガス種や温度、濃度等の適正な選定）が至極困難であった。
【００２２】
これは抵抗素子１０２ａ及び容量素子１０２ｂを形成する際のレジスト１１４の中にカーボン（Ｃ）が存在し、酸化膜中の酸素（Ｏ）と結合して、ミニＬＯＣＯＳ酸化膜１０６のエッチングレートが増加し、フローティングゲート１０５のポリシリコンとのエッチング選択比が低下することに起因する。
【００２３】
例えば、上述したような従来例において、ポリシリコン膜１１３をエッチングするガス種を選択すると、レジスト１１４の影響で、ミニＬＯＣＯＳ酸化膜１０６のエッチングがレジストのない場合に比べて進み、その直下の突起部１１０のポリシリコン膜１１３が必要以上にエッチングされてしまう。また、ポリシリコン膜１１３のオーバーエッチング中に第１の絶縁膜１０４がエッチオフされ、半導体層１０３がエッチングされてしまう。さらに、フローティングゲート１０５のポリシリコン側壁面の形成状況も変化し、垂直状況を維持できなくなる。これらの例については、後述する図１２にて説明する。
【００２４】
レジストが存在する場合に、レジストがない場合と同等のフローティング形状を得るためのエッチング条件を見出すことはとても困難である。仮に適切なエッチング条件を見つけられたとしても、必要とするポリシリコン抵抗や容量は様々でありレジスト面積は設計パターンごとに違うので、そのエッチング条件は汎用性に乏しいものとなる。つまり、エッチングガス及びエッチング条件を設計パターンごとに１つ１つ探さねばならず、非効率的であることは明らかである。
【００２５】
以下に、上述した酸化膜がエッチングされ、ポリシリコン膜もそれに伴いエッチングされた場合について、図１２を参考にしながら説明する。図１２は図１１の突起部１１０付近の拡大図である。
【００２６】
同図は理想の突起状態（理想の突起部１１０を含むフローティングゲート１０５を点線で図示）の円Ａと、従来例に見られる突起状態の円Ｂとを比較したものである。エッチングが行き過ぎると、ミニＬＯＣＯＳ酸化膜１０６は、円Ａの状態から円Ｂの状態にまでエッチングが進行する。これに伴い、ミニＬＯＣＯＳ酸化膜１０６のフローティングゲート１０５に該当するポリシリコン膜もエッチングされる。
【００２７】
この結果、ミニＬＯＣＯＳ酸化膜１０６のバーズビークの先端の形により、円Ｂの突起部は円Ａの突起部よりも先端の先鋭さが鈍くなる（急峻でなくなる）。つまり、データ消去時のイレーズ特性（電子の引き抜き）が劣化するという欠点を有することとなる。
【００２８】
本発明は、上記欠点に鑑みなされたものであり、必要以上にフローティングゲート１０５がエッチングされない混載型のスプリットゲート型フラッシュメモリを提供するものである。
【００２９】
【課題を解決するための手段】
本発明の請求項１では、半導体層上に、素子分離膜及び第１の絶縁膜を形成する工程と、全面にポリシリコン膜、第２の絶縁膜を順次形成する工程と、前記第２の絶縁膜上の所望位置にマスクを形成し、当該絶縁膜をエッチングして、前記ポリシリコン膜上に第２の絶縁膜から成る第１の残部及び第２の残部を形成する工程と、前記ポリシリコン膜及び前記残部上にシリコン窒化膜を形成し、前記シリコン窒化膜の所望位置に開口部を設け、前記開口部を介して前記ポリシリコン膜を熱酸化して、ミニＬＯＣＯＳ酸化膜を形成する工程と、前記シリコン窒化膜を除去する工程と、前記ミニＬＯＣＯＳ酸化膜及び前記第２の絶縁膜の残部をマスクに、前記ポリシリコン膜をエッチングして、前記ミニＬＯＣＯＳ酸化膜下にフローティングゲートを形成すると共に、前記第１の残部下にポリシリコン抵抗を、前記第２の残部下に容量素子の下部電極を、それぞれ形成する工程と、前記第１の絶縁膜の表面、前記ポリシリコン膜の側面、前記ミニＬＯＣＯＳ酸化膜の表面、前記第１、２の残部の側面及び表面、のそれぞれに第３の絶縁膜を被覆する工程と、前記フローティングゲートの上部から側部にかけてコントロールゲートを形成し、且つ前記容量素子の下部電極上の所望位置に容量素子の上部電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法を提供する。
【００３０】
本発明の請求項２では、前記ポリシリコン抵抗又は前記容量素子の少なくともいずれか一方のみで形成することを特徴とする請求項１記載の半導体装置の製造方法を提供する。
【００３１】
本発明の請求項３では、前記容量素子内の前記第２の絶縁膜と、前記ポリシリコン膜とが、前記第３の絶縁膜を介して形成する工程と、を含む請求項１又は２記載の半導体装置の製造方法を提供する。
【００３２】
本発明の請求項４では、前記第２の絶縁膜の膜厚が５０〜５００Åであることを特徴とする請求項１、又は２、又は３記載の半導体装置の製造方法を提供する。
【００３３】
本発明の請求項５では、前記ポリシリコン膜の膜厚と前記第２の絶縁膜の膜厚の比率が２４：１〜１２：５であることを特徴とした請求項１、又は２、又は３、又は４記載の半導体装置の製造方法を提供する。
【００３４】
【発明の実施の形態】
図１乃至図６は本発明の第１の実施形態に係る製造方法を示す発明を時系列的に示した断面図である。全図中、同一構成要素には同一の符号を付した。
【００３５】
本実施形態の製造方法によって製造された半導体装置は、図６に示すものである。本実施形態では、スプリットゲート型フラッシュメモリ１と抵抗素子２ａ及び容量素子２ｂが同一の半導体基板上に形成している点は、図１１に示す従来例と同じである。しかし、抵抗素子２ａと容量素子２ｂとを形成する方法及び異方性エッチングした後の効果は大きく従来例とは相違する。
【００３６】
以下、本実施形態の製造方法について、図１乃至図６を参照にして、順次説明する。
【００３７】
図１参照：
半導体基板（不図示）を用意し、当該半導体基板上にＰ型の半導体層３を形成する。次に酸化シリコン膜とシリコン窒化膜とレジスト（共に不図示）を半導体層３上の表面全体に付し、露光・現像処理し、当該レジストをマスクとしてシリコン窒化膜をエッチングして開口部（不図示）を形成し、熱酸化等により素子分離膜としてのＬＯＣＯＳ酸化膜５を形成する。その後、全面に熱酸化や化学気相成長法等を施し、第1の絶縁膜４となるための第1の酸化シリコン膜（ＳｉＯ2）を８２Å程度形成する。
【００３８】
次に、当該第1の絶縁膜４及びＬＯＣＯＳ酸化膜５上に、化学気相成長法を用いたシラン（ＳｉＨ4）等を窒素（Ｎ2）や水素（Ｈ2）雰囲気中で熱分解することでポリシリコン膜６を１２００Å程度成膜する。
【００３９】
その後、当該ポリシリコン膜６上に熱酸化や化学気相成長法等により、第２の酸化シリコン膜８を５０〜５００Å程度形成する。
【００４０】
図２参照：
次に抵抗素子２ａ及び容量素子２ｂを形成するために、レジストを塗布し、マスク露光及び現像処理を施す。そして、異方性エッチングを行って第２の酸化シリコン膜８をエッチングし、レジスト７直下のみに第２の酸化シリコン膜８を残す（以下、当該箇所を第２の酸化シリコン膜８ａと称す。）。
【００４１】
図３参照。
【００４２】
その後、レジスト７を除去し、ポリシリコン膜６及び第２の酸化シリコン膜８ａの表面上に、シリコン窒化膜９を８００Å程度形成する。このシリコン窒化膜９は、スプリットゲート型フラッシュメモリ１のミニＬＯＣＯＳ酸化膜１０を形成するための耐酸化膜である。
【００４３】
続けて、レジスト（不図示）を塗布し、マスク露光及び現像処理をして、ミニＬＯＣＯＳ酸化膜１０を形成する所望箇所に、ポリシリコン膜６が露出するように開口部１１を設ける。
【００４４】
図４参照。
【００４５】
次に、ポリシリコン膜６を熱酸化することで当該開口部１１にミニＬＯＣＯＳ酸化膜１０を形成する。その後、表面に存在するシリコン窒化膜９を除去する。
【００４６】
図５参照。
【００４７】
その後、ミニＬＯＣＯＳ酸化膜１０と第２の酸化シリコン膜８ａとをマスクとして、ポリシリコン膜６に異方性エッチングを行う。ここで本発明の特徴は、抵抗素子２ａ及び容量素子２ｂ上に、ミニＬＯＣＯＳ酸化膜１０と同質の酸化シリコン膜（ＳｉＯ2）である第２の絶縁膜８ａを残し、それらをマスクとしてポリシリコン膜６を異方性のドライエッチングすることである。上記のエッチング条件は、一般的にポリシリコンをエッチングするときと同様なエッチングガス（ＣＦ4、ＨＢｒ等）を用いる。
【００４８】
第２の酸化シリコン膜８ａ直下にある、エッチングによって残したポリシリコン膜６をポリシリコン膜６ａとする。このポリシリコン膜６ａはそれぞれ抵抗素子２a及び容量素子２ｂの下部電極となる。
【００４９】
また、ここでポリシリコン膜６ａには、所望の抵抗値及び容量値を維持する必要がある。その方法として、以下の２つの方法がある。
【００５０】
第１の方法として、抵抗素子２ａ又は容量素子２ｂの素子形状（図５の２つのポリシリコン膜６ａ）を形成した後、任意の工程でレジストを付し、当該レジストをマスクとして、上述した２つのポリシリコン膜６ａに不純物を同時に、または別々に注入する。このとき、抵抗素子２ａは任意の抵抗値になるように不純物を注入し、容量素子２ｂの下部電極は、電極の空乏化を防止するために、５×１０15（個／ｃｍ2）程度の不純物を注入する。
【００５１】
第２の方法として、後述する半導体層３内のトランジスタのソース・ドレインを形成する際に行うイオン注入と同時に、抵抗素子２ａのポリシリコン膜６ａにもイオン注入を行なう。この場合、上記第１の方法よりもレジストを形成しない分だけ、工程数を削減できるメリットがある。
【００５２】
図６参照。
【００５３】
その後、第３の絶縁膜１３をスプリットゲート型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂの全面に被覆する。次に第３の絶縁膜１３上にポリシリコン膜を被覆する。当該ポリシリコン膜上に不図示なレジストを形成し、露光・現像処理を行って所望位置に開口部を設ける。そして、エッチングを施すことでコントロールゲート１４ａ及び容量上部電極１４ｂを形成する。
【００５４】
尚、ここでコントロールゲート１４ａ及び容量上部電極１４ｂを形成するためのポリシリコン膜は、ポリシリコンとタングステンシリサイドとの積層でもよい。
【００５５】
次に、形成したフローティングゲート１２及びコントロールゲート１４をマスクにして、不純物を半導体層３にイオン注入して、ソース・ドレイン（共に不図示）なる両領域を形成する。ここで、上述したように不純物の注入は所望の抵抗値を得るためにポリシリコン膜６ａに行う場合もある。
【００５６】
そして、スプリットゲート型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂの全体に層間絶縁膜１５を付す。そして、図６に示すスプリットゲート型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂを有する混載型の半導体装置が完成する。
【００５７】
図７は本発明の第２の実施形態に係る半導体装置を示す断面図である。第１の実施形態（図６）との相違点は、容量素子２ｂの形状である。第１の実施形態と同一構成要素には同一の符号を付し、同一内容については説明を省略する。
【００５８】
本実施形態の特徴は、容量素子２ｂにおいて容量上部電極１４ｂが第３の絶縁膜１３を介して容量下部電極１２ｂ上に存在していることである。一般的に容量素子２ｂの容量値は、容量上部電極１４ｂと容量下部電極１２ｂとの距離に依存する。つまり、本実施形態ではその距離が、薄い第３の絶縁膜１３だけとなり、高い容量値を持つことが可能となる。
【００５９】
本実施形態の製造方法は、本発明の第１の実施形態の製造方法と大きく相違しないが、図５に示す工程において、容量素子２ｂの酸化シリコン膜８ａを選択的にエッチングすれば良い。
【００６０】
本発明（第１及び第２の実施形態）の特徴は、抵抗素子２ａ及び容量素子２ｂの下部電極の形成に際して第２の酸化シリコン膜８ａを形成し、当該第２の酸化シリコン膜８ａをマスクとして、ポリシリコン膜６をエッチングすることで、図４のポリシリコン膜６のエッチング形状を抵抗素子２ａ及び容量素子２ｂの面積に係わらず安定させるものである。
【００６１】
以上より、本発明の製造方法では、抵抗素子２ａ及び容量素子２ｂの下部電極はミニＬＯＣＯＳ酸化膜１０と同材質の第２の酸化シリコン膜８を、その上方に有するため、レジストを必要としないので、ポリシリコン膜６をエッチングする際のレジストの影響について考える必要はない。
【００６２】
この結果、ミニＬＯＣＯＳ酸化膜１０及びその直下に存在するフローティングゲート１２が必要以上にエッチングされることはなくなり、ミニＬＯＣＯＳ酸化膜１０の先端のバーズビーク直下にあるフローティングゲート１２の突起部は先鋭な状態を維持できる。そして、スプリットゲート型フラッシュメモリ１のデータ消去特性（電子の引き抜き効率等）が劣化することはない。
【００６３】
尚、上述した実施形態では、抵抗素子２ａ及び容量素子２ｂを半導体層３上のＬＯＣＯＳ酸化膜６上に形成した例を開示したが、当該ＬＯＣＯＳ酸化膜６は本発明にかならずしも必要な要素ではない。
【００６４】
また、抵抗素子２ａの周囲にサイドウォールスペーサを形成したもの、及び第２の酸化シリコン膜８の一部がサイドウォールスペーサ化したものも、本発明に含まれる。
【００６５】
この結果、本発明ではポリシリコン膜６の膜厚と第２の絶縁膜８ａの膜厚との比率が２４：１〜１２：５となる。
【００６６】
【発明の効果】
フローティングゲート１２直下のポリシリコン膜６が、エッチングの際に必要以上にエッチングされることがなくなる。これにより、フローティングゲート１２の先端の突起部が先鋭に保たれ、データ消去時のイレーズ特性（電子の引き抜き）が劣化することはなくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の半導体装置を示す断面図である。
【図８】従来の半導体装置に係る製造方法を示す断面図である。
【図９】従来の半導体装置に係る製造方法を示す断面図である。
【図１０】従来の半導体装置に係る製造方法を示す断面図である。
【図１１】従来の半導体装置に係る製造方法を示す断面図である。
【図１２】従来の半導体装置に係る製造方法を示す断面図である。
【発明の属する技術分野】
本発明は、不揮発性半導体装置の製造方法に関し、特にスプリットゲート型フラッシュメモリにおけるフローティングゲートの形状の改善を目的とするものである。
【０００２】
【従来の技術】
不揮発性半導体装置には様々な種類が存在し、電気的に書き込み及び消去が可能なものがある。スプリットゲート型フラッシュメモリはその中の１つである。
【０００３】
近年、半導体装置は小型化・集積化のニーズが非常に高まり、不揮発性半導体装置といえどもその例外ではない。そのような中、不揮発性半導体装置の１つであるスプリットゲート型フラッシュメモリに対して、同一基板内に他の素子（例えば抵抗素子や容量素子等）を形成し、小型化・集積化の要求があるのも当然のことである。
【０００４】
図１１は、従来のスプリットゲート型フラッシュメモリとポリシリコン抵抗及び容量素子を同一基板内に有する半導体装置を示す断面図である。
【０００５】
図１１参照。同図において、スプリットゲート型フラッシュメモリ１０１と抵抗素子１０２ａ、容量素子１０２ｂとを混載する半導体装置である。ここで、スプリットゲート型フラッシュメモリ１０１、抵抗素子１０２ａ、容量素子１０２ｂはともに同一の半導体層１０３上に形成されている。
【０００６】
スプリットゲート型フラッシュメモリ１０１は、第1の絶縁膜１０４、フローティングゲート１０５、ミニＬＯＣＯＳ酸化膜１０６、第２の絶縁膜１０７、コントロールゲート１０８ａ、層間絶縁膜１０９から成る。半導体層１０３上の第1の絶縁膜１０４の所望位置にフローティングゲート１０５が形成されている。ミニＬＯＣＯＳ酸化膜１０６は、当該フローティングゲート１０５上に形成された不活性領域である。第２の絶縁膜１０７は、第1の絶縁膜１０４、フローティングゲート１０５の側部及びミニＬＯＣＯＳ酸化膜１０６の表面に被覆されている。コントロールゲート１０８ａが第２の絶縁膜１０７を介してフローティングゲート１０５の上部から側部にかけて形成されている。
【０００７】
層間絶縁膜１０９は、スプリットゲート型フラッシュメモリ１０１と抵抗素子１０２ａ、容量素子１０２ｂとの全体を覆う絶縁膜である。図１１円内の突起部１１０は、ミニＬＯＣＯＳ酸化膜１０６の先端のバーズビークと隣接するフローティングゲート１０５の突出した先端部分を示す。
【０００８】
抵抗素子１０２ａは、半導体層１０３上に形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上に形成したポリシリコン抵抗１１２ａである。このポリシリコン抵抗１１２ａはポリシリコン材でできている。この抵抗素子１０２ａは、スプリットゲート型フラッシュメモリと同一の連続した半導体層１０３上に形成されている。
【０００９】
容量素子１０２ｂは、半導体層１０３上に形成した素子分離膜としてのＬＯＣＯＳ酸化膜１１１上に形成したキャパシタである。この容量素子１０２ｂは、スプリットゲート型フラッシュメモリと同一の連続した半導体層１０３上に形成されている。
【００１０】
また、これらの混載型のスプリットゲート型フラッシュメモリは、半導体基板（不図示）上に半導体層１０３を形成し、半導体層１０３の内部にソース領域・ドレイン領域（共に不図示）を有するセルが多数存在する。
【００１１】
次に、一般的なスプリットゲート型フラッシュメモリの動作について述べる。
【００１２】
書き込み時：上述したスプリットゲート型フラッシュメモリにおいて、書き込み対象のメモリセルのトランジスタをＯＮさせた際に不図示のソース・ドレイン領域間に発生するホットエレクトロン現象を利用した電荷（電子）をフローティングゲート１０５に注入することで、フローティングゲート１０５にデータ書き込みを行う。
【００１３】
消去時：コントロールゲート１０８ａに高電圧を印加することで、前記フローティングゲート１０５の突起部１１０における電界集中を利用して、フローティングゲート１０５内の電荷（電子）をフローティングゲート１０５からコントロールゲート１０８ａに向かって抜くことで、プログラム状態からのデータ消去を行う。つまり、低電圧消去を実現するためには、突起部１１０の先端がより先鋭であることが必要となってくる。
【００１４】
以下に、従来例に係る不揮発性半導体装置であるスプリットゲート型フラッシュメモリと同一基板内に形成するポリシリコン抵抗及び容量素子の製造方法について図面を参照しながら説明する。
【００１５】
図８乃至図１０は、図１１のスプリットゲート型フラッシュメモリ、抵抗素子１０２ａ及び容量素子１０２ｂを製造する工程を時系列的に示した断面図である。図８乃至図１０において、同一構成要素には同一符号を付し、再度の説明は省略する。以下、これらについて順次説明する。
【００１６】
図８参照。半導体層１０３上のポリシリコン抵抗１１２ａ及びキャパシタ１１２ｂを形成する位置にＬＯＣＯＳ酸化膜１１１を形成する。そして全面にＳｉＯ2膜から成る第1の絶縁膜１０４を形成して、それらの表面上にポリシリコン膜１１３を積層する。
【００１７】
図９参照。次にフローティングゲート１０５の形成領域となるポリシリコン膜１１３が露出するように、耐酸化膜であるシリコン窒化膜（不図示）を形成し、これをマスクにしてミニＬＯＣＯＳ酸化膜１０６を形成する。次に当該シリコン窒化膜をエッチングした後、露光・現像処理して抵抗素子１０２ａ、容量素子１０２ｂを形成する所望位置にレジスト１１４を形成する。
【００１８】
図１０参照。ミニＬＯＣＯＳ酸化膜１０６とレジスト１１４をマスクにして、ポリシリコン膜１１３をエッチング・除去して、フローティングゲート１０５及びポリシリコン抵抗１１２ａ、キャパシタ下部電極１１２ｂを形成する。その後、ポリシリコン抵抗１１２ａとキャパシタ下部電極１１２ｂへの不純物導入は同時に又は別個に行う。
【００１９】
図１０の後続いて、全面にシリコン酸化物から成る第２の絶縁膜１０７を形成する。第２の絶縁膜１０７の上にポリシリコン膜を形成して、フローティングゲート１０５の上部から側部にかけて延在するようにパターニングしてコントロールゲート１０８ａを形成する。また、同時に容量素子１０２ｂの上部に容量上部電極１０８ｂを形成する。そして、不純物を半導体層１０３にイオン注入して、ソース・ドレイン（共に不図示）なる両領域を形成する。
【００２０】
その後、スプリットゲート型フラッシュメモリ１０１及び抵抗素子１０２ａ、容量素子１０２ｂの全体に層間絶縁膜１０９を付して、図１１に示す半導体装置が完成する。
【００２１】
【発明が解決しようとする課題】
上述した半導体装置の製造方法の図９において、ミニＬＯＣＯＳ酸化膜１０６とレジスト１１４をマスクとして、ポリシリコン膜１１３をエッチングする際に、適正なエッチングの条件を設定すること（エッチングガス種や温度、濃度等の適正な選定）が至極困難であった。
【００２２】
これは抵抗素子１０２ａ及び容量素子１０２ｂを形成する際のレジスト１１４の中にカーボン（Ｃ）が存在し、酸化膜中の酸素（Ｏ）と結合して、ミニＬＯＣＯＳ酸化膜１０６のエッチングレートが増加し、フローティングゲート１０５のポリシリコンとのエッチング選択比が低下することに起因する。
【００２３】
例えば、上述したような従来例において、ポリシリコン膜１１３をエッチングするガス種を選択すると、レジスト１１４の影響で、ミニＬＯＣＯＳ酸化膜１０６のエッチングがレジストのない場合に比べて進み、その直下の突起部１１０のポリシリコン膜１１３が必要以上にエッチングされてしまう。また、ポリシリコン膜１１３のオーバーエッチング中に第１の絶縁膜１０４がエッチオフされ、半導体層１０３がエッチングされてしまう。さらに、フローティングゲート１０５のポリシリコン側壁面の形成状況も変化し、垂直状況を維持できなくなる。これらの例については、後述する図１２にて説明する。
【００２４】
レジストが存在する場合に、レジストがない場合と同等のフローティング形状を得るためのエッチング条件を見出すことはとても困難である。仮に適切なエッチング条件を見つけられたとしても、必要とするポリシリコン抵抗や容量は様々でありレジスト面積は設計パターンごとに違うので、そのエッチング条件は汎用性に乏しいものとなる。つまり、エッチングガス及びエッチング条件を設計パターンごとに１つ１つ探さねばならず、非効率的であることは明らかである。
【００２５】
以下に、上述した酸化膜がエッチングされ、ポリシリコン膜もそれに伴いエッチングされた場合について、図１２を参考にしながら説明する。図１２は図１１の突起部１１０付近の拡大図である。
【００２６】
同図は理想の突起状態（理想の突起部１１０を含むフローティングゲート１０５を点線で図示）の円Ａと、従来例に見られる突起状態の円Ｂとを比較したものである。エッチングが行き過ぎると、ミニＬＯＣＯＳ酸化膜１０６は、円Ａの状態から円Ｂの状態にまでエッチングが進行する。これに伴い、ミニＬＯＣＯＳ酸化膜１０６のフローティングゲート１０５に該当するポリシリコン膜もエッチングされる。
【００２７】
この結果、ミニＬＯＣＯＳ酸化膜１０６のバーズビークの先端の形により、円Ｂの突起部は円Ａの突起部よりも先端の先鋭さが鈍くなる（急峻でなくなる）。つまり、データ消去時のイレーズ特性（電子の引き抜き）が劣化するという欠点を有することとなる。
【００２８】
本発明は、上記欠点に鑑みなされたものであり、必要以上にフローティングゲート１０５がエッチングされない混載型のスプリットゲート型フラッシュメモリを提供するものである。
【００２９】
【課題を解決するための手段】
本発明の請求項１では、半導体層上に、素子分離膜及び第１の絶縁膜を形成する工程と、全面にポリシリコン膜、第２の絶縁膜を順次形成する工程と、前記第２の絶縁膜上の所望位置にマスクを形成し、当該絶縁膜をエッチングして、前記ポリシリコン膜上に第２の絶縁膜から成る第１の残部及び第２の残部を形成する工程と、前記ポリシリコン膜及び前記残部上にシリコン窒化膜を形成し、前記シリコン窒化膜の所望位置に開口部を設け、前記開口部を介して前記ポリシリコン膜を熱酸化して、ミニＬＯＣＯＳ酸化膜を形成する工程と、前記シリコン窒化膜を除去する工程と、前記ミニＬＯＣＯＳ酸化膜及び前記第２の絶縁膜の残部をマスクに、前記ポリシリコン膜をエッチングして、前記ミニＬＯＣＯＳ酸化膜下にフローティングゲートを形成すると共に、前記第１の残部下にポリシリコン抵抗を、前記第２の残部下に容量素子の下部電極を、それぞれ形成する工程と、前記第１の絶縁膜の表面、前記ポリシリコン膜の側面、前記ミニＬＯＣＯＳ酸化膜の表面、前記第１、２の残部の側面及び表面、のそれぞれに第３の絶縁膜を被覆する工程と、前記フローティングゲートの上部から側部にかけてコントロールゲートを形成し、且つ前記容量素子の下部電極上の所望位置に容量素子の上部電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法を提供する。
【００３０】
本発明の請求項２では、前記ポリシリコン抵抗又は前記容量素子の少なくともいずれか一方のみで形成することを特徴とする請求項１記載の半導体装置の製造方法を提供する。
【００３１】
本発明の請求項３では、前記容量素子内の前記第２の絶縁膜と、前記ポリシリコン膜とが、前記第３の絶縁膜を介して形成する工程と、を含む請求項１又は２記載の半導体装置の製造方法を提供する。
【００３２】
本発明の請求項４では、前記第２の絶縁膜の膜厚が５０〜５００Åであることを特徴とする請求項１、又は２、又は３記載の半導体装置の製造方法を提供する。
【００３３】
本発明の請求項５では、前記ポリシリコン膜の膜厚と前記第２の絶縁膜の膜厚の比率が２４：１〜１２：５であることを特徴とした請求項１、又は２、又は３、又は４記載の半導体装置の製造方法を提供する。
【００３４】
【発明の実施の形態】
図１乃至図６は本発明の第１の実施形態に係る製造方法を示す発明を時系列的に示した断面図である。全図中、同一構成要素には同一の符号を付した。
【００３５】
本実施形態の製造方法によって製造された半導体装置は、図６に示すものである。本実施形態では、スプリットゲート型フラッシュメモリ１と抵抗素子２ａ及び容量素子２ｂが同一の半導体基板上に形成している点は、図１１に示す従来例と同じである。しかし、抵抗素子２ａと容量素子２ｂとを形成する方法及び異方性エッチングした後の効果は大きく従来例とは相違する。
【００３６】
以下、本実施形態の製造方法について、図１乃至図６を参照にして、順次説明する。
【００３７】
図１参照：
半導体基板（不図示）を用意し、当該半導体基板上にＰ型の半導体層３を形成する。次に酸化シリコン膜とシリコン窒化膜とレジスト（共に不図示）を半導体層３上の表面全体に付し、露光・現像処理し、当該レジストをマスクとしてシリコン窒化膜をエッチングして開口部（不図示）を形成し、熱酸化等により素子分離膜としてのＬＯＣＯＳ酸化膜５を形成する。その後、全面に熱酸化や化学気相成長法等を施し、第1の絶縁膜４となるための第1の酸化シリコン膜（ＳｉＯ2）を８２Å程度形成する。
【００３８】
次に、当該第1の絶縁膜４及びＬＯＣＯＳ酸化膜５上に、化学気相成長法を用いたシラン（ＳｉＨ4）等を窒素（Ｎ2）や水素（Ｈ2）雰囲気中で熱分解することでポリシリコン膜６を１２００Å程度成膜する。
【００３９】
その後、当該ポリシリコン膜６上に熱酸化や化学気相成長法等により、第２の酸化シリコン膜８を５０〜５００Å程度形成する。
【００４０】
図２参照：
次に抵抗素子２ａ及び容量素子２ｂを形成するために、レジストを塗布し、マスク露光及び現像処理を施す。そして、異方性エッチングを行って第２の酸化シリコン膜８をエッチングし、レジスト７直下のみに第２の酸化シリコン膜８を残す（以下、当該箇所を第２の酸化シリコン膜８ａと称す。）。
【００４１】
図３参照。
【００４２】
その後、レジスト７を除去し、ポリシリコン膜６及び第２の酸化シリコン膜８ａの表面上に、シリコン窒化膜９を８００Å程度形成する。このシリコン窒化膜９は、スプリットゲート型フラッシュメモリ１のミニＬＯＣＯＳ酸化膜１０を形成するための耐酸化膜である。
【００４３】
続けて、レジスト（不図示）を塗布し、マスク露光及び現像処理をして、ミニＬＯＣＯＳ酸化膜１０を形成する所望箇所に、ポリシリコン膜６が露出するように開口部１１を設ける。
【００４４】
図４参照。
【００４５】
次に、ポリシリコン膜６を熱酸化することで当該開口部１１にミニＬＯＣＯＳ酸化膜１０を形成する。その後、表面に存在するシリコン窒化膜９を除去する。
【００４６】
図５参照。
【００４７】
その後、ミニＬＯＣＯＳ酸化膜１０と第２の酸化シリコン膜８ａとをマスクとして、ポリシリコン膜６に異方性エッチングを行う。ここで本発明の特徴は、抵抗素子２ａ及び容量素子２ｂ上に、ミニＬＯＣＯＳ酸化膜１０と同質の酸化シリコン膜（ＳｉＯ2）である第２の絶縁膜８ａを残し、それらをマスクとしてポリシリコン膜６を異方性のドライエッチングすることである。上記のエッチング条件は、一般的にポリシリコンをエッチングするときと同様なエッチングガス（ＣＦ4、ＨＢｒ等）を用いる。
【００４８】
第２の酸化シリコン膜８ａ直下にある、エッチングによって残したポリシリコン膜６をポリシリコン膜６ａとする。このポリシリコン膜６ａはそれぞれ抵抗素子２a及び容量素子２ｂの下部電極となる。
【００４９】
また、ここでポリシリコン膜６ａには、所望の抵抗値及び容量値を維持する必要がある。その方法として、以下の２つの方法がある。
【００５０】
第１の方法として、抵抗素子２ａ又は容量素子２ｂの素子形状（図５の２つのポリシリコン膜６ａ）を形成した後、任意の工程でレジストを付し、当該レジストをマスクとして、上述した２つのポリシリコン膜６ａに不純物を同時に、または別々に注入する。このとき、抵抗素子２ａは任意の抵抗値になるように不純物を注入し、容量素子２ｂの下部電極は、電極の空乏化を防止するために、５×１０15（個／ｃｍ2）程度の不純物を注入する。
【００５１】
第２の方法として、後述する半導体層３内のトランジスタのソース・ドレインを形成する際に行うイオン注入と同時に、抵抗素子２ａのポリシリコン膜６ａにもイオン注入を行なう。この場合、上記第１の方法よりもレジストを形成しない分だけ、工程数を削減できるメリットがある。
【００５２】
図６参照。
【００５３】
その後、第３の絶縁膜１３をスプリットゲート型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂの全面に被覆する。次に第３の絶縁膜１３上にポリシリコン膜を被覆する。当該ポリシリコン膜上に不図示なレジストを形成し、露光・現像処理を行って所望位置に開口部を設ける。そして、エッチングを施すことでコントロールゲート１４ａ及び容量上部電極１４ｂを形成する。
【００５４】
尚、ここでコントロールゲート１４ａ及び容量上部電極１４ｂを形成するためのポリシリコン膜は、ポリシリコンとタングステンシリサイドとの積層でもよい。
【００５５】
次に、形成したフローティングゲート１２及びコントロールゲート１４をマスクにして、不純物を半導体層３にイオン注入して、ソース・ドレイン（共に不図示）なる両領域を形成する。ここで、上述したように不純物の注入は所望の抵抗値を得るためにポリシリコン膜６ａに行う場合もある。
【００５６】
そして、スプリットゲート型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂの全体に層間絶縁膜１５を付す。そして、図６に示すスプリットゲート型フラッシュメモリ１、抵抗素子２ａ及び容量素子２ｂを有する混載型の半導体装置が完成する。
【００５７】
図７は本発明の第２の実施形態に係る半導体装置を示す断面図である。第１の実施形態（図６）との相違点は、容量素子２ｂの形状である。第１の実施形態と同一構成要素には同一の符号を付し、同一内容については説明を省略する。
【００５８】
本実施形態の特徴は、容量素子２ｂにおいて容量上部電極１４ｂが第３の絶縁膜１３を介して容量下部電極１２ｂ上に存在していることである。一般的に容量素子２ｂの容量値は、容量上部電極１４ｂと容量下部電極１２ｂとの距離に依存する。つまり、本実施形態ではその距離が、薄い第３の絶縁膜１３だけとなり、高い容量値を持つことが可能となる。
【００５９】
本実施形態の製造方法は、本発明の第１の実施形態の製造方法と大きく相違しないが、図５に示す工程において、容量素子２ｂの酸化シリコン膜８ａを選択的にエッチングすれば良い。
【００６０】
本発明（第１及び第２の実施形態）の特徴は、抵抗素子２ａ及び容量素子２ｂの下部電極の形成に際して第２の酸化シリコン膜８ａを形成し、当該第２の酸化シリコン膜８ａをマスクとして、ポリシリコン膜６をエッチングすることで、図４のポリシリコン膜６のエッチング形状を抵抗素子２ａ及び容量素子２ｂの面積に係わらず安定させるものである。
【００６１】
以上より、本発明の製造方法では、抵抗素子２ａ及び容量素子２ｂの下部電極はミニＬＯＣＯＳ酸化膜１０と同材質の第２の酸化シリコン膜８を、その上方に有するため、レジストを必要としないので、ポリシリコン膜６をエッチングする際のレジストの影響について考える必要はない。
【００６２】
この結果、ミニＬＯＣＯＳ酸化膜１０及びその直下に存在するフローティングゲート１２が必要以上にエッチングされることはなくなり、ミニＬＯＣＯＳ酸化膜１０の先端のバーズビーク直下にあるフローティングゲート１２の突起部は先鋭な状態を維持できる。そして、スプリットゲート型フラッシュメモリ１のデータ消去特性（電子の引き抜き効率等）が劣化することはない。
【００６３】
尚、上述した実施形態では、抵抗素子２ａ及び容量素子２ｂを半導体層３上のＬＯＣＯＳ酸化膜６上に形成した例を開示したが、当該ＬＯＣＯＳ酸化膜６は本発明にかならずしも必要な要素ではない。
【００６４】
また、抵抗素子２ａの周囲にサイドウォールスペーサを形成したもの、及び第２の酸化シリコン膜８の一部がサイドウォールスペーサ化したものも、本発明に含まれる。
【００６５】
この結果、本発明ではポリシリコン膜６の膜厚と第２の絶縁膜８ａの膜厚との比率が２４：１〜１２：５となる。
【００６６】
【発明の効果】
フローティングゲート１２直下のポリシリコン膜６が、エッチングの際に必要以上にエッチングされることがなくなる。これにより、フローティングゲート１２の先端の突起部が先鋭に保たれ、データ消去時のイレーズ特性（電子の引き抜き）が劣化することはなくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の半導体装置を示す断面図である。
【図８】従来の半導体装置に係る製造方法を示す断面図である。
【図９】従来の半導体装置に係る製造方法を示す断面図である。
【図１０】従来の半導体装置に係る製造方法を示す断面図である。
【図１１】従来の半導体装置に係る製造方法を示す断面図である。
【図１２】従来の半導体装置に係る製造方法を示す断面図である。
Claims (4)
- 半導体層上に、素子分離膜及び第１の絶縁膜を形成する工程と、
全面に第１の導電膜、第２の絶縁膜を順次形成する工程と、
前記第２の絶縁膜上の所望位置にマスクを形成し、当該絶縁膜をエッチングして、前記第１の導電膜上に第２の絶縁膜から成る第１の残部及び第２の残部を形成する工程と、
前記第１の導電膜及び前記残部上にシリコン窒化膜を形成し、前記シリコン窒化膜の所望位置に開口部を設け、前記開口部を介して前記第１の導電膜を熱酸化して、ミニＬＯＣＯＳ酸化膜を形成する工程と、
前記シリコン窒化膜を除去する工程と、
前記ミニＬＯＣＯＳ酸化膜及び前記第２の絶縁膜の残部をマスクに、前記第１の導電膜をエッチングして、前記ミニＬＯＣＯＳ酸化膜下にフローティングゲートを形成すると共に、前記第１の残部下にポリシリコン抵抗を、前記第２の残部下に容量素子の下部電極を、それぞれ形成する工程と、
前記第１の絶縁膜の表面、前記第１の導電膜の側面、前記ミニＬＯＣＯＳ酸化膜の表面、前記第１、２の残部の側面及び表面、のそれぞれに第３の絶縁膜を被覆する工程と、
前記フローティングゲートの上部から側部にかけて、第２の導電膜にてコントロールゲートを形成し、且つ前記容量素子の下部電極上の所望位置に容量素子の上部電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。 - 前記容量素子を形成する工程が、前記第２の絶縁膜を選択的に除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第２の絶縁膜の膜厚が５０〜５００Åであることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
- 前記第１の導電膜の膜厚と前記第２の絶縁膜の膜厚の比率が２４：１〜１２：５であることを特徴とする請求項１乃至請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094753A JP4152116B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094753A JP4152116B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297928A JP2003297928A (ja) | 2003-10-17 |
| JP4152116B2 true JP4152116B2 (ja) | 2008-09-17 |
Family
ID=29387048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094753A Expired - Fee Related JP4152116B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4152116B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5707224B2 (ja) * | 2011-05-20 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2002
- 2002-03-29 JP JP2002094753A patent/JP4152116B2/ja not_active Expired - Fee Related
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|---|---|
| JP2003297928A (ja) | 2003-10-17 |
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