KR100782784B1 - 플래쉬메모리 소자 및 그 제조방법 - Google Patents

플래쉬메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100782784B1
KR100782784B1 KR1020060135741A KR20060135741A KR100782784B1 KR 100782784 B1 KR100782784 B1 KR 100782784B1 KR 1020060135741 A KR1020060135741 A KR 1020060135741A KR 20060135741 A KR20060135741 A KR 20060135741A KR 100782784 B1 KR100782784 B1 KR 100782784B1
Authority
KR
South Korea
Prior art keywords
floating gate
polysilicon pattern
substrate
insulating layer
memory device
Prior art date
Application number
KR1020060135741A
Other languages
English (en)
Inventor
박성희
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060135741A priority Critical patent/KR100782784B1/ko
Application granted granted Critical
Publication of KR100782784B1 publication Critical patent/KR100782784B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명에 따른 플래시 메모리소자는 기판상에 형성되고 채널 도핑된 폴리실리콘 패턴; 상기 채널 도핑된 폴리실리콘 패턴을 포함하는 기판 전면에 형성된 터널 절연막; 상기 터널 절연막 상에 형성된 나노 스케일의 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 전극간 절연막; 상기 전극간 절연막 상에 형성된 컨트롤 게이트; 및 상기 폴리실리콘 패턴에 형성된 소스/드레인;을 포함하는 것을 특징으로 한다.
플래시 메모리소자, 플로팅 게이트, 나노

Description

플래쉬메모리 소자 및 그 제조방법{Flash memory device and Method for manufacturing thereof}
도 4는 본 발명의 실시예에 따른 플래시 메모리소자의 단면도.
도 1 내지 도 4는 본 발명의 실시예에 따른 플래시 메모리소자의 제조방법의 공정단면도.
<도면의 주요 부분에 대한 설명>
110: 기판 120: 버퍼층 산화막
130: 폴리실리콘 패턴 140: 터널 절연막
150: 플로팅게이트 160: 전극간 절연막
170: 컨트롤게이트
본 발명은 플래시 메모리소자 및 그 제조방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자는 실리콘 기판 상부에 박막의 터널 산화막과, 그 상부에 폴리실리콘으로 이루어진 플로팅 게이트와 플로팅 게이트 전극 상부에 형성되는 전극간 절연막과, 소정의 전압을 인가받는 콘트롤(control)게이트 전 극이 구비된다.
최근 각종 가전이나 휴대용 전자기기가 발전함에 따라 더욱 높은 집적도를 요구하게 되었으며, MLC(Multi LevelCell)와 같은 방법을 적용하여 주어진 기술 노드에서 메모리 용량을 높일 수 있으나, 필연적으로는 내구성 있는 플래시 메모리소자의 크기가 줄어들어야 한다. 이와 같이 플래시 메모리 소자의 크기가 줄어듬에 따라 리소그라피 과정에서 발생하는 문제에 의해 CD(Critical Dimension)의 크기가 정확히 제어되지 않아 발생하는 CDE(CD Error)가 문제되고 있다.
그와 더불어 셀 소자와 셀 소자 사이의 거리가 가까워짐에 따라 소자사이의 크로스 토크(cross-talk)가 발생하여 메모리소자의 동작 에러 및 문턱전압 산포 증가를 초래하고 있다. 셀 소자의 쓰기/지우기 동작에 따른 문턱전압의 산포는 가능한한 작을수록 좋지만 소자의 크기가 줄어듬에 따라 앞서 언급한 문제에 의해 증가하고 있어 수율을 저하시키는 요인이 되고 있다.
본 발명은 리소그라피 과정에서의 집적도의 한계를 극복할 수 있는 플래시 메모리소자 및 그 제조방법을 제공하고자 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 플래시 메모리소자는 기판상에 형성되고 채널 도핑된 폴리실리콘 패턴; 상기 채널 도핑된 폴리실리콘 패턴을 포함하는 기판 전면에 형성된 터널 절연막; 상기 터널 절연막 상에 형성된 나노 스케일의 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 전극간 절연막; 상기 전극간 절연막 상에 형성된 컨트롤 게이트; 및 상기 폴리실리콘 패턴에 형성된 소스/드레인;을 포함하는 것을 특징으로 한다.
또한, 상기의 목적을 달성하기 위한 본 발명에 따른 플래시 메모리소자의 제조방법은 기판상에 폴리실리콘 패턴을 형성하는 단계; 상기 폴리실리콘 패턴에 채널 도핑을 하는 단계; 상기 채널 도핑된 폴리실리콘 패턴을 포함하는 기판 전면에 터널 절연막을 형성하는 단계; 상기 터널 절연막 상에 나노 스케일의 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상에 전극간 절연막을 형성하는 단계; 상기 전극간 절연막 상에 컨트롤 게이트를 형성하는 단계; 및 상기 폴리실리콘 패턴에 소스/드레인 이온주입을 하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면 나노공정(Nano Proces)을 도입함으로 NVM(Non-Volatility Memory) 소자의 집적도를 높이는 것으로 플로팅 게이트(Floating Gate)의 종류에 따라 신호의 라이팅(Writing) 정도를 조절할 수 있는 장점이 있다.
이하, 본 발명의 실시예에 따른 플래시 메모리소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 4는 본 발명의 실시예에 따른 플래시 메모리소자의 단면도이다.
본 발명의 실시예에 따른 플래시 메모리소자는 기판(110)상에 형성되고 채널 도핑된 폴리실리콘 패턴(130); 상기 채널 도핑된 폴리실리콘 패턴(130)을 포함하는 기판 전면에 형성된 터널 절연막(140); 상기 터널 절연막(140) 상에 형성된 나노 스케일의 플로팅 게이트(150); 상기 플로팅 게이트(150) 상에 형성된 전극간 절연막(160); 상기 전극간 절연막(160) 상에 형성된 컨트롤 게이트(170); 및 상기 폴리실리콘 패턴(130)에 형성된 소스/드레인(미도시);을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 플래시 메모리소자는 상기 기판(110)상에 형성된 버퍼 산화막(120)을 더 포함하고, 상기 폴리실리콘 패턴(130)은 상기 버퍼 산화막(120) 상에 형성될 수 있다.
본 발명에 따른 플래시 메모리소자에 의하면 플로팅 게이트가 나노공정(Nano Proces)에 의해 형성됨으로써 NVM(Non-Volatility Memory) 소자의 집적도를 높이는 것으로 플로팅 게이트(Floating Gate)의 종류에 따라 신호의 라이팅(Writing) 정도를 조절할 수 있는 효과가 있다.
또한, 본 발명에 의하면 플로팅 게이트의 형성에 나노공정이 도입됨으로써 게이트의 수가 많아짐으로써 문턱전압의 산포를 줄일 수 있고, 나아가 크로스 토크(cross-talk)를 예방할 수 있음으로써 기가 바이트(Giga byte) NVM 디바이스를 개발할 수 있는 효과가 있다.
본 발명의 실시예에 따른 플래시 메모리소자의 제조방법을 설명한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 플래시 메모리소자의 제조방법의 공정단면도이다.
우선, 도 1 및 도 2와 같이, 기판(110)상에 폴리실리콘 패턴(130)을 형성한다.
이때, 도 1과 같이 상기 기판(110)상에 버퍼 산화막(120)을 형성하고, 상기 폴리실리콘 패턴(130)은 상기 버퍼 산화막(120) 상에 형성될 수 있다.
상기 폴리실리콘 패턴(130)은 이후 채널, 소스/드레인 영역이 형성된다.
이후, 상기 폴리실리콘 패턴(130)에 채널 도핑을 진행한다. 예를 들어, P형 불순물을 도핑할 수 있다.
다음으로, 도 3과 같이 상기 채널 도핑된 폴리실리콘 패턴(130)을 포함하는 기판(110) 전면에 터널 절연막(140)을 형성한다.
예를 들어, 상기 기판(110)을 약 800~1000℃에서 수시간 동안 O2를 공급하여 터널절연막(140)을 형성할 수 있다.
그 후, 상기 터널 절연막(140) 상에 나노 스케일의 플로팅 게이트(150)를 형성한다.
예를 들어, 상기 터널 절연막(140) 상에 Ni1 - xFex를 형성하고, 상기 Ni1 - xFex 층 위에 폴리아미드 박막을 적층한다. 그 후, 가열에 의해 상기 폴리아미드와 상기 Ni1 - xFex가 결합하여 폴리아미드 내에 Ni1 - xFex 나노결정체가 자발 형성된 플로팅 게이트가 형성될 수 있다.
본 발명에 의하면 플로팅 게이트의 형성에 나노공정이 도입됨으로써 게이트의 수가 많아짐으로써 문턱전압의 산포를 줄일 수 있고, 나아가 크로스 토크(cross-talk)를 예방할 수 있는 효과가 있다.
다음으로, 도 4와 같이 상기 플로팅 게이트(150) 상에 전극간 절연막(160)을 형성한다. 상기 전극간 절연막(160)은 ONO(Oxide-Nitride-Oxide)로 형성할 수 있다.
그 후, 상기 전극간 절연막(160) 상에 컨트롤 게이트(170)를 형성한다.
예를 들어, Al 등의 금속게이트로 이루어진 컨트롤 게이트(170)를 형성한다.
이 후, 상기 폴리실리콘 패턴(130)에 소스/드레인(미도시) 이온주입을 행할 수 있다.
한편, 상기 형성된 컨트롤 게이트(170), 상기 전극간 절연막(160), 상기 플로팅 게이트(150), 상기 터널 절연막(140)을 순차적으로 패터닝하는 공정을 진행할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 플래시 메모리소자 및 그 제조방법에 의하면 나노공정(Nano Proces)을 도입함으로 NVM(Non-Volatility Memory) 소자의 집적도를 높이는 것으로 플로팅 게이트(Floating Gate)의 종류에 따라 신호의 라이팅(Writing) 정도를 조절할 수 있는 효과가 있다.
또한, 본 발명에 의하면 플로팅 게이트의 형성에 나노공정이 도입됨으로써 게이트의 수가 많아짐으로써 문턱전압의 산포를 줄일 수 있고, 나아가 크로스 토 크(cross-talk)를 예방할 수 있음으로써 기가 바이트(Giga byte) NVM 디바이스를 개발할 수 있는 효과가 있다.

Claims (4)

  1. 기판상에 형성되고 채널 도핑된 폴리실리콘 패턴;
    상기 채널 도핑된 폴리실리콘 패턴이 형성된 기판 전면에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 나노 스케일의 플로팅 게이트;
    상기 플로팅 게이트 상에 형성된 전극간 절연막;
    상기 전극간 절연막 상에 형성된 컨트롤 게이트; 및
    상기 폴리실리콘 패턴에 형성된 소스/드레인;을 포함하는 것을 특징으로 하는 플래시 메모리소자.
  2. 제1 항에 있어서,
    상기 기판상에 형성된 버퍼 산화막을 더 포함하는 것을 특징으로 하는 플래시 메모리소자.
  3. 기판상에 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리실리콘 패턴에 채널 도핑을 하는 단계;
    상기 채널 도핑된 폴리실리콘 패턴을 포함하는 기판 전면에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 나노 스케일의 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 전극간 절연막을 형성하는 단계;
    상기 전극간 절연막 상에 컨트롤 게이트를 형성하는 단계; 및
    상기 폴리실리콘 패턴에 소스/드레인 이온주입을 하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
  4. 제3 항에 있어서,
    상기 기판상에 버퍼 산화막을 형성하는 단계를 더 포함하고, 상기 폴리실리콘 패턴은 상기 버퍼 산화막 상에 형성되는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
KR1020060135741A 2006-12-27 2006-12-27 플래쉬메모리 소자 및 그 제조방법 KR100782784B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060135741A KR100782784B1 (ko) 2006-12-27 2006-12-27 플래쉬메모리 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060135741A KR100782784B1 (ko) 2006-12-27 2006-12-27 플래쉬메모리 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100782784B1 true KR100782784B1 (ko) 2007-12-05

Family

ID=39139851

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060135741A KR100782784B1 (ko) 2006-12-27 2006-12-27 플래쉬메모리 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100782784B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040054916A (ko) * 2002-12-18 2004-06-26 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR20040057569A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR20060078437A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법
KR20060078439A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040054916A (ko) * 2002-12-18 2004-06-26 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR20040057569A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR20060078437A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법
KR20060078439A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법

Similar Documents

Publication Publication Date Title
US8679915B2 (en) Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate
JP5149539B2 (ja) 半導体装置
US8890232B2 (en) Methods and apparatus for non-volatile memory cells with increased programming efficiency
US9691866B2 (en) Memory cell having a vertical selection gate formed in an FDSOI substrate
KR100936627B1 (ko) 플래시 메모리 소자 및 이의 제조 방법
CN101783350A (zh) 快闪存储器件及其制造方法
KR20080051014A (ko) 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법
KR100752192B1 (ko) 단일 폴리 구조의 플래시 메모리 소자 및 그 제조 방법
KR100731076B1 (ko) 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법
KR100407084B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US8906762B2 (en) Flash memory with P-type floating gate
KR100782784B1 (ko) 플래쉬메모리 소자 및 그 제조방법
JPH04208573A (ja) 不揮発性半導体記憶装置の製造方法
KR20080059060A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR100725112B1 (ko) 백―바이어스를 이용하여 ｓｏｉ 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 소자의 제조 방법, 그 소거 방법 및 그 구조
CN109638015B (zh) 分离栅flash器件的工艺方法
JP2010062359A (ja) 半導体装置の製造方法
KR100670504B1 (ko) 비휘발성 메모리 소자 및 그의 제조방법
KR100787771B1 (ko) 플래시 메모리의 게이트 전극 제조방법 및 구조
KR100972906B1 (ko) 플래쉬 메모리 셀 및 그의 제조 방법
KR101025926B1 (ko) Ｅｅｐｒｏｍ 셀 제조 방법
KR20080029568A (ko) 플래시 메모리 소자 및 그 제조방법
KR20050070785A (ko) 플래시 메모리 셀의 게이트 형성 방법
JP2005277236A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20050011107A (ko) 온/오프 특성이 우수한 플래시 또는 이이피롬 셀 제작방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee