JP3439073B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JP3439073B2 JP3439073B2 JP18372897A JP18372897A JP3439073B2 JP 3439073 B2 JP3439073 B2 JP 3439073B2 JP 18372897 A JP18372897 A JP 18372897A JP 18372897 A JP18372897 A JP 18372897A JP 3439073 B2 JP3439073 B2 JP 3439073B2
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Description
【0001】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置及びその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュEEPROMの情報消去特性の改
善に関する。
装置及びその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュEEPROMの情報消去特性の改
善に関する。
【0002】
【従来の技術】近年、携帯電話やデジタルスチルカメラ
などの応用分野の拡大に伴い、電気的にプログラム及び
消去可能な不揮発性半導体記憶装置(EEPROM; Electrica
lly Erasable and Programmable Read Only Memory)が
注目されている。EEPROMはフローティングゲートに電荷
が蓄積されているか否かで2値またはそれ以上の情報を
記録し、フローティングゲートの電荷の有無によるソー
ス領域とドレイン領域との間の導通の変化によって情報
を読み取る不揮発性半導体記憶装置であり、大きくわけ
てスタックゲート型とスプリットゲート型に分類され
る。この内スプリットゲート型フラッシュEEPROMは例え
ば米国特許第5029130号、第5045488号、
5067108号に記載されている。このスプリットゲ
ート型フラッシュEEPROMは図9に示すように、半導体基
板31上に所定間隔隔てて形成されたドレイン領域43
及びソース領域44の間にチャネル領域45が形成され
ている。チャネル領域45の一部上にゲート絶縁膜40
を介して、ソース領域44の一部上に延在するフローテ
ィングゲート37が形成され、該フローティングゲート
37の上部及び側部をトンネル絶縁膜39を介して被覆
し、かつドレイン領域43の一部上に延在したコントロ
ールゲート42が形成されている。
などの応用分野の拡大に伴い、電気的にプログラム及び
消去可能な不揮発性半導体記憶装置(EEPROM; Electrica
lly Erasable and Programmable Read Only Memory)が
注目されている。EEPROMはフローティングゲートに電荷
が蓄積されているか否かで2値またはそれ以上の情報を
記録し、フローティングゲートの電荷の有無によるソー
ス領域とドレイン領域との間の導通の変化によって情報
を読み取る不揮発性半導体記憶装置であり、大きくわけ
てスタックゲート型とスプリットゲート型に分類され
る。この内スプリットゲート型フラッシュEEPROMは例え
ば米国特許第5029130号、第5045488号、
5067108号に記載されている。このスプリットゲ
ート型フラッシュEEPROMは図9に示すように、半導体基
板31上に所定間隔隔てて形成されたドレイン領域43
及びソース領域44の間にチャネル領域45が形成され
ている。チャネル領域45の一部上にゲート絶縁膜40
を介して、ソース領域44の一部上に延在するフローテ
ィングゲート37が形成され、該フローティングゲート
37の上部及び側部をトンネル絶縁膜39を介して被覆
し、かつドレイン領域43の一部上に延在したコントロ
ールゲート42が形成されている。
【0003】以下にスプリットゲート型フラッシュEEPR
OMセルの動作を述べる。先ず、データを書き込むときに
は、コントロールゲート42とソース領域44に電圧を
印加し(例えばコントロールゲート42に2V、ソース領
域44に12V)、チャネル領域45に電流を流すことに
よりフローティングゲート37に熱電子を注入して蓄積
させる。また、データを消去するときには、ドレイン領
域43及びソース領域44に電圧を印加せず、コントロ
ールゲート42に電圧(例えば15V)を印加することに
より、フローティングゲート37に蓄積されている電子
をファウラー・ノルドハイムトンネル電流(Fowler-Nor
dheim tunneling current、以下FNトンネル電流と言
う)としてコントロールゲート42へ引き抜く。
OMセルの動作を述べる。先ず、データを書き込むときに
は、コントロールゲート42とソース領域44に電圧を
印加し(例えばコントロールゲート42に2V、ソース領
域44に12V)、チャネル領域45に電流を流すことに
よりフローティングゲート37に熱電子を注入して蓄積
させる。また、データを消去するときには、ドレイン領
域43及びソース領域44に電圧を印加せず、コントロ
ールゲート42に電圧(例えば15V)を印加することに
より、フローティングゲート37に蓄積されている電子
をファウラー・ノルドハイムトンネル電流(Fowler-Nor
dheim tunneling current、以下FNトンネル電流と言
う)としてコントロールゲート42へ引き抜く。
【0004】以下に従来のスプリットゲート型フラッシ
ュEEPROMセルの製造方法を述べる。先ず、図10の
(a)に示すように、p型単結晶半導体基板31上に熱酸
化法を用いてSiO2膜からなる第1の絶縁膜32を形成
し、減圧CVD(Chemical VaporDeposition)法を用い
てドープドポリシリコン膜からなる第1の導電膜33を
形成し、さらに減圧CVD法を用いてシリコン窒化膜3
4を形成し、該シリコン窒化膜34をエッチングして開
口部35を形成する。
ュEEPROMセルの製造方法を述べる。先ず、図10の
(a)に示すように、p型単結晶半導体基板31上に熱酸
化法を用いてSiO2膜からなる第1の絶縁膜32を形成
し、減圧CVD(Chemical VaporDeposition)法を用い
てドープドポリシリコン膜からなる第1の導電膜33を
形成し、さらに減圧CVD法を用いてシリコン窒化膜3
4を形成し、該シリコン窒化膜34をエッチングして開
口部35を形成する。
【0005】次に、図10の(b)に示すように、該開
口部35をマスクとして熱酸化するLOCOS(Local Oxidat
ion of Silicon)法によって該導電膜33にSiO2膜から
なる選択酸化膜36を形成する。この時、シリコン窒化
膜34の端部下にバーズビーク36aが形成される。次
に、図10の(c)に示すように、熱リン酸によりシリ
コン窒化膜34を除去し、該選択酸化膜36をマスクと
して、異方性エッチングを行い、フローティングゲート
37を形成する。この時、該バーズビーク36aが形成
されているために、フローティングゲート37上縁部は
バーズビーク36aに沿って尖鋭になり、突起部37aが
形成される。次に、フッ酸系のエッチング液を用いて、
第1の絶縁膜32をフローティングゲート37直下のみ
に残るように等方性エッチングを行う。
口部35をマスクとして熱酸化するLOCOS(Local Oxidat
ion of Silicon)法によって該導電膜33にSiO2膜から
なる選択酸化膜36を形成する。この時、シリコン窒化
膜34の端部下にバーズビーク36aが形成される。次
に、図10の(c)に示すように、熱リン酸によりシリ
コン窒化膜34を除去し、該選択酸化膜36をマスクと
して、異方性エッチングを行い、フローティングゲート
37を形成する。この時、該バーズビーク36aが形成
されているために、フローティングゲート37上縁部は
バーズビーク36aに沿って尖鋭になり、突起部37aが
形成される。次に、フッ酸系のエッチング液を用いて、
第1の絶縁膜32をフローティングゲート37直下のみ
に残るように等方性エッチングを行う。
【0006】次に、図10の(d)に示すように全面に
熱酸化を行い、SiO2膜からなる第2の絶縁膜38を形成
する。第1の絶縁膜32の残っている部分と第2の絶縁
膜38とがトンネル絶縁膜39及びゲート絶縁膜40に
なる。次に、減圧CVD法を用いてドープドポリシリコ
ン膜からなる第2の導電膜41を形成する。次に、図9
に示すように、第2の導電膜41を、フローティングゲ
ート37上部及び側部とチャネル領域45の一部上に残
存するようにエッチングして、コントロールゲート42
を形成する。次に、フローティングゲート37及びコン
トロールゲート42をマスクとして、半導体基板31に
n型不純物(ヒ素、リンなど)をイオン注入し、アニー
ル処理を行い、n型ドレイン領域43とn型ソース領域4
4とを形成する。
熱酸化を行い、SiO2膜からなる第2の絶縁膜38を形成
する。第1の絶縁膜32の残っている部分と第2の絶縁
膜38とがトンネル絶縁膜39及びゲート絶縁膜40に
なる。次に、減圧CVD法を用いてドープドポリシリコ
ン膜からなる第2の導電膜41を形成する。次に、図9
に示すように、第2の導電膜41を、フローティングゲ
ート37上部及び側部とチャネル領域45の一部上に残
存するようにエッチングして、コントロールゲート42
を形成する。次に、フローティングゲート37及びコン
トロールゲート42をマスクとして、半導体基板31に
n型不純物(ヒ素、リンなど)をイオン注入し、アニー
ル処理を行い、n型ドレイン領域43とn型ソース領域4
4とを形成する。
【0007】以上により、スプリットゲート型フラッシ
ュEEPROMセルが形成される。
ュEEPROMセルが形成される。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
製造工程では、フローティングゲート37を形成する際
にLOCOS法を用いるため、バーズビーク33aの形状にバ
ラツキが生じやすく、その結果として、突起部37aの
形状にバラツキが生じやすい。このため、FNトンネル電
流特性即ち、情報の消去特性にバラツキが生じやすいと
いう問題があった。
製造工程では、フローティングゲート37を形成する際
にLOCOS法を用いるため、バーズビーク33aの形状にバ
ラツキが生じやすく、その結果として、突起部37aの
形状にバラツキが生じやすい。このため、FNトンネル電
流特性即ち、情報の消去特性にバラツキが生じやすいと
いう問題があった。
【0009】そこで、フローティングゲート37の突起
部37aをLOCOS法を用いずに形成する技術が特開平8−
321563に開示されている。しかし、この方法で
は、製造工程が複雑になるという問題がある。本発明は
上記問題点を解決するためになされたものであって、優
れた情報消去特性を有するスプリットゲート型EEPROMセ
ルを備えた不揮発性半導体記憶装置の簡単かつ容易な製
造方法を提供することを目的とする。
部37aをLOCOS法を用いずに形成する技術が特開平8−
321563に開示されている。しかし、この方法で
は、製造工程が複雑になるという問題がある。本発明は
上記問題点を解決するためになされたものであって、優
れた情報消去特性を有するスプリットゲート型EEPROMセ
ルを備えた不揮発性半導体記憶装置の簡単かつ容易な製
造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】本発明は上記の問題を解
決するために成されたもので、半導体基板上に第1の絶
縁膜、第1の導電膜、第2の絶縁膜を順次形成し、前記
第2の絶縁膜をフローティングゲートに対応する部分を
残してエッチングし、前記第1の導電膜を所定の厚さエ
ッチングし、全面に第2の導電膜を形成し、該第2の導
電膜の全面をエッチングしてサイドウォールを形成し、
前記第2の絶縁膜を所定の厚さエッチングし、前記第2
の絶縁膜をマスクとして前記第1の導電膜及びサイドウ
ォールをエッチングして、フローティングゲートを形成
するものである。
決するために成されたもので、半導体基板上に第1の絶
縁膜、第1の導電膜、第2の絶縁膜を順次形成し、前記
第2の絶縁膜をフローティングゲートに対応する部分を
残してエッチングし、前記第1の導電膜を所定の厚さエ
ッチングし、全面に第2の導電膜を形成し、該第2の導
電膜の全面をエッチングしてサイドウォールを形成し、
前記第2の絶縁膜を所定の厚さエッチングし、前記第2
の絶縁膜をマスクとして前記第1の導電膜及びサイドウ
ォールをエッチングして、フローティングゲートを形成
するものである。
【0011】また、本発明は、半導体基板上に第1の絶
縁膜、第1の導電膜、第2の絶縁膜を順次形成し、フロ
ーティングゲートに対応する部分を残して前記第2の絶
縁膜をエッチングし、前記第1の導電膜を所定の厚さエ
ッチングし、全面に第2の導電膜を形成し、前記第1の
導電膜及び前記第2の導電膜の全面をエッチングし、フ
ローティングゲートを形成するものである。
縁膜、第1の導電膜、第2の絶縁膜を順次形成し、フロ
ーティングゲートに対応する部分を残して前記第2の絶
縁膜をエッチングし、前記第1の導電膜を所定の厚さエ
ッチングし、全面に第2の導電膜を形成し、前記第1の
導電膜及び前記第2の導電膜の全面をエッチングし、フ
ローティングゲートを形成するものである。
【0012】
【発明の実施の形態】以下に、本発明の不揮発性半導体
記憶装置の製造方法の第1の実施形態について製造工程
に従って述べる。尚、以下においては、例えば0.6mmデ
ザインルールの不揮発性半導体EEPROMセルを例とする。 工程1:図1の(a)に示すように、p型半導体基板1
上に熱酸化法を用いてSiO2膜からなる第1の絶縁膜2を
厚さ50乃至200Å形成する。次に該絶縁膜2上に減
圧CVD法を用いてドープドポリシリコン膜からなる第
1の導電膜3を厚さ1000Å形成する。次に該第1の
導電膜3上にCVD法を用いてSiO2膜からなる第2の絶
縁膜4を3000乃至5000Å形成する。次にフォト
リソグラフィー技術を用いてフォトレジスト5を第2の
絶縁膜4上のフローティングゲート8の形成される領域
に0.6mmの幅で形成する。
記憶装置の製造方法の第1の実施形態について製造工程
に従って述べる。尚、以下においては、例えば0.6mmデ
ザインルールの不揮発性半導体EEPROMセルを例とする。 工程1:図1の(a)に示すように、p型半導体基板1
上に熱酸化法を用いてSiO2膜からなる第1の絶縁膜2を
厚さ50乃至200Å形成する。次に該絶縁膜2上に減
圧CVD法を用いてドープドポリシリコン膜からなる第
1の導電膜3を厚さ1000Å形成する。次に該第1の
導電膜3上にCVD法を用いてSiO2膜からなる第2の絶
縁膜4を3000乃至5000Å形成する。次にフォト
リソグラフィー技術を用いてフォトレジスト5を第2の
絶縁膜4上のフローティングゲート8の形成される領域
に0.6mmの幅で形成する。
【0013】工程2:図1の(b)に示すように、フォ
トレジスト5をマスクとして、第2の絶縁膜4を異方性
エッチングし、次いで第1の導電膜3を500Åだけエ
ッチングし、フォトレジスト5を除去する。また、本工
程2は、フォトレジスト5をマスクとして、第2の絶縁
膜4に異方性エッチングを行い、次いでフォトレジスト
5を除去し、第2の絶縁膜4をマスクとして用いて第1
の導電膜3を500Åだけエッチングしても良い。
トレジスト5をマスクとして、第2の絶縁膜4を異方性
エッチングし、次いで第1の導電膜3を500Åだけエ
ッチングし、フォトレジスト5を除去する。また、本工
程2は、フォトレジスト5をマスクとして、第2の絶縁
膜4に異方性エッチングを行い、次いでフォトレジスト
5を除去し、第2の絶縁膜4をマスクとして用いて第1
の導電膜3を500Åだけエッチングしても良い。
【0014】工程3:図1の(c)に示すように減圧C
VD法を用いてドープドポリシリコン膜からなる第2の
導電膜6を厚さ500乃至1000Å形成する。 工程4:図2の(a)に示すように、第2の絶縁膜4が
露出するまで第2の導電膜6を全面エッチバックし、サ
イドウォール7を形成する。 工程5:図2の(b)に示すように、第2の絶縁膜4を
2000Å残してエッチングする。
VD法を用いてドープドポリシリコン膜からなる第2の
導電膜6を厚さ500乃至1000Å形成する。 工程4:図2の(a)に示すように、第2の絶縁膜4が
露出するまで第2の導電膜6を全面エッチバックし、サ
イドウォール7を形成する。 工程5:図2の(b)に示すように、第2の絶縁膜4を
2000Å残してエッチングする。
【0015】工程6:図2の(c)に示すように、第1
の導電膜3及びサイドウォール7を全面エッチバックに
より、500Åだけエッチングし、フローティングゲー
ト8を形成する。次に、フローティングゲート8をマス
クとして用い、第1の絶縁膜2をエッチングする。 工程7:図3の(a)に示すように、熱酸化法またはC
VD法を用いてSiO2膜からなる第3の絶縁膜9を形成
し、該第3の絶縁膜9上に減圧CVD法を用いてドープ
ドポリシリコン膜からなる第3の導電膜10を形成す
る。
の導電膜3及びサイドウォール7を全面エッチバックに
より、500Åだけエッチングし、フローティングゲー
ト8を形成する。次に、フローティングゲート8をマス
クとして用い、第1の絶縁膜2をエッチングする。 工程7:図3の(a)に示すように、熱酸化法またはC
VD法を用いてSiO2膜からなる第3の絶縁膜9を形成
し、該第3の絶縁膜9上に減圧CVD法を用いてドープ
ドポリシリコン膜からなる第3の導電膜10を形成す
る。
【0016】工程8:図3の(b)に示すように、第3
の導電膜10をエッチングして、コントロールゲート1
1を形成する。次にフローティングゲート8及びコント
ロールゲート11をマスクとして用い、n型不純物(ヒ
素、リンなど)をイオン注入し、アニールを行ってドレ
イン領域12及びソース領域13を形成する。以上によ
って、スプリットゲート型フラッシュEEPROMセルが形成
される。
の導電膜10をエッチングして、コントロールゲート1
1を形成する。次にフローティングゲート8及びコント
ロールゲート11をマスクとして用い、n型不純物(ヒ
素、リンなど)をイオン注入し、アニールを行ってドレ
イン領域12及びソース領域13を形成する。以上によ
って、スプリットゲート型フラッシュEEPROMセルが形成
される。
【0017】尚、工程6において第1の絶縁膜2をエッ
チングする工程は無くてもかまわない。この場合、第1
の絶縁膜は工程7で形成される第3の絶縁膜と一体化
し、コントロールゲート8の半導体基板1に対する耐電
圧を高めることができる。図5は第1の実施形態によっ
て製造されるスプリットゲート型フラッシュEEPROMセル
の断面構造である。
チングする工程は無くてもかまわない。この場合、第1
の絶縁膜は工程7で形成される第3の絶縁膜と一体化
し、コントロールゲート8の半導体基板1に対する耐電
圧を高めることができる。図5は第1の実施形態によっ
て製造されるスプリットゲート型フラッシュEEPROMセル
の断面構造である。
【0018】p型単結晶半導体基板1上に所定間隔隔て
て形成されたソース領域13及びドレイン領域12の間
にチャネル領域16が形成されている。チャネル領域1
6の一部上にゲート絶縁膜15を介して、ソース領域1
3の一部上に延在するフローティングゲート8が形成さ
れ、フローティングゲート8の上縁部には突起部8aが
形成されている。該フローティングゲート8の上部及び
側部及び突起部8aの一部をトンネル絶縁膜14を介し
て被覆し、かつドレイン領域12の一部上に延在したコ
ントロールゲート11が形成されている。
て形成されたソース領域13及びドレイン領域12の間
にチャネル領域16が形成されている。チャネル領域1
6の一部上にゲート絶縁膜15を介して、ソース領域1
3の一部上に延在するフローティングゲート8が形成さ
れ、フローティングゲート8の上縁部には突起部8aが
形成されている。該フローティングゲート8の上部及び
側部及び突起部8aの一部をトンネル絶縁膜14を介し
て被覆し、かつドレイン領域12の一部上に延在したコ
ントロールゲート11が形成されている。
【0019】本実施形態の動作は基本的に従来技術と同
様であり、以下に述べる通りである。 読み出しモード:図6の(a)に示したように、ドレイ
ン領域12に正電圧(例えば2V)を印加し、コントロ
ールゲート11にドレイン領域12よりも高い正電圧
(例えば4V)を印加する。この時フローティングゲー
ト8に電子が注入されていなければフローティングゲー
ト8の電位は正であり、チャネル領域16全てが導通と
なり、チャネル電流が流れる。しかし、フローティング
ゲート8に電子が注入されていると、フローティングゲ
ート8の電位は負であり、チャネル領域16のフローテ
ィングゲート8直下の部分は非導通のままであり、チャ
ネル電流は流れない。以上のように、チャネル電流の有
無により情報を読みとる。
様であり、以下に述べる通りである。 読み出しモード:図6の(a)に示したように、ドレイ
ン領域12に正電圧(例えば2V)を印加し、コントロ
ールゲート11にドレイン領域12よりも高い正電圧
(例えば4V)を印加する。この時フローティングゲー
ト8に電子が注入されていなければフローティングゲー
ト8の電位は正であり、チャネル領域16全てが導通と
なり、チャネル電流が流れる。しかし、フローティング
ゲート8に電子が注入されていると、フローティングゲ
ート8の電位は負であり、チャネル領域16のフローテ
ィングゲート8直下の部分は非導通のままであり、チャ
ネル電流は流れない。以上のように、チャネル電流の有
無により情報を読みとる。
【0020】書き込みモード:図6の(b)に示したよ
うに、ソース領域13に高い正電圧(例えば12V)を
印加すると、フローティングゲート8とソース領域13
の容量結合により、フローティングゲート8の電位は正
(例えば11V)に引き上げられる。この時コントロー
ルゲート11に低い正電圧(例えば2V)を印加すると
チャネル領域16が導通となり、ここに電流が流れる。
この電流に含まれる熱電子の一部がフローティングゲー
ト8の正電圧に引かれてゲート絶縁膜15を乗り越えて
フローティングゲート8に注入され、情報が書き込まれ
る。
うに、ソース領域13に高い正電圧(例えば12V)を
印加すると、フローティングゲート8とソース領域13
の容量結合により、フローティングゲート8の電位は正
(例えば11V)に引き上げられる。この時コントロー
ルゲート11に低い正電圧(例えば2V)を印加すると
チャネル領域16が導通となり、ここに電流が流れる。
この電流に含まれる熱電子の一部がフローティングゲー
ト8の正電圧に引かれてゲート絶縁膜15を乗り越えて
フローティングゲート8に注入され、情報が書き込まれ
る。
【0021】消去モード:図6の(c)に示したよう
に、コントロールゲート11に高い電圧(例えば15
V)を印加すると、コントロールゲート11とフローテ
ィングゲート8の間のトンネル絶縁膜14にFNトンネル
電流が流れ、フローティングゲート8に蓄積された電子
がコントロールゲート11に引き抜かれ、情報が消去さ
れる。このため、フローティングゲート8の上縁部には
FNトンネル電流が流れやすいように突起部8aが設けら
れている。
に、コントロールゲート11に高い電圧(例えば15
V)を印加すると、コントロールゲート11とフローテ
ィングゲート8の間のトンネル絶縁膜14にFNトンネル
電流が流れ、フローティングゲート8に蓄積された電子
がコントロールゲート11に引き抜かれ、情報が消去さ
れる。このため、フローティングゲート8の上縁部には
FNトンネル電流が流れやすいように突起部8aが設けら
れている。
【0022】ここで、データ消去時にフローティングゲ
ート8から電子を引き抜く際には、突起部8aが形成さ
れていることに加え、コントロールゲート11はフロー
ティングゲート8の突起部8aを被覆して形成されてい
るため、突起部8aの先端に電界が集中し、図中の矢印
Aに示すように電子が流れ、FNトンネル電流の経路が限
定されている。
ート8から電子を引き抜く際には、突起部8aが形成さ
れていることに加え、コントロールゲート11はフロー
ティングゲート8の突起部8aを被覆して形成されてい
るため、突起部8aの先端に電界が集中し、図中の矢印
Aに示すように電子が流れ、FNトンネル電流の経路が限
定されている。
【0023】また、フローティングゲート8の電位はソ
ース領域13との容量結合以外に、コントロールゲート
11との容量結合の影響もうける。従って、コントロー
ルゲート11とフローティングゲート8の静電容量を、
ソース領域13とフローティングゲート8の静電容量に
比較して、できるだけ低くする必要がある。本実施例の
EEPROMセルにおいては、コントロールゲート11とフロ
ーティングゲート8との間には絶縁膜4が設けられてい
るため、各ゲート3、5間の静電容量を低減することが
できる。
ース領域13との容量結合以外に、コントロールゲート
11との容量結合の影響もうける。従って、コントロー
ルゲート11とフローティングゲート8の静電容量を、
ソース領域13とフローティングゲート8の静電容量に
比較して、できるだけ低くする必要がある。本実施例の
EEPROMセルにおいては、コントロールゲート11とフロ
ーティングゲート8との間には絶縁膜4が設けられてい
るため、各ゲート3、5間の静電容量を低減することが
できる。
【0024】以下に、本発明の不揮発性半導体記憶装置
の製造方法の第2の実施形態について製造工程に従って
述べる。 工程1、2、3:第1の実施形態の工程1、2、3に同
じ。 工程4:図4に示すように、第1の絶縁膜2が露出する
まで第1の導電膜3と第2の導電膜6を全面エッチバッ
クし、フローティングゲート8を形成する。
の製造方法の第2の実施形態について製造工程に従って
述べる。 工程1、2、3:第1の実施形態の工程1、2、3に同
じ。 工程4:図4に示すように、第1の絶縁膜2が露出する
まで第1の導電膜3と第2の導電膜6を全面エッチバッ
クし、フローティングゲート8を形成する。
【0025】工程5:図2の(c)に示すように、第2
の絶縁膜4を2000Å残してエッチングする。この時
同時に第1の絶縁膜2はフローティングゲート8の下部
を残して除去される。 工程6、7:第1の実施形態の工程7、8に同じ。以上
によって、スプリットゲート型フラッシュEEPROMセルが
形成される。
の絶縁膜4を2000Å残してエッチングする。この時
同時に第1の絶縁膜2はフローティングゲート8の下部
を残して除去される。 工程6、7:第1の実施形態の工程7、8に同じ。以上
によって、スプリットゲート型フラッシュEEPROMセルが
形成される。
【0026】第2の実施形態によって、第1の実施形態
よりもさらに簡単かつ容易な方法によって、第1の実施
形態と同様の効果を得ることができる。以下に、本発明
の不揮発性半導体記憶装置の製造方法の第3の実施形態
について述べる。本実施形態のスプリットゲート型フラ
ッシュEEPROMセルの製造方法は、以下の点を除いて第1
の実施形態もしくは第2実施形態の製造方法と同様であ
る。即ち、図7の(a)に示したように、第1もしくは
第2の実施例の工程5において、第2の絶縁膜4を25
00Å残すとすることで、第2の絶縁膜4の上端とサイ
ドウォール7の上端との高さをそろえる。尚、必然的
に、工程6以降の断面図は図7の(b)と(c)及び図8
になる。
よりもさらに簡単かつ容易な方法によって、第1の実施
形態と同様の効果を得ることができる。以下に、本発明
の不揮発性半導体記憶装置の製造方法の第3の実施形態
について述べる。本実施形態のスプリットゲート型フラ
ッシュEEPROMセルの製造方法は、以下の点を除いて第1
の実施形態もしくは第2実施形態の製造方法と同様であ
る。即ち、図7の(a)に示したように、第1もしくは
第2の実施例の工程5において、第2の絶縁膜4を25
00Å残すとすることで、第2の絶縁膜4の上端とサイ
ドウォール7の上端との高さをそろえる。尚、必然的
に、工程6以降の断面図は図7の(b)と(c)及び図8
になる。
【0027】図8は本実施形態によって製造されるスプ
リットゲート型フラッシュEEPROMセルの断面構造であ
る。本実施形態のスプリットゲート型フラッシュEEPROM
セルでは、第1の実施形態のEEPROMセルに比べて絶縁膜
4が厚く形成されており、コントロールゲート11はフ
ローティングゲート8の突起部8aを被覆しないように
なっている。
リットゲート型フラッシュEEPROMセルの断面構造であ
る。本実施形態のスプリットゲート型フラッシュEEPROM
セルでは、第1の実施形態のEEPROMセルに比べて絶縁膜
4が厚く形成されており、コントロールゲート11はフ
ローティングゲート8の突起部8aを被覆しないように
なっている。
【0028】従って、本実施形態においては、第1の実
施形態または第2の実施形態によって製造されるEEPROM
セルに比べ、コントロールゲート11とフローティング
ゲート8との間の静電容量をさらに低減できる。また、
本実施形態においては、コントロールゲート11から突
起部8aへの電界の集中は、第1の実施形態に比較する
と若干弱いものとなると考えられるが、十分に確保する
ことができる。
施形態または第2の実施形態によって製造されるEEPROM
セルに比べ、コントロールゲート11とフローティング
ゲート8との間の静電容量をさらに低減できる。また、
本実施形態においては、コントロールゲート11から突
起部8aへの電界の集中は、第1の実施形態に比較する
と若干弱いものとなると考えられるが、十分に確保する
ことができる。
【0029】3つの実施形態全てにおいて、コントロー
ルゲート11の突起部8aに対する被覆は、工程2にお
ける第1の導電膜3のエッチング量と、工程5における
第2の絶縁膜4のエッチング量を調整することで容易に
変更することができる。3つの実施形態全てにおいて、
突起部8aの大きさは工程1における第2の絶縁膜4の
厚さと工程2における第1の導電膜のエッチングの量と
を調整することで容易に変更することができる。
ルゲート11の突起部8aに対する被覆は、工程2にお
ける第1の導電膜3のエッチング量と、工程5における
第2の絶縁膜4のエッチング量を調整することで容易に
変更することができる。3つの実施形態全てにおいて、
突起部8aの大きさは工程1における第2の絶縁膜4の
厚さと工程2における第1の導電膜のエッチングの量と
を調整することで容易に変更することができる。
【0030】3つの実施形態全てにおいて、工程2にお
ける第1の導電膜3のエッチングを行わなくても、以降
同様にEEPOMを製造することができる。即ち、請求項の
「所定の厚さ」には、厚さが0である場合も含む。この
場合、それぞれの実施形態よりもさらに少ない工程数で
製造することができるが、例えば実施形態1の工程6に
おいてフローティングゲートを形成する際に除去しなけ
ればならない導電膜が厚いため、突起部8aの大きさが
制御しにくい、という問題が生じる。
ける第1の導電膜3のエッチングを行わなくても、以降
同様にEEPOMを製造することができる。即ち、請求項の
「所定の厚さ」には、厚さが0である場合も含む。この
場合、それぞれの実施形態よりもさらに少ない工程数で
製造することができるが、例えば実施形態1の工程6に
おいてフローティングゲートを形成する際に除去しなけ
ればならない導電膜が厚いため、突起部8aの大きさが
制御しにくい、という問題が生じる。
【0031】3つの実施形態全てにおいて、工程2にお
ける第1の導電膜3を第1の絶縁膜2が露出するまで行
っても、以降同様にEEPROMを製造することができる。即
ち、請求項の「所定の厚さ」には、膜厚全てである場合
も含む。この場合、それぞれの実施形態よりもさらに少
ない工程数で製造することができるが、工程2で第1の
絶縁膜2が露出してしまうため、他の膜をエッチングす
る際に同時にエッチングされてしまう、という問題が生
じる。
ける第1の導電膜3を第1の絶縁膜2が露出するまで行
っても、以降同様にEEPROMを製造することができる。即
ち、請求項の「所定の厚さ」には、膜厚全てである場合
も含む。この場合、それぞれの実施形態よりもさらに少
ない工程数で製造することができるが、工程2で第1の
絶縁膜2が露出してしまうため、他の膜をエッチングす
る際に同時にエッチングされてしまう、という問題が生
じる。
【0032】以上において、導電膜の一例としてドープ
ドポリシリコンを挙げて説明したが、ドープドポリシリ
コンに限らず、例えば、ドープドアモルファスシリコン
でも良く、タングステンシリサイドなどの高融点金属と
シリコンの二層構造のいわゆるポリサイドでも良く、そ
の他の導電物質でも良い。以上において、絶縁膜の一例
として、SiO2膜を挙げて説明したが、SiO2膜に限らず、
シリコン窒化膜、SiON、その他の絶縁物質でも良い。
ドポリシリコンを挙げて説明したが、ドープドポリシリ
コンに限らず、例えば、ドープドアモルファスシリコン
でも良く、タングステンシリサイドなどの高融点金属と
シリコンの二層構造のいわゆるポリサイドでも良く、そ
の他の導電物質でも良い。以上において、絶縁膜の一例
として、SiO2膜を挙げて説明したが、SiO2膜に限らず、
シリコン窒化膜、SiON、その他の絶縁物質でも良い。
【0033】
【発明の効果】以上詳述したように本発明によれば、優
れたデータ消去特性を有するスプリットゲート型フラッ
シュEEPROMセルを備えた不揮発性半導体記憶装置の簡単
かつ容易な製造方法を提供することができる。
れたデータ消去特性を有するスプリットゲート型フラッ
シュEEPROMセルを備えた不揮発性半導体記憶装置の簡単
かつ容易な製造方法を提供することができる。
【図1】本発明の第1の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図2】本発明の第1の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図3】本発明の第1の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図4】本発明の第2の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図5】本発明の第1及び第2の実施形態の製造方法に
よって製造されるEEPROMセルの概略断面図である。
よって製造されるEEPROMセルの概略断面図である。
【図6】図5のEEPROMセルの動作を説明するための概略
断面図である。
断面図である。
【図7】本発明の第3の実施形態の製造方法を説明する
ための概略断面図である。
ための概略断面図である。
【図8】本発明の第3の実施形態の製造方法によって製
造されるEEPROMセルの概略断面図である。
造されるEEPROMセルの概略断面図である。
【図9】従来例の概略断面図である。
【図10】従来例の製造方法を説明するための概略断面
図である。
図である。
フロントページの続き
(56)参考文献 特開 平8−321563(JP,A)
特開 平10−116926(JP,A)
特開 平5−95119(JP,A)
特開 平9−36265(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (4)
- 【請求項1】 半導体基板上に第1の絶縁膜、第1の導
電膜、第2の絶縁膜を順次形成する工程と、 その後、フロ−テイングゲ−トに対応する部分を残し
て、前記第2の絶縁膜をエッチングし、少なくとも前記
第1の導電膜の膜厚が残るように必ず前記第1の導電膜
をエッチングする工程と、 その後、全面に第2の導電膜を形成し、該第2の導電膜
の全面をエッチングし、サイドウオ−ルを形成する工程
と、 その後、少なくとも前記第2の絶縁膜の膜厚が残るよう
に必ず前記第2の絶縁膜をエッチングする工程と、 その後、前記第2の絶縁膜をマスクとして前記第1の導
電膜及びサイドウオ−ルをエッチングして、フロ−テイ
ングゲ−トを形成する工程と、 その後、全面に第3の絶縁膜を形成する工程と、 その後、全面に第3の導電膜を形成し、該第3の導電膜
をエッチングしてコントロ−ルゲ−トを形成する工程
と、 その後、前記半導体基板上にソ−ス領域及びドレイン領
域を形成する工程とを備えたことを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項2】 半導体基板上に第1の絶縁膜、第1の導
電膜、第2の絶縁膜を順次形成する工程と、 その後、フロ−テイングゲ−トに対応する部分を残し
て、前記第2の絶縁膜をエッチングし、少なくとも前記
第1の導電膜の膜厚が残るように必ず前記第1の導電膜
をエッチングする工程と、 その後、全面に第2の導電膜を形成する工程と、 その後、前記第1の導電膜及び前記第2の導電膜の全面
をエッチングし、フロ−テイングゲ−トを形成する工程
と、 その後、前記フロ−テイングゲ−トをマスクとして、少
なくとも前記第2の絶縁膜の膜厚が残るように必ず前記
第2の絶縁膜をエッチングするとともに、前記第1の絶
縁膜をエッチングする工程と、 その後、全面に第3の絶縁膜を形成する工程と、全面に
第3の導電膜を形成し、該第3の導電膜をエッチングし
てコントロ−ルゲ−トを形成する工程と、 その後、前記半導体基板上にソ−ス領域及びドレイン領
域を形成する工程とを備えたことを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項3】 少なくとも前記第2の絶縁膜の膜厚が残
るように必ず前記第2の絶縁膜をエッチングする工程で
は、前記サイドウオ−ルの上端までエッチングすること
を特徴とする請求項1に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項4】 少なくとも前記第2の絶縁膜の膜厚が残
るように必ず前記第2の絶縁膜をエッチングする工程で
は、前記フロ−テイングゲ−トの上端までエッチングす
ることを特徴とする請求項2に記載の不揮発性半導体記
憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18372897A JP3439073B2 (ja) | 1997-07-09 | 1997-07-09 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18372897A JP3439073B2 (ja) | 1997-07-09 | 1997-07-09 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1126617A JPH1126617A (ja) | 1999-01-29 |
JP3439073B2 true JP3439073B2 (ja) | 2003-08-25 |
Family
ID=16140935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18372897A Expired - Fee Related JP3439073B2 (ja) | 1997-07-09 | 1997-07-09 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3439073B2 (ja) |
-
1997
- 1997-07-09 JP JP18372897A patent/JP3439073B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH1126617A (ja) | 1999-01-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |