JP4540993B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体基板上に、ゲート絶縁膜としてＯＮＯ（酸化シリコン層／窒化シリコン層／酸化シリコン層）膜を有する半導体記憶素子と、記憶素子以外の半導体素子とを形成する半導体装置の製造方法に関するものである。
半導体記憶装置としては、現在はフローティングゲート型のＭＯＳトランジスタであるフラッシュメモリが多く使われている。これに対して、最近になってフローティングゲートが無く、ゲート絶縁膜としてＯＮＯ膜（Oxide-Nitride-Oxide）を用いたメモリデバイスが使われるようになってきている（例えば、特許文献１参照）。
ＯＮＯ膜を用いたメモリデバイスは、ゲート絶縁膜が２層のシリコン酸化膜の間にシリコン窒化膜を挟み込んだ３層構造を有しており、このシリコン窒化膜中に電荷を蓄えることで記憶保持動作を行う。このメモリデバイスは、フローティングゲート型のフラッシュメモリとは違って、シリコン酸化膜に欠陥があっても、電荷はシリコン窒化膜に蓄えられているため全ての電荷が消失することはないので、信頼性に優れた不揮発性メモリを構成できる。また、フローティングゲートがないので、低コスト化の点でも優れている。
さらに最近では、ＯＮＯ膜を用いたメモリデバイスに関して、一つのメモリセルのシリコン窒化膜の複数箇所に電荷を蓄えて、一つのメモリセルで多ビットの記憶を行う多値メモリ構造も提案されている。また、このような利点に加えて、構造が簡単であるために一つのチップに複数のデバイスを混載するＳｏＣ（System on Chip）への応用に関しても、追加工程に用いるマスクの数が少なくて済むため、フローティングゲート型のフラッシュメモリに比べて有利である。
特開２００１−７７２２０号公報
しかしながら、ＳｏＣの製造工程において、ＯＮＯ膜を用いたメモリデバイス部分のビットライン酸化膜形成を行った後に行われる他のデバイス部分（例えば、ＣＭＯＳ部）の酸化工程により、メモリデバイスのビットライン酸化膜の膜厚が厚くなる場合がある。特に、ＣＭＯＳ部で膜厚の異なる複数のゲート酸化膜を形成するために複数回のゲート酸化を行う場合等において、ビットライン酸化膜の膜厚が大きくなり過ぎ、所望のビットライン酸化膜の膜厚を得ることができないという問題があった。このように所望のビットライン酸化膜の膜厚よりも厚くなってしまうと、バーズビークが大きくなる、ビットライン酸化膜による段差が大きくなる等の問題が生じる。
又、ビットライン酸化膜形成を行った後のＣＭＯＳ部の酸化工程、熱処理工程により、拡散ビットラインの不純物がさらに拡散するため、ビットライン不純物が拡散し過ぎ、所望のビットライン不純物分布が得られなくなるという問題もあった。このように所望のビットライン不純物分布よりも不純物が拡散しすぎると、パンチスルー等の問題が起こりセルの微細化において不利になる。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ＯＮＯ膜を有する半導体記憶素子と記憶素子以外の半導体素子とを一つの基板上に形成するときに、半導体記憶素子における拡散ビットラインの不純物の拡散し過ぎ、及びビットライン酸化膜の膜厚の増加し過ぎを抑制し、所望のビットライン酸化膜厚、ビットライン不純物分布を容易に得られるようにすることにある。
本発明にかかる第１の半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜としてＯＮＯ（酸化シリコン層／窒化シリコン層／酸化シリコン層）膜を有する半導体記憶素子と、記憶素子以外の半導体素子とを形成する半導体装置の製造方法であって、前記半導体基板表面にＯＮＯ膜を形成する工程と、前記半導体基板の一部に不純物を導入することにより前記半導体記憶素子のビットラインを形成する工程Ｘと、前記ビットライン上にビットライン酸化膜を形成する工程Ｙと、前記記憶素子以外の半導体素子が形成される領域に不純物を注入する工程と、前記不純物が注入された領域上に熱酸化膜を形成する工程とを含み、前記熱酸化膜形成工程の後に前記工程Ｘと前記工程Ｙとを行う。
ある実施形態において、前記熱酸化膜形成工程は、複数回行われ、前記熱酸化膜形成工程が少なくとも１回行われた後に前記工程Ｘと前記工程Ｙとを行う。
本発明にかかる第２の半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜としてＯＮＯ（酸化シリコン層／窒化シリコン層／酸化シリコン層）膜を有する半導体記憶素子と、記憶素子以外の半導体素子とを形成する半導体装置の製造方法であって、前記半導体基板表面にＯＮＯ膜を形成する工程と、前記半導体基板の一部に不純物を導入することにより前記半導体記憶素子のビットラインを形成する工程Ｘと、前記ビットライン上にビットライン酸化膜を形成する工程Ｙと、前記記憶素子以外の半導体素子が形成される領域に不純物を注入する工程と、前記不純物を注入する工程の後に行う熱処理工程と、前記熱処理工程の後に前記不純物が注入された領域上に熱酸化膜を形成する工程とを含み、前記熱処理工程の後に前記工程Ｘと前記工程Ｙとを行う。
本発明にかかる第３の半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜としてＯＮＯ（酸化シリコン層／窒化シリコン層／酸化シリコン層）膜を有する半導体記憶素子と、記憶素子以外の半導体素子とを形成する半導体装置の製造方法であって、前記半導体基板表面にＯＮＯ膜を形成する工程と、前記半導体基板の一部に不純物を導入することにより前記半導体記憶素子のビットラインを形成する工程Ｘと、前記ビットライン上にビットライン酸化膜を形成する工程Ｙと、前記記憶素子以外の半導体素子が形成される領域に不純物を注入する工程と、前記不純物が注入された領域上に熱酸化膜を形成する工程とを含み、前記ビットライン酸化膜の形成と前記熱酸化膜の形成とを同時に行う。
ある実施形態において、前記熱酸化膜形成工程は、複数回行われ、前記複数回の熱酸化膜形成のうちのいずれかの熱酸化膜形成と前記ビットライン酸化膜の形成とを同時に行う。
ある好適な実施形態において、前記ビットライン酸化膜の形成と前記熱酸化膜の形成とは、内部燃焼方式を用いた酸化方法により行われる。
ある好適な実施形態において、前記ビットライン酸化膜の形成と前記熱酸化膜の形成とは、前記熱酸化膜の酸化レートが前記ビットライン酸化膜の酸化レートの８０％以上である酸化方法により行われる。
ある好適な実施形態において、前記工程Ｙの後、少なくとも前記熱酸化膜の膜厚をウェットエッチングにより減少させる工程をさらに備える。
ある好適な実施形態において、前記工程Ｘと前記工程Ｙの後に、アニール工程をさらに備える。
本発明によると、ＯＮＯ膜をゲート絶縁膜として備えた半導体記憶素子と、記憶素子以外の半導体素子とが混載されている半導体装置の製造方法において、記憶素子以外の半導体素子の加熱処理工程の一部あるいは全てを半導体記憶素子のビットライン形成よりも前に行うことにより、半導体記憶素子のビットライン酸化膜の膜厚に関しては所望の膜厚を容易に得ることができ、半導体記憶素子のビットラインの不純物拡散に関しては所望のビットライン不純物分布を容易に得ることできる。
本発明の実施形態について説明する前に、本発明の理解を助けるための比較形態について説明する。
比較の形態の半導体装置は、ＯＮＯ膜をゲート絶縁膜とし、不純物拡散層により形成されたビットライン（以降拡散ビットラインと記載）、及び、前記不純物拡散層上に前記不純物拡散層を酸化することにより形成された酸化膜（以降ビットライン酸化膜と記載）を有する半導体記憶素子と、記憶素子以外の半導体素子としてＣＭＯＳ部分を有している。そして、ＣＭＯＳ部のゲート絶縁膜は、３種類の厚みのシリコン酸化膜からなっている。なお、ビットラインとはメモリ部分との信号のやり取りを行う信号線の１種類である。
以下に、比較形態の半導体装置の製造方法について、図２８〜３４の断面模式図を参照しながら説明する。
まず図２８に示すように、第一導電型（ｎ型またはｐ型）半導体基板１０１のＣＭＯＳ部１５０上に複数の素子分離絶縁膜１０２，１０２，…を形成し、次に半導体基板１０１表面の全てにＯＮＯ膜１１０を形成する。
次に図２９に示すように、半導体記憶素子部１３０においてビットライン（ビット線）をパターニングした後、ビットラインとなる部分に不純物を注入することによりビットライン拡散層１１１を形成する。それから、ビットライン拡散層１１１の上方を酸化（例えば９００℃ Ｏ2雰囲気下）して、ビットライン酸化膜１１２（例えば厚み４０ｎｍ）を形成する。
それから、図３０に示すように、ＣＭＯＳ部１５０へ不純物を注入し、不純物の活性化のために熱処理（例えば、８５０℃、５０分、Ｎ2雰囲気下）を行って、ＣＭＯＳ部不純物注入層１０３を形成する。
次に図３１に示すように、熱酸化によりＣＭＯＳ部１５０の第一のゲート酸化膜１０４（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、厚み２０ｎｍ）を形成する。
続いて図３２に示すように、第一のゲート酸化膜１０４の一部を除去後、熱酸化によりＣＭＯＳ部１５０の第二のゲート酸化膜１０５（例えば、８５０℃、Ｈ2 and Ｏ2雰囲気下、厚み１０ｎｍ ）を形成する。
それから図３３に示すように、第二のゲート酸化膜１０５の一部を除去後熱酸化によりＣＭＯＳ部１５０の第三のゲート酸化膜１０６（例えば、８５０℃、Ｈ2 and Ｏ2雰囲気下、厚み５ｎｍ ）を形成する。以上の工程により、最終のＣＭＯＳ部１５０の３種類のゲート酸化膜厚は、例えば、第一のゲート酸化膜１０４が２０ｎｍ、第二のゲート酸化膜１０５が１０ｎｍ、第三のゲート酸化膜１０６が５ｎｍとなる。また、これらの工程において、ビットライン酸化膜１１２は膜厚がさらに増大し、ビットライン拡散層１１１では不純物の拡散がさらに生じてしまう。
次に図３４に示すように、半導体記憶素子部１３０のゲート電極１１３、ＣＭＯＳ部１５０のゲート電極１０７、側壁絶縁膜形成１０８、ソース／ドレイン拡散層１０９、層間絶縁膜１１４、コンタクト開口１１５の形成を行う。
最後に、図示は省略しているが、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行う。
このように比較形態の半導体装置では、まず半導体記憶素子部１３０のビットラインを形成し、それからＣＭＯＳ部１５０の不純物活性化工程および３種類の熱酸化膜の形成工程を行っているため、ＣＭＯＳ部１５０を形成する際の加熱によりビットライン酸化膜１１２が厚みと幅とが大きくなりすぎてメモリセルの微細化に支障をきたすと共に、ビットライン拡散膜１１１の中の不純物が拡散しすぎて所望の不純物濃度が得られなくなるという事態が生じてしまう。
本願発明者は、このような事態を解決するために鋭意検討した結果、本願発明の半導体装置の製造方法に至った。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明はこれらの実施形態に限定されるものではない。
（第一の実施形態）
以下に、本発明の半導体装置の製造方法の第一の実施形態について、図１〜５を参照しながら説明する。本実施形態の半導体装置は、半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。
以下に、本発明の半導体装置の製造方法の第一の実施形態について、図１〜５を参照しながら説明する。本実施形態の半導体装置は、半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。
まず比較形態と同様に、図１に示すように第一導電型（ｎ型またはｐ型）半導体基板１のＣＭＯＳ部５０上に複数の素子分離絶縁膜２を形成し、次に半導体基板１の表面の全てに（素子分離絶縁膜２上は除く）ＯＮＯ膜１０を形成する。ＯＮＯ膜１０は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜という構成を有する三層構造の絶縁膜であり、その形成方法は、各層を堆積させる方法、シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜は堆積させる方法、下部シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜と上部シリコン酸化膜は堆積させる方法など種々の方法を用いることができる。
次に、図２に示すように、半導体基板１のＣＭＯＳ部５０領域のＯＮＯ膜１０を除去し、ＣＭＯＳ部５０へ不純物を注入する。
それから、その不純物の活性化のために熱処理工程（例えば８５０℃、５０分、Ｎ2雰囲気下）を行い、ＣＭＯＳ部５０の不純物注入層３の形成を行う。
その後、熱酸化によりＣＭＯＳ部５０の不純物注入層３の上に第一のゲート酸化膜４（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、厚み１８ｎｍ）を形成する。
それから、ＣＭＯＳ部５０の第二および第三のゲート酸化膜を形成する領域に存する第一のゲート酸化膜４をウエットエッチングで除去する。そして、第一のゲート酸化膜４よりも厚みが薄い第二のゲート酸化膜５を、もう一度熱酸化を行う（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、５ｎｍ）ことにより形成する。
次に、図３に示すように半導体記憶素子部３０において、ビットライン部パターニング工程によりビットライン（ビット線）となる部分の上に存するＯＮＯ膜１０を除去するパターニングをした後、半導体基板１に不純物を導入することによりビットライン拡散層１１を形成する。このビットライン拡散層１１がビット線となる。
この後、酸化（例えば９００℃、Ｏ2雰囲気下）を行うことにより、ビットライン拡散層１１上にビットライン酸化膜１２（例えば、厚み４０ｎｍ）を形成する。
次に、図４に示すように、ＣＭＯＳ部５０の第三のゲート酸化膜を形成する領域に存する第二のゲート酸化膜５をウエットエッチングで除去する。そして、熱酸化によりＣＭＯＳ部５０の第三のゲート酸化膜６（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、５ｎｍ）を形成する。この工程でビットライン拡散層１１の不純物は少し拡散し、ビットライン酸化膜１２の厚みは少し厚くなる。なお、最終的にＣＭＯＳ部５０の３種類のゲート酸化膜厚は、例えば、第一のゲート酸化膜４が２０ｎｍ、第二のゲート酸化膜５が１０ｎｍ、第三のゲート酸化膜６が５ｎｍとなる。
それから、図５に示すように、半導体記憶素子部３０のゲート電極１３、ＣＭＯＳ部５０のゲート電極７、側壁絶縁膜形成８、ソース／ドレイン拡散層９、層間絶縁膜１４、コンタクト開口１５の形成を行う。
最後に、図示は省略しているが、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行って半導体装置とする。
本実施形態の製造方法では、ＣＭＯＳ部５０の不純物活性化のための熱処理と、ＣＭＯＳ部５０の厚みの異なる３種類のゲート酸化膜のうち、２種類までの熱酸化による形成との後で、半導体記憶素子部３０の拡散ビットラインとビットライン酸化膜１２とを形成しているので、ＣＭＯＳ部３０形成工程における熱履歴によってビットライン酸化膜１２の厚みが増大しすぎてしまうことと拡散ビットラインの不純物が拡散しすぎてしまうことは起こらない。従って、ＣＭＯＳ部５０の加熱工程による、ビットライン酸化膜厚の増大、ビットライン不純物分布の変化を抑制することができ、所望のビットライン酸化膜厚、所望のビットライン不純物分布を得ることが容易にできる。
（第二の実施形態）
以下に、本発明の半導体装置の製造方法の第二の実施形態について、図６〜１０を参照しながら説明する。本実施形態の半導体装置も、半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。
以下に、本発明の半導体装置の製造方法の第二の実施形態について、図６〜１０を参照しながら説明する。本実施形態の半導体装置も、半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。
まず、図６に示すように第一導電型（ｎ型またはｐ型）半導体基板１のＣＭＯＳ部５０上に複数の素子分離絶縁膜２を形成し、次に半導体基板１の表面の全てに（素子分離絶縁膜２上は除く）ＯＮＯ膜１０を形成する。ＯＮＯ膜１０の形成方法は第一の実施形態と同様に、各層を堆積させる方法、シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜は堆積させる方法、下部シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜と上部シリコン酸化膜は堆積させる方法など種々の方法を用いることができる。
次に、図７に示すように、半導体基板１のＣＭＯＳ部５０領域のＯＮＯ膜１０を除去し、ＣＭＯＳ部５０へ不純物を注入する。
それから、その不純物の活性化のために熱処理工程（例えば８５０℃、５０分、Ｎ2雰囲気下）を行い、ＣＭＯＳ部５０の不純物注入層３の形成を行う。
次に、図８に示すように半導体記憶素子部３０において、ビットライン部パターニング工程によりビットライン（ビット線）となる部分の上に存するＯＮＯ膜１０を除去するパターニングをした後、半導体基板１に不純物を導入することによりビットライン拡散層１１を形成する。このビットライン拡散層１１がビット線となる。
この後、酸化（例えば９００℃、Ｏ2雰囲気下）を行うことにより、ビットライン拡散層１１上にビットライン酸化膜１２（例えば、厚み４０ｎｍ）を形成する。
次に、図９に示すように、熱酸化によりＣＭＯＳ部５０の不純物注入層３の上に第一のゲート酸化膜４（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、厚み２０ｎｍ）を形成する。
それから、ＣＭＯＳ部５０の第二および第三のゲート酸化膜を形成する領域に存する第一のゲート酸化膜４をウエットエッチングで除去する。そして、第一のゲート酸化膜４よりも厚みが薄い第二のゲート酸化膜５を、もう一度熱酸化を行う（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、１０ｎｍ）ことにより形成する。
さらに、ＣＭＯＳ部５０の第三のゲート酸化膜を形成する領域に存する第二のゲート酸化膜５をウエットエッチングで除去する。そして、熱酸化によりＣＭＯＳ部５０の第三のゲート酸化膜６（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、５ｎｍ）を形成する。最終的にＣＭＯＳ部５０の３種類のゲート酸化膜厚は、例えば、第一のゲート酸化膜４が２０ｎｍ、第二のゲート酸化膜５が１０ｎｍ、第三のゲート酸化膜６が５ｎｍとなる。
それから、図１０に示すように、半導体記憶素子部３０のゲート電極１３、ＣＭＯＳ部５０のゲート電極７、側壁絶縁膜形成８、ソース／ドレイン拡散層９、層間絶縁膜１４、コンタクト開口１５の形成を行う。
最後に、図示は省略しているが、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行って半導体装置とする。
本実施形態の製造方法では、ＣＭＯＳ部５０の不純物活性化のための熱処理の後で、半導体記憶素子部３０の拡散ビットラインとビットライン酸化膜１２とを形成しているので、ＣＭＯＳ部３０のゲート酸化膜４，５，６の熱酸化による形成工程がこの後に行われるものの、ＣＭＯＳ部３０形成工程における熱履歴によって拡散ビットラインの不純物が拡散しすぎてしまうことによる不具合は起こらない。従って、ＣＭＯＳ部５０の熱酸化による酸化膜形成工程による、ビットライン不純物分布の変化を抑制することができ、所望のビットライン不純物分布を得ることが比較的容易にできる。但し、本実施形態の方が第一の実施形態よりは、ビットライン酸化膜厚の増大、ビットライン不純物分布の変化が大きい。
本実施形態の製造方法は、従来の製造方法を用いるとビットライン酸化膜厚は所望の膜厚を得られるが、ビットライン不純物拡散が大き過ぎる場合に適用すると有効である製造方法である。
（第三の実施形態）
以下に、本発明の半導体装置の製造方法の第三の実施形態について、図１１〜１６を参照しながら説明する。本実施形態の半導体装置も半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。
以下に、本発明の半導体装置の製造方法の第三の実施形態について、図１１〜１６を参照しながら説明する。本実施形態の半導体装置も半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。
まず、図１１に示すように第一導電型（ｎ型またはｐ型）半導体基板１のＣＭＯＳ部５０上に素子分離絶縁膜２を形成し、次に半導体基板１の表面の全てに（素子分離絶縁膜２上は除く）ＯＮＯ膜１０を形成する。ＯＮＯ膜１０の形成方法は、各層を堆積させる方法、シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜は堆積させる方法、下部シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜と上部シリコン酸化膜は堆積させる方法など種々の方法を用いることができる。
次に、図１２に示すように、半導体基板１のＣＭＯＳ部５０領域のＯＮＯ膜１０を除去し、ＣＭＯＳ部５０へ不純物を注入する。
それから、その不純物の活性化のために熱処理工程（例えば８５０℃、５０分、Ｎ2雰囲気下）を行い、ＣＭＯＳ部５０の不純物注入層３の形成を行う。
その後、熱酸化によりＣＭＯＳ部５０の不純物注入層３の上に第一のゲート酸化膜４（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、厚み２０ｎｍ）を形成する。
次に、図１３に示すように、ＣＭＯＳ部５０の第二のゲート酸化膜を形成する領域２５に存する第一のゲート酸化膜４をウエットエッチングで除去する。
それから、半導体記憶素子部３０において、ビットライン部パターニング工程によりビットライン（ビット線）となる部分の上に存するＯＮＯ膜１０を除去するパターニングをした後、半導体基板１に不純物を導入することによりビットライン拡散層１１を形成する。このビットライン拡散層１１がビット線となる。
次に、図１４に示すように、酸化（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下）を行うことにより、ビットライン拡散層１１上にビットライン酸化膜１２（例えば、厚み４０ｎｍ）を形成すると同時に、ＣＭＯＳ部５０に第二のゲート酸化膜５（例えば、厚み１０ｎｍ）を形成する。
なお、前記、拡散ビットラインの酸化と、ＣＭＯＳ部５０の第二のゲート酸化を同時に行う酸化方法として、酸化速度の基板不純物濃度依存性が小さい酸化方法、即ち内部燃焼方式を用いた酸化方法あるいは第二のゲート酸化の酸化レートが拡散ビットラインの酸化レートの８０％以上である酸化方法（例えばISSG酸化）を用いてもよい。このような酸化速度の基板不純物濃度依存性が小さい酸化方法を用いると、ビットライン酸化膜の膜厚が厚くなるのを抑制することができるというメリットがある。
次に、図１５に示すように、ＣＭＯＳ部５０の第三のゲート酸化膜を形成する領域に存する第一のゲート酸化膜４をウエットエッチングで除去した後、熱酸化によりＣＭＯＳ部５０の第三のゲート酸化膜６（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、５ｎｍ）を形成する。最終的にＣＭＯＳ部５０の３種類のゲート酸化膜厚は、例えば、第一のゲート酸化膜４が２０ｎｍ、第二のゲート酸化膜５が１０ｎｍ、第三のゲート酸化膜６が５ｎｍとなる。
それから、図１６に示すように、半導体記憶素子部３０のゲート電極１３、ＣＭＯＳ部５０のゲート電極７、側壁絶縁膜形成８、ソース／ドレイン拡散層９、層間絶縁膜１４、コンタクト開口１５の形成を行う。
最後に、図示は省略しているが、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行って半導体装置とする。
本実施形態の製造方法では、ＣＭＯＳ部５０の不純物活性化のための熱処理と、ＣＭＯＳ部５０の厚みの異なる３種類のゲート酸化膜のうち、１種類の熱酸化による形成との後で、半導体記憶素子部３０の拡散ビットラインとビットライン酸化膜１２とを形成しているので、ＣＭＯＳ部３０形成工程における熱履歴によってビットライン酸化膜１２の膜厚が増大しすぎてしまうことと拡散ビットラインの不純物が拡散しすぎてしまうことは起こらない。従って、ＣＭＯＳ部５０の加熱工程による、ビットライン酸化膜厚の増大、ビットライン不純物分布の変化を抑制することができ、所望のビットライン酸化膜厚、所望のビットライン不純物分布を得ることが容易にできる。さらに、ビットライン酸化膜１２の形成とＣＭＯＳ部５０の第二のゲート酸化膜５の形成とを同時に行っているので、熱酸化の工程を１つ減少させることができ、ＣＭＯＳ部５０の熱酸化膜の膜厚制御、及び、膜質制御をより容易に行うことができる。
（第四の実施形態）
以下に、本発明の半導体装置の製造方法の第四の実施形態について、図１７〜２２を参照しながら説明する。本実施形態の半導体装置も半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。
以下に、本発明の半導体装置の製造方法の第四の実施形態について、図１７〜２２を参照しながら説明する。本実施形態の半導体装置も半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。
まず、図１７に示すように第一導電型（ｎ型またはｐ型）半導体基板１のＣＭＯＳ部５０上に複数の素子分離絶縁膜２を形成し、次に半導体基板１の表面の全てに（素子分離絶縁膜２上は除く）ＯＮＯ膜１０を形成する。ＯＮＯ膜１０の形成方法は、各層を堆積させる方法、シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜は堆積させる方法、下部シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜と上部シリコン酸化膜は堆積させる方法など種々の方法を用いることができる。
次に図１８に示すように、半導体基板１のＣＭＯＳ部５０領域のＯＮＯ膜１０を除去し、ＣＭＯＳ部５０へ不純物を注入する。
それから、その不純物の活性化のために熱処理工程（例えば８５０℃、５０分、Ｎ2雰囲気下）を行い、ＣＭＯＳ部５０の不純物注入層３の形成を行う。
その後、熱酸化によりＣＭＯＳ部５０の不純物注入層３の上に第一のゲート酸化膜４（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、厚み２０ｎｍ）を形成する。
それから、ＣＭＯＳ部５０の第二および第三のゲート酸化膜を形成する領域に存する第一のゲート酸化膜４をウエットエッチングで除去する。そして、第一のゲート酸化膜４よりも厚みが薄い第二のゲート酸化膜５を、もう一度熱酸化を行う（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、７ｎｍ）ことにより形成する。
次に、図１９に示すように、半導体記憶素子部３０において、ビットライン部パターニング工程によりビットライン（ビット線）となる部分の上に存するＯＮＯ膜１０を除去するパターニングをした後、半導体基板１に不純物を導入することによりビットライン拡散層１１を形成する。このビットライン拡散層１１がビット線となる。
この後、酸化（例えば９００℃、Ｏ2雰囲気下）を行うことにより、ビットライン拡散層１１上にビットライン酸化膜１２（例えば、厚み４０ｎｍ）を形成する。
なお、上述の第一のゲート酸化膜４、第二のゲート酸化膜５、ビットライン拡散層１１およびビットライン酸化膜１２を形成するまでの製造方法としては、第二の実施形態、または、第三の実施形態で示した製造方法を用いてもよい。
次に図２０に示すように、ウエットエッチングを行うことにより、少なくともＣＭＯＳ部５０の第一のゲート酸化膜４、第二のゲート酸化膜５の膜厚を減少させて、これらの膜厚の調整を行う。例えば、第一のゲート酸化膜４の膜厚に関しては、形成時には２０ｎｍであったものが第二のゲート酸化、ビットライン酸化を経ると２２ｎｍになってしまう。従って、厚膜化した第一のゲート酸化膜４をウエットエッチングで２２→２０ｎｍに減少させ調整する。また、第二のゲート酸化膜５の膜厚に関しては、形成時７ｎｍであったものがビットライン酸化を経ると１２ｎｍになってしまう。この厚膜化した第二のゲート酸化膜５をウエットエッチングで１２→１０ｎｍに減少させて調整する。
次に図２１に示すように、ＣＭＯＳ部５０の第三のゲート酸化膜を形成する領域に存する第二のゲート酸化膜５をウエットエッチングで除去する。そして、熱酸化によりＣＭＯＳ部５０の第三のゲート酸化膜６（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、５ｎｍ）を形成する。この工程でビットライン拡散層１１の不純物は少し拡散し、ビットライン酸化膜１２の厚みは少し厚くなる。なお、最終的にＣＭＯＳ部５０の３種類のゲート酸化膜厚は、例えば、第一のゲート酸化膜４が２０ｎｍ、第二のゲート酸化膜５が１０ｎｍ、第三のゲート酸化膜６が５ｎｍとなる。
それから、図２２に示すように、半導体記憶素子部３０のゲート電極１３、ＣＭＯＳ部５０のゲート電極７、側壁絶縁膜形成８、ソース／ドレイン拡散層９、層間絶縁膜１４、コンタクト開口１５の形成を行う。
最後に、図示は省略しているが、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行って半導体装置とする。
本発明の効果は、第一、第二、第三の実施形態での効果に加えて、ビットライン形成工程中の酸化工程により、厚膜化したＣＭＯＳ部熱酸化膜の膜厚をウエットエッチングにより調整することができるため、所望のＣＭＯＳ部熱酸化膜厚を容易に得ることができることである。
（第五の実施形態）
以下に、本発明の半導体装置の製造方法の第五の実施形態について、図２３〜２７を参照しながら説明する。本実施形態の半導体装置も半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。また、本実施形態は、第一の実施形態においてビットライン拡散層１１とビットライン酸化膜１２とを形成した後に、さらにアニール工程を加えたものである。
以下に、本発明の半導体装置の製造方法の第五の実施形態について、図２３〜２７を参照しながら説明する。本実施形態の半導体装置も半導体記憶素子部３０と記憶素子以外の半導体素子であるＣＭＯＳ部５０とを一つのチップ上に形成したものである。また、本実施形態は、第一の実施形態においてビットライン拡散層１１とビットライン酸化膜１２とを形成した後に、さらにアニール工程を加えたものである。
まず、図２３に示すように、第一導電型（ｎ型またはｐ型）半導体基板１のＣＭＯＳ部５０上に素子分離絶縁膜２を形成し、次に半導体基板１の表面の全てに（素子分離絶縁膜２上は除く）ＯＮＯ膜１０を形成する。ＯＮＯ膜１０の形成方法は、各層を堆積させる方法、シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜は堆積させる方法、下部シリコン酸化膜は熱酸化等の酸化により形成し、シリコン窒化膜と上部シリコン酸化膜は堆積させる方法など種々の方法を用いることができる。
次に図２４に示すように、半導体基板１のＣＭＯＳ部５０領域のＯＮＯ膜１０を除去し、ＣＭＯＳ部５０へ不純物を注入する。
それから、その不純物の活性化のために熱処理工程（例えば８５０℃、５０分、Ｎ2雰囲気下）を行い、ＣＭＯＳ部５０の不純物注入層３の形成を行う。
その後、熱酸化によりＣＭＯＳ部５０の不純物注入層３の上に第一のゲート酸化膜４（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、厚み１８ｎｍ）を形成する。
それから、ＣＭＯＳ部５０の第二および第三のゲート酸化膜を形成する領域に存する第一のゲート酸化膜４をウエットエッチングで除去する。そして、第一のゲート酸化膜４よりも厚みが薄い第二のゲート酸化膜５を、もう一度熱酸化を行う（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、５ｎｍ）ことにより形成する。
次に、図２５に示すように、半導体記憶素子部３０において、ビットライン部パターニング工程によりビットライン（ビット線）となる部分の上に存するＯＮＯ膜１０を除去するパターニングをした後、半導体基板１に不純物を導入することによりビットライン拡散層１１を形成する。このビットライン拡散層１１がビット線となる。
この後、酸化（例えば９００℃、Ｏ2雰囲気下）を行うことにより、ビットライン拡散層１１上にビットライン酸化膜１２（例えば、厚み４０ｎｍ）を形成する。それから、アニール工程（例えば８５０℃、２５分、Ｎ2雰囲気下）を行う。このアニール工程を行うことにより、ビットライン酸化膜の膜厚を変化させることなく、ビットライン拡散層プロファイルを調整することができる。
次に図２６に示すように、ＣＭＯＳ部５０の第三のゲート酸化膜を形成する領域に存する第二のゲート酸化膜５をウエットエッチングで除去する。そして、熱酸化によりＣＭＯＳ部５０の第三のゲート酸化膜６（例えば８５０℃、Ｈ2 and Ｏ2雰囲気下、５ｎｍ）を形成する。この工程でビットライン拡散層１１の不純物は少し拡散し、ビットライン酸化膜１２の厚みは少し厚くなる。なお、最終的にＣＭＯＳ部５０の３種類のゲート酸化膜厚は、例えば、第一のゲート酸化膜４が２０ｎｍ、第二のゲート酸化膜５が１０ｎｍ、第三のゲート酸化膜６が５ｎｍとなる。
それから、図２７に示すように、半導体記憶素子部３０のゲート電極１３、ＣＭＯＳ部５０のゲート電極７、側壁絶縁膜形成８、ソース／ドレイン拡散層９、層間絶縁膜１４、コンタクト開口１５の形成を行う。
最後に、図示は省略しているが、金属配線形成工程、保護膜形成工程、ワイヤボンディング工程を行って半導体装置とする。
本実施形態の製造方法では、ＣＭＯＳ部５０の加熱工程による、ビットライン酸化膜厚の増大、ビットライン不純物分布の変化を抑制することができ、所望のビットライン酸化膜厚、所望のビットライン不純物分布を得ることが容易にできる、という第一の実施形態での効果に加えて、アニール工程を行うことによりビットライン酸化膜厚増大抑制とビットライン不純物分布調整の両方を独立に行うことが容易になるという効果を有している。
なお、第二の実施形態、第三の実施形態、第四の実施形態においても、前記ビットライン形成工程として、アニール工程を追加して行ってもよい。その場合には、本実施形態と同様にビットライン酸化膜厚増大抑制とビットライン不純物分布調整の両方を独立に行うことが容易になるという効果を有することとなる。
また、上述の実施形態では記憶素子以外の半導体素子はＣＭＯＳデバイスとしているが、バイポーラトランジスタなどでも構わない。さらに、ＣＭＯＳ部５０のゲート酸化膜の厚みは３種類ではなくても、１または２種類、あるいは４種類以上であっても構わない。
以上説明したように、本発明に係る半導体装置の製造方法は、ビットライン酸化膜厚の増大、ビットライン不純物分布の変化を抑制するという効果を有し、ＯＮＯ膜を有したメモリデバイスを混載したシステムオンチップ等の製造方法として有用である。
１ 半導体基板
２ 素子分離絶縁膜
３ 不純物注入層
４ 第一のゲート酸化膜
５ 第二のゲート酸化膜
６ 第三のゲート酸化膜
７ ＣＭＯＳ部のゲート電極
８ 側壁絶縁膜
９ ソース／ドレイン拡散層
１０ ＯＮＯ膜
１１ ビットライン拡散層
１２ ビットライン酸化膜
１３ 半導体記憶素子部のゲート電極
１４ 層間絶縁膜
１５ コンタクト開口
３０ 半導体記憶素子部
５０ ＣＭＯＳ部（記憶素子以外の半導体素子）
２ 素子分離絶縁膜
３ 不純物注入層
４ 第一のゲート酸化膜
５ 第二のゲート酸化膜
６ 第三のゲート酸化膜
７ ＣＭＯＳ部のゲート電極
８ 側壁絶縁膜
９ ソース／ドレイン拡散層
１０ ＯＮＯ膜
１１ ビットライン拡散層
１２ ビットライン酸化膜
１３ 半導体記憶素子部のゲート電極
１４ 層間絶縁膜
１５ コンタクト開口
３０ 半導体記憶素子部
５０ ＣＭＯＳ部（記憶素子以外の半導体素子）
Claims (6)
- 半導体基板上に、ゲート絶縁膜としてＯＮＯ（酸化シリコン層／窒化シリコン層／酸化シリコン層）膜を有する半導体記憶素子と、記憶素子以外の半導体素子とを形成する半導体装置の製造方法であって、
前記半導体基板表面にＯＮＯ膜を形成する工程と、
前記記憶素子以外の半導体素子が形成される領域の前記ＯＮＯ膜を除去する工程と、
前記ＯＮＯ膜が除去された前記記憶素子以外の半導体素子が形成される領域に第２の不純物を注入してウエルを形成する工程と、
前記半導体基板の一部に第１の不純物を導入することにより前記半導体記憶素子のビットラインを形成する工程Ｘと、
前記ビットライン上に、隣接する前記半導体記憶素子を絶縁分離するビットライン酸化膜を形成する工程Ｙと、
前記第２の不純物が注入された領域上に熱酸化膜を形成する工程と
を含み、
前記ビットライン酸化膜の形成と前記熱酸化膜の形成とを同時に行う、半導体装置の製造方法。 - 前記熱酸化膜形成工程は、複数回行われ、
前記複数回の熱酸化膜形成のうちのいずれかの熱酸化膜形成と前記ビットライン酸化膜の形成とを同時に行う、請求項１に記載の半導体装置の製造方法。 - 前記ビットライン酸化膜の形成と前記熱酸化膜の形成とは、内部燃焼方式を用いた酸化方法により行われる、請求項１または２に記載の半導体装置の製造方法。
- 前記ビットライン酸化膜の形成と前記熱酸化膜の形成とは、前記熱酸化膜の酸化レートが前記ビットライン酸化膜の酸化レートの８０％以上である酸化方法により行われる、請求項１または２に記載の半導体装置の製造方法。
- 前記工程Ｙの後、少なくとも前記熱酸化膜の膜厚をウェットエッチングにより減少させる工程をさらに備える、請求項１から４のいずれか一つに記載の半導体装置の製造方法。
- 前記工程Ｘと前記工程Ｙの後に、アニール工程をさらに備える、請求項１から５のいずれか一つに記載の半導体装置の製造方法。
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