JP3664884B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、浮遊ゲート電極と制御ゲート電極と消去ゲート電極とを備えたフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の段差緩和を図ることができる半導体記憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
電気的に書き込み可能な不揮発性メモリとして、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ ＰｒｏｇｒａｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がよく知られている。このＥＥＰＲＯＭは半導体基板内に形成されたソース領域とドレイン領域に挟まれたチャネル領域にゲート絶縁膜を介して浮遊ゲート電極が形成され、さらに浮遊ゲート電極上にゲート絶縁膜を介して制御ゲート電極が形成された構造をしている。このＥＥＰＲＯＭの書き込み方法は、ドレイン領域と制御ゲート電極に高電圧を印可し、半導体基板のドレイン近傍のチャネル領域でホットエレクトロンを発生させ、このホットエレクトロンを浮遊ゲート電極へ加速注入することにより行われる。一方、消去方法は、近年、ゲート絶縁膜を介して浮遊ゲート電極からソース領域、またはドレイン領域、またはチャネル領域にトンネリング現象を利用して電子を放出させる方法や、上述の基板側に電子を放出させる代わりに、浮遊ゲート電極との間にトンネリング絶縁膜を介して形成された消去ゲート電極を用いて、消去ゲート電極に消去電圧を印可して、電子を浮遊ゲート電極から消去ゲート電極にトンネリングさせる方法がある。
【０００３】
近年、半導体記憶装置の超微細化、高集積化、高性能化が求められてきており、上述の電気的消去可能なフラッシュＥＥＰＲＯＭにおいても、超微細化、高性能化がより求められてきている。なかでも超微細化の方法として、メモリーセルの膜厚を低減し、メモリーセル内部の高低差、およびメモリーセル部分と周辺回路部分の高低差を緩和することが望まれてきている。
【０００４】
以下に、従来のフラッシュＥＥＰＲＯＭの半導体記憶装置について、図１５から図２１の概略図を参照して説明する。
図１５は平面概略図、図１６は図１５のＡ−Ａ’線の断面概略図、図１７は図１５のＢ−Ｂ’線の断面概略図であり、図１８から図２１は、工程順断面概略図である。
【０００５】
図１５から図１７に示すように、従来の半導体記憶装置は、半導体基板上の所定の領域にソース／ドレイン領域１が埋め込まれた半導体基板２と、素子分離絶縁膜３と、ゲート絶縁膜となる第１の絶縁膜４及び第２の絶縁膜６と、制御ゲート電極８と、第１の層間絶縁膜１０と、浮遊ゲート電極１１と、トンネリング絶縁膜１２と、消去ゲート電極１３で形成された構造をしている。
【０００６】
続いて、従来の半導体記憶装置の製造方法について、図１８から図２１の工程順断面概略図を用いて説明する。
図１８のように、メモリーセル部の所定の領域にソース／ドレイン領域と素子分離絶縁膜３を備えた半導体基板２の一主面上に、既知の熱酸化技術により第１の絶縁膜４を形成した後、既知のＣＶＤ法により第１の多結晶シリコン膜５を表面の凸凹がなくなる程度まで堆積し、マスクを用いてエッチングする。続いて、図１９のように、既知の熱酸化技術により第２の絶縁膜６を形成した後、既知のＣＶＤ法により第２の多結晶シリコン膜及び絶縁膜を堆積し、マスクを用いて異方性エッチングすると第３の絶縁膜７と制御ゲート電極８が形成される。続いて、図２０のように、既知のサイドウオール技術によりサイドウオール絶縁膜９が形成される。ここで、第３の絶縁膜７とサイドウオール絶縁膜９とを併せて第１の層間絶縁膜１０と呼ぶ。次に、図２１のように、既知の異方性エッチング技術により第１の層間絶縁膜１０をマスクとして前記第１の多結晶シリコン膜５をエッチングすると、浮遊ゲート電極１１が形成される。次に、既知の熱酸化技術によりトンネリング絶縁膜１２を形成した後、既知のＣＶＤ法により第３の多結晶シリコン膜を堆積し、マスクを用いて異方性エッチングすると消去ゲート電極１３が形成される。
【０００７】
【発明が解決しようとする課題】
従来の製造方法によると、浮遊ゲート電極１１は、素子分離絶縁膜３上まで形成することによって、素子分離絶縁膜３上で浮遊ゲート電極１１と消去ゲート電極１３とのカップリング面積を確保していたため、厚い膜厚を必要としていた。さらに、浮遊ゲート電極１１、制御ゲート電極８、第１の層間絶縁膜１０などの高低差のために、その上に形成する消去ゲート電極１３のパターンニングの際の焦点深度に十分なマージンがなくなり、消去ゲート電極１３のパターン形成を困難なものにしていた。そのため、消去ゲート電極１３のパターニングの確保をするべく、その膜厚を厚くする必要があった。
【０００８】
したがって、この発明の目的は、上記従来の問題点を解決するもので、フラッシュＥＥＰＲＯＭ構造の膜厚低減及び高低差緩和を図ることのできる半導体記憶装置およびその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
この目的を達成するために、請求項１記載の半導体記憶装置は、一導電型の半導体基板内のメモリーセル形成領域に形成されたソース領域およびドレイン領域と、半導体基板上のメモリーセル形成領域に、互いに平行し分離して形成され、線状の形状を有する複数の素子分離絶縁膜と、互いに隣接する２つの素子分離絶縁膜によって分離された半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極と、浮遊ゲート電極上に第２の絶縁膜を介して形成された制御ゲート電極と、制御ゲート電極の側壁面に少なくとも形成され、終端部が浮遊ゲート電極の上に位置する第１の層間絶縁膜と、浮遊ゲート電極の表面上で、第２の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜と、トンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接するとともに第１の層間絶縁膜を介して制御ゲート電極と接する消去ゲート電極とを備え、トンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含む。
【００１０】
従来、浮遊ゲート電極は、素子分離絶縁膜上で消去ゲート電極とのカップリング面積を確保していたが、上記のごとく浮遊ゲート電極の表面上で、第２の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接する消去ゲート電極を備え、かつトンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含むので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。
【００１１】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、消去ゲート電極は、制御ゲート電極の側壁面に形成された第１の層間絶縁膜と制御ゲート電極に隣接して設けられた他の制御ゲート電極の側壁面に形成された第１の層間絶縁膜との間に埋め込まれている。
【００１２】
請求項１と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第１の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項３記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、消去ゲート電極は素子分離絶縁膜上に形成され、その上に消去ゲート電極が形成される素子分離絶縁膜の長手方向と垂直方向の幅は、その上に消去ゲート電極が形成されない他の素子分離絶縁膜の長手方向と垂直方向の幅よりも狭い。
素子分離絶縁膜の長手方向と垂直方向の膜幅と膜間隔は、半導体基板上に形成する制御ゲート電極や第１の層間絶縁膜及び消去ゲート電極のパターンニングの確保を考慮して決定しており、その膜幅は、隣接するメモリーセルとの素子分離としての特性を保持するには十分な値をしている。よって、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【００１３】
請求項４記載の半導体記憶装置の製造方法は、一導電型の半導体基板内のメモリーセル形成領域にソース領域およびドレイン領域を形成する工程と、前記半導体基板上のメモリーセル形成領域に、互いに平行し分離して、線状の形状を有する複数の素子分離絶縁膜を形成する工程と、互いに隣接する２つの前記素子分離絶縁膜によって分離された前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上の前記素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極を形成する工程と、少なくとも前記制御ゲート電極の側壁面に、その終端部が前記浮遊ゲート電極の上に位置する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜をマスクとして、前記浮遊ゲート電極を途中まで選択的に除去する工程と、前記浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成する工程と、前記トンネリング絶縁膜と前記第１の層間絶縁膜と前記素子分離絶縁膜上にわたって消去ゲート電極を形成する工程とを含む。
【００１４】
このように、第１の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成し、浮遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極を形成し、少なくとも制御ゲート電極の側壁面に、その終端部が浮遊ゲート電極の上に位置する第１の層間絶縁膜を形成し、第１の層間絶縁膜をマスクとして、浮遊ゲート電極を途中まで選択的に除去し、浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成し、トンネリング絶縁膜と第１の層間絶縁膜と素子分離絶縁膜上にわたって消去ゲート電極を形成するので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、上記のように浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。
【００１５】
請求項５記載の半導体記憶装置の製造方法は、請求項４記載の半導体記憶装置において、前記消去ゲート電極を形成する工程は、前記制御ゲート電極の側壁面に形成された第１の層間絶縁膜と、前記制御ゲート電極に隣接して形成された他の制御ゲート電極の側壁面に形成された第１の層間絶縁膜との間に埋め込む工程を備えている。
【００１６】
請求項４と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第１の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項６記載の半導体記憶装置の製造方法は、請求項４または５記載の半導体記憶装置の製造方法において、前記消去ゲート電極は前記素子分離絶縁膜上に形成され、その上に前記消去ゲート電極が形成される前記素子分離絶縁膜の長手方向と垂直方向の幅が、その上に前記消去ゲート電極が形成されない他の素子分離絶縁膜の長手方向と垂直方向の幅よりも狭く形成される。
素子分離絶縁膜の長手方向と垂直方向の膜幅と膜間隔は、半導体基板上に形成する制御ゲート電極や第１の層間絶縁膜及び消去ゲート電極のパターンニングの確保を考慮して決定しており、その膜幅は、隣接するメモリーセルとの素子分離としての特性を保持するには十分な値をしている。よって、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【００１７】
【発明の実施の形態】
この発明の第１の実施の形態の半導体記憶装置およびその製造方法を図１から図９に基づいて説明する。
図１はこの発明の実施の形態である半導体記憶装置の平面概略図、図２は図１のＣ−Ｃ’線の断面概略図、図３は図１のＤ−Ｄ’線の断面概略図、図４から図９は工程順断面概略図である。
【００１８】
図１から図３に示すように、この発明の半導体記憶装置は、一導電型の半導体基板１０２上の所定の領域にソース／ドレイン領域１０１が埋め込まれており、素子分離絶縁膜１０５と、ゲート絶縁膜となる第１の絶縁膜１０６及び第２の絶縁膜１０９と、制御ゲート電極１１１と、第１の層間絶縁膜１１３と、浮遊ゲート電極１１４と、トンネリング絶縁膜１１５と、消去ゲート電極１１６で形成された構造をしている。
【００１９】
素子分離絶縁膜１０５は、半導体基板１０２上の所定の領域に形成され少なくとも２種類以上の異なる膜幅を有する。第１の絶縁膜１０６は、素子分離絶縁膜１０５によって分離された半導体基板１０２上の所定の領域に形成してある。浮遊ゲート電極１１４は、第１の絶縁膜１０６上でかつ素子分離絶縁膜１０５間に埋め込まれている。第２の絶縁膜１０９は、浮遊ゲート電極１１４上に形成されている。制御ゲート電極１１１は、浮遊ゲート電極１１４上に第２の絶縁膜１０９を介して形成してある。第１の層間絶縁膜１１３は、制御ゲート電極１１１の側壁面に形成してある。消去ゲート電極１１６は、膜幅が狭い素子分離絶縁膜１０５の側壁面側でトンネリング媒体となり得る絶縁膜１１５を介して浮遊ゲート電極１１４と接するとともに第１の層間絶縁膜１１３を介して制御ゲート電極１１１と接する。
【００２０】
次に、この半導体記憶装置の製造方法を図４から図９を用いて説明する。なお、図４から図９の工程順断面概略図は図１のＤ−Ｄ’線部を示している。
図４のように、メモリーセル部の所定の領域にソース領域とドレイン領域を備えた半導体基板１０２の一主面上に、既知のＣＶＤ技術により絶縁膜１０３を膜厚５００ｎｍ程度形成した後、既知の露光技術により、フォトレジストを用いたマスクパターン１０４を形成する。次に、図５のように、既知の異方性ドライエッチング技術により、前記絶縁膜１０３を５００ｎｍ程度エッチングすることにより、異なる膜幅をもつ素子分離絶縁膜１０５を形成する。ここで、注意すべき点を挙げる。次工程でその上に消去ゲート電極の形成される素子分離絶縁膜の線幅は、その上に消去ゲート電極のない素子分離絶縁膜の線幅の５０％程度である。しかし、そのピッチ間隔は、従来の素子分離絶縁膜のものと同じである。
【００２１】
次に、フォトレジストを除去した後、前記異方性ドライエッチングによる半導体基板１０２の表面へ与えたエッチングダメージを除去するために、既知の熱酸化技術により絶縁膜５ｎｍ程度形成した後、既知のウエットエッチング技術により、Ｂ−ＨＦ（２０：１）溶液を用いて３０秒程度処理すると、絶縁膜が１０ｎｍ程度除去することによって、半導体基板１０２の表面へ与えたエッチングダメージを除去することができる。続いて、既知の熱酸化技術により第１の絶縁膜１０６を膜厚３０ｎｍ程度形成した後、既知のＣＶＤ法により第１の多結晶シリコン膜１０７を３００ｎｍ程度堆積する。
【００２２】
次に、図６のように、メモリーセル部のみ開口したマスクパターンを用いて、既知の異方性ドライエッチング技術により、第１の多結晶シリコン膜１０７を３００ｎｍ程度エッチングすることにより、擬浮遊ゲート電極１０８を形成する。次に、図７のように、既知の熱酸化技術により第２の絶縁膜１０９を２０ｎｍ程度形成した後、既知のＣＶＤ法により第２の多結晶シリコン膜を３００ｎｍ程度堆積し、さらに既知のＣＶＤ法により絶縁膜３００ｎｍ程度堆積する。続いて、マスクを用いた既知の異方性ドライエッチング技術により、前記絶縁膜を３００ｎｍ程度エッチングして第３の絶縁膜１１０を形成し、さらに、前記第３の絶縁膜１１０をマスクとして、前記第２の多結晶シリコン膜を３００ｎｍ程度エッチングすることによって制御ゲート電極１１１を形成する。
【００２３】
次に、図８のように、既知のＣＶＤ法により絶縁膜２００ｎｍ程度堆積した後、既知のサイドウォール技術によりサイドウオール絶縁膜１１２を形成する。ここで、第３の絶縁膜１１０とサイドウオール絶縁膜１１２を併せて第１の層間絶縁膜１１３と呼ぶ。続いて、第１の層間絶縁膜１１３をマスクとして既知の異方性ドライエッチング技術により前記擬浮遊ゲート電極１０８を３００ｎｍ程度エッチングすると、浮遊ゲート電極１１４が形成される。次に、図９のように、既知の熱酸化技術によって浮遊ゲート電極１１４の側壁の一部にトンネリング絶縁膜１１５を形成した後、既知のＣＶＤ法により、第３の多結晶シリコン膜を３００ｎｍ程度堆積し、マスクを用いた既知の異方性ドライエッチング技術により、前記第３の多結晶シリコン膜を３００ｎｍ程度エッチングすることによって、消去ゲート電極１１６を形成することができる。
【００２４】
以上のように第１の実施の形態によれば、浮遊ゲート電極１１４を素子分離絶縁膜１０５間に埋め込むことにより、浮遊ゲート電極１１４の膜厚は、図２１のように従来の製造方法の浮遊ゲート電極１１のと比べ、８００ｎｍから５００ｎｍへと約３８％低減することが可能となる。よって、メモリーセル総膜厚ＡＡは、従来の製造方法のメモリーセル総膜厚Ａと比べ約１８％低減することができた。また、浮遊ゲート電極１１４と消去ゲート電極１１６とのカップリング面積は、消去ゲート電極１１６下の素子分離絶縁膜だけの線幅を狭めることにより、素子分離絶縁膜１０５の側壁面上で、従来の製造方法と同程度のカップリング面積を確保することができた。
【００２５】
さらに、浮遊ゲート電極１１４は、前述のように従来の製造方法と比べ約３８％低減することができたので、前記浮遊ゲート電極１１４の上の形成する制御ゲート電極１１１の膜厚も最大５０％程度低減することができた。なぜなら、制御ゲート電極１１１の膜厚は、そのパターン形成を正確にするために、エッチング前の多結晶シリコン膜が下地の高低差を埋め込むことができる程度の膜厚を要するため、下地の素子分離絶縁膜及び浮遊ゲート電極の膜厚に依存するからである。ゆえに、メモリーセル総膜厚ＡＡは、従来の製造方法と比べ最大２５％程度低減することができた。また、下地の高低差が緩和されるので、その上に形成する制御ゲート電極１１１及び消去ゲート電極１１６のパターン形成も容易に行うことができた。
【００２６】
この発明の第２の実施の形態を図１０から図１４と前述の図４から図８に基づいて説明する。
図１０はこの発明の実施の形態の半導体記憶装置の平面概略図、図１１は図１０のＥ−Ｅ’線の断面概略図、図１２は図１０のＦ−Ｆ’線の断面概略図、図１３と図１４は工程順断面概略図である。
【００２７】
図１０から図１２に示すように、この発明の半導体記憶装置は、一導電型の半導体基板１０２上の所定の領域にソース／ドレイン領域１０１が埋め込まれており、素子分離絶縁膜１０５と、ゲート絶縁膜となる第１の絶縁膜１０６及び第２の絶縁膜１０９と、制御ゲート電極１１１と、第１の層間絶縁膜１１３と、浮遊ゲート電極１１４と、トンネリング絶縁膜１１５と、消去ゲート電極１１９で形成された構造をしている。
【００２８】
素子分離絶縁膜１０５は、半導体基板１０２上の所定の領域に形成され少なくとも２種類以上の異なる膜幅を有する。第１の絶縁膜１０６は、素子分離絶縁膜１０５によって分離された半導体基板１０２上の所定の領域に形成してある。浮遊ゲート電極１１４は、第１の絶縁膜１０６上でかつ素子分離絶縁膜１０５間に埋め込まれている。第２の絶縁膜１０９は浮遊ゲート電極１１４上に形成されている。制御ゲート電極１１１は、浮遊ゲート電極１１４上に第２の絶縁膜１０９を介して形成してある。第１の層間絶縁膜１１３は、制御ゲート電極１１１の側壁面に形成してある。消去ゲート電極１１９は、膜幅が狭い素子分離絶縁膜１０５の側壁面側でトンネリング媒体となり得る絶縁膜１１５を介して浮遊ゲート電極１１４と接するとともに第１の層間絶縁膜を介して制御ゲート電極１１１と接しかつ第１の層間絶縁膜１１３間に埋め込まれている。
【００２９】
次にこの半導体記憶装置の製造方法を図４から図８と図１３と図１４を用いて説明する。なお、図４から図８と図１３と図１４の工程順断面概略図は、図１０のＦ−Ｆ’線部を示している。
前述の第１の実施の形態の図４から図８ごとく処理することによって、図８のような素子分離絶縁膜１０５、第１の絶縁膜１０６、第２の絶縁膜１０９と、制御ゲート電極１１１と、第１の層間絶縁膜１１３と、浮遊ゲート電極１１４を形成する。次に、図１３のように、既知の熱酸化技術によって浮遊ゲート電極１１４の側壁の一部にトンネリング絶縁膜１１５を形成した後、既知のＣＶＤ法により、第３の多結晶シリコン膜を３００ｎｍ程度堆積する。次に、メモリーセル部のみ開口したマスクパターンを用いて、既知の異方性ドライエッチング技術により、前記第３の多結晶シリコン膜を３００ｎｍ程度エッチングすることによって、擬消去ゲート電極１１７を形成する。続いて、フォトレジストを用いたマスクパターン１１８を用いた既知の異方性ドライエッチング技術を用いて、前記擬消去ゲート電極１１７を６００ｎｍ程度エッチングすると、消去ゲート電極１１９を形成することができる。
【００３０】
以上のように第２の実施の形態によれば、前記第１の実施の形態による効果に加えて、さらに、消去ゲート電極１１９が、従来の製造方法の消去ゲート電極１３と比べ、３００ｎｍ程度膜厚を削減することが可能となる。よって、メモリーセル総膜厚ＢＢは、従来の製造方法のメモリーセル総膜厚Ａと比べ約３５％（最大４５％）低減することができた。また、従来の製造方法では、図２１のようなメモリーセルの形成後に、その上の形成する配線などのパターン確保のために、下地高低差の緩和を図る平坦化工程において、平坦化用のマスク工程を導入していたが、このように、メモリーセル総膜厚を約３５％も低減することができたので、前記平坦化用のマスク工程削減することができた。
【００３１】
なお、この実施の形態の消去ゲート電極下の素子分離絶縁膜の線幅は、その上に消去ゲート電極のない素子分離絶縁膜の線幅の５０％程度としたが、浮遊ゲート電極と消去ゲート電極のカップリング特性を満たし、かつ、浮遊ゲート電極間の素子分離としての特性を満たせば（消去ゲート電極のない素子分離絶縁膜の線幅の１０％〜６５％程度を目安として）特に限らない。また、第１の絶縁膜なども含めてこの発明中の絶縁膜は、ＣＶＤ法や熱酸化膜等の材料を用いてもよく、膜厚も特に限ることはない。加えて、浮遊ゲート電極、制御ゲート電極、消去ゲート電極の膜厚も特に限ることはなく、材料も多結晶シリコン膜以外にチタンシリサイド膜などの導電膜を用いてもよい。また、素子分離絶縁膜を形成する時に行った異方性ドライエッチングの半導体基板の表面へ与えたエッチングダメージを除去する方法として、この実施の形態では、既知の熱酸化技術により絶縁膜５ｎｍ程度形成した後、既知のウエットエッチング技術により、Ｂ−ＨＦ（２０：１）溶液を用いて３０秒程度処理したが、エッチングダメージを除去できればどんな方法でもよく、その酸化方法、絶縁膜厚、エッチング方法、エッチング溶液、エッチング時間など特に限ることはなく、例えば、ＲＣＡ溶液などの他のエッチング溶液を用いてもよい。
【００３２】
【発明の効果】
この発明の請求項１記載の半導体記憶装置によれば、浮遊ゲート電極の表面上で、第２の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜を介して浮遊ゲート電極と接する消去ゲート電極を備え、かつトンネリング媒体となり得る絶縁膜が形成される浮遊ゲート電極の表面部分は、浮遊ゲート電極構成膜の一部が途中まで除去された部分を含むので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。その結果、メモリーセル部の総膜厚を低減し、メモリーセルの形成を容易に行うことができる。
【００３３】
請求項２では、請求項１と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第１の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項３では、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【００３４】
請求項４記載の半導体記憶装置の製造方法によれば、第１の絶縁膜上の素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成し、浮遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極を形成し、少なくとも制御ゲート電極の側壁面に、その終端部が浮遊ゲート電極の上に位置する第１の層間絶縁膜を形成し、第１の層間絶縁膜をマスクとして、浮遊ゲート電極を途中まで選択的に除去し、浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成し、トンネリング絶縁膜と第１の層間絶縁膜と素子分離絶縁膜上にわたって消去ゲート電極を形成するので、浮遊ゲート電極と消去ゲート電極とのカップリング面積を確保することができる。ゆえに、上記のように浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となり、浮遊ゲート電極の高低差を緩和することができる。その結果、メモリーセル部の総膜厚を低減し、メモリーセルの形成を容易に行うことができる。また、次工程での平坦化工程における下地高低差の緩和を図る平坦化用のマスク工程を削減することができる。
【００３５】
請求項５では、請求項４と同様に浮遊ゲート電極の高低差を緩和することができるので、消去ゲート電極のパターンニングの際の焦点深度に十分なマージンができる。ゆえに、消去ゲート電極を第１の層間絶縁膜間に埋め込むことが可能となり、消去ゲート電極の高低差を緩和することができる。
請求項６では、消去ゲート電極下の素子分離絶縁膜だけを狭め、膜幅と膜間隔を合わせたピッチ間隔を従来例と同じにすれば、制御ゲート電極や消去ゲート電極のパターンニングの確保を維持したまま、浮遊ゲート電極を素子分離絶縁膜間に埋め込むことが可能となる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態におけるメモリーセル部の平面概略図である。
【図２】図１のＣ−Ｃ’線の断面概略図である。
【図３】図１のＤ−Ｄ’線の断面概略図である。
【図４】この発明の実施の形態における工程順断面概略図である。
【図５】図４の次工程の工程順断面概略図である。
【図６】図５の次工程の工程順断面概略図である。
【図７】図６の次工程の工程順断面概略図である。
【図８】図７の次工程の工程順断面概略図である。
【図９】図８の次工程の工程順断面概略図である。
【図１０】この発明の第２の実施の形態におけるメモリーセル部の平面概略図である。
【図１１】図１０のＥ−Ｅ’線の断面概略図である。
【図１２】図１０のＦ−Ｆ’線の断面概略図である。
【図１３】この発明の実施の形態における図８の次工程の工程順断面概略図である。
【図１４】図１３の次工程の工程順断面概略図である。
【図１５】従来例におけるメモリーセル部の平面概略図である。
【図１６】図１５のＡ−Ａ’線の断面概略図である。
【図１７】図１５のＢ−Ｂ’線の断面概略図である。
【図１８】従来例における工程順断面概略図である。
【図１９】図１８の次工程の工程順断面概略図である。
【図２０】図１９の次工程の工程順断面概略図である。
【図２１】図２０の次工程の工程順断面概略図である。
【符号の説明】
１ メモリーセルのソース／ドレイン領域
２ 半導体基板
３ 素子分離絶縁膜
４ 第１の絶縁膜
５ 第１の多結晶シリコン膜
６ 第２の絶縁膜
７ 第３の絶縁膜
８ 制御ゲート電極
９ サイドウオール絶縁膜
１０ 第１の層間絶縁膜
１１ 浮遊ゲート電極
１２ トンネリング絶縁膜
１３ 消去ゲート電極
１０１ メモリーセルのソース／ドレイン領域
１０２ 半導体基板
１０３ 絶縁膜
１０４ フォトレジストを用いたマスクパターン
１０５ 素子分離絶縁膜
１０６ 第１の絶縁膜
１０７ 第１の多結晶シリコン膜
１０８ 擬浮遊ゲート電極
１０９ 第２の絶縁膜
１１０ 第３の絶縁膜
１１１ 制御ゲート電極
１１２ サイドウオール絶縁膜
１１３ 第１の層間絶縁膜
１１４ 浮遊ゲート電極
１１５ トンネリング絶縁膜
１１６ 消去ゲート電極
１１７ 擬消去ゲート電極
１１８ フォトレジストを用いたマスクパターン
１１９ 消去ゲート電極
Ａ メモリーセル総膜厚
ＡＡ メモリーセル総膜厚
ＢＢ メモリーセル総膜厚

Claims (6)

1. 一導電型の半導体基板内のメモリーセル形成領域に形成されたソース領域およびドレイン領域と、前記半導体基板上のメモリーセル形成領域に、互いに平行し分離して形成され、線状の形状を有する複数の素子分離絶縁膜と、互いに隣接する２つの前記素子分離絶縁膜によって分離された前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上の前記素子分離絶縁膜間に埋め込まれた浮遊ゲート電極と、前記浮遊ゲート電極上に第２の絶縁膜を介して形成された制御ゲート電極と、前記制御ゲート電極の側壁面に少なくとも形成され、終端部が前記浮遊ゲート電極の上に位置する第１の層間絶縁膜と、前記浮遊ゲート電極の表面上で、前記第２の絶縁膜が形成されない部分に形成されたトンネリング媒体となり得る絶縁膜と、前記トンネリング媒体となり得る絶縁膜を介して前記浮遊ゲート電極と接するとともに前記第１の層間絶縁膜を介して前記制御ゲート電極と接する消去ゲート電極とを備え、前記トンネリング媒体となり得る絶縁膜が形成される前記浮遊ゲート電極の表面部分は、前記浮遊ゲート電極構成膜の一部が途中まで除去された部分を含むことを特徴とする半導体記憶装置。
2. 前記消去ゲート電極は、前記制御ゲート電極の側壁面に形成された第１の層間絶縁膜と前記制御ゲート電極に隣接して設けられた他の制御ゲート電極の側壁面に形成された第１の層間絶縁膜との間に埋め込まれていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記消去ゲート電極は前記素子分離絶縁膜上に形成され、その上に前記消去ゲート電極が形成される前記素子分離絶縁膜の長手方向と垂直方向の幅は、その上に前記消去ゲート電極が形成されない他の素子分離絶縁膜の長手方向と垂直方向の幅よりも狭いことを特徴とする請求項１または２記載の半導体記憶装置。
4. 一導電型の半導体基板内のメモリーセル形成領域にソース領域およびドレイン領域を形成する工程と、前記半導体基板上のメモリーセル形成領域に、互いに平行し分離して、線状の形状を有する複数の素子分離絶縁膜を形成する工程と、互いに隣接する２つの前記素子分離絶縁膜によって分離された前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上の前記素子分離絶縁膜間に埋め込まれた浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極上に第２の絶縁膜を介して制御ゲート電極を形成する工程と、少なくとも前記制御ゲート電極の側壁面に、その終端部が前記浮遊ゲート電極の上に位置する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜をマスクとして、前記浮遊ゲート電極を途中まで選択的に除去する工程と、前記浮遊ゲート電極の除去表面上にトンネリング絶縁膜を形成する工程と、前記トンネリング絶縁膜と前記第１の層間絶縁膜と前記素子分離絶縁膜上にわたって消去ゲート電極を形成する工程とを含む半導体記憶装置の製造方法。
5. 前記消去ゲート電極を形成する工程は、前記制御ゲート電極の側壁面に形成された第１の層間絶縁膜と、前記制御ゲート電極に隣接して形成された他の制御ゲート電極の側壁面に形成された第１の層間絶縁膜との間に埋め込む工程を備えていることを特徴とする請求項４記載の半導体記憶装置の製造方法。
6. 前記消去ゲート電極は前記素子分離絶縁膜上に形成され、その上に前記消去ゲート電極が形成される前記素子分離絶縁膜の長手方向と垂直方向の幅が、その上に前記消去ゲート電極が形成されない他の素子分離絶縁膜の長手方向と垂直方向の幅よりも狭く形成されることを特徴とする請求項４または５記載の半導体記憶装置の製造方法。

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