TW584856B - Semiconductor device - Google Patents
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Description
玖、發明說明： c發明所屬之技術嘴域】 發明領域本發明係關於—種半導體裝置，尤其是，一 種具有記憶胞之半導體裝置。 〃 t 發明背景 在FeRAM(鐵電隨機存取記憶體)之記憶胞區域中，多 數個鐵電電容器垂直韓平地形成於絕緣膜上。大量被產 生之FeRAM的鐵電電容器目前具有一種平面結構，其中接 觸部份被提供於下方電極之上方表面。 第1圖是-種平面圖，其展示記憶胞區域之平面結構， 以及在記憶胞區域和電路之間的連接，其中具有平面結 構、子組線、位元線、等等之電容器被安置於該記憶胞區 域上。在這苐1圖情狀中，絕緣膜被省略。 第1圖中，多數個由元件隔離絕緣膜（未展示出）所圍繞 之主動區域ιοί被形成於半導體基片之表面上。構成電容器 之下方電極的帶狀平板線1〇2被形成於覆蓋主動區域1〇1之 第一中間層絕緣膜（未展示出）及元件隔離絕緣膜上。同時， 多數個上方電極以一間隔沿著長度方向被形成於平板線 102上。此外，鐵電膜1〇3被形成在平板線1〇2及上方電極104 之間。 在這結構中，鐵電電容器是由上方電極104、鐵電膜 103、以及平板線(下方電極）1〇2所構成。亦即，鐵電電容器 如同上方電極104 —般多地被形成於一組平板線102上。 主動區域101沿著平板線延伸方向以一間隔而多數地 被形成於鄰***板線102之間的區域下。兩組沿著平板線 102之長度方向而延伸的字組線1〇5以一間隔被形成於平板 線102之間主動區域101上。字組線1〇5經由閘極絕緣膜被形 成於延伸至元件隔離絕緣膜之主動區域1〇1上。字組線1〇5 作用為主動區域101上MOS電晶體之閘電極。同時，作為 MOS電晶體之源極/排極的雜質擴散區域被形成於字組線 105兩側上之主動區域ιοί中。 因此，共同使用一組雜質擴散區域之兩組MOS電晶體 被形成於出現在兩組平板線102之間的個別主動區域1(Π。 MOS電晶體和字組線105被第一中間層絕緣膜所覆蓋，並且 鐵電電容器被第二絕緣膜(未展示出）所覆蓋。 弟一接觸洞孔106被形成於字組線105兩側之主動區域 101上的第一與第二中間層絕緣膜中，並且第二接觸洞孔 107被形成於上方電極1〇4上之第二絕緣膜中。傳導塞被藏 置於第一與第二接觸洞孔1〇6、107之中。 在上方電極104和字組線1〇5之間的主動區域1〇1之雜 質擴散區域，經由第二中間層絕緣膜上之金屬接線108及第 一與第二接觸洞孔106、107之傳導塞而電氣地被連接至上 方電極104。同時，被置放在兩組字組線105之間的主動區 域101之雜質擴散區域經由第一接觸洞孔106的傳導塞而電 氣地被連接至第二中間層絕緣膜上之金屬墊109。 第三中間層絕緣膜(未展示出）被形成於金屬接線108及 金屬墊109上。形成於第三中間層絕緣膜上的位元線110經 由金屬墊109而電氣地被連接至主動區域101中心之雜質擴 散區域。位元線110多數地以一間隔被形成而沿著正交於平 板線102之方向而延伸。 除了第一與最後位元線之外，多數個位元線H0分別被 5 連接到記憶胞區域中之感應放大器SA。同時，除了第一與 最後平板線之外，多數個平板線102分別被連接到記憶胞區 域中之平板線驅動器PD。此外，除了第一與最後字組線之 外，字組線105分別地被連接到記憶胞區域之字組線驅動器 WD。 10 在記憶胞區域中，兩組最外面平板線102和兩組最外面 位元線110分別地被連接到固定電位，例如，接地電塵。 因此’記憶胞區域中之最外面週邊區域是假性電容器 區域120，並且位於假性電容器區域120之鐵電電容器被使 用作為不實際***作之假性電容器。同時，被假性電容器 15區域120所圍繞之鐵電電容器成為記憶胞。 在這情況中，下面的專利文件1提出，假性電容器沿著 dram之記憶胞區域的最外面周邊而均勻地被形成。 同時，下面的專利文件2提出，如果鐵電電容器之上方 電極長側垂直於下方電極長側地被安置，並且形成於上方 20 電極之接觸洞孔同時也沿著長側方向而偏移，則電容器特 性之變化被減低。 但是，為了改進在啟始狀態實際***作之電容器的特 性’需要在先前技術中形成假性電容器。 (專利文件1) 7 專利申請公告文件(KOKAI)Hei第11-345946號，（在第 14頁第19行以及之後的說明，第3圖）。 (專利文件2) 國際公告文件第97/40531號，Pamphlet(第14頁第19行 5 起之說明，第1圖至第3圖）。 同時，假性電容器之最佳配置和結構不清楚，因此電 容器之惡化狀態則依據記憶胞之配置和結構而有所不同。 同時，當記憶胞區域反應於FeRAM較高的整合要求而 被減少時，電容器之惡化顯著地出現。但是用以減少假性 10電容器之配置至最小值的法則未明顯。 【發明内容】 發明概要 本發明之目的是提供一種半導體裝置，其能夠改進置 放於接近記憶胞區域之外方周邊電容器的惡化電阻性。 15 依據本發明之一論點，提供一種半導體裝置，其包含： 一組形成於半導體基片上之第一絕緣膜；垂直並且水平地 形成於記憶胞區域中第一絕緣膜上之實際操作電容器；選 擇性地形成於記憶胞區域四個角落第一絕緣膜上之假性電 容器；以及一組形成於實際操作電容器及假性電容器上之 20 第二絕緣膜。 依據本發明之另一論點，提供一種半導體裝置，其包 含：一組被形成在半導體基片上的第一絕緣膜；被形成在 該第一絕緣膜上記憶胞區域中的第一實際操作電容器，並 且各電容器具有一組第一上方電極、一組第一介電質膜、 8 584856 及一組第一下方電極；被形成在該第一絕緣膜上記憶胞區 域之四個角落中的第二實際操作電容器，並且各電容器具 有面積較寬於該第一上方電極之一組第二上方電極、一組 第二介電質膜、及一組第二下方電極；以及一組用以覆蓋 5 該第一實際操作電容器與該第二實際操作電容器之第二絕 緣膜。
依據本發明之另一論點，提供一種半導體裝置，其包 含：一組被形成在半導體基片上之第一絕緣膜；被形成在 該第一絕緣膜上之記憶胞區域中的第一實際操作電容器， 10 各電容器具有一組第一上方電極、一組第一介電質膜、及 一組第一下方電極；被形成在該第一絕緣膜上之記憶胞區 域四個角落中的第二實際操作電容器，各電容器具有一組 第二上方電極、一組第二介電質膜、及一組第二下方電極； 一組用以覆蓋該第一實際操作電容器及該第二實際操 15 作電容器之第二絕緣膜；經由第一電晶體電氣地連接到該 第一實際操作電容器之第一上方電極的第一位元線；經由 第二電晶體電氣地連接到該第二實際操作電容器之第二上 方電極的第二位元線；以及一組或兩組或多組被連接到各 第二位元線之電容補充元件。 20 依據本發明之另一論點，提供一種半導體裝置，其包 含：一組被形成在半導體基片上之第一絕緣膜；被形成在 記憶胞區域中第一絕緣膜上的平板線；分別連接到該平板 線之電容器；以及一組升壓電路，其連接到被配置於平板 線外而最接近記憶胞區域四個角落之各第一平板線。 9 584856 依據本發明，假性電容器選擇性地被形成於記憶胞區 域之四個角落或它們的鄰近區域。 多數地被安置於記憶胞區域中之實際操作電容器容易 在記憶胞區域之四個角落部份惡化。因此，如果假性電容 5器選擇性地被形成於四個角落或它們的鄰近區域以保護内 側之實際操作電容器，則實際操作電容器之特性惡化可被 防止。
同時，因為其中被連接到假性電容器上方電極的傳導 樣型是相同於接觸電容器之上方電極之接線之層結構，的 10 結構可以被採用，被採用以製造實際操作電容器等等之反 應氣體的分佈可容易地在記憶胞區域中被均勻化。因此， 不容易在實際操作電容器之特性中發生惡化。
此外，可利用在記憶胞區域最外面周邊上配置、或者 在記憶胞區域之更外圍配置、或者在圍繞記憶胞區域之位 15置配置假性電容器，而減少在記憶胞區域中實際操作電容 器上之中間層絕緣膜的容積。因此，減少被採用以在實際 操作電容器上形成中間層絕緣膜之氣體的影響，可以被減 低。結果，構成實際操作電容器鐵電膜之惡化可被防止。 依據上述另一發明，垂直且水平地形成於記憶胞區域 20中之多數電容器，其中被置放於最接近記憶胞區域四個角 落之電容器區域被設定而較寬於其他的電容器區域。 因此’此一情況受抑制，如果被置放於最接近記憶胞 區域四個角落之電容器的儲存電容局部地被降低，則被置 放於最接近四個角落之電容器中所儲存之電荷被減少的數 10 584856 量是較小於其他電容器之電荷數量。 同時’電谷補充元件經由電晶體而被形成於位元線 中，該位元線連接到被置放於最接近記憶胞區域四個角落 之電容器。因此，即使被置放於最接近四個角落之電容器 5 的儲存電容局部地被降低，其仍可抑制因儲存於電容器之 資料讀取所導致的錯誤。 此外，升壓電路被連接到被置放於最接近記憶胞區域 四個角落之電容器的平板線。因此，即使被置放於最接近 四個角落之電容器的儲存電容局部地被降低，其亦可防止 10 因儲存於電容器之資料讀取所導致的錯誤。 圖式簡單說明 第1圖是展示先前技術中具有電容器之半導體製置的 平面圖； 第2圖是展示依據本發明第一實施例之半導體裝置記 15 憶胞的截面圖； 第3圖是展示依據本發明第一實施例之半導體褒置記 憶胞區域的平面圖； 第4圖是展示依據本發明第一實施例之半導體裂置記 憶體區域範圍的平面圖； 20 第5圖展示依據本發明第一實施例之沿著半導體裝置 記憶胞區域對角方向而對齊之複數鐵電電容器所儲存電荷 數量的差量； 第6圖展示依據本發明第一實施例之對齊於穿越半導 體裝置記憶胞區域的一側中心平板線之複數鐵電電容器的 11 584856 儲存電荷數量之差量； 第7圖展示依據本發明第一實施例之其他電容器的儲 存電荷數量而在半導體裝置中被採用之假性電容器的接線 接觸所存在之影響； 5 第8圖是展示依據本發明第二實施例之半導體裝置記 憶胞區域的平面圖； 第9圖是展示依據本發明第二實施例在半導體裝置中 被採用之假性電容器的截面圖； 第10圖是展示依據本發明第三實施例之半導體裝置記 10 憶胞區域的平面圖； 第11圖是依據本發明第三實施例而沿著半導體裝置記 憶胞區域中之平板線所截取的截面圖； 第12圖是展示依據本發明第四實施例之半導體裝置記 憶胞區域的第一平面圖； 15 第13圖是依據本發明第四實施例而沿著半導體裝置記 憶胞區域中之平板線所截取的截面圖； 第14圖是展示依據本發明第四實施例之半導體裝置記 憶胞區域的第二平面圖； 第15圖是展示依據本發明第四實施例之半導體裝置記 20 憶胞區域的第三平面圖； 第16圖是展示依據本發明第五實施例之半導體裝置記 憶胞的平面圖； 第17圖是展示依據本發明第五實施例之半導體裝置記 憶胞的截面圖； 12 584856 第18圖是展示依據本發明第五實施例之半導體裝置記 憶胞區域中傳導樣型及主動區域配置平面圖； 第19圖是依據本發明第五實施例而沿著半導體裝置記 憶胞區域中之平板線所截取的截面圖； 5 第20A圖、第20B圖、第21A圖以及，第21B圖是展示依 據本發明第六實施例之製造半導體裝置步驟的截面圖； 第22圖是展示依據本發明第六實施例之半導體裝置記 憶胞區域的平面圖， 第23圖是展示依據本發明第七實施例之半導體裝置記 10 憶胞區域的平面圖； 第24圖是展示依據本發明第八實施例之半導體裝置記 憶胞區域的平面圖； 第25圖是展示依據本發明第九實施例之半導體裝置記 憶胞區域的平面圖； 15 第26圖是展示依據本發明第十實施例之半導體裝置記 憶胞區域的平面圖； 第27A圖、第27B圖、第28A圖以及第28B圖是展示依據 本發明第十一實施例之製造半導體裝置步驟的截面圖； 第29圖是展示依據本發明第十一實施例之半導體裝置 20 記憶胞區域的平面圖； 第30A圖至第30C圖是依據本發明第十二實施例之半 導體裝置記憶胞的等效電路圖； 第31圖是依據本發明第十二實施例之半導體裝置中鐵 電電容器的特性圖； 13 584856 第32A圖與第32B圖分別地展示依據本發明第十二實 施例之半導體裝置第一範例的平面圖及電路圖； 第33圖是展示依據本發明第十二實施例之半導體裝置 第二範例的平面圖； 5 第34圖是展示依據本發明第十二實施例之半導體裝置 第三範例的平面圖；以及 第35圖是依據本發明第十二實施例在半導體裝置中所 形成之升壓電路的電路圖。 t實施方式3 10 較佳實施例之詳細說明 此處之後將參考圖式而說明本發明實施例。 (第一實施例） 第2圖是展示依據本發明第一實施例之半導體裝置記 憶胞的部份截面圖。第3圖是展示依據第一實施例之半導體 15 裝置記憶胞區域的平面圖。在這情況中，第2圖是沿著第3 圖中之I-Ι線所截取的截面圖。第3圖中，在元件隔離絕緣膜 上所形成的絕緣膜將省略而不被展示。 第2圖中，元件隔離絕緣膜2利用LOCOS(局部矽氧化） 方法而被形成於p型矽（半導體)基片1之表面。元件隔離絕緣 20 膜2被形成於圍繞著多數個垂直且水平地被安置於矽基片1 表面層的主動區域（電晶體形成區域）la之區域中。在這情況 中，STI(淺溝槽隔離)可被採用而作為元件隔離絕緣膜2。 主動區域la之平面形狀幾乎為矩形，且閘電極5經由閘 極絕緣膜4被形成於主動區域la上。該閘電極5構成沿著正交 14 584856 於主動區域la之長度方向的方向而延伸之部份字組線wl。 同時，兩組閘電極5幾乎平行地以一間隔被形成於主動區域 la上。側壁絕緣膜6被形成於閘電極5之側表面上。 具有LDD結構之第一至第三η型雜質擴散區域7a、7b、 5 7c被形成於兩組閘電極5之兩側表面層的各主動區域ia上。 同時，石夕化物層（未展示出）被形成於第一至第三雜質擴 散區域7a、7b、7c之表面上，該等區域不被閘電極5及側壁 絕緣膜6所覆蓋。 没置於主動區域la中間之第二11型雜質擴散區域％電 10氣地被連接至稍後將說明之位元線。設置於主動區域la兩側 之第一與第二η型雜質擴散區域7a、7c電氣地被連接至稍後 將說明之電容器。 在各主動區域la中，第-與第二_雜質擴散區域7&、 7b及-組閘電極5構成第一n_M〇s電晶體&，同時第二與第 15三η型雜質擴散區域7b、城其他的閘電極5構成第二 n_MOS電晶體T2。 絕緣覆蓋膜8被形成於第一與第二n_M〇s電晶體ΤΑ 和元件隔離絕緣膜2上。以這覆蓋則㈣，♦氧氣化物 20
(Si〇N)膜利用電漿CVD方法而被形成。接著，第-中間層 絕緣膜9被形成於覆蓋動上。以第—中間層絕_為例， 一乳切(_)膜藉由使用卿s氣體 ⑽方法而被 形成。 第中間層、·邑相9之上方表面利用(化學機械抛 先)方法而被平硫。料f容㈣㈣地被侃於主動區 15 584856 域la之前方及後方的元件隔離絕緣膜2上之第一中間層絕緣 膜9上。鐵電電谷裔1〇包含一組下方電極、一組鐵電膜 10b、及一組上方電極l〇c。下方電極1〇a被稱為平板線，旅 且被形成以幾乎平行於字組線WL地延伸，如第3圖所示。 5同時，鐵電膜如同帶狀地被形成於下方電極1〇&上。此 外，上方電極10c沿著平板線l〇a長度方向以一間隔而多數 地被形成於鐵電膜10b上。 同時，各具有如實際操作記憶胞之鐵電電容器1〇相同 結構的假性電谷器10D被形成於第一中間層絕緣膜9上記憶 10胞區域的四個角落。鐵電電容器10及假性電容器10D同時地 被形成。 下方電極10a具有一種雙層結構，例如，包含一層1〇至 30nm厚度之鈦（Ti)膜及一層1〇〇至3〇〇nm厚度之翻（pt)膜 層。同時，鐵電膜10b是由1〇〇至300nm厚度之鍅鈦酸鉛 15 (PZT:Pb(Zn-XTix)〇3)膜所形成。此鐵電膜10b在產生之後利 用在純氧環境中以650至850 °C之溫度經過30至120秒的 RTA(快速退火）而被晶體化。在這情況中，如同鐵電膜i〇b， 除了PZT之外，其他PZT材料，例如PLCSZT、PLZT、等等； 雙層結構化合物，例如 SrBi2Ta209(SBT，Yl)、SrBi2(Ta， 2〇 Nb)2〇9(SBTN，YZ)、等等；以及其他金屬氧化物鐵電物質皆 可被採用。此外，上方電極l〇c是由例如1〇〇至3〇〇nm厚度之 二氧化銥(Ir02)膜所形成。 電容器10之上方電極l〇c及鐵電膜l〇b藉由使用分離遮 罩或相同遮罩而被樣型化，並且第一電容器保護絕緣膜11 16 584856 被形成於其上。同時，下方電極10a被樣型化，並且接著第 二電容器保護絕緣膜12被形成於第一電容仅1 n為保護絕緣膜 11、下方電極10a、及第一中間層絕緣膜9之上。第一與第 一電谷益保護絕緣膜11、12是由絕緣材料，例如八別地呈 5 有減低防止功能之氧化鋁、PZT、或者類似者所形成。 此外，第二中間層絕緣膜13被形成於第二電容器保護 絕緣膜12之上。例如，如同第二中間層絕緣膜13，氧化石夕 膜藉由使用TEOS之CVD方法而被形成。第二中間層絕緣膜 13之上方表面利用CMP方法而被平面化。 10 第一至第三接觸洞孔14a至14c分別地被形成於第一至 第二η型雜質擴散區域7a至7c上之第一與第二中間層絕緣 膜9、13，第二電容器保護絕緣膜12，及覆蓋臈8之中。第 一至第二傳導塞15a至15c分別地被形成於第一至第三接觸 洞孔14a至14c之中。同時，上方電極接觸洞孔13a分別地被 15形成於電容器ίο之上方電極i〇c上第二中間層絕緣臈13及 第一與第二電容器保護絕緣膜丨1、12之中。同時，上方電 極接觸洞孔13b被形成於假性電容器l〇D之上方電極1〇c上。 第一至第三傳導塞15a至15c分別具有一層膠膜及一層 嫣膜。作為鎢膜下層之膠膜具有一種雙層結構，包含一層 20 大約2〇11泔厚度之鈦(Ti)膜及一層大約50nm厚度之氮化鈦 (ΤιΝ)膜。在這情形中，第二中間層絕緣膜13上之鎢膜及膠 膜利用CMP方法而被移除。 連接第一傳導塞15a及最近電容器1〇的上方電極10c之 第一金屬接線16a，以及連接第三傳導塞15c及最近電容器 17 584856 10的上方電極l〇c之第二金屬接線16c，被形成於第二中間 層絕緣膜13之上。同時，一組島狀金屬墊16b被形成於第二 傳導塞15b之上。 第一金屬接線16a被形成於由第一傳導15a之上方表面 5 而延伸至上方電極接觸洞孔13a内部的區域中。第二金屬接 線16c被形成於由第三傳導塞15c之上方表面而延申至另— 上方電極接觸洞孔13a内部的區域中。 同時，經由上方電極接觸洞孔13b被連接到上方電極 10c之一組分離的第一假性金屬墊16d被形成於假性電容器 10 l〇D上之第二中間層絕緣膜13中。同時，一組分離的第二假 性金屬墊16e被形成於最接近於假性電容器i〇d而被設置之 第一傳導塞15a或第三傳導塞15c之上。因此，因為假性電 容器10D未被連接到MOS電晶體乃、T2，故此假性電容器 10D絕不如同電容器地操作。 15 第'與第·一金屬接線16a、16c，金屬塾16b，及第一與 第二假性金屬墊16d、16e利用樣型化一種具有五層結構之金 屬膜而被形成，該五層結構之金屬膜分別包含，例如，一 層大約150nm厚度之TiN膜、一層大約5nm厚度之Ti膜、一 層大約500nm厚度之Al-Cu膜、一層大約50nm厚度之TiN 20 膜、及一層大約20nm厚度之Ti膜。 第三中間層絕緣膜18被形成於第一與第二金屬接線 16a、16c，金屬墊16b，第一與第二假性金屬墊16(1、16e， 及第二中間層絕緣膜13之上。如同中間層絕緣膜18，一層 Si〇2膜藉由使用TEOS之CVD方法而被形成。第三中間層絕 18 584856 …緣膜18之上方表面利用CMP方法而被平面化。 位元線接觸洞孔18a被形成於連接到第二n型雜質擴散 區域7b之金屬墊16b上之第三中間層絕緣膜18中。包含—層
TiN膠膜及一層鎢膜之第四傳導塞19被埋藏於位元線之接 5 觸洞孔18a中。 連接到第四傳導塞19之上方表面並且沿著正交於字組 線WL方向而延伸之位元線2〇被形成於第三中間層絕緣膜 18之上。因此，位元線2〇經由第四傳導塞19、金屬墊i6b、 及第二傳導塞15b而電氣地被連接至第雜質擴散區域 10 7b 〇 接著，此處之後將參考第3圖而說明主動區域ia、電容 器10、假性電容器10D、字組線WL、及位元線20之平面結 構。 。 在第3圖中，多數個帶狀平板線(下方電極）1如幾乎平行 I5地以一間隔被形成於第一中間層絕緣膜9上。同時，平板線 l〇a在對齊於字組線WL延伸方向之多數個主動區域匕之前 及之後被形成，並且電氣地被連接至平板線驅動器22而以 幾乎平行於字組線WL而延伸。多數個上方電極1〇c沿著平 板線10a之長度方向而被形成在分卿平域恤之上。此 外，帶狀鐵電膜被形成於平板線心及覆蓋上方電極1〇〇 之間。 下方電極接觸洞孔13C被形成於第二中間層、絕緣膜13 $之平板線IGa末端部份，該末端部份由鐵電膜祕突出。接 者’形成於第二中間層絕緣膜丨3上之下方電極導引接線(未 19 584856 展示出）經由接觸洞孔13c被連接到平板線10a。 多數個字組線WL穿越過主動區域la及元件隔離絕緣 膜2之上並且分別電氣地被連接至字組線驅動器21。 同時，第三中間層絕緣膜18上之位元線20沿著正交於 5 字組線WL的方向而延伸。這位元線20經由第二傳導塞l5b 及金屬墊16b而電氣地被連接至主動區域la中間之第二 雜質擴散區域7b，同時也電氣地被連接至感應放大器23。 分別地藏置第一至第三傳導塞15a至15c於其中之第_ 至第三接觸洞孔14a至14c被形成於主動區域la兩組字級線 10 WL兩側之η型雜質擴散區域7a至7c上。同時，上方電極接 觸洞孔13a被形成於記憶胞之電容器10的上方電極l〇c上， 且上方電極接觸洞孔13b被形成於假性電容器10D之上方電 極10c上。 關於假性電容器10D，其中多數電容器分別地垂直並且 I5 水平地被對齊，而出現在方形記憶胞區域四個角落的電容 器被施加。如同其他的電容器10，接觸洞孔13b被形成於假 性電容器10D之上方電極i〇c上。但是，僅電氣隔離的假性 金屬墊16d經由接觸洞孔13b被連接到假性電容器10D之上 方電極10c。因此，假性電容器1013與]^〇8電晶體ΤΙ、T2分 20離並且不儲存資訊。用以儲存資訊之電容器10垂直並且水 平地（以矩陣形式）被安置於除了記憶胞區域四個角落之外 的範圍中。 下面將敘述為何假性電容器1〇D選擇性地被安置在記 憶胞區域之四個角落並且實際操作電容器被安置於其他最 20 584856 外面週邊部份之原因。 首先’ “夕數個具有上述結構之鐵電電容器垂直並且 水平地被形成於四邊形之平面形狀的記憶胞區域A中時，如 第4圖所示，則電容器的一些儲存電荷（切換電荷)將分 5別地在預定位置被量測，第5圖與第6圖展示所得到之結果。 第5圖展示對齊於記憶胞區域a 一角落之對角線方向的 多數鐵電電容器al至a5、cm之一些儲存電荷Qsw的差量。同 時，第6圖展示對齊於穿越方形記憶胞區域之一側中心的平 板線上之多數鐵電電容器、cm的一些儲存電荷qsw 10 差量。 如第5圖與第6圖所示，雖然鐵電電容器具有相同結構， 但是被提供在記憶胞區域A四個角落之鐵電電容器“最顯 著地被惡化。因此，被提供在四個角落之電容器被應用作 為假性電容器。如果假性電容器l〇D未被形成，則接近四個 15角落被形成之鐵電電容器a2的惡化將更明顯。因此，最好 是假性電容器應該分別被形成在記憶胞區域A之四個角落。 同時，下面將提出為何被電氣隔離的假性金屬墊16d 被連接到假性電容器10D之上方電極l〇c的理由。 當彼此比較接線(假性金屬塾16d)經由上方電極接觸洞 20 孔13b被連接到假性電容器l〇D之上方電極10c的情況以及 此接線不被連接到上方電極l〇c的情況時，則得到第7圖所 展示之結果。依據第7圖，如果接線被連接到假性電容器之 上方電極，則圍繞接線之鐵電電容器的一些儲存電荷qsw 很少依據位置而被改變。相對地’如果接線不被連接到假 21 584856 性電容器之上方電極，當鐵電電容器之位置成為較接近假 性電容器時，則實際操作鐵電電容器10之一些儲存電荷Qsw 將成為較小。 其理由應被考慮而使得，如果上方電極接觸洞孔13b 5不被形成於假性電容器1 〇 D上，則被採用以在實際操作鐵電 電容器10上形成上方電極接觸洞孔13a之蝕刻氣體密度接 近假性電容器l〇D處增加而導致實際操作鐵電電容器丨〇惡 化。 如上所述，如果在記憶胞區域四個角落之鐵電電容器 1 〇被使用作為假性電容器並且分離的金屬樣型被連接到假性 電容器’則資訊儲存鐵電電容器1〇之惡化可以被防止。因 此，雖然改進記憶胞陣列之產量並且同時保持實際操作電 容器之保留特性，在製造FeRAM中記憶胞陣列所佔據之區 域可以被減低至最低的最小值。 15 (第二實施例） 在第一實施例中，來自多數個垂直並且水平而整齊地 形成於記憶胞區域中的電容器，在記憶胞區域最外面周邊 四個角落之電容器被應用作為假性電容器並且在最外面周 邊之其他部份中的電容器被應用作為實際操作電容器。 20 在本實施例中，假性電容器選擇性地被安置以自記憶 胞區域最外面周邊上四個角落突出，並且所有的電容器被 使用作為最外面周邊及内部區域上的實際操作電容器。 第8圖是展示依據本發明第二實施例之FeRAM之記憶 胞區域的平面圖。在這情況中，在第8圖中，形成在元件隔 22 584856 離絕緣膜上的絕緣膜被省略而不展示。 第8圖中’多數個平板線1〇a之第一與最後平板線的長 度被形成而較長於其餘平板線1〇a的長度。假性電容器1〇Β 被形成於由其餘平板線10a末端所延伸的區域中。
5 第9圖展示沿著第8圖中II-II線所截取的假性電容器10B 之截面結構。同時，作為實際操作記憶胞之電容器1〇的截 面結構’ MOS電晶體T!、丁2，金屬接線16a、16c，等等皆 相似於第2圖右側所展示之結構。 第8圖與第9圖中，假性電容器10B之上方電極i〇d被形 10 成於經由鐵電膜l〇b而接近第一與最後平板線1〇&接觸區域 所延伸之區域中。換言之，假性電容器10B是由平板線（下 方電極）10a、鐵電膜10b、及上方電極l〇d所構成。 如第一實施例，假性電容器10B及其他電容器皆被電容 器保護絕緣膜11、12，及第二中間層絕緣膜13所覆蓋。同 15 時，第四η型雜質擴散區域7d於假性電容器10B之前或之後 被形成於矽基片1上。 同時，接觸洞孔14d被形成於第四n型雜質擴散區域7d 上之覆蓋膜8,第一中間層絕緣膜9,電容器保護絕緣膜11、 12，以及第二中間層絕緣膜13中。具有如同第一至第三傳 20 導塞15&至15c之相同結構的第五傳導塞15d被形成於接觸 洞孔14d中。 電容器接觸洞孔13d被形成於假性電容器10B上之電容 器保護絕緣膜12及第二中間層絕緣膜13中。接著，假性金 屬接線I6f被形成於第二中間層絕緣膜π上自第五傳導塞 23 584856 之上方表面而延申至電容器接觸洞孔l3d内部的範圍 中。假性金屬接線16f與第一及第二金屬接線16&、16c同時 地被形成。 接地接線2 4平行於位元線2 〇地被形成於第三中間層絕 5緣膜18上。該接地接線％經由第六假性傳導塞25被連接到 假性金屬接線16f。 因此，假性電容器10B並未作為記憶胞而操作。 如上所述，在本實施例中，假性電容器1〇B接近記憶胞 區域四個角落之外地被形成，其中實際操作電容器1〇垂直 10並且水平地被形成，同時實際操作電容器10整個被形成於 包含最外面周邊之記憶胞區域中。因此，在藉由連接四組 假性電容器1 〇B之線而分隔的區域内側之實際操作電容器 10所出現的惡化可以被防止。 在這情況中，如同第一實施例，字組線WL被連接到字 15組線驅動器，平板線1〇3被連接到平板線驅動器，並且位元 線被連接到感應放大器。如果未特別提到，則這些連接相 似地應用於下面的實施例中。 (第三實施例） 第10圖是展示依據本發明第三實施例之半導體裝置之 20記憶胞區域的平面圖。在第1 〇圖中，形成在元件隔離絕緣 膜上的絕緣膜被省略而不展示。 在第10圖中，如第二實施例之說明，平板線10a之第一 與最後平板線的兩末端部份被形成而較長於其餘平板線 10a的末端。接著’形成於第一與最後平板線l〇a之延伸區 24 域中的第一假性電容器10B具有如第二實施例之相同的結 構，並且經由金屬接線16f而分別電氣地被連接至第四η型 雜質擴散區域Μ。 同時，平板延伸部份27被形成並且接近主動區域la相 5 對側之第一與最後平板線l〇a之延伸區域。接著，兩組第二 假性電容器10C被形成於平板延伸部份27中。第二假性電容 器l〇c包含由平板線l〇a之平板延伸部份27所形成的下方電 極、延伸至平板延伸部份27上之鐵電膜l〇b、及形成於鐵電 膜10b上之上方電極10e。 10 依據上述結構，其中多數電容器10被形成之記憶胞區 域中的四個角落分別地從外部之三側被第一與第二假性電 容器10B、l〇C所圍繞。因此，第一與第二假性電容器10B、 10C可以防止形成於記憶胞區域中之多數個實際操作電容 器10的特性之惡化。 15 但是，在某些情況中，即使記憶胞區域之四個角落分 別地自三側被假性電容器10B、10C所圍繞之後，記憶胞區 域中電容器10之儲存電荷Qsw數量的惡化仍無法充分地被 防止。換言之，平板線l〇a之一部份被曝露於記憶胞區域A 之最外面周邊並且作用如同催化劑。因此，相較於利用減 20 低氣體而在中間部份被形成的那些電容器，接近記憶胞區 域之週邊部份所被形成的鐵電電容器更容易地被惡化。 在這情況中，如沿著第10圖之III-III線所截取的截面圖 之第11圖所示，形成於多數個平板線1〇a之第一與最後平板 線的多數個電容器可以全部被採用作為假性電容器1 〇 B，同 25 584856 時多數個電氣地被連接至多數個位元線20之第一與最後位 元線的電容器可以全部被採用作為假性電容器。在此情況 中，第一與最後平板線l〇a不被連接到平板線驅動器22但卻 經由接觸洞孔13c連接到接地接線i6h，同時第一與最後位 5 元線20不被連接到感應放大器23而連接到接地。 因此，假性電容器10E如同沿著記憶胞區域最外面周邊 之一個框而被對齊，同時假性電容器10B、10E接近四個角 落區域加倍地被形成，其中實際操作電容器1〇特別容易地 惡化，因此框狀似對齊之假性電容器10E的四個角落分別地 10自外部之三側被圍繞著。因而，記憶胞區域中實際操作電 谷器10之特性惡化可以更確實地地被防止。換言之，可以 採用此一結構，如此可以利用改變假性電容器配置之數目 或區域面積，而增強預防實際操作電容器之鐵電膜惡化的 阻力，以至於兩組假性電容器被安置於四個角落部份而一 15組饭性電容器沿著除了四個角落部份之外的最外面周邊被 對齊。因此，實際操作電容器可以避免受到周邊的影響而 抑制惡化，同時假性電容器區域面積之增加也可被抑㈣ 最低之最小值。 在攻情況巾’於第二實施例巾，該結構同時也可被採 20用以選擇性地在記憶胞區域之四個角落形成假性電容器並 同時也/σ著由饭性電容器所圍繞之區域内側上的最外面 周邊而對齊假性電容器。 (第四實施例） 第12圖展示依據本發明第四實施例之半導體裝置記憶 26 胞區域的平面圖。在第12圖中，形成在元件隔離絕緣膜之 上的絕緣膜被省略而不展示。 第12圖展示之記憶胞區域具有··在矽基片1上以一間隔 垂直並且水平地被形成之多數個主動區域la、穿越元件隔離 5 絕緣膜2及主動區域la上的字組線WL、被形成在第一中間層 絕緣膜9上並且在主動區域la之前面或之後面越過主動區域 ^之平板線(下方電極）l〇a、在平板線l〇a上以一間隔被形成 的上方電極l〇c、及在平板線l〇ba與上方電極l〇c之間被形 成的鐵電膜10b。主動區域la與其周邊之截面結構具有如第2 10 圖右側展示之相同結構。 在這情況中，不同於第一實施例所展示之結構，被形 成於所有平板線10a上之多數個上方電極i〇c構成實際操作 電容器10。 在第12圖中，具有L型平面形狀之假性電容器26分別地 15 被形成於圍繞記憶胞區域四個角落之區域中，亦即，自外 部三側多數個平板線10a之第一與最後平板線的兩末端。假 性電容器26包含一組具有L型平面形式之下方電極26a、一 組鐵電膜26b、及一組具有L型平面形式之l型上方電極26c。 假性電谷器26之下方電極26a具有如同平板線l〇a之相 20同層結構。鐵電膜26b是由如同平板線10a上鐵電膜10b之相 同材料所形成。假性上方電極26c具有如同平板線10a上之 上方電極的相同層結構。 假性電容器26被覆蓋著第二中間層絕緣膜13，如同記 憶胞之電容器10。接著，在第二中間層絕緣膜13中，多數 27 個接觸洞孔28被形成於上方電極26()上，並且假性金屬墊29 被形成於接觸洞孔28中及它們的週邊部份上。 饭性電谷器26之尺寸可以被形成而等於或大於實際操 作電容器10。依據這點，假性電容器26之假性上方電極26c 上的接觸洞孔28之尺寸可以被形成而等於或大於實際操作 電容器10上之接觸洞孔13a。 依據上述結構，其中多數個實際操作電容器1〇被形成 之記憶胞區域的四個角落，分別自外部三側而被多數個假 1*生電谷器26所圍繞著。因此，如第一實施例之展示，假性 1〇電容器26可防止形成於記憶胞區域十之多數記憶胞的電容 器10所儲存的一些電荷Qsw之減少。 同時，有時不可能僅從三側利用假性電容器26而局部 地圍繞著記憶胞區域之四個角落以有效地防止實際操作電 容器10之特性惡化。處理這情況之方式，如第13圖甲截面 15圖所示，不僅形成於多數個平板線10a之第一與最後平板線 上的多數個電容器可以全部被採用作為假性電容器10F，同 時電氣地被連接到多數個位元線20之第一與最後位元線的 多數個電容器也可以全部被採用作為假性電容器10F。在此 情況中，第一與最後平板線l〇a未被連接到平板線驅動器22 20 而經由接觸洞孔13c被連接到接地接線I6h，同時第一與最後 位元線20也未被連接到感應放大器23而被連接到接地。在 這情況中，第13圖是沿著第12圖中IV-IV線所截取的截面 圖。 因此，多數個假性電容器10F如同記憶胞區域之最外面 28 584856 側上的一個外框地被對齊，同時假性電容器26被形成以自 外部三側而圍繞著框狀似對齊之假性電容器10F。因此，假 性電容器10F、26加倍地被安置於記憶胞區域之四個角落。 因此，記憶胞電容器10之惡化可更確實地被防止。 5 第12圖展示之假性電容器26被形成在大約為方形之記 憶胞區域的四個角落外。在這情況中，如第14圖所示，多 數個假性電容器31可以如同一圍繞著記憶胞區域外框似地 被對齊。除此之外，如第15圖所示，多數個假性電容器35 可以被分佈於整個記憶胞區域之空區域且於記憶胞區域外 10 部。 第14圖展示之假性電容器31具有之結構使得分別如同 框地被形成之一組下方電極31a、一組鐵電膜3ib、及一組 上方電極31c依序地被形成。接著，在上方電極ye上，多 數個接觸洞孔33被形成於第二令間層絕緣膜13中，該第二 15中間層絕緣膜13被形成於假性電容器31上。假性金屬墊34 被形成於接觸洞孔33及它們週邊部份中。假性電容器31之 區域面積大於實際操作電容器10,同時上方電極31c之尺寸 可以被形成而等於或大於實際操作電容目似於這結 構’假性電容器31之上方電極31吐的接觸洞孔33尺寸可: 2 0被形成而等於或大於實際操作電容器i 〇上之接觸洞孔i 3 a。 在這情況中，假性電容器26、31以一間隔依序被形成 在實際操作電容器10中。但是假性電容器之尺寸可以任意 地被設定，因為此電容器不***作。 第15圖展示之假性電容器35包含-些下方電極35a 29 584856 些鐵電膜35b、及一些上方電極35c，其分別地被分佈於整 個記憶胞區域之週邊部份並且被形成如同島狀。接著，在 上方電極35c上，接觸洞孔36被形成於覆蓋假性電容器35之 第二中間層絕緣膜13中。假性金屬墊37被形成於接觸洞孔 5 %及它們週邊部份中。 第14圖與第15圖中，不僅被形成於第一與最後平板線 l〇a上之電容器，同時連接到第一與最後位元線2〇之電容器 也都可以全部被採用作為假性電容器1〇F。在這情況中，沿 著第一平板線10a之截面形狀是相似於第13圖展示之截面 1〇 圖形。 假使第12圖、第14圖、與第15圖展示之假性電容器％、 31、35被形成於週邊電路區域，則必須利用配置此假性電 容器於不與連接到CMOS(未展示出）的傳導塞重疊之區域 中，而防止傳導塞之間的短路。同時，假使假性電容器26、 15 3卜35被形成於週邊電路區域中，則此假性電容器26、31、 35必須被安置於不與第一層接線重疊之區域中。因此，在 δ己憶胞區域及週邊電路區域之間的位準差量可被假性電容 器所減低並且電容器上中間層絕緣膜之容積也可被減低。 因此，在膜形成時，於減低環境中之電容器鐵電膜的惡化 20 可被抑制。 同時’利用配置圍繞著記憶胞區域最外面周邊之四個 角落的四組假性電容器以及除了在四個角落外之最外面周 邊上的兩組假性電容器，而有效地減低假性電容器區域面 積。在這情況中，採用下面之結構是有效率的，其中實際 30 584856 操作電容器之下方電極及假性電容器之下方電極與鐵電膜 皆共同整體地被形成，接著實際操作電容器之上方電極及 假性電容器之上方電極被分別地分離，並且接著假性接線 被連接於假性電容器上方電極上。換言之，為了防止特性 5之惡化’將實際操作電容器安置更接近於假性電容器是有 效的。 (第五實施例） 在上述實施例中，將說明具有平面電容器之FeRAM。 在本實施例中，具有堆疊電容器之FeRAM將說明如下。 10 第16圖是展示依據本發明第五實施例之半導體裝置記 憶胞區域中的一組主動區域及其周邊的平面圖。第17圖是 展示依據本發明第五實施例之半導體裝置記憶胞區域的部 份截面圖。第18圖是展示依據本發明第五實施例之半導體 裝置記憶胞區域中傳導樣型及主動區域的配置平面圖。在 15這情況中’於第16圖中，被形成在元件隔離絕緣膜之上的 絕緣膜被省略而不展示。 如第17圖所示，具有STI結構之元件隔離絕緣膜52被形 成而圍繞著η型或p型矽（半導體)基片51之主動區域（電晶體 形成區域）。在這情況中，元件隔離絕緣膜52同時也利用 20 L0C0S*法而被形成。ρ型井部51a被形成於電晶體形成區 域中，並且氧化矽膜被形成於p型井部51a之表面作為閘極 絕緣膜53。 兩組閘電極54平行地被形成於一p变井部51a之上。這 些閘電極54構成穿越元件隔離絕緣膜52之字組線WL的部 31 584856 份0 作為源極/排極並且具有LDD結構之第一至第三n型雜 質擴散區域55a至55c被形成於閘電極54兩側之p型井部51a 上。被形成於兩組閘電極54之間一組電晶體形成區域中的 5第二n型雜質擴散區域55b電氣地被連接到位元線。被形成 於電晶體形成區域兩側之第一與第三11型雜質擴散區域 55a、55c分別電氣地被連接到電容器之下方電極。 在這情況中，絕緣側壁分隔物56被形成於閘電極54之 側壁。 10 具有LDD結構之閘電極54及n型雜質擴散區域55a至 55c構成MOS電晶體乃、T2。 MOS電晶體乃、丁2被覆蓋絕緣膜58所覆蓋。關於覆蓋 絕緣膜58，例如，大約200nm厚度之矽氧化氮(si〇N)膜利用 電漿CVD方法而被形成。同時，二氧化石夕（Si〇2)膜使用TE〇s 15氣體藉由電漿CVD方法被形成而作為覆蓋絕緣膜58上之第 一中間層絕緣膜59。此外，第一中間層絕緣膜59之上方表 面利用CMP方法而被平面化。 弟一與第二接觸洞孔59a、59b分別被形成於第一與第 二η型雜質擴散區域55a、55c上之覆蓋絕緣膜58及第一中間 20層絕緣膜59中。第一與第二傳導塞60a、60b分別被形成於 第一與第二接觸洞孔59a、59b之内部表面上。第一與第二 傳導塞60a、60b具有一種結構，例如，其中一層鈦(丁丨)膜、 一層氮化鈦(TiN)膜、及一層鎢(W)膜，分別依序地被形成。 该Ti膜、TiN膜、及W膜利用CMP方法而自第一中間層絕緣 32 膜58之上方表面被移除。 分別被連接到第一傳導塞6〇a與第1傳導塞_之堆疊 t容器6"皮形成於第—中間層絕緣膜％上。電容器㈠是由 組下方電極61a、一組鐵電膜61b、及一組上方電極61c所 5構成，其依序地被形成㈣—巾間層絕緣膜％上。 下方電極61a是由多層結構所構成，該多層結構，例 如，包含一層銥(lr)膜、一層氧化銥(Ir〇j膜 、及一層鉑（Pt) 膜。同時，鐵電膜61b是由pZT材料、雙層結構化合物材料、 等等所形成，如第-實施例。此外，上方電極61〇是由h〇x 1〇 膜所形成。 在這情況中，鐵電臈61b在利用在純氧環境中退火而成 長之後，立即被晶體化。同時，在形成電容器61的餘刻之 後’退火被實施，以使易受損害的鐵電職復成原始狀態。 由氧化鋁、PZT、類似者所構成之絕緣電容器保護膜 15 62覆蓋著電容器6卜同時’―表面利用CMp方法而被平面 化之第二中間層絕緣膜63被形成於電容器保護膜“上。 第二接觸洞孔63a被形成於第二11型雜質擴散區域55b 上第二中間層絕緣膜63及電容器保護膜62中，接著第三傳 導塞64被形成於第三接觸洞孔63a中。此第三傳導塞料具有 2〇 一種二層結構，其包含一層Ti膜、一層TiN膜、及一層w膜。
接觸洞孔63b被形成於電容器61之上方電極61c上第二 中間層絕緣膜63及電容器保護膜62中。接著，上方電極— 經由接觸洞孔63b被連接到於第二中間層絕緣膜63上被形 成之平板接線65a。平板接線65a沿著與字組線（閘電極)WL 33 相同之方向而延伸。同時，具有與平板接線65a相同層結構 之傳導墊65b被形成於第三傳導塞64上。 第三中間層絕緣膜66被形成於平板接線65a、傳導墊 65b、及第二中間層絕緣膜63之上。在這情況中，例如，一 5層以〇2膜使用TEOS藉由CYD方法被形成而作為第二與第 三中間層絕緣膜63、66。 第四傳導塞67被藏置於其中之第四接觸洞孔66a被形 成於傳導墊65b上的第三中間層絕緣膜66中。第四傳導塞67 是由一種雙層結構所構成，其包含一層Ti膜及一層w膜。 10 此外’第四傳導塞67被連接到第三中間層絕緣膜66上之位 元線68，該位元線沿著與平板接線65a正交的方向而延伸。 在這情況中，平板接線65a及位元線68具有一種多層金屬結 構，其中，例如，一層60nm厚度之Ti膜、一層30nm厚度之 TiN膜、一層400nm厚度之Al-Cu膜、一層5nm厚度之Ti膜、 15及一層厚度之TiN膜，分別依序地被形成。 第16圖展示半導體裝置之記憶胞的部份平面結構，其 中MOS電晶體乃、T2及電容器61規律地以一間隔而多數地 被形成於記憶胞區域中。在這情況中，於第16圖中，元件 隔離絕緣膜52上之各種絕緣膜被省略而不展示。 20 記憶胞區域中之字組線WL分別電氣地被連接到字組 線驅動器21，平板接線65a分別電氣地被連接到平板線驅動 器22，並且位元線68分別電氣地被連接到感應放大器23。 同時’在記憶胞區域中之配置，如電容器61，接觸洞 孔59a、59b、63a，平板接線65a，及位元線68，如第18圖 34 584856 所示。接著，一組或多組未被連接到MOS電晶體l、丁2並 且電氣地被隔離之假性電容器69被形成於記憶胞區域之四 個角落外。在這情況中，於第18圖中，三組假性電容器69 分別被形成於記憶胞區域四個角落之外。假性電容器69具 5有與記憶胞之電容器61相同的結構。假性金屬墊71經由接 觸洞孔70被連接到假性電容器69之上方部份。該假性金屬 塾71被形成於第二中間層絕緣膜63上，並且具有與平板接 線65a相同的層結構。 在第18圖中，經由接觸洞孔7如連接到平板接線65a之 10假性電容器69同時也被形成。η型雜質擴散區域(未展示)被 形成在假性電容器69下之矽基片51中。並且該η型雜質擴散 區域經由傳導塞（未展示）而電氣地被連接於下方電極（未展 示）。假性電谷器69未被連接到m〇S電晶體^或！^。因此， 負矾不被儲存於平板接線65a下的假性電容器69中。 15 在具有堆疊電容器61之記憶胞區域中，如第19圖展示 之截面形狀，如果多數個平板接線65a及多數個位元線68中 之第一與最後平板接線及位元線分別被連接到接地，則設 置於最外面周邊記憶胞區域中之電容器可以被採用而作為 假性電容器61D。 )〇 -因此，由於堆疊電容器61所構成之記憶胞區域中的記 隱I被饭性電谷II61D、69所圍繞而受到保護，故不易發生 储，電荷數置之減少，如第一實施例。尤其是，接近記憶 胞區域四個祕之電容器61的特性可以被改進。 在k情況中，如同第—至第四實施例，堆疊假性電容 35 584856 器69可如同框型、或者如同L型地被安置，或被安置而分佈 各處而成為分離的樣型。 在上述第一至第五實施例中，形成於記憶胞區域中之 多數個電容器的假性電容器選擇性地分別被形成於記憶胞 5區域之四個角落。同時，當自記憶胞區域之中心向外部觀 看時’假性電容器大量地或廣泛地被形成於記憶胞區域之 四個角落或者它們鄰近區域而非最外面周邊或其周邊。另 外，相較於那些除了在四個角落之外於最外面周邊被形成 之假性電容器，沿著記憶胞區域之最外面周邊所形成的假 10性電谷器更大量地或更廣泛地或更較高密度地被安置於四 個角落。此外，假性電容器被提供至從外部而圍繞著記憶 胞區域之位置。在上述實施例中’固定電位被使用以取代 接地電壓。 (第六實施例） 15 在上述第一至第五實施例中，假性電容器被形成於記 憶胞區域四個角落中至少一組的内部及外部，另外假性電 容器之數目被增加或者假性電容器之區域面積自假性電容 器朝向記憶胞區域之外而擴張。因此，用於實際操作之電 容器的特性被安定化。 20 下面將說明，在第六實施例至第十實施例中，相對地， 不使用假性電容器，而在記憶胞區域中用以實際操作之多 數電容器的特性之安定化。 第20A圖、第20B圖、第21A圖、第21B圖是展示依據本 發明第六實施例之製造半導體裝置的步驟之截面圖。第22 36 584856 圖是展不依據本發明第六實施例之半導體裝置記憶胞區域 中的電容器之平面圖。第20A圖、第20B圖、第21A圖、第 21B圖是沿著第22圖中的vn-VII線所觀看的截面圖。在這 情況中’於第20Α圖與第20Β圖、第21Α圖與第21Β圖、及第 5 22圖中’與第一至第五實施例中相同的符號亦代表相同的 元件。 首先，下面將說明，形成第20Α圖展示之結構所需的步 驟。 如第一實施例之說明，元件隔離絕緣膜2利用LOCOS 10方法而被形成於矽基片1之表面層上。該元件隔離絕緣膜2 被形成於圍繞著垂直並且水平地被安置於矽基片1表面上 之多數個主動區域1a的位置。主動區域la被形成於多數個平 板線形成區域之間，並且多數主動區域la以一間隔被安置於 沿著分別的平板線形成區域。 15 接著，閘極絕緣膜4利用氧化被形成在矽基片}上之主 動區域la表面。 接著，非晶矽或多晶矽膜被形成於元件隔離絕緣膜2 及閘極絕緣膜4上，接著嫣石夕化物膜被形成於石夕膜上。接 著，閘電極5利用樣型化石夕膜及鶴石夕化物膜而被形成在主動 2〇區域la之上。兩組閘電極5幾乎平行地以一間隔被形成於主 動區域la上。該閘電極5構成穿越元件隔離絕緣膜：之 組線WL。 接著，η型雜質被離子式佈植進入問電極5兩侧之主動 區域la。因此’作為η型M〇s電晶體Ti、A之源極/排極的第 37 584856 一至第三η型雜質擴散區域7a、7b、7c被形成。該第一至第 三η型雜質擴散區域％至7〇沿著相交於字組線wl的方向， 亦即，縱向地，被對齊。設置於主動區域la中間之第二η型 雜質擴散區域7b電氣地被連接到位元線，而設置於主動區 5域1a兩側之第一與第三η型雜質擴散區域7a、7c連電氣地被 接到稍後將說明之電容器的上方電極。 接著，絕緣膜被形成於矽基片1、元件隔離絕緣膜2、 及閘電極5之上。接著，側壁絕緣膜6利用蝕回絕緣膜而被 留下。 10 接著，11型雜質使用閘電極5及側壁絕緣膜6作為遮罩而 再*^被離子佈植進入主動區域la。因此，第^一至第三η型雜 質擴散區域7a至7c如LDD結構地被形成。 因此，具有第一與第二η型雜質擴散區城乃、7b及—組 閘電極5之第一nMOS電晶體乃以及具有第二與第三n型雜 15質擴散區域7b、7c及其他閘電極5之第二nMOS電晶體丁2被 形成。 接著，用以覆蓋nMOS電晶體Τι、Τ2之絕緣覆蓋膜8利 用CVD方法而被形成於矽基片1上。例如，石夕氧化氮⑻⑽） 膜被形成而作為覆蓋膜8。
20 接著，大約厚度之氧化矽膜使用TEOS藉由CVD 方法而被形成於覆蓋膜8上。這氧化矽膜被使用而作為第一 中間層絕緣膜9。 接著，當第一中間層絕緣膜9之密度化處理程序時，此 第一中間層絕緣膜9在大氣壓力氮氣環境中以大約7〇〇<ic的 38 584856 溫度30分鐘被退火。接著，第一中間層絕緣膜9之上方表面 利用CMP方法而被平面化。 接著，10至30nm厚度之一層鈦(Ti)膜及100至300nm厚 度之一層鉑（Pt)膜依序地利用濺鍍法被形成而作為第一中 5 間層絕緣膜9上之第一傳導膜72。 接著，100至300nm厚度之一層ρζτ膜利用好濺鍍法被 形成而作為第一傳導膜72上之鐵電膜73。除了上述方法 外，關於形成鐵電膜73之方法，有M0D(金屬有機磊晶）方 法、MOCVD(金屬有機CVD)方法、溶膠_凝膠方法，等等。 10同時，除了PZT之外，PZT材料、雙層結構化合物、或者其 他第一貫施例展示之金屬氧化物鐵電物質都可以作為鐵電 膜73之原料。 接著，在構成鐵電膜73之PZT膜的晶體化處理時，在 純氧環境中以650至850°C之溫度以3〇至12〇秒之時間執行 15 RTA(快速退火）。 接著，100至300nm厚度之一層二氧化銥(Ir〇2)膜利用濺 鍍法被形成而作為鐵電膜73上之第二傳導膜74。 接著，如第20B圖所示，由第二傳導膜74所構成之多數 個第一上方電極74a及多數個第二上方電極7扑利用樣型化 20第二傳導膜74而被形成在各平板線形成區域中。第二上方 電極74b平面形狀的區域較大於第一上方電極％平面形狀 的區域。在這情況中，第一上方電極74a具有ΐ 7(^χ1•叫m 之平面形狀，並且第二上方電極74b具有2·1μηιχ1鄭m之平 面形狀。 39 584856 第一上方電極74a及第二上方電極74b其中之一被安置 於元件隔離絕緣膜2上。亦即，第一 1!型雜質擴散區域7&被 没置而緊鄰於苐一上方電極74a及第二上方電極74b其中之 一，並且第三η型雜質擴散區域九被設置而緊鄰於第二上方 5 電極74b及第一上方電極74a其中之一。 接著，鐵電膜73利用樣型化而被留在平板線形成區域 中。接著，為了恢復由於餘刻而被損害之鐵電膜乃的薄膜 品吳’鐵電膜7 3在純氧環境中被退火。 接著，由第一傳導膜72所構成之第一平板線72a及第二 10平板線72b利用樣型化第一傳導膜72而被形成。該第一平板 線72a及第二平板線72b分別地作用為電容器之下方電極。 如第22圖所示，第一平板線72a及第二平板線72b如同 帶狀似地被形成於設置在各主動區域k之前面及之後面的 元件隔離絕緣膜2上，以便沿著相同於字組線％1的方向而 15延伸。如上述之實施例，第一平板線72a及第二平板線72b 被連接到周邊電路區域中所提供之平板線驅動器。同時， 字組線WL被連接到周邊電路區域中所提供之字組線驅動 器。 第一平板線72a對應於多數個平板線中除了第一與最 2〇後平板線之外的平板線。該第一平板線72a具有一種幾^為 Η型之平面形狀，其寬度沿著垂直且相交於字組線之方 向而在兩端部份局部地擴展。兩端部份之寬戶大約、、 2·1μιη ’幾乎相似於第二上方電極74b，並且相較於束俨部 知之内側寬度大約為1 ·7μηι，幾乎相似於第一, 、 上方電極 40 同時，第二上方電極74b經由鐵電膜73分別地被形成 於第一平板線72a之兩端部份。同時，沿著平板線之延伸方 向，多數個第一上方電極74a在第一平板線72a區域令之鐵 電膜73上以一間隔被對齊，而該第一平板線72&被置放在第 5 二上方電極74b之間。 第二平板線72b對應於被形成在記憶胞區域中區間之 夕數個平板線的第一與最後平板線。正交於字組線〜[的方 向之第二平板線72b的寬度為2·1μηι，並且第二平板線72b 在1個長度上具有幾乎相同之寬度。同時，多數個具有與 1〇第二平板線721)幾乎相同寬度之第二上方電極74b，沿著平 板線的延伸方向在鐵電膜73上之區間被對齊，而該鐵電膜 73被形成於第二平板線72b上。 在這情況中，於第22圖中，舉例說明在一間隔之四組 第一平板線72a，但是亦可採用超出四組平板線之範例。 依據上述步驟所形成之第一上方電極74a、下方的鐵電 膜73、及第一平板線72a構成第一電容。同時，第二電 谷器Q2疋由第二上方電極74b、下方的鐵電膜73、及第一或 第二平板線72a、72b所構成。 在运情況，藉著使用電感式地耦合電漿蝕刻設備而執 行第一傳導膜72、鐵電膜73、及第二傳導膜74之樣型化， 例如，同時以不同的光阻樣型（未展示）覆蓋這些膜。於這些 钱刻被使用之氣體是一種包含氯(cl2)及氬(Ar)之混合氣體。 接著，將說明形成第21A圖所展示之結構所需的步驟。 首先，一層用以覆蓋電容Q1、q2之具有5〇nm厚度的 41 584856 電=保護絕緣膜12被形成於第一中間層絕緣膜种。作為 電合器保H緣膜12，-層由具有防氧化功能之材料(例 如，氧似呂、PZT、等等)所構成的薄膜被形成。 接著，一層SiOa膜被形成而作為電容器保護絕緣膜12 5上之第一中間層絕緣膜13。該卿膜使用作為源極氣體之 TEOS藉由CVD方法而被形成。接著，第二中間層絕緣糾 之上方表面湘CMP方法而被平面化。此平面化在電容器
Qi、Q2上之第二令間層絕緣膜13具有大約3〇〇11111厚度的情 況下被執行。 10 接著’第一至第二接觸洞孔14a至14c分別地被形成於 第一至第二η型雜質擴散區域7&至7c上。接著，2〇nm厚度之 一層鈦(Ti)膜及50nm厚度之一層氮化鈦(TiN)膜利用錢鍵方 法依序地被形成而作為第一至第三接觸洞孔14a至14c内部 及第二中間層絕緣膜13上的膠膜。接著，利用CVD方法在 15膠膜上產生一層鎢（W)膜而具有可以完全藏置第一至第三 接觸洞孔14a至14c之厚度。接著，鎢膜及膠膜利用CMp方 法被磨光以便自第二中間層絕緣膜13之上方表面而移除。 因此，被餘留於第一至第三接觸洞孔14a至14c中的嫣膜及 膠膜分別被使用而作為第一至第三傳導塞15a至15c。 20 接著，一層用以覆蓋第一至第三傳導塞15a至15c之防 氧化膜(未展示)被形成於第二中間層絕緣膜13上。接著，第 四與第五接觸洞孔13e、13f利用樣型化防氧化膜、第二中 間層絕緣膜13、及電容器保護絕緣膜12而分別被形成於第 一與第二上方電極74a、74b上。同時，第六接觸洞孔l3g及 42 第七接觸洞孔13h被形成於接觸區域上，該區域接近第一與 第二平板線72a，72b之一組末端而被形成並且分別自上方 電極74a、74b而突出至外部。 接著，為了恢復因形成第四與第五接觸洞孔…、出 5而導致損害之電容器Qi、&薄膜品質，電容器α、吸在純 氧環境中被退火。在這情況中，因為第二電容器Q2之平面 區域大於第-電容器Q1之平面區域，故第五接觸洞孔13f之 直徑可以被設定為大於第四接觸洞孔i 3 e之直徑以便增強 其退火效應。接著，防氧化膜利用蝕回而被移除。曰 1〇 接著，將說明形成第21B圖展示之結構所需的步驟。 首先’-種金制，例如，—種具有—層彻膜及一層 Al-Cu膜結構之金屬膜，被形成於第四至第七接觸洞孔η: 至m中及第二中間層絕緣膜13上。接著，該金屬膜被樣J 化。因此，用以連接第-傳導塞15a與第一或第二上方電極 15 74a、74b之第-接線l6a以及用以連接第三傳導塞以與第 -或第二上方電極74a、74b之第二接線⑽被形成，同時一 組島狀傳導墊16b被形成於第二傳導塞15b上。 接著’用以覆蓋第一與第二接線16a、16c及傳導塾脱 之第三中間層絕緣膜18被形成於第二中間層絕緣膜i 3上。 20接著，第六接觸洞孔18&被形成於傳導墊16b上之第三中間 層絕緣膜18中。接著，第四傳導塞19被形成於第六翻^ 孔此中。接f，連制第四傳導塞B上躲元線2〇被形成 於第三中間層絕緣膜18上。在這情況中，該位元線20被連 接到週邊電路中之感應放大器。 43
UICOO 在依據上述步驟所形成之多數電容器Q1、Q2中，多數 们八有大面積之第一電容器Q2被安置於記憶胞區域最外面 的週邊αίΜ刀中，並且多數個第一電容器&被安置於由多數 個第-電谷叫所圍繞之區域中。此外，構成第二電容器 =2之上方電極74b的平面形狀被形成而較寬於構成第一電 各器Qi之上方電極74a的平面形狀。 因此’被安置在記憶胞區域之容易發生惡化的位置上 之第二電容器Q2’即使因電容器形成餘刻氣體，等等而導 致惡化’仍然可預先防止第二電容器Q2之儲存電荷如數量 1〇被減低，而非預先防止其他第一電容器Qi。 因此’形成於第4圖與第5圖所示之幾乎為方形之記憶 胞區域A的四個角落中之第二電容器Q2可以被使用作為實 際操作電容器而非假性電容器。此外，因為第二電容器& 之儲存電荷數I的減少被防止，故被感應放大器在寫入/讀 15取資訊時間所產生之錯誤可以被抑制。 在攻情況中，於上述範例中，第一電容器仏與第二電 谷為Q2同時被形成。但是這些電容器可以在分開之步驟中 被形成。同時，如果上方電極74b之平面形狀較寬於第一電 谷态Qi之上方電極74a，則第二電容器q2之上方電極74b平 2〇面形狀可以被形成為多邊形。 (第七實施例） 在第六實施例中，除了第一與最後平板線之外，被設 置於記憶胞區域之最外面周邊上的多數個平板線被形成幾 乎為Η型或錘狀之平面形狀。亦即，第一平板線72a之第一 44 584856 上方電極74a卿成之部份寬度被窄化。 相對地士°第23圖所示，在其上第-與第二上方電極 74a、74b被形成之所有第_平板線❿的寬度可以被設定為 幾乎等於第二上方電極74b之寬度。如第六實_，第一平 5板線72e湘樣型化第肅圖展示之第—傳導膜72而被形 成。 在11情況中，於第23圖中，如第22圖中相同的符號代 表相同之元件。 因此，相較於被形成在第一平板線72c上之第一上方電 1〇極74a，則第一平板線72c在寬度方向具有較寬之區域邊 限。因此，可消除由於第一傳導膜72之樣型化的偏移而減 低第一上方電極74a之區域面積的可能性。 (第八實施例） 在第六與第七實施例中，被安置在幾乎為方形之記憶 15胞區域A中的第一與第二電容器Ql、Q2中，其中具有大面 積之第二電容器Q2沿著記憶胞區域a之最外面周邊而被對 齊。 相對地，如第24圖所示，第二電容器q2利用沿著記憶 胞區域A之最外面周邊之一圍繞而被形成，接著一組或多組 20第三電容器Q3可以被添加至最接近記憶胞區域A中對角線 方向之四個角落的位置。第三電容器&包含第一與第二平 板線72c、72b其中之一、鐵電膜73、及上方電極74c。第三 電谷裔Q3之上方電極74c利用樣型化第六貫施例展示之第 二傳導膜74而被形成以具有等於或小於第二電容器q2之上 45 584856 方電極74b但大μ—電容叫之上 量被增加而非第一電 因此，第三電容器Q3之儲存電荷‘數 《 容器(^。 之儲存電荷Qsw數量的減 ’同時貫際操作電容H之數目可以被增加 容器之供應。 师4_示’可_止被安置於鄰近記憶 胞區域A四個角落部份的電容器 少 ▼… . ，’，、·「吼 7 口 ^rr …、I … 而無需假性電 10 在這情況中 21A圖與第21B圖 於第24圖中，如第20A圖與第20B圖、 第22圖及第23圖中相同的符號代表相 第 同 之元件。 (第九實施例） 在第六與第七實施例中，被安置於幾乎為方形之記憶 胞區域A中的第一與第二電容器(^、Q2中，其中具有大面 積之第二電容器Q2沿著記憶胞區域之最外面周邊而被對 15 齊。 相對地，在本實施例中，如第25圖所示，具有大面積 之第二電容器Q2利用分別地在記憶胞區域A之四個角落依 序形成第二上方電極而以最小之數目被安置。同時，作為 第一與最後平板線之第二平板線72e被形成以便具有與構 20 成第二電容器Q2之第二上方電極74b相同的寬度。同時，除 了第一與最後平板線之外作為平板線之第一平板線72d被 形成以便具有與構成第一電容器(^之第一上方電極74a相 同的寬度。第一與第二平板線72d、72e利用樣型化第六實 施例展示之第二傳導膜74而被形成。 46 584856 因此，依據第4圖、第5圖、與第6圖中之試驗結果，記 憶胞區域A中之電容器儲存電荷Q s w的數量之減少町以被 抑制。 同時，因為具有大面積之第二電容器q2的數目被滅低 5至最低最小值，故第一平板線72d之寬度可以被窄化而泮第 一與最後第二平板線72e之寬度。因此，該記憶胞區城之面 積可以被窄化而非第六至第八實施例中之記憶胞區威。 在這情況中，於第25圖中，如第20A圖與第20B圖、第 21A圖與第21B圖、第22圖及第23圖中相同的符號代表相同 10 之元件。 (第十實施例） 在第六至第九實施例中，第二電容器q2被安置於四個 角落或者沿著記憶胞區域周邊被安置，並且第一電容器Qi 被安置於其他區域中。 15 相對地，在本實施例中，如第26圖所示，如果被形成 的兩組平板線72f、72g是為多數個平板線中除了第一與最 後平板線之外的平板線並且在其間具有最寬之鄰近區間， 則當電容器上方電極在這些平板線7 2 f、7 2 g上被形成時第 二上方電極74b可以被形成。換言之，僅具有大儲存容量之 20第二電容器Q2可以被形成於這些平板線72f、72g之區域中。 在第26圖中，於第η平板線72f及第(η+ι)平板線72g之間 的距離被設定為較長於主動區域la之長側。同時，在第11平 板線72f及第（n+1)平板線72g之間的區域是一個扭轉區域 80,其中位元線20彼此相交，並且主動區域ia不被安置在扭 47 584856 轉區域80之下。 在這扭轉區域80中，多數個位元線2〇a、2〇b交錯地被 彎曲而朝向一側。彎曲位元線20a具有一組軌道，而將重疊 之電容器行改變為在扭轉區域80之前及之後的鄰近行。同 5時，其餘非彎曲位元線不被連接於扭轉區域⑼中以防止 位元線20a、20b之間的短路。 同時，在扭轉區域80中，重疊於位元線2〇a之彎曲部份 的傳輸接線20c被形成於第21E圖展示之第一中間層絕緣膜 9上。這傳輸接線20c利用樣型化第一傳導膜”而以一間隔 10被形成並且被安置在平板線72f、以。接著，傳輸接線施 經由於第二與第三中間層絕緣膜9、18中被形成之接觸洞孔 18b、18c而連接其未被連接之位元線2〇b。未被連接之位元 線20b經由傳輸接線2〇。沿著相交方向而被連接到扭轉區域 8 0中具有彎曲部份之位元線2 〇 b。 15 置放扭轉區域80在其間之兩組平板線72f、72g與第六 實施例展示之第二平板線72b具有相同的形狀。同時，多數 個第二上方電極風經由介電質膜72在這些平板線 之-距離處被形成。因此，第二電容器⑽形成於一區域 中’其中電容器密度是稀疏的或者重覆樣型結構是雜亂 20的，該區域是被置放於比記憶胞區域四個角落更内側的區 域之内。 女口上所述’因為在此區域中之樣型密度是稀疏的，故 在平板線72f、72g間之區間是寬的區域以與第4圖展示之記 憶胞區域A的週邊區域相似的狀況被置放。 48 584856 因此，實際操作電容n之儲存 板線72f、72g上配置具有大面積之第二Ά利用在此平 充，並且因此可以防止產量之減少。—彳電極74b而被補 5 10 在這情況申，於第26圖中，如繁 _與第2_、第22圖、第23圖弟：圖與第勘圖、第 相同的符號代表相同之元件。^ ’、及第25圖中 同時，在第六至第十實施例中，多數個具有不同尺寸 之上方電極的實際操作電容器可以同時地 系統及HVK：系統中，並且不受電路操作系統所控制，巧 該臟系統利用兩組電晶體與兩組電容器而儲存一且位 元’而該臓編咖—組電晶體與-組電容器而儲存 一組位元。 (第Η 實施例） 在第六至第十實施例中，已說明具有平面型鐵電電容 15器之記憶胞。在本實施例中，具有堆疊型鐵電電容器之記 憶胞將說明如下。 ° 第27Α圖與第27Β圖及第28Α圖與第28Β圖是展示依據 本發明第十-實施例之製造半導體裝置之步驟的截面圖。 第29圖是展示依據本發明第十一實施例之半導體裝置圮憶 20胞區域中電容器的平面圖。第27Α圖與第27Β圖及第28八圖 與第28Β圖是沿著第29圖中的VIII-VIII線所觀看之截^ 圖。在這情況中，在第27A圖與第27B圖、第28A圖與第28β 圖、及第29圖中，如第五實施例之相同的符號代表相同之 元件。 49 首先，將說明形成第27A圖展示之結構所需的步驟。 如第五實施例之說明，元件隔離絕緣膜52被形成於矽 基片51之表面層上。該元件隔離絕緣膜52被形成於一個區 域中’該區域圍繞著垂直並且水平地被安置於矽基片51表 5 面上之多數個主動區域51a。多數個主動區域51a被形成以在 匕們的長側指向之相同方向，如第16圖所示。 接著，閘極絕緣膜53利用氧化矽基片51上之主動區域 表面而被形成。 接著’非晶矽或多晶矽膜被形成於元件隔離絕緣膜52 1〇及閘極絕緣膜53上，接著矽化鎢膜被形成於矽膜上。接著， 閘電極54利用樣型化矽膜及矽化鎢膜而被形成在主動區域 51a上。兩組閘電極54以一間隔幾乎平行地被形成於主動區 或51a上。该閘電極54構成穿越元件隔離絕緣膜52之部份字 組線WL。 接著’ η型雜質被離子地佈植入閘電極54兩側之主動區 域他。因此，作為η型M〇s電晶體Τι、Τ2之源極/排極的第 一至第三η型雜質擴散區域55a、55b、55c被形成。第一至 第二_雜質擴散區域5%至55()沿著相交於字組線乳的方 向而被對片〜又置於主動區域51a中間之第二η型雜質擴散區 2〇域说電氣地被連接到位元線，而設置於主動區域51a兩側之 y ’、第一η型雜貝擴散區域55&、55c則電氣地被連接到稍 後說明之電容器的上方電極。 接著、、緣膜彳絲成於⑨基# S1、元件隔離絕緣膜Μ、 及閘電極54上。接著，側壁絕緣膜％利祕回絕緣膜而被 50 584856 留下。 接著，η型雜質再次被離子式佈植進入主動區域51a， 同時使用閘電極54及側壁絕緣膜56作為遮罩。因此，第一 至第三η型雜質擴散區域55a至55c被形成而作為LDD結構。 5 因此，具有第一與第二η型雜質擴散區域55a、55b及一 組閘電極54之第一 nMOS電晶體乃以及具有第二與第三η型 雜質擴散區域55b、55c及其他閘電極54之第二nMOS電晶體 T 2被形成。 接著，用以覆蓋nMOS電晶體乃、T2之絕緣覆蓋膜58利 10用CVD方法而被形成於矽基片51上。例如，矽氧化氮(SiON) 膜被形成而作為覆蓋膜58。 接著，大約Ι.Ομηι厚度之氧化矽膜使用TEOS藉由CVD 方法而被形成於覆蓋膜58上。這氧化矽膜被使用作為第一 中間層絕緣膜59。 15 接著，第一與第二接觸洞孔59a、59b利用樣型化第一 中間層絕緣膜59及覆蓋膜58而被形成於第一與第三n型雜 質擴散區域55a、55c上。 接著，一層20nm厚度之Ti膜及一層50nm厚度之TiN膜 利用濺鍍方法依序地被形成而作為第一與第二接觸洞孔 20 59a ' 5处中及第一中間層絕緣膜59上之膠膜。接著，一層 W膜利用CVD方法而被產生於膠膜上以具有完全地藏置第 一與第二接觸洞孔59a、59b之厚度。接著，w膜及膠膜利 用CMP方法而被磨光以自第一中間層絕緣膜59之上方表面 移除。因此，被留在第一與第二接觸洞孔59a、59b中之鎢 51 584856 膜及膠膜則分別被使用而作為第一與第二傳導塞60a、60b。 接著，10至3〇nm厚度之Ti膜及100至300·厚度之汛膜 利用灰錢方法依序地被形成而作為第一中間層絕緣膜％及 第一與第一傳導塞60a、60b上之第一傳導膜81。 5 接著，100至300·厚度之PZT膜利用RF濺鍍方法被形 成而作為第一傳導膜81上之鐵電膜82。形成鐵電膜82之方 法’除了上述方法之外，仍有MOD法、MOCVD法、溶膠-凝膠法、4等。同時，作為鐵電膜82之材料，除了pZT之外， 亦可以採用PZT材料、雙層結構化合物、或者第五實施例展 10示之其他的金屬氧化物鐵電物質。 接著’當構成鐵電膜82之PZT膜的晶體化處理時，rtA 在純氧環境中以650至850°C之溫度被執行30至120秒。 接著，100至3 OOnm厚度之二氧化銥(lr〇2)膜利用濺鍍方 法被形成而作為鐵電膜82上之第二傳導膜83。 15 接著，第一堅硬遮罩84a與第二堅硬遮罩84b分別地被 形成於第一與第二傳導塞60a、60b及它們的週邊區域上之 第二傳導膜83上。第一堅硬遮罩84a與第二堅硬遮罩84b具 有一種其中TiN膜及Si〇2膜分別依序地被形成之結構。同 時，第二堅硬遮罩84b被形成在設置於記憶胞區域四個角落 20 之第一傳導塞60a或第二傳導塞60b上，並且所具有之底部 面積較寬於第一堅硬遮罩84a之底部面積。例如，第一堅硬 遮罩84a具有1·0μιηχ1·0μπι之平面尺寸，而第二堅硬遮罩84b 則具有1·5μηιχ1·0μπι平面尺寸。 接著，置放於不被第一堅硬遮罩84a與第二堅硬遮罩 52 584856 84b所覆蓋之區域中的第二傳導膜83、鐵電膜82、及第一傳 導膜81被蝕刻。這些薄膜81至83使用電感式耦合電漿蝕刻 設備而被蝕刻。一種包含HBr及〇2之混合氣體被使用以蝕刻 第/與第二傳導膜81、83，而一種包含氯(Cl2)及氬(Ar)之混 5 合氣體則被使用以蝕刻鐵電膜82。 因此，如第27B圖所示，被留在第一堅硬遮罩84a之下 的第二傳導膜83作用如同上方電極84a，鐵電膜82作用如同 介電質膜82a，並且第一傳導膜81作用如同下方電極81a。 接著，第一電容器Qoi包含下方電極81a、介電質膜82a、及 10 上方電極83a。同時，被留在第二堅硬遮罩84b下之第二傳 導膳83作用如同上方電極83b，鐵電膜82作用如同介電質膜 82b，並且第一傳導膜81作用如同下方電極gib。接著，第 二電容器Q〇2包含下方電極81b、介電質膜82b、及上方電極 83b 0 15 在記憶胞區域中之第一與第二電容器Q01、Q02及主動 區城51 a之間的位置關係’如第29圖展示之平面圖。 接著，為了恢復由於蝕刻而被損害的鐵電膜82之膜品 質，第一與第二電容器Q01、q〇2在純氧環境中被退火。 接著，如第28A圖所示，例如，一層氧化鋁膜被形成於 20第/中間層絕緣膜59上而作為覆蓋第一與第二電容器 Qoi、Q〇2之電各器保護絕緣膜62。接著，由Si〇2所構成之第 二中間層絕緣膜63被形成於第一中間層絕緣膜59上。第二 中間層絕緣膜63表面利用CMP方法而被平面化。 接著’如第2则所示，利用蚀刻第二中間層絕緣膜 53 584856 63、電容ϋ保護絕緣膜62、第-中間層絕緣膜％、及覆蓋 膜58,第三接觸洞孔63a被形成於第二n型雜質擴散區域55b 上。接著，由Τι層、ΤιΝ層、及W層所構成之第三傳導塞64 被形成於第三接觸洞織中。此外，當利用防氧化膜(未 5展示）覆蓋第三傳導塞64時，洞孔㈣、63^別地被形成於 第一與第二電容器Q〇1、Q〇2之上方電極83&、8^上。 接著，為了恢復由於形成洞孔㈣、—而被損害之第 -與第二電容器QG卜QG2的薄膜品質，第_與第二電容器 Q(H、Q〇2在純氧環境中被退火。在這情況中，因為第二電 10容器Q〇2之表面較寬於第一電容器Q()1之表面，故第二電容器 Q〇2上之洞孔63c的直徑被設定為大於第一電容器上之洞 孔63b的直徑以增強退火效應。 接著，防氧化膜被移除。接著，經由洞孔63b連接到第 一電容器QG1之上方電極83a的第一接線65a以及經由洞孔 15 63c連接到第二電容器Q〇2之上方電極83b的第二接線65c被 形成於弟一中間層絕緣膜63上。同時，連接到第二傳導寒 64之傳導墊65b被形成於第二中間層絕緣膜63上。 接著，用以覆蓋接線65a、65c及傳導墊65b之第三中間 層絕緣膜66利用CVD方法而被形成於第二中間層絕緣膜63 2〇上。接著，洞孔66b被形成於傳導墊65b上之第三中間層絕 緣膜66中，接著包含TiN膜及W膜之第四傳導塞67被藏置於 洞孔66b中。接著，沿著正交於字組線冒乙的方向延伸並且 被連接到第四傳導塞67之帶狀位元線68被形成於第三中間 層絕緣膜66上。 54 584856 依據上述步驟而形成之第二電容器Q〇2被配置於記憶 胞區域之四個角落中，並且相較於在除了四個角落之外的 部份中被形成之mnQG1，其具有較寬面積及較多數 量之儲存電荷Qsw。 5 因此，如第4圖與第5圖所示，記憶胞區域A之四個角落 中的電谷器之儲存電荷Qsw數量的減少可被防止，因此第一 與第二電容器Q01、Q02之儲存電荷Qsw數量值可以達成均 勻。因此，記憶胞區域A中之第一與第二電容器〇〇1、q〇2 可以被應用於被感應放大器所驅動之實際操作電容器而非 10 假性電容器。 在k情況中，第二電容器Q〇2之配置不受限制於記憶胞 區域之四個角落。如第六至第九實施例，第二電容器仏2可 以沿著記憶胞區域A之最外面周邊而被對齊，或者兩組或更 多組之第二電容器Q 〇2可以被形成於記憶胞區域A對角線方 15向中之鄰近的四個角落部份，或者第二電容器QQ2可以被形 成於密度稀疏的電容器區域中。 在上述範例中，第一電容器Q01與第二電容器Q02同時 被形成。但是這些電容器亦可以在分別的步驟中被形成。 同時，如果此平面形狀較寬於第一電容器Q01之上方電及 20 83a平面形狀的話，則第二電容器Q〇2之上方電及83b平面形 狀亦可以被形成為多邊形。 / (第十二實施例） 在上«施· ’利用最鄰近方形記憶胞區域之四個 角落的電容器作為假性電容器，或者利用增加最鄰近四個 55 584856 角落之電容器的面積而非其他電容器的面積，則實際操作 電容器之儲存電荷數量的減少被抑制。 在本實施例中，將說明，藉由不在記憶胞區域令提供 假性電容器或增加部份電容器之面積而實際地操作具有少 5 1儲存電荷之電容器，但卻增強被供應至於記憶胞區域之 四個角落或最外面周邊所提供的電容器之電壓，而使之較 高於被供應至其他電容器的電壓。 首先，第30A圖展示構成記憶胞、鐵電電容器、字組線、 及平板線MOS電晶體之間的電氣連接之關係。 10 在第30A圖中，可變化的電壓被施加至平板線PL以寫 入或讀取資訊。同時，MOS電晶體之閘電極被連接到字組 線WL。鐵電電容器cfer被連接在M〇 s電晶體之源極/排極其 中之一及平板線PL之間。同時，位元線BL被連接到MOS電 晶體之其他的源極/排極。位元線BL是在一種狀態，其中位 15元線電容Cbh等效地被連接在位元線BL以及被接地或被設 疋為固定電壓的GND部份之間。此一位元之電氣電路被寫 入如第30B圖或第30C圖所示的等效電路中。 接著，被施加至位元線電容Cbit之電壓藉由使用第30C 圖中的等效電路而被導出。 20 鐵電電容器之電壓-電荷特性具有第31圖展示之磁滯 迴路。假設資料“1”被寫入鐵電電容器Cfer。接著，如第3〇c 圖之展示，如果一電壓Vcc被施加至平板線PL以自鐵電電容 器Cfer讀取資料，則一電壓Vfer被施加至鐵電電容器Cfer並且 一電壓Vbit被施加至位元線電容cbk。亦即，Vcc=Vfer+Vbit。 56 584856 在這情況中，Vcc、Vffer、與Vbit之單位為伏特。 當Vcc被施加至平板線PL時，則鐵電電容器cfer中所儲 存之電荷數量改變數量AQu利用方程式（1)而得到。在這情 況中，方程式（1)中，Q(Vfer)是被施加至電壓vfer之鐵電電容 5 器Cfer中所儲存的電荷數量。 Δ Qll=Q(Vfer)-(-Pr)=Q(Vfer)+Pr ...(1) 同時，因為位元線電容cbit之電荷數量具有與鐵電電容 器Cfer相同之電荷數量，故滿足下面的方程式(2)。 △ Qu=Cbitx(Vcc_Vfer) ...(2) 10 依據方程式（1)、（2)，下面的方程式(3)、（4)被滿足。 Q(Vfer)+Pr=Cbitx(Vcc-Vfer) ...(3) Q(Vfer)=-Cbitx(VferVcc)-Pr _··(4) 因此’被施加至鐵電電容器cfer之電壓vfll可以被導 出，作為第31圖展示之磁滯曲線及直線y之間的相交點。 15 同時，位元線肌之電位ΔνΗη被得到，△VHfVcc-Vfn， 此電位可利用下面方程式（5)、（6)而被導出。
Vfn=Vref=-((Q(vfer)+pr)/Cbit)+Vcc ...(5) △VHU=VCC-Vfll=(Q(Vfer)+pr)/Cbit ...(6) 依據上述方程式，位元線BL之電位AVhii依據位元線電 20谷Cbit之振幅而被改變。因此，如果被施加至鐵電電容器cfer 之電壓利用增加位元線電容cbit而被增加，則在讀取資料時 鐵電電谷器cfer中所儲存電荷之表面數量可以被增加。' 因此，第4圖展示之記憶胞區域A中，為了讀取被儲存 在儲存電荷數量為小的電容器中之資料，經由衝8電晶體 57 584856 而電氣地被連接到在四個角落被形成的電容器之位元線容 s應该被设疋較大於其他的位元線容量。 因此，如第32A圖所示，M0S電晶體85被形成於矽基 片1上接近四個角落之記憶胞區域外部。接著，如第圖 5所示，記憶胞區域中之第一與最後位元線20被連接到撾〇8 電晶體85之閘電極85g。這些位元線2〇經由被配置於記憶胞 區域四個角落之MOS電晶體τ!、丁2而被連接到電容器1〇。 同時，MOS電晶體85之源極/排極85s、85d被保持在接地電 位或固定電位。 10 因此，M〇S電晶體85如電容器元件等效地作用，因此 穿越記憶胞區域之第一與最後位元線2〇的電容可以被增加 而大於其他位元線20的電容。在這情況中，多數個]^〇3電 晶體85可以被連接到位元線2〇。 同時，如第33圖所示，用以改變位元線電容Cbit之電容 15器86被形成於接近四個角落之記憶胞區域外。該電容器86 被形成於第一中間層絕緣膜9上而具有與第2圖右側展示之 吕己憶胞電容器相同的結構。同時，位元線2〇經由於第二與 第三中間層絕緣膜13、18中被形成的洞孔(未展示）而被連接 到電各增加電谷器86之上方電極86c。在這情況中，電容增 20加電容器86之下方電極86a被固定在接地電位或固定電位。 同時，如第34圖所示，兩組或更多組之電容增加電容 器86可以被連接到穿越記憶胞區域之多數個位元線2〇中的 第一與最後位元線20。在這情況中，電容增加電容器％可 以被連接到小於第一與最後位元線2〇之數目的其他位元線 58 584856 20。在這情況中，連接到位元線20之電容增加電容器86的 數目可以朝向記憶胞區域中心而逐漸地被減低。因此，記 憶胞區域中電容器之資料讀取電壓可以自内部至外部而逐 漸地被增加。 5 此處，電容增加電容器86及MOS電晶體85同時可以被 連接到位元線2 0以改變位元線電容C b i t。這是因為電容器8 6 及MOS電晶體85皆作用如同電容增加元件。 在上述第32A圖、第33圖、及第34圖中，形成於較元件 隔離絕緣膜2上方側的絕緣膜將被省略而不展示，並且如第 10 2圖與第3圖中相同的符號代表相同之元件，且記憶胞區域 中所有電容器皆被使用作為實際操作之鐵電電容器。 同時，為了提升形成於記憶胞區域四個角落中之電容 器的電壓，一組下面的電壓增加電路可以被連接到平板線 PL。例如，電壓增加電路被形成於週邊電路區域中，接著 15 此電壓增加電路分別被連接到記憶胞區域中之第一與最後 平板線10a。 第35圖展示之電壓增加電路具有m〇S電晶體87及一組 電容器88或兩組電容器88或更多組。MOS電晶體87之閘極 分別被連接到於記憶胞區域中被形成之第一與最後字組線 20 WL。同時，一組電容器88之電極被連接到％〇8電晶體87 之源極7排極其中之一。如果多數電容器88被提供，則這些 電容器88平行地被連接。此外，自週邊電路延伸之平板線 升壓信號線被連接至電容器88之其他電極。M0S電晶體87 之源極/排極同時被連接到自平板線驅動器22而延伸之信 59 584856 號線中間。 接著，當電壓Vcc被施加至第一與最後平板線PL(1〇a) 且ON電壓同時被施加至第一與最後字組線wl時，一組升 壓信號在同一時間點經由平板線升壓信號線而被施加。因 5 此，平板線PL上之電壓被提升以回應升壓信號之電壓及電 谷器88之數目。因此’第30圖展示之被施加至鐵電電容器 Cfer的電壓VfU被增加，因此在讀取中錯誤很難發生。 在這情況中，除了第一與最後平板線之外，平板線升 壓電路可以被連接到記憶胞區域中之平板線1〇a。在這情況 10中，該升壓電壓可以利用減低連接到平板線10a之平板線升 壓電路中電容器88的數目而朝向記憶胞區域中心逐步地被 減低。 如上所述，依據本發明，假性電容器選擇性地被形成 在記憶胞區域之四個角落。因此，被安置在記憶胞區域之 15夕數個貫際操作的電容器中，容易在記憶胞區域四個角落 惡化之實際操作電容器的惡化可以被防止。 同時，其中傳導樣型被連接到假性電容器之上方電極 的結構可以被採用。因此，被採用以形成實際操作電容器 等等之反應氣體的分佈，可以容易地在記憶胞區域中被均 20勻化，並且實際操作電容器特性之惡化亦可以被防止。 因此，具有鐵電膜之實際操作電容器的惡化可以被抑 制，並且記憶胞陣列之佔據面積可以被最小化同時保持高 度的產量及保留性能。 依據上述另一發明，在多數個垂直並且水平地形成於 60 584856 忑隱I區域中的電容器中，被置放於最接近記憶胞區域四 個角落的電容器之面積被設定為較寬於其他電容器之面 積。 因此，此一情況可抑制，如果被置放於最接近記憶胞 5區域四個角落之電容器的儲存電容局部地被降低，則被置 放取接近四個角落之電容器的儲存電荷數量被減低而小於 其他電谷器的儲存電荷。 同時，電容補充元件被形成於位元線之中，該位元線 經由電日日體連接到被置放於最接近記憶胞區域四個角落之 1〇電谷器。因此，即使被置放於最接近四個角落之電容器的 儲存電容局部地被降低，仍然可以抑制導致儲存於電容器 之資料讀取錯誤。 此外’升壓電路被連接到平板線，該平板線被連接到 被置放於最接近記憶胞區域四個角落之電容器。因此，即 15使被置放於最接近四個角落之電容器的儲存電容局部地被 降低，仍然可以防止導致儲存於電容器之資料讀取錯誤。 【圖式簡單說明】 第1圖是展示先則技術中具有電容器之半導體裝置的 平面圖； 20 第2圖是展示依據本發明第一實施例之半導體裝置記 憶胞的截面圖； 第3圖是展不依據本發明第一貫施例之半導體裝置記 憶胞區域的平面圖； 第4圖是展示依據本發明第一實施例之半導體裝置記 61 584856 憶體區域範圍的平面圖， 第5圖展示依據本發明第一實施例之沿著半導體裝置 記憶胞區域對角方向而對齊之複數鐵電電容器所儲存電荷 數量的差量； 5 第6圖展示依據本發明第一實施例之對齊於穿越半導 體裝置記憶胞區域的一側中心平板線之複數鐵電電容器的 儲存電荷數量之差量； 第7圖展示依據本發明第一實施例之其他電容器的儲 存電荷數量而在半導體裝置中被採用之假性電容器的接線 10 接觸所存在之影響； 第8圖是展示依據本發明第二實施例之半導體裝置記 憶胞區域的平面圖； 第9圖是展示依據本發明第二實施例在半導體裝置中 被採用之假性電容器的截面圖； 15 第10圖是展示依據本發明第三實施例之半導體裝置記 憶胞區域的平面圖； 第11圖是依據本發明第三實施例而沿著半導體裝置記 憶胞區域中之平板線所截取的截面圖； 第12圖是展示依據本發明第四實施例之半導體裝置記 20 憶胞區域的第一平面圖； 第13圖是依據本發明第四實施例而沿著半導體裝置記 憶胞區域中之平板線所截取的截面圖； 第14圖是展示依據本發明第四實施例之半導體裝置記 憶胞區域的第二平面圖； 62 584856 第15圖是展示依據本發明第四實施例之半導體裝置記 憶胞區域的第三平面圖； 第16圖是展示依據本發明第五實施例之半導體裝置記 憶胞的平面圖； 5 第17圖是展示依據本發明第五實施例之半導體裝置記 憶胞的截面圖； 第18圖是展示依據本發明第五實施例之半導體裝置記 憶胞區域中傳導樣型及主動區域配置平面圖； 第19圖是依據本發明第五實施例而沿著半導體裝置記 10 憶胞區域中之平板線所截取的截面圖； 第20A圖、第20B圖、第21A圖以及，第21B圖是展示依 據本發明第六實施例之製造半導體裝置步驟的截面圖； 第22圖是展示依據本發明第六實施例之半導體裝置記 憶胞區域的平面圖， 15 第23圖是展示依據本發明第七實施例之半導體裝置記 憶胞區域的平面圖， 第24圖是展示依據本發明第八實施例之半導體裝置記 憶胞區域的平面圖， 第25圖是展示依據本發明第九實施例之半導體裝置記 20 憶胞區域的平面圖； 第26圖是展示依據本發明第十實施例之半導體裝置記 憶胞區域的平面圖； 第27A圖、第27B圖、第28A圖以及第28B圖是展示依據 本發明第十一實施例之製造半導體裝置步驟的截面圖； 63 584856 第29圖是展示依據本發明第十一實施例之半導體裝置 記憶胞區域的平面圖； 第30A圖至第30C圖是依據本發明第十二實施例之半 導體裝置記憶胞的等效電路圖； 5 第31圖是依據本發明第十二實施例之半導體裝置中鐵 電電容器的特性圖； 第32A圖與第32B圖分別地展示依據本發明第十二實 施例之半導體裝置第一範例的平面圖及電路圖； 第33圖是展示依據本發明第十二實施例之半導體裝置 10 第二範例的平面圖； 第34圖是展示依據本發明第十二實施例之半導體裝置 第三範例的平面圖；以及 第35圖是依據本發明第十二實施例在半導體裝置中所 形成之升壓電路的電路圖。 15 【圖式之主要元件代表符號表】 1…矽基片 9…第一中間層絕緣膜 la…主動區域 10…鐵電電容器 2···元件隔離絕緣膜 10a…下方電極 4···閘極絕緣膜 10b…鐵電膜 5…閘電極 10c…上方電極 6…側壁絕緣膜 10B…假性電容器 7a…第一 η型雜質擴散區域 10C···假性電容器 7b…第二η型雜質擴散區域 10D…假性電容器 7c…第三η型雜質擴散區域 10E…假性電容器 8···絕緣覆蓋膜 10F…假性電容器 64 584856 11…第一電容器保護絕緣膜 19…第四傳導塞 12…第二電容器保護絕緣膜 20···位元線 13…第二中間層絕緣膜 20a···位元線 13a···上方電極接觸洞孔 20b…位元線 13b···上方電極接觸洞孔 20c…傳輸接線 13c···接觸洞孔 21…字組線驅動器 13d···電容器接觸洞孔 22…平板線驅動器 13e···第四接觸洞孔 24…接地接線 13f···第五接觸洞孔 25…第六假性傳導塞 13g···第六接觸洞孔 26…假性電容器 13h···第七接觸洞孔 26a…下方電極 14a···第一接觸洞孔 26b…鐵電膜 14b···第二接觸洞孔 26c…上方電極 14c···第三接觸洞孔 27…平板延伸部份 15a···第一傳導塞 28…接觸洞孔 15b···第二傳導塞 29···假性金屬墊 15c…第三傳導塞 31…假性電容器 16a…第一金屬接線 31a…下方電極 16b···金屬塾 31b…鐵電膜 16c···第二金屬接線 31c…上方電極 16d···第一假性金屬墊 33…接觸洞孔 16e···第二假性金屬墊 34…假性金屬墊 18…第三中間層絕緣膜 35…假性電容器 18a、18b、18c…位元線接觸 35a…下方電極 洞孔 35b…鐵電膜 65 35c···上方電極 36…接觸洞孔 37…假性金屬墊 51…>5夕基片 51α···ρ型井部 52…元件隔離絕緣膜 53…閘極絕緣膜 54…閘電極 55a···第一 η型雜質擴散區域 55b···第二η型雜質擴散區域 55c···第三η型雜質擴散區域 56…側壁絕緣膜 58…覆蓋絕緣膜 59…第一中間層絕緣膜 59a···第一接觸洞孔 59b···第二接觸洞孔 60a···第一傳導塞 60b···第二傳導塞 61…電容器 61a···下方電極 61b···鐵電膜 61c···上方電極 61D…假性電容器 62…絕緣電容器保護膜 63…第二中間層絕緣膜 63a···第三接觸洞孔 63b…接觸洞孔 63c···接觸洞孔 64…第三傳導塞 65a···平板接線 65b···傳導塾 66…第三中間層絕緣膜 66a···第四接觸洞孔 66b···接觸洞孔 67…第四傳導塞 68…位元線 69…假性電容器 70…接觸洞孔 70a···接觸洞孔 71…假性金屬墊 72…第一傳導膜 72a···第一平板線 72b···第二平板線 72c···第一平板線 72d···第一平板線 72e···第二平板線 72f···平板線 72g…平板線 73…鐵電膜 74…第二傳導膜 66 74a···第一上方電極 74b···第二上方電極 80…扭轉區域 81…第一傳導膜 81a···下方電極 81b···下方電極 82…鐵電膜 82a···介電質膜 82b···介電質膜 83…第二傳導膜 83a···上方電極 83b···上方電極 84a···第一堅硬遮罩 84b···第二堅硬遮罩 85…MOS電晶體 85d···排極 85g···閘電極 85s…源極 86…電容器 86a···下方電極 86b···鐵電膜 86c…上方電極 87…MOS電晶體 88…電容器 101…主動區域 102…平板線 103···鐵電膜 104···上方電極 105···字組線 106···第一接觸洞孔 107···第二接觸洞孔 108…金屬接線 109···金屬墊 110···位元線 120···假性電容器區域 BL···位元線 PD…平板線驅動器 PL···平板線 Qr··第一電容器 Q2…第二電容器 Qoi···第一電容器 Q〇2···第二電容器 SA…感應放大器 IV··第一n-MOS電晶體 TV··第二n-MOS電晶體 WD…字組線驅動器 WL···字組線 67
Claims (1)
- 拾、申請專利範圍： 1· 一種半導體裝置，其包含： 一組形成於半導體基片上之第一絕緣膜； 垂直並且水平地形成於記憶胞區域中第一絕緣膜 上之實際操作電容器； 選擇性地形成於§己憶胞區域四個角落第一絕緣膜 上之假性電容器；以及 一組形成於實際操作電容器及假性電容器上之第 二絕緣膜。 2·依據申請專利範圍第丨項之半導體裝置，其中該假性電 容器被形成於記憶胞區域四個角落内部與外部之至少 其中之一。 3·依據申請專利範圍第丨項之半導體裝置，其中任何該操 作電谷器被形成於沿著記憶胞區域側邊之假性電容器 之間的區域中。 4.依據申請專利範圍第丨項之半導體裝置，其中該假性電 容器被形成而自外部三側圍繞著記憶胞區域之四個角 落。 5·依據申請專利範圍第丨項之半導體裝置，其中該假性電 容器被形成於記憶胞區域之最外面周邊上，並且加倍或 更夕地/口著向外方向地被配置在記憶胞區域四個角落。 6·依據申請專利範圍第1項之半導體裝置，其令當該假性 電容器被設置而更接近記憶胞區域四㈣落時，該假性 電谷器以較鬲的密度或大量地或更寬的面積而被形成。 584856 7.依據申請專利範圍第1項之半導體裝置，其中該假性電 容器及該實際操作電容器包含一組下方電極、一層鐵電 膜、及一組上方電極，該兩種電容器分別地由相同材料 所構成。 5 8.依據申請專利範圍第1項之半導體裝置，其中該假性電 容器之上方電極經由在第二絕緣膜中被形成的洞孔而 被連接到第二絕緣膜上之傳導樣型。 9.依據申請專利範圍第8項之半導體裝置，其中該傳導樣 型為一種電氣隔離樣型。 10 10.依據申請專利範圍第8項之半導體裝置，其中該傳導樣 型被電氣地連接到該多數個假性電容器之上方電極。 11. 依據申請專利範圍第8項之半導體裝置，其中該傳導樣 型為穿越記憶胞區域之平板線及位元線之任何一種。 12. 依據申請專利範圍第1項之半導體裝置，其中該假性電 15 容器之下方電極是一組同時也被使用作為該實際操作 電容器之下方電極的傳導平板。 13. 依據申請專利範圍第1項之半導體裝置，其中該多數個 假性電容器被形成而共同使用一組下方電極。 14. 依據申請專利範圍第1項之半導體裝置，其中該假性電 20 容器被形成而較寬於該實際操作電容器，並且形成於該 假性電容器上方電極上之第二絕緣膜中的第一洞孔較 寬於在該實際操作電容器上方電極上被形成之第二洞 子L 。 15. 依據申請專利範圍第1項之半導體裝置，其中該假性電 69 容器被形成於除了該記憶胞區域之外的區域中。 16. 依據申請專利範圍第1項之半導體裝置，其中該假性電 容器之下方電極自一上側被電氣地延伸。 17. 依據申請專利範圍第1項之半導體裝置’其中構成該假 5 性電容器之一組下方電極、一層鐵電膜、及一組上方電 極之分別的側表面連續地被形成。 18. 依據申請專利範圍第1項之半導體裝置，其中該假性電 容器之下方電極的底部表面直接被連接到在該第一絕 緣膜中被形成的傳導塞。 10 19.依據申請專利範圍第1項之半導體裝置，其中該假性電 容器之上方電極與下方電極其中之一組被電氣地連接 到一雜質擴散區域，其被形成於半導體基片之表面層上 並且被電氣地隔離。 20. 依據申請專利範圍第1項之半導體裝置，其中該假性電 15 容器之形狀與該實際操作電容器的形狀不同。 21. —組半導體裝置，其包含： 一組被形成在半導體基片上的第一絕緣膜； 被形成在該第一絕緣膜上記憶胞區域中的第一實 際操作電容器，並且各電容器具有一組第一上方電極、 20 一組第一介電質膜、及一組第一下方電極； 被形成在該第一絕緣膜上記憶胞區域之四個角落 中的第二實際操作電容器，並且各電容器具有面積較寬 於該第一上方電極之一組第二上方電極、一組第二介電 質膜、及一組第二下方電極；以及 70 584856 一組用以覆蓋該第一實際操作電容器與該第二實 際操作電容器之第二絕緣膜。 22. 依據申請專利範圍第21項之半導體裝置，其中至少一組 第二下方電極被形成以整合至少一組其他的第二下方 5 電極及第一下方電極而構成一組第一平板線。 23. 依據申請專利範圍第22項之半導體裝置，其中在相交於 沿著相鄰地被置放之第一下方電極及第二下方電極方 向之正交方向，被置放於第一上方電極下之部份的寬度 被設定為等於被置放在第一平板線中第二上方電極下 10 之部份的寬度。 24. 依據申請專利範圍第22項之半導體裝置，其中在相交於 沿著相鄰地被置放之第一下方電極及第二下方電極方 向之正交方向，被置放於第二上方電極下之部份的寬度 被設定為較寬於被置放在第一平板線中第一上方電極 15 下之部份的寬度。 25. 依據申請專利範圍第21項之半導體裝置，其進一步包 含： 一組藉由整體地形成第二下方電極而被構成之第 二平板線；以及 20 一組藉由整體地形成第一下方電極並且具有較窄 於第二平板線之寬度而被構成的第三平板線。 26. 依據申請專利範圍第21項之半導體裝置，其進一步包 含： 緊接在該第一下方電極下而被形成於第一絕緣膜 71 584856 中之第一洞孔； 被形成在該第一洞孔中並且連接到該第一下方電 極之第一傳導塞； 緊接在該第二下方電極下而被形成於第一絕緣膜 5 中之第二洞孔；以及 被形成在該第二洞孔中並且連接到該第二下方電 極於之第二傳導塞。 27. 依據申請專利範圍第21項之半導體裝置，其進一步包 含： 10 被形成在該第一上方電極上之第二絕緣膜中的第 一洞孔； 經由該第一洞孔被電氣地連接到該第一實際操作 電容器之第一接線； 被形成在該第二上方電極上之第二絕緣膜中並且 15 具有直徑大於該第一洞孔之第二洞孔；以及 經由該第二洞孔電氣地連接到該第二實際操作電 容器之第二接線。 28. 依據申請專利範圍第21項之半導體裝置，其中該第二實 際操作電容器不僅被形成在該第二實際操作電容器所 20 形成之四個角落中，同時也沿著記憶胞區域之最外面周 邊而被形成。 29. 依據申請專利範圍第21項之半導體裝置，其中該第二實 際操作電容器自記憶胞區域之四個角落朝向中心區域 而多數地被形成。 72 30. 依據申請專利範圍第21項之半導體裝置，其中該第一下 方電極與該第二下方電極分別具有一種利用樣型化第 一傳導膜所形成之結構，並且該第一上方電極與該第二 上方電極分別具有一種利用樣型化第二傳導膜所形成 5 之結構。 31. 依據申請專利範圍第21項之半導體裝置，其中該第二實 際操作電容器同時也被形成於較記憶胞區域四個角落 更内側之電容器密度稀疏的區域中。 32. 依據申請專利範圍第21項之半導體裝置，其中該第二實 10 際操作電容器同時也被形成於較記憶胞區域四個角落 更内側之電容器重複結構是無序的區域中。 33. —組半導體裝置，其包含： 一組被形成在半導體基片上之第一絕緣膜； 被形成在該第一絕緣膜上之記憶胞區域中的第一 15 實際操作電容器，各電容器具有一組第一上方電極、一 組第一介電質膜、及一組第一下方電極； 被形成在該第一絕緣膜上之記憶胞區域四個角落 中的第二實際操作電容器，各電容器具有一組第二上方 電極、一組第二介電質膜、及一組第二下方電極； 20 一組用以覆蓋該第一實際操作電容器及該第二實 際操作電容器之第二絕緣膜； 經由第一電晶體電氣地連接到該第一實際操作電 容器之第一上方電極的第一位元線； 經由第二電晶體電氣地連接到該第二實際操作電 73 容器之第二上方電極的第二位元線；以及 一組或兩組或多組被連接到各第二位元線之電容 補充元件。 34. 依據申請專利範圍第33項之半導體裝置，其中該第二實 5 際操作電容器同時也被形成在記憶胞區域四個角落之 間，並且 隨著逐漸遠離四個角落之每一第二位元線，而使連 接到各第二位元線之電容補充元件數目逐步地被減低。 35. 依據申請專利範圍第33項之半導體裝置，其中該電容補 10 充元件具有與該第一或該第二實際操作電容器相同的 結構。 36. 依據申請專利範圍第33項之半導體裝置，其中該電容補 充元件是MOS電晶體。 37. —組半導體裝置，其包含： 15 —組被形成在半導體基片上之第一絕緣膜； 被形成在記憶胞區域中第一絕緣膜上的平板線； 分別連接到該平板線之電容器；以及 一組升壓電路，其連接到被配置於平板線外而最接 近記憶胞區域四個角落之各第一平板線。 20 38.依據申請專利範圍第37項之半導體裝置，其中該升壓電 路同時也連接到被形成於平板線外在記憶胞區域四個 角落之間的第二平板線，並且 一組連接到各第一與第二平板線之升壓電路的提 升電壓隨著距四個角落之距離的增加而變小。 74
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