JP3616179B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、一般に半導体記憶装置に関するものであり、より特定的には、メモリセル端部において、Al配線とセルプレート間で電気的ショートが発生することを防止することができるように改良された半導体記憶装置に関する。
【0002】
【従来の技術】
ICメモリは、多数の記憶素子からなるメモリセルアレイと、入出力に必要な周辺回路とから構成されており、それらは同一基板上に形成されている場合が多い。
【0003】
図10は、従来のDRAMの基本構成を示す。目的のメモリセルの位置(メモリの番地)を指定するアドレス信号は、XアドレスとYアドレスから入力され、その番地への書込、あるいはそこからの読出は、入出力制御信号によって行なわれる。
【0004】
デコーダは、アドレス信号を使って、番地を選び出す回路である。
図10と図11を参照して、Xデコーダ、Yデコーダの出力は、それぞれX線(ワード線)、Y線(ビット線)によって、各番地のメモリセルに伝達される。
【0005】
図12は、メモリセルアレイの平面図である。図12を参照して、メモリセルアレイ10は、多くのメモリセルブロック11を含む。
【0006】
図13は、図12におけるA部の拡大図である。
それぞれのメモリセルブロック11は、ストレージノード2と、ストレージノード2を被覆するように設けられたセルプレート1とを含む。
【0007】
図14は、ストレージノードの部分を、さらに詳細に説明するための図である。ストレージノード2は、ビット線(BL)とトランスファゲート(TG)との交点の付近に設けられる。ストレージノードコンタクト12とビット線コンタクト13は、活性領域14内に形成される。
【0008】
図15は、図14における、XV−XV線に沿う断面図ある。図15を参照して、ストレージノード2を被覆するように、セルプレート1が設けられている。
【0009】
【発明が解決しようとする課題】
従来のDRAMでは、図12と図13を参照して、メモリセルブロック11の端部のコーナ部において、ストレージノード2の繰返しパターンのエッジ部が、縦横に並べられており、その上にセルプレート1が全面に被覆されている。
【0010】
図16は、図13におけるXVI−XVI線に沿う断面図であり、セルプレートのコンタクト15を形成する工程の断面図である。
【0011】
図16を参照して、半導体基板16の上に形成されたストレージノード2を覆うように、セルプレート1が設けられている。セルプレート1を覆うように層間膜3が設けられている。層間膜3の上にレジスト4が設けられている。
【0012】
図16を参照して、メモリセルブロック11の端部では、ストレージノード2の厚み分の段差が生じるため、層間膜3にスロープが発生する。層間膜3にスロープがある状態で、レジスト4を塗布すると、層間膜3のスロープの部分で、レジスト4の膜厚が最小となる部分(以下、レジスト膜厚の最小部という)5が生じる。16M(2.5)DRAMを実際に製造すると、レジスト4の塗布膜厚10000Åに対して、レジスト膜厚の最小部5は、3600Åであった。
【0013】
その結果、図17を参照して、セルプレート1のコンタクト15を形成するための層間膜3のエッチングの際、レジスト4が膜減りし、レジスト膜厚の最小部5において、層間膜3が露出する。その結果、レジスト膜厚の最小部5で、急激に、層間膜3のエッチングが始まり、層間膜3が抉られ、凹み6を生じる。その後Al配線を層間膜3の上に形成する工程において、この凹み6の部分で、Al配線とセルプレート1がショートする。レジスト4と層間膜3とのエッチング選択比が十分大きくない場合には、このような不良が発生する確率が増加する。その結果、電気回路が正常に動作しない、半導体記憶装置が製造される。
【0014】
この発明は、上記のような問題点を解決するためになされたもので、電気回路が正常に動作することができるように改良された半導体記憶装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
この発明の半導体記憶装置は、半導体基板を備える。上記半導体基板の上に、ダイナミックランダムアクセスメモリのメモリセルのブロックが設けられている。上記メモリセルのブロックのコーナ部の近傍に、ストレージノードのダミーパターン(以下、ダミーストレージノードという。)が設けられている。上記ダミーストレージノードを覆うように、かつ上記ダイナミックランダムアクセスメモリの本体セルプレートから電気的に絶縁されるように、セルプレートのダミーパターン(以下、ダミーセルプレートという)が設けられている。
【0016】
この発明に従う半導体記憶装置によれば、Al配線とダミーセルプレートがショートしても、ダミーセルプレートは本体セルプレートとは電気的に絶縁されているため、電気回路は正常に動作する。
【0018】
【発明の実施の形態】
以下、この発明の実施の形態を、図について説明する。
【0019】
発明の実施の形態1
発明の実施の形態1において、メモリセルアレイの平面図は、図12に示す従来のものと同様である。本発明の実施の形態1における場合の、A部拡大図を、図1に示す。本発明の実施の形態によれば、メモリセルブロック11のコーナ部の近傍に、ストレージノードのダミーパターン8(以下、ダミーストレージノードという)が設けられている。ダミーストレージノード8を覆うように、かつダイナミックランダムアクセスメモリの本体セルプレート1から電気的に絶縁されるように、セルプレートのダミーパターン7(以下、ダミーセルプレートという)が設けられている。
【0020】
図2は、図1におけるII−II線に沿う断面図である。図2から明らかなように、半導体基板16の上に形成されたダミーセルプレート7は、本体セルプレート1とから、電気的に絶縁されている。
【0021】
図2と図3を参照して、セルプレートのコンタクト15を形成する際に、レジスト膜厚の最小部5で、層間膜3が抉れて凹み6が生じ、層間膜3の上に形成されるAl配線(図示せず)とダミーセルプレート7とが電気的にショートしても、ダミーセルプレート7は本体のセルプレート1と電気的に絶縁されているため、電気回路は正常に動作する。
【0022】
発明の実施の形態2
図1に示す半導体記憶装置では、ダミーストレージノード8が、メモリセルブロックのコーナ部を取囲むように設けられている場合を例示したが、この発明はこれに限られるものではない。すなわち図4を参照して、一方の辺と他方の辺とからなる、メモリセルブロックのコーナ部の、一方の辺の側にのみ、ダミーストレージノード8を形成しても、同様の効果を実現する。
【0023】
発明の実施の形態3
図5を参照して、ダミーストレージノード8を、メモリセルブロックのコーナに平面形状で四角の形に形成しても、同様の効果を実現する。
【0024】
発明の実施の形態4
図6を参照して、半導体基板(図示せず)の上に、ダイナミックランダムアクセスメモリのメモリセルのブロック11が設けられている。ストレージノード2のパターンのコーナ部の角が45°の角度で削り取られている。コーナ部は、直線状に角が削り取られている。ストレージノード2のパターンのコーナ部をこのような形状に形成することによって、図9を参照して、層間膜3のスロープが緩和され、ひいては、レジストの最小膜厚部5の膜厚を大きくすることができる。その結果、セルプレート1のコンタクトを形成する際、層間膜3が抉られない。ひいては、Al配線とセルプレート1とはショートしなくなる。なお、図9においては、図16に示す従来の層間膜のスロープも点線で表わされている。
【0025】
発明の実施の形態5
発明の実施の形態4では、ストレージノードのパターンのコーナ部の角を、直線状に削り取る場合を例示したが、この発明はこれに限られるものではない。すなわち、図7を参照して、コーナ部を、平面形状において、階段状に削り取っても、同様の効果を奏する。
【0026】
発明の実施の形態6
上記の発明の実施の形態では、ストレージノードのパターンのコーナ部の角を直線状または階段状に削り取る場合を例示したが、この発明はこれに限られない。すなわち、図8を参照して、コーナ部の角を曲線状に取っても、同様の効果を実現する。
【図面の簡単な説明】
【図1】発明の実施の形態1における半導体記憶装置の、メモリセルブロックのコーナ部の平面図である。
【図2】図1におけるII−II線に沿う断面図である。
【図3】発明の実施の形態1に係る半導体記憶装置の製造方法における、セルプレートのコンタクトを形成する工程の半導体記憶装置の断面図である。
【図4】発明の実施の形態2に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図5】発明の実施の形態3に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図6】発明の実施の形態4に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図7】発明の実施の形態5に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図8】発明の実施の形態6に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図9】発明の実施の形態4に係る方法の作用効果を説明するための図である。
【図10】従来のDRAMの基本構成を示す図である。
【図11】従来の、メモリセルへの配線の様子を示す図である。
【図12】従来のメモリセルアレイの平面図である。
【図13】図12における、A部の拡大図である。
【図14】図13におけるストレージノードの部分の詳細図である。
【図15】図14におけるXV−XV線に沿う断面図である。
【図16】図13における、XVI−XVI線に沿う断面図である。
【図17】従来の半導体記憶装置における問題点を示す図である。
【符号の説明】
7 ダミーセルプレート、8 ダミーストレージノード、11 DRAMのメモリセルブロック、16 半導体基板。
Claims (4)
- 半導体基板と、
前記半導体基板の上に設けられた、ダイナミックランダムアクセスメモリのメモリセルのブロックと、
前記メモリセルのブロックのコーナ部の近傍に設けられた、ストレージノードのダミーパターンと、
前記ストレージノードのダミーパターンを覆うように、かつ前記ダイナミックランダムアクセスメモリの本体セルプレートから電気的に絶縁されるように設けられた、セルプレートのダミーパターンと、を備えた半導体記憶装置。 - 前記ストレージノードのダミーパターンは、前記メモリセルのブロックのコーナ部を取囲むように設けられている、請求項1に記載の半導体記憶装置。
- 前記メモリセルのブロックのコーナ部は、一方の辺と他方の辺とから形成されており、
前記ストレージノードのダミーパターンは、前記コーナ部の前記一方の辺の側にのみ設けられている、請求項1に記載の半導体記憶装置。 - 前記ストレージノードのダミーパターンは、前記メモリセルのブロックのコーナに平面形状で四角の形に形成されている、請求項1に記載の半導体記憶装置。
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