JP3616179B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、一般に半導体記憶装置に関するものであり、より特定的には、メモリセル端部において、Ａｌ配線とセルプレート間で電気的ショートが発生することを防止することができるように改良された半導体記憶装置に関する。
【０００２】
【従来の技術】
ＩＣメモリは、多数の記憶素子からなるメモリセルアレイと、入出力に必要な周辺回路とから構成されており、それらは同一基板上に形成されている場合が多い。
【０００３】
図１０は、従来のＤＲＡＭの基本構成を示す。目的のメモリセルの位置（メモリの番地）を指定するアドレス信号は、ＸアドレスとＹアドレスから入力され、その番地への書込、あるいはそこからの読出は、入出力制御信号によって行なわれる。
【０００４】
デコーダは、アドレス信号を使って、番地を選び出す回路である。
図１０と図１１を参照して、Ｘデコーダ、Ｙデコーダの出力は、それぞれＸ線（ワード線）、Ｙ線（ビット線）によって、各番地のメモリセルに伝達される。
【０００５】
図１２は、メモリセルアレイの平面図である。図１２を参照して、メモリセルアレイ１０は、多くのメモリセルブロック１１を含む。
【０００６】
図１３は、図１２におけるＡ部の拡大図である。
それぞれのメモリセルブロック１１は、ストレージノード２と、ストレージノード２を被覆するように設けられたセルプレート１とを含む。
【０００７】
図１４は、ストレージノードの部分を、さらに詳細に説明するための図である。ストレージノード２は、ビット線（ＢＬ）とトランスファゲート（ＴＧ）との交点の付近に設けられる。ストレージノードコンタクト１２とビット線コンタクト１３は、活性領域１４内に形成される。
【０００８】
図１５は、図１４における、ＸＶ−ＸＶ線に沿う断面図ある。図１５を参照して、ストレージノード２を被覆するように、セルプレート１が設けられている。
【０００９】
【発明が解決しようとする課題】
従来のＤＲＡＭでは、図１２と図１３を参照して、メモリセルブロック１１の端部のコーナ部において、ストレージノード２の繰返しパターンのエッジ部が、縦横に並べられており、その上にセルプレート１が全面に被覆されている。
【００１０】
図１６は、図１３におけるＸＶＩ−ＸＶＩ線に沿う断面図であり、セルプレートのコンタクト１５を形成する工程の断面図である。
【００１１】
図１６を参照して、半導体基板１６の上に形成されたストレージノード２を覆うように、セルプレート１が設けられている。セルプレート１を覆うように層間膜３が設けられている。層間膜３の上にレジスト４が設けられている。
【００１２】
図１６を参照して、メモリセルブロック１１の端部では、ストレージノード２の厚み分の段差が生じるため、層間膜３にスロープが発生する。層間膜３にスロープがある状態で、レジスト４を塗布すると、層間膜３のスロープの部分で、レジスト４の膜厚が最小となる部分（以下、レジスト膜厚の最小部という）５が生じる。１６Ｍ（２．５）ＤＲＡＭを実際に製造すると、レジスト４の塗布膜厚１００００Åに対して、レジスト膜厚の最小部５は、３６００Åであった。
【００１３】
その結果、図１７を参照して、セルプレート１のコンタクト１５を形成するための層間膜３のエッチングの際、レジスト４が膜減りし、レジスト膜厚の最小部５において、層間膜３が露出する。その結果、レジスト膜厚の最小部５で、急激に、層間膜３のエッチングが始まり、層間膜３が抉られ、凹み６を生じる。その後Ａｌ配線を層間膜３の上に形成する工程において、この凹み６の部分で、Ａｌ配線とセルプレート１がショートする。レジスト４と層間膜３とのエッチング選択比が十分大きくない場合には、このような不良が発生する確率が増加する。その結果、電気回路が正常に動作しない、半導体記憶装置が製造される。
【００１４】
この発明は、上記のような問題点を解決するためになされたもので、電気回路が正常に動作することができるように改良された半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明の半導体記憶装置は、半導体基板を備える。上記半導体基板の上に、ダイナミックランダムアクセスメモリのメモリセルのブロックが設けられている。上記メモリセルのブロックのコーナ部の近傍に、ストレージノードのダミーパターン（以下、ダミーストレージノードという。）が設けられている。上記ダミーストレージノードを覆うように、かつ上記ダイナミックランダムアクセスメモリの本体セルプレートから電気的に絶縁されるように、セルプレートのダミーパターン（以下、ダミーセルプレートという）が設けられている。
【００１６】
この発明に従う半導体記憶装置によれば、Ａｌ配線とダミーセルプレートがショートしても、ダミーセルプレートは本体セルプレートとは電気的に絶縁されているため、電気回路は正常に動作する。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態を、図について説明する。
【００１９】
発明の実施の形態１
発明の実施の形態１において、メモリセルアレイの平面図は、図１２に示す従来のものと同様である。本発明の実施の形態１における場合の、Ａ部拡大図を、図１に示す。本発明の実施の形態によれば、メモリセルブロック１１のコーナ部の近傍に、ストレージノードのダミーパターン８（以下、ダミーストレージノードという）が設けられている。ダミーストレージノード８を覆うように、かつダイナミックランダムアクセスメモリの本体セルプレート１から電気的に絶縁されるように、セルプレートのダミーパターン７（以下、ダミーセルプレートという）が設けられている。
【００２０】
図２は、図１におけるＩＩ−ＩＩ線に沿う断面図である。図２から明らかなように、半導体基板１６の上に形成されたダミーセルプレート７は、本体セルプレート１とから、電気的に絶縁されている。
【００２１】
図２と図３を参照して、セルプレートのコンタクト１５を形成する際に、レジスト膜厚の最小部５で、層間膜３が抉れて凹み６が生じ、層間膜３の上に形成されるＡｌ配線（図示せず）とダミーセルプレート７とが電気的にショートしても、ダミーセルプレート７は本体のセルプレート１と電気的に絶縁されているため、電気回路は正常に動作する。
【００２２】
発明の実施の形態２
図１に示す半導体記憶装置では、ダミーストレージノード８が、メモリセルブロックのコーナ部を取囲むように設けられている場合を例示したが、この発明はこれに限られるものではない。すなわち図４を参照して、一方の辺と他方の辺とからなる、メモリセルブロックのコーナ部の、一方の辺の側にのみ、ダミーストレージノード８を形成しても、同様の効果を実現する。
【００２３】
発明の実施の形態３
図５を参照して、ダミーストレージノード８を、メモリセルブロックのコーナに平面形状で四角の形に形成しても、同様の効果を実現する。
【００２４】
発明の実施の形態４
図６を参照して、半導体基板（図示せず）の上に、ダイナミックランダムアクセスメモリのメモリセルのブロック１１が設けられている。ストレージノード２のパターンのコーナ部の角が４５°の角度で削り取られている。コーナ部は、直線状に角が削り取られている。ストレージノード２のパターンのコーナ部をこのような形状に形成することによって、図９を参照して、層間膜３のスロープが緩和され、ひいては、レジストの最小膜厚部５の膜厚を大きくすることができる。その結果、セルプレート１のコンタクトを形成する際、層間膜３が抉られない。ひいては、Ａｌ配線とセルプレート１とはショートしなくなる。なお、図９においては、図１６に示す従来の層間膜のスロープも点線で表わされている。
【００２５】
発明の実施の形態５
発明の実施の形態４では、ストレージノードのパターンのコーナ部の角を、直線状に削り取る場合を例示したが、この発明はこれに限られるものではない。すなわち、図７を参照して、コーナ部を、平面形状において、階段状に削り取っても、同様の効果を奏する。
【００２６】
発明の実施の形態６
上記の発明の実施の形態では、ストレージノードのパターンのコーナ部の角を直線状または階段状に削り取る場合を例示したが、この発明はこれに限られない。すなわち、図８を参照して、コーナ部の角を曲線状に取っても、同様の効果を実現する。
【図面の簡単な説明】
【図１】発明の実施の形態１における半導体記憶装置の、メモリセルブロックのコーナ部の平面図である。
【図２】図１におけるＩＩ−ＩＩ線に沿う断面図である。
【図３】発明の実施の形態１に係る半導体記憶装置の製造方法における、セルプレートのコンタクトを形成する工程の半導体記憶装置の断面図である。
【図４】発明の実施の形態２に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図５】発明の実施の形態３に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図６】発明の実施の形態４に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図７】発明の実施の形態５に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図８】発明の実施の形態６に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図９】発明の実施の形態４に係る方法の作用効果を説明するための図である。
【図１０】従来のＤＲＡＭの基本構成を示す図である。
【図１１】従来の、メモリセルへの配線の様子を示す図である。
【図１２】従来のメモリセルアレイの平面図である。
【図１３】図１２における、Ａ部の拡大図である。
【図１４】図１３におけるストレージノードの部分の詳細図である。
【図１５】図１４におけるＸＶ−ＸＶ線に沿う断面図である。
【図１６】図１３における、ＸＶＩ−ＸＶＩ線に沿う断面図である。
【図１７】従来の半導体記憶装置における問題点を示す図である。
【符号の説明】
７ ダミーセルプレート、８ ダミーストレージノード、１１ ＤＲＡＭのメモリセルブロック、１６ 半導体基板。
【発明の属する技術分野】
この発明は、一般に半導体記憶装置に関するものであり、より特定的には、メモリセル端部において、Ａｌ配線とセルプレート間で電気的ショートが発生することを防止することができるように改良された半導体記憶装置に関する。
【０００２】
【従来の技術】
ＩＣメモリは、多数の記憶素子からなるメモリセルアレイと、入出力に必要な周辺回路とから構成されており、それらは同一基板上に形成されている場合が多い。
【０００３】
図１０は、従来のＤＲＡＭの基本構成を示す。目的のメモリセルの位置（メモリの番地）を指定するアドレス信号は、ＸアドレスとＹアドレスから入力され、その番地への書込、あるいはそこからの読出は、入出力制御信号によって行なわれる。
【０００４】
デコーダは、アドレス信号を使って、番地を選び出す回路である。
図１０と図１１を参照して、Ｘデコーダ、Ｙデコーダの出力は、それぞれＸ線（ワード線）、Ｙ線（ビット線）によって、各番地のメモリセルに伝達される。
【０００５】
図１２は、メモリセルアレイの平面図である。図１２を参照して、メモリセルアレイ１０は、多くのメモリセルブロック１１を含む。
【０００６】
図１３は、図１２におけるＡ部の拡大図である。
それぞれのメモリセルブロック１１は、ストレージノード２と、ストレージノード２を被覆するように設けられたセルプレート１とを含む。
【０００７】
図１４は、ストレージノードの部分を、さらに詳細に説明するための図である。ストレージノード２は、ビット線（ＢＬ）とトランスファゲート（ＴＧ）との交点の付近に設けられる。ストレージノードコンタクト１２とビット線コンタクト１３は、活性領域１４内に形成される。
【０００８】
図１５は、図１４における、ＸＶ−ＸＶ線に沿う断面図ある。図１５を参照して、ストレージノード２を被覆するように、セルプレート１が設けられている。
【０００９】
【発明が解決しようとする課題】
従来のＤＲＡＭでは、図１２と図１３を参照して、メモリセルブロック１１の端部のコーナ部において、ストレージノード２の繰返しパターンのエッジ部が、縦横に並べられており、その上にセルプレート１が全面に被覆されている。
【００１０】
図１６は、図１３におけるＸＶＩ−ＸＶＩ線に沿う断面図であり、セルプレートのコンタクト１５を形成する工程の断面図である。
【００１１】
図１６を参照して、半導体基板１６の上に形成されたストレージノード２を覆うように、セルプレート１が設けられている。セルプレート１を覆うように層間膜３が設けられている。層間膜３の上にレジスト４が設けられている。
【００１２】
図１６を参照して、メモリセルブロック１１の端部では、ストレージノード２の厚み分の段差が生じるため、層間膜３にスロープが発生する。層間膜３にスロープがある状態で、レジスト４を塗布すると、層間膜３のスロープの部分で、レジスト４の膜厚が最小となる部分（以下、レジスト膜厚の最小部という）５が生じる。１６Ｍ（２．５）ＤＲＡＭを実際に製造すると、レジスト４の塗布膜厚１００００Åに対して、レジスト膜厚の最小部５は、３６００Åであった。
【００１３】
その結果、図１７を参照して、セルプレート１のコンタクト１５を形成するための層間膜３のエッチングの際、レジスト４が膜減りし、レジスト膜厚の最小部５において、層間膜３が露出する。その結果、レジスト膜厚の最小部５で、急激に、層間膜３のエッチングが始まり、層間膜３が抉られ、凹み６を生じる。その後Ａｌ配線を層間膜３の上に形成する工程において、この凹み６の部分で、Ａｌ配線とセルプレート１がショートする。レジスト４と層間膜３とのエッチング選択比が十分大きくない場合には、このような不良が発生する確率が増加する。その結果、電気回路が正常に動作しない、半導体記憶装置が製造される。
【００１４】
この発明は、上記のような問題点を解決するためになされたもので、電気回路が正常に動作することができるように改良された半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明の半導体記憶装置は、半導体基板を備える。上記半導体基板の上に、ダイナミックランダムアクセスメモリのメモリセルのブロックが設けられている。上記メモリセルのブロックのコーナ部の近傍に、ストレージノードのダミーパターン（以下、ダミーストレージノードという。）が設けられている。上記ダミーストレージノードを覆うように、かつ上記ダイナミックランダムアクセスメモリの本体セルプレートから電気的に絶縁されるように、セルプレートのダミーパターン（以下、ダミーセルプレートという）が設けられている。
【００１６】
この発明に従う半導体記憶装置によれば、Ａｌ配線とダミーセルプレートがショートしても、ダミーセルプレートは本体セルプレートとは電気的に絶縁されているため、電気回路は正常に動作する。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態を、図について説明する。
【００１９】
発明の実施の形態１
発明の実施の形態１において、メモリセルアレイの平面図は、図１２に示す従来のものと同様である。本発明の実施の形態１における場合の、Ａ部拡大図を、図１に示す。本発明の実施の形態によれば、メモリセルブロック１１のコーナ部の近傍に、ストレージノードのダミーパターン８（以下、ダミーストレージノードという）が設けられている。ダミーストレージノード８を覆うように、かつダイナミックランダムアクセスメモリの本体セルプレート１から電気的に絶縁されるように、セルプレートのダミーパターン７（以下、ダミーセルプレートという）が設けられている。
【００２０】
図２は、図１におけるＩＩ−ＩＩ線に沿う断面図である。図２から明らかなように、半導体基板１６の上に形成されたダミーセルプレート７は、本体セルプレート１とから、電気的に絶縁されている。
【００２１】
図２と図３を参照して、セルプレートのコンタクト１５を形成する際に、レジスト膜厚の最小部５で、層間膜３が抉れて凹み６が生じ、層間膜３の上に形成されるＡｌ配線（図示せず）とダミーセルプレート７とが電気的にショートしても、ダミーセルプレート７は本体のセルプレート１と電気的に絶縁されているため、電気回路は正常に動作する。
【００２２】
発明の実施の形態２
図１に示す半導体記憶装置では、ダミーストレージノード８が、メモリセルブロックのコーナ部を取囲むように設けられている場合を例示したが、この発明はこれに限られるものではない。すなわち図４を参照して、一方の辺と他方の辺とからなる、メモリセルブロックのコーナ部の、一方の辺の側にのみ、ダミーストレージノード８を形成しても、同様の効果を実現する。
【００２３】
発明の実施の形態３
図５を参照して、ダミーストレージノード８を、メモリセルブロックのコーナに平面形状で四角の形に形成しても、同様の効果を実現する。
【００２４】
発明の実施の形態４
図６を参照して、半導体基板（図示せず）の上に、ダイナミックランダムアクセスメモリのメモリセルのブロック１１が設けられている。ストレージノード２のパターンのコーナ部の角が４５°の角度で削り取られている。コーナ部は、直線状に角が削り取られている。ストレージノード２のパターンのコーナ部をこのような形状に形成することによって、図９を参照して、層間膜３のスロープが緩和され、ひいては、レジストの最小膜厚部５の膜厚を大きくすることができる。その結果、セルプレート１のコンタクトを形成する際、層間膜３が抉られない。ひいては、Ａｌ配線とセルプレート１とはショートしなくなる。なお、図９においては、図１６に示す従来の層間膜のスロープも点線で表わされている。
【００２５】
発明の実施の形態５
発明の実施の形態４では、ストレージノードのパターンのコーナ部の角を、直線状に削り取る場合を例示したが、この発明はこれに限られるものではない。すなわち、図７を参照して、コーナ部を、平面形状において、階段状に削り取っても、同様の効果を奏する。
【００２６】
発明の実施の形態６
上記の発明の実施の形態では、ストレージノードのパターンのコーナ部の角を直線状または階段状に削り取る場合を例示したが、この発明はこれに限られない。すなわち、図８を参照して、コーナ部の角を曲線状に取っても、同様の効果を実現する。
【図面の簡単な説明】
【図１】発明の実施の形態１における半導体記憶装置の、メモリセルブロックのコーナ部の平面図である。
【図２】図１におけるＩＩ−ＩＩ線に沿う断面図である。
【図３】発明の実施の形態１に係る半導体記憶装置の製造方法における、セルプレートのコンタクトを形成する工程の半導体記憶装置の断面図である。
【図４】発明の実施の形態２に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図５】発明の実施の形態３に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図６】発明の実施の形態４に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図７】発明の実施の形態５に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図８】発明の実施の形態６に係る半導体記憶装置のメモリセルブロックのコーナ部の平面図である。
【図９】発明の実施の形態４に係る方法の作用効果を説明するための図である。
【図１０】従来のＤＲＡＭの基本構成を示す図である。
【図１１】従来の、メモリセルへの配線の様子を示す図である。
【図１２】従来のメモリセルアレイの平面図である。
【図１３】図１２における、Ａ部の拡大図である。
【図１４】図１３におけるストレージノードの部分の詳細図である。
【図１５】図１４におけるＸＶ−ＸＶ線に沿う断面図である。
【図１６】図１３における、ＸＶＩ−ＸＶＩ線に沿う断面図である。
【図１７】従来の半導体記憶装置における問題点を示す図である。
【符号の説明】
７ ダミーセルプレート、８ ダミーストレージノード、１１ ＤＲＡＭのメモリセルブロック、１６ 半導体基板。
Claims (4)
- 半導体基板と、
前記半導体基板の上に設けられた、ダイナミックランダムアクセスメモリのメモリセルのブロックと、
前記メモリセルのブロックのコーナ部の近傍に設けられた、ストレージノードのダミーパターンと、
前記ストレージノードのダミーパターンを覆うように、かつ前記ダイナミックランダムアクセスメモリの本体セルプレートから電気的に絶縁されるように設けられた、セルプレートのダミーパターンと、を備えた半導体記憶装置。 - 前記ストレージノードのダミーパターンは、前記メモリセルのブロックのコーナ部を取囲むように設けられている、請求項１に記載の半導体記憶装置。
- 前記メモリセルのブロックのコーナ部は、一方の辺と他方の辺とから形成されており、
前記ストレージノードのダミーパターンは、前記コーナ部の前記一方の辺の側にのみ設けられている、請求項１に記載の半導体記憶装置。 - 前記ストレージノードのダミーパターンは、前記メモリセルのブロックのコーナに平面形状で四角の形に形成されている、請求項１に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29122395A JP3616179B2 (ja) | 1995-11-09 | 1995-11-09 | 半導体記憶装置 |
| TW085101387A TW307041B (ja) | 1995-11-09 | 1996-02-05 | |
| US08/667,684 US5747843A (en) | 1995-11-09 | 1996-06-21 | Semiconductor memory device |
| DE19625668A DE19625668C2 (de) | 1995-11-09 | 1996-06-26 | Halbleiterspeichereinrichtung |
| FR9608094A FR2741193B1 (fr) | 1995-11-09 | 1996-06-28 | Dispositif de memoire a semiconducteurs a motifs fictifs |
| KR1019960026052A KR100287826B1 (ko) | 1995-11-09 | 1996-06-29 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29122395A JP3616179B2 (ja) | 1995-11-09 | 1995-11-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09135002A JPH09135002A (ja) | 1997-05-20 |
| JP3616179B2 true JP3616179B2 (ja) | 2005-02-02 |
Family
ID=17766074
Family Applications (1)
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