JP4156827B2 - 半導体装置、半導体装置用パターンの生成方法、半導体装置の製造方法、および半導体装置用パターン生成装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体装置の生成方法、半導体装置の製造方法および半導体装置の生成装置に係り、特に半導体装置のノイズ対策のためのバイパスコンデンサ、インダクタなどを具備した半導体装置およびそのパターン生成のための方法に関するものである。
【０００２】
【従来の技術】
コンピュータはいうまでもなく、携帯電話等の通信機器、一般家庭製品や玩具、自動車まで、ＬＳＩの利用範囲が拡大している。しかし、その一方で、これらの製品から生じる不要輻射（Electromagnetic Interference:EMI）がテレビ・ラジオ等の受信装置の電波障害や他システムの誤動作の原因として問題になっている。これらの問題に対して、フィルタリングやシールディングといった製品全体としての対策も施されているが、部品点数増大・コスト増大・製品上対策の難しさ等の観点より、ＬＳＩパッケージとしてのノイズ抑制が強く要請されている。
【０００３】
このような状況下、各製品においてＬＳＩはキーデバイスとして位置付けられており、製品の競争力確保のために、ＬＳＩの大規模化・高速化が要求されている。製品サイクルが短くなる中で、これらの要求に答えるためにはＬＳＩ設計の自動化が必須であり、現状の設計自動化技術導入の条件として同期設計を採用する必要が高まっている。基準クロックに同期して全回路が動作し、かつ大規模・高速のＬＳＩとなれば、その瞬時電流は非常に大きくなってしまうことになり、不要輻射の増大を引き起こすことになる。
【０００４】
このように、ＬＳＩの微細化及び、動作周波数の高速化に伴い、ラッチアップ対策、ノイズ対策が大きな問題となってきている。
一般に、セルベースの設計手法においては、ラッチアップ対策として、基板セル内に拡散領域とスルーホールを形成しておくことで、コンタクトを形成し、当該コンタクトを介して、基板もしくはウェルを電源電位に固定している。
【０００５】
しかしながら、ラッチアップ対策として基本セル内に基板コンタクトを追加したのでは、チップ面積は増大の一途をたどる。
【０００６】
そこで、本発明者らは、チップ面積増大を防止すべく、電源配線下に基板コンタクトを配置し、電源配線とグランド配線との間にセルをバイパスしたコンデンサを配置することにより、半導体装置の面積増大を抑制しつつも、ラッチアップ耐圧の向上を実現し、ノイズ放射の低減、外部から侵入するノイズによる誤動作の低減を実現する方法を提案している（特開２０００−２０８６３４）。
【０００７】
上記方法は、自動的に半導体装置のパターンを生成する方法であって、半導体基板にＭＩＳ構造を有するセルと電源配線およびグランド配線のパターンとを含むレイアウトを生成するステップと、半導体基板にＭＩＳ構造を有するセルと電源配線およびグランド配線のパターンとを含むレイアウトを生成するステップと、半導体基板、容量絶縁膜および電極により構成されるＭＩＳ構造のバイパスコンデンサのパターンを上記電源配線のパターンに重なり合うように自動的に生成するステップとを備えたことを特徴とするものである。
【０００８】
この方法によれば、このような拡散層とスルーホールとからなるバイパスコンデンサを形成する前に、電源配線パターンは既に形成されているため、その電源配線パターンを利用して形成することができ、容易に高集積化された半導体装置の形成が可能となる。
【０００９】
具体例としては、ポリシリコン電極（ゲート電極）と基板と、この間に介在する容量絶縁膜（ゲート絶縁膜：図示せず）との間にバイパスコンデンサを形成すると共に、ゲート電極の外周に相当する領域にリング状をなすように拡散領域を形成し、この拡散領域で基板側の電位の取り出しおよび接続を行っている１種類のバイパスコンデンサアレイを用い、本来の電源配線パターンに代えて、横方向の仮想電源配線パター
ンと縦方向の仮想電源配線パターンとを抽出し、これらを包含するバイパスコン
デンサ枠を形成する。また、ポリシリコン電極の表面にはポリシリコン電極側の電位取り出しのためスルーホールが形成されている。これにより、電源配線の下にリング状のポリシリコン電極を有するバイパスコンデンサを配置してなる半導体装置のパターンを生成するというものである。
【００１０】
【発明が解決しようとする課題】
この方法によれば、半導体装置の微細化や動作周波数の高速化に伴って、深刻化する電源ノイズを低減させることは可能であるが、十分な電源ノイズの低減効果を発揮し得るものではなかった。そしてまた、半導体装置の高集積化に伴い、デカップリング容量の挿入箇所が減少し、十分なデカップリング容量を得ることができないという問題があった。
【００１１】
さらにまた、容量追加に際しては、パターンの方向を考慮する必要があり、配線の方向を考慮する必要があり、従来のパターン生成方法では、自動化は困難であった。
【００１２】
そこでさらに確実なる電源ノイズの低減を求めて占有面積を増大することなく、より大容量のバイパスコンデンサを形成することがもとめられていた。
【００１３】
また、上記方法は、動作周波数を考慮したものではなく、特定の動作周波数で駆動される半導体装置においては、十分な電源ノイズの低減効果を発揮し得るものではなかった。
【００１４】
このように、ゲート電極を構成するポリシリコンと、ポリシリコンの外方にリング状をなすように設けられるバイパスコンデンサ拡散とポリシリコンの上に設けられるバイパスコンデンサコンタクトとを備えたバイパスコンデンサの使用だけでは、周波数特性別に電源ノイズを吸収するという対策を取ることは不可能であった。
【００１５】
また、同一チップ内でも、ＥＳＤ、ブロック間配線には大容量のコンデンサ、ブロック間には小容量のコンデンサでよい場合とがあるのに対し、すべて同一のノイズ対策をしており、必ずしも有効な対策とはなっていなかった。
【００１６】
本発明は、前記実情に鑑みてなされたもので、有効に電源ノイズの吸収をはかり、回路の安定動作を実現することを目的とする。
【００１７】
また、確実なる電源ノイズの低減を求めて、パターン生成の自動化を容易にすることを目的とする。
【００１８】
また、さらに確実なる電源ノイズの低減を求めて占有面積を増大することなく、より大容量の容量を形成することを目的とする。
【００１９】
また動作周波数特性に応じて、容量の使い分けを行うことにより、電源ノイズを吸収することで回路の安定動作を実現することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体装置は、レイアウトパターン上での空き領域を探し、この空き領域にコンデンサを形成することによるバイパスコンデンサ容量の増大、バイパスコンデンサの形状の変更、インダクタンスセルの挿入、また動作周波数特性に応じてのバイパスコンデンサの使い分けを行うようにしたものである。
【００２１】
すなわち、本発明の半導体装置は、電源配線領域から、前記電源配線領域に隣接し、他の機能層が存在しない空き領域下にまで伸長するように形成され、一導電型の拡散領域上に、容量絶縁膜を介して形成されたゲート電極を有するＭＯＳ構造のバイパスコンデンサと、グランド配線領域下に形成され、基板電位を固定する基板コンタクトとを有し、前記バイパスコンデンサは、前記ゲート電極表面に前記電源配線にコンタクトするコンタクトを有するとともに、前記一導電型の拡散領域と、基板コンタクトの拡散領域とが接続されていることを特徴とする。
【００２２】
かかる構成によれば、空き領域下に伸長するように拡散領域を形成するもので、簡単な構成で、チップ面積の増大なしに、空き領域を利用してコンデンサを形成することが可能となり、ノイズの低減を図ることが可能となる。パターンの生成に際しても、チップのレイアウトパターンを生成した後、電源配線下にデカップリング容量を生成することの可能な領域に隣接する空き領域（他のレイヤーがまったく存在しない場所）を、図形論理演算、リサイズ処理を利用して、自動的に探し出し、この探し出した領域をデカップリング容量配置領域として利用するもので、自動的にパターン生成が可能であり、高精度のノイズ低減が可能となる。
【００２３】
また接続先の配線層もパターンとして形成することができ、より高精度のノイズ低減が可能となる。この時デザインルールを守るように配置することが必要であり、これによりさらに高精度で信頼の高いパターン形成を行うことが可能となる。
【００２４】
すなわち、拡散領域と、この上層に形成されたゲート電極との相対向する領域全てがコンデンサとして働き、究めて有効な面積利用が可能となる。また、基板側電位の取り出しもこの拡散領域を介してなされるため、電位取り出しのための抵抗が小さいため、大面積にわたって一体的に形成することが可能である。
【００２５】
また、かかる構成によれば、電源配線とグランド配線との間に低抵抗の拡散層を介して大容量のコンデンサを接続することができる。
したがって、高周波動作による不要輻射ノイズを低減する機能の高い半導体装置を提供することが可能となる。さらにはこのゲート電極とこの上層の電源配線との電位を変えるように、ゲート電極に独立してコンタクトを形成するようにすれば、ゲート電極と電源配線との間に容量を形成することも可能となり、２層構造のコンデンサを形成することができ、容量の増大を図ることが可能となる。
【００２６】
望ましくは、前記バイパスコンデンサは、複数のユニットセルからなり、前記空き領域に複数のユニットセルがマトリックス状をなすように配列されていることを特徴とする。
【００２７】
かかる構成によれば、ユニットを配列することにより、演算も容易であり、高速かつ容易にパターン形成を行うことが可能となる。
【００２８】
望ましくは、前記一導電型の拡散領域は、前記基板コンタクトの拡散領域と同一導電型であることを特徴とする。
【００２９】
かかる構成によれば、基板コンタクトとの接続が容易であり、接続抵抗を小さくすることが可能となる。
【００３０】
望ましくは、前記一導電型の拡散領域は、前記基板コンタクトの拡散領域と異なる導電型であり、前記基板コンタクトの拡散領域表面に形成されたシリサイド層を介して前記基板コンタクトと前記第１導電型の拡散領域とが接続されていることを特徴とする。
【００３１】
かかる構成によれば、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大すると言う問題があるが、これはシリサイド化を行なうことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。
【００３２】
また、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大すると言う問題があるが、これはシリサイド化を行なうことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。
【００３３】
望ましくは、前記基板コンタクトの拡散領域は、前記一導電型の拡散領域と同一導電型の拡散領域の延長領域である第１拡散領域と、前記一導電型の拡散領域と異なる導電型を有する第２拡散領域とで構成され、前記第１および第２拡散領域はそれぞれ前記基板コンタクトを介してグランド配線に接続され、ＭＯＳトランジスタ構造のデカップリング容量を構成していることを特徴とする。
【００３４】
かかる構成によれば、ＭＯＳトランジスタ構造のコンデンサを形成することができ、容量の増大を図ることが可能となる。実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、図形論理演算、リサイズ処理により自動的に行うことができる。
【００３５】
デカップリング容量を実際に使用するに際し、ＭＯＳダイオード構造では、１０〜１００Ｈｚの低周波領域では、問題はないが、高周波帯域では、空乏層の基板端子側で電荷の出し入れがあるため、容量が小さくなるという問題がある。このためＭＯＳトランジスタ構造のデカップリング容量を形成することにより、従来に比べて約５倍程度の容量を得ることが可能となる。
【００３６】
望ましくは、前記バイパスコンデンサは、一導電型の拡散領域とこの一導電型の拡散領域表面に容量絶縁膜を介して一体的に形成された四角形形状のゲート電極とからなるコンデンサ領域を含み、前記コンデンサ領域の外周を囲むように拡散領域を具備し、この拡散領域を介して基板コンタクトとの拡散領域が接続されるとともに、前記ゲート電極表面に複数のコンタクトを介して上層の電源配線と接続されていることを特徴とする。
【００３７】
かかる構成によれば、上記効果に加え、コンデンサ領域の外周に拡散領域を具備しているため、電源配線の伸びる方向と関係なくいかなる方向にも接続用の拡散領域を接続することが可能であり、レイアウトの自由度も増大する。さらにまた、四角形状を形成しているため、配列が自在であり、多数個を配列する場合には効率良く配列することができ、配列の自由度も増大する。
【００３８】
本発明の半導体装置は、電源配線領域下に形成され、電源配線に接続されるように、第一導電型の第１の拡散領域上に、容量絶縁膜を介して形成された第１のゲート電極を有し、前記第１のゲート電極は、前記グランド配線側で、バイパスコンデンサのトランジスタ容量形成に必要な拡散電位に接続されたＭＯＳ構造の第１バイパスコンデンサと、グランド配線領域下に形成され、グランド配線に接続されるように、前記第１の拡散領域と異なる導電型の第２の拡散領域上に、容量絶縁膜を介して形成された第２のゲート電極を有し、前記第２のゲート電極は、前記電源配線側で、バイパスコンデンサのトランジスタ容量形成に必要な拡散電位に接続されたＭＯＳ構造の第２バイパスコンデンサとを具備してなることを特徴とする。
【００３９】
かかる構成によれば、電源側とグランド側との両方で容量素子としてのバイパスコンデンサを構成することになり、微細面積で大容量のバイパスコンデンサを得ることが可能となる。
【００４０】
望ましくは、前記電源配線は、グランド配線側の端縁で、グランド配線側に伸長して、前記第２の拡散領域に接続せしめられ、前記グランド配線は、電源配線側の端縁で、電源配線側に伸長して、前記第１の拡散領域に接続せしめられていることを特徴とする。
【００４１】
かかる構成によれば、配線パターンの変更のみで接続が達成され、製造が容易である。
【００４２】
望ましくは、前記電源配線およびグランド配線は、その境界で櫛歯状をなすように、相互に突出せしめられていることを特徴とする。
【００４３】
かかる構成によれば、上記効果に加え、最密構造でパターン形成を行うことが可能となる。
【００４４】
望ましくは、前記第１および第２の拡散領域は、電源配線側とグランド配線側との境界で櫛歯状をなすように、相互に突出せしめられていることを特徴とする。
【００４５】
かかる構成によれば、上記効果に加え、接続用のスペースとなっていた領域がなくなり、直接接続可能であるため、大幅な面積効率の向上を図ることが可能となる。
【００４６】
望ましくは、前記第１バイパスコンデンサの第１のゲート電極は、前記グランド配線側の端縁で、前記グランド配線側から電源配線側に配線を延長し、前記第２の拡散領域に接続せしめられ、前記第２バイパスコンデンサの第２のゲート電極は、前記電源配線側の端縁で、前記電源配線側からグランド源配線側に配線を延長し、前記第１の拡散領域に接続せしめられていることを特徴とする。
【００４７】
望ましくは、前記第１および第２のゲート電極は、電源配線側とグランド配線側との境界で櫛歯状をなすように、相互に突出せしめられていることを特徴とする。
【００４８】
かかる構成によれば、ゲート電極のパターンを変更するのみでよく、形成が容易である、また電源配線あるいはグランド配線よりも下層側のゲート電極構造を複雑にする方が、パターン精度がよく、パターン形成が容易で歩留まりも向上する。
【００４９】
望ましくは、前記第１バイパスコンデンサおよび第２バイパスコンデンサの少なくとも一方は、第１または第２のゲート電極が、コンタクト領域形成用の開口部を有し、前記開口部を介して前記第１または第２の拡散領域のコンタクトが形成されていることを特徴とする。
【００５０】
かかる構成によれば、ゲート電極がドーナッツ状に形成され、中心部の穴に拡散領域へのコンタクトを形成することになり、
接続方向に自由度が増大し、パターンレイアウトの自由度が高められる。
【００５１】
望ましくは、前記第１のゲート電極と前記第２の拡散領域との接続、および前記第２のゲート電極と前記第１の拡散領域との接続は、ジョイントセルユニットを介してなされていることを特徴とする。
【００５２】
かかる構成によれば、ジョイントセルユニットを用いることにより、バイパスコンデンサ領域を変更することなく、接続が達成されるため、接続方向に自由度が増大し、パターンレイアウトの自由度が高められる。
また、パターンの自動配置も容易となる。
【００５３】
望ましくは、前記バイパスコンデンサは、一導電型の拡散領域とこの一導電型の拡散領域表面に容量絶縁膜を介して形成され、コンタクト領域形成用の開口部を有するゲート電極とからなるコンデンサ領域と、前記開口部を介して前記拡散領域にコンタクトする拡散コンタクトとを具備し、前記ゲート電極と前記拡散領域は異なる電位に接続されていることを特徴とする。
【００５４】
かかる構成によれば、ゲート電極に、コンタクト領域形成用の開口部を設け、この開口部を介して前記拡散領域にコンタクトすることにより、ゲート電極と拡散領域は異なる電位に接続可能であり、例えば電源配線とグランド配線との隣接領域であれば、どこでも形成可能であり、空き領域を利用してデカップリング容量を追加することができる。
【００５５】
望ましくは、前記バイパスコンデンサは半導体製造上の配線パターンルールの最小図形寸法で生成されていることを特徴とする。
【００５６】
かかる構成によれば、自動的にパターン設計を行うことが可能となる。
【００５７】
望ましくは、前記バイパスコンデンサが前記電源配線下に複数個アレイ状に存在することを特徴とする。
【００５８】
かかる構成によれば、より効率よく大容量のコンデンサを形成することが可能となる。
【００５９】
また望ましくは、前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されていることを特徴とする。
【００６０】
ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。一般に、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はない。このような理由から、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くする。あるいはチップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取る必要がある場合もある。
【００６１】
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサで十分である。
そこで、チップ枠から内部方向への距離をプロセス情報を元に設定し、論理演算、リサイズ処理によって、外周部分、内部を切り分けてそれぞれ仕様の異なったバイパスコンデンサを配置するようにしてもよい。このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体装置を提供することが可能である。
【００６２】
また本発明の半導体装置は、一導電型の拡散領域とこの一導電型の拡散領域表面に容量絶縁膜を介して形成され、コンタクト領域形成用の開口部を有するゲート電極とからなるコンデンサ領域を含み、前記拡散領域は、前記開口部を介して前記拡散領域にコンタクトする拡散コンタクトとを介して、前記ゲート電極とは異なる電位に接続されていることを特徴とする。
【００６３】
かかる構成によれば、ゲート電極に設けた開口部を介して基板の拡散領域にコンタクトするように構成されているため、いかなる配線方向にも適用可能であり、配線の自由度が高く、レイアウトが極めて容易となる。
【００６４】
また本発明の半導体装置は、半導体装置表面に形成された、下層配線で構成され、両端に第１および第２の下層パッドを有する第１のロッドパターンと、前記第１および第２の下層パッドに、層間絶縁膜を介して相対向する位置にそれぞれ形成され、コンタクトホールを介して前記第１および第２の下層パッドに接続され、各パッドがほぼ正方形の角部に位置するように、上層配線で構成された第３および第４の上層パッドとを具備した第１パターンと、前記下層配線上に層間絶縁膜を介して形成された上層配線で構成され、両端に第３および第４の上層パッドを有し、前記第１のロッドパターンと直交する方向に相対向して形成された第２のロッドパターンと、前記第３および第４の上層パッドに、層間絶縁膜を介して相対向する位置にそれぞれ形成され、コンタクトホールを介して前記第３および第４の上層パッドに接続され、各パッドがほぼ正方形の角部に位置するように、下層配線で構成された第１および第２の下層パッドとを具備した第２パターンとで構成され、前記第１および第２パターンのうちの夫々１つのパッドを異なる電位に接続するように構成されたコンデンサユニットパターンを含むことを特徴とする。
【００６５】
かかる構成によれば、電源配線の縦横に依存することなく、そのまま配置するだけで、どの方向から接続しても良好にコンデンサを形成することが可能であり、レイアウトに自由度が得られ、パターン形成の容易な半導体装置を得ることが可能となる。また、上層配線と下層配線とを利用して、縦方向、横方向、斜め方向というように、立体的に容量を形成することができ、微細面積で大容量のデカップリング容量を得ることが可能となる。
【００６６】
望ましくは、前記第１および第２のロッドパターンはほぼ同一幅、同一長さであり、第１パターンおよび第２パターンはほぼ重なるように構成されたことを特徴とする。
【００６７】
かかる構成によれば、縦方向、横方向、斜め方向の重なり領域がすべて容量となるため、微細面積を最大限に利用して、大容量のデカップリング容量を得ることが可能となる。
【００６８】
また望ましくは、前記正方形の各辺上で、各層１個づつ、互いに上下で重ならない位置にあるパッドのエッジが各辺から突出して接続領域を構成しており、各辺上で第１パターンおよび第２パターンからそれぞれ１つの接続領域のみが突出するように、各パターン間のずれ領域は点対称をなすように形成されていることを特徴とする。
【００６９】
かかる構成によれば、そのまま配線パターン上に接続領域のみを重ねることにより、レイアウトが容易になされ、信頼性の高いものとなる。
【００７０】
また望ましくは、前記正方形の各辺の少なくとも１つが、メタル配線のエッジに沿って形成されており、前記メタル配線に前記パッドのうちの１つを介して電気的に接続されていることを特徴とする。
【００７１】
かかる構成によれば、そのままメタル配線の配線パターン上に接続領域のみを重ねることにより、レイアウトが容易になされ、信頼性の高いものとなる。
【００７２】
望ましくは、前記正方形の各辺の少なくとも１つが、メタル配線のエッジに沿って形成されており、前記メタル配線に前記パッドのうちの１つを介して電気的に接続されるように、複数列のコンデンサユニットパターンを具備してなることを特徴とする。
【００７３】
かかる構成によれば、複数列のコンデンサユニットパターンで構成しているため、必要な容量を効率よく追加することができ、またレイアウトの自由度が高く容易に信頼性の高い半導体装置を得ることが可能となる。
【００７４】
本発明の方法では、半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成工程と、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、配線領域と隣接する領域を検出する配線隣接領域検出工程と、前記空き領域検出工程で検出された領域と配線隣接領域検出工程で検出された配線領域とを論理演算する論理演算工程と、前記論理演算工程で抽出された領域を、デカップリング容量追加配置領域とする容量配置工程とを含み、空き領域にデカップリング容量を追加配置するようにしたことを特徴とする。
【００７５】
かかる方法によれば、空き領域を検出し、この空き領域にバイパスコンデンサを追加配置するようにしているため、自動形成が容易で、容易に効率よくパターンレイアウトを行うことが可能となる。
【００７６】
望ましくは、前記容量配置工程は、デカップリング容量としてのバイパスコンデンサの形成パターンを自動的に配置するためバイパスコンデンサの枠をチップ全面に配置するバイパスコンデンサ枠生成工程と、前記レイアウトパターンの電源配線下領域およびデカップリング容量追加配置領域と前記バイパスコンデンサ枠との論理積を演算するバイパスコンデンサ配置論理演算工程と、前記電源配線下領域およびデカップリング容量追加配置領域と、バイパスコンデンサ枠との論理積の演算データに対して縮小と拡大を行い微小パターンを消滅させるバイパスコンデンサ配置リサイズ工程と、前記電源配線下領域およびデカップリング容量追加配置領域の前記バイパスコンデンサ領域拡散と、グランド配線下の基板コンタクト領域拡散とをつなぐ拡散を生成する接続用拡散層の論理演算工程および接続用拡散層のリサイズ工程とを含むことを特徴とする。
【００７７】
かかる構成によれば、バイパスコンデンサのパターンの生成に先立ち、電源配線のパターンが既に生成されているため、その電源配線のパターンに含まれるバイパスコンデンサのパターンを自動的に生成することが可能となる。すなわち、高集積化されかつ電源ノイズの小さい半導体装置を自動的に形成されたパターンに基づいて形成することが可能となる。
【００７８】
望ましくは、前記バイパスコンデンサ配置リサイズ工程は、バイパスコンデンサを配置しバイパスコンデンサの間隔半分の数値を拡大、縮小してゲート電極形成のためのデータを調整することにより容量値を増減させる工程であることを特徴とする。
【００７９】
かかる構成によれば、容易に効率よくパターンデータを得ることが可能となる。このゲート電極形成のためのデータとしては例えば、ポリシリコンデータ、金属電極データあるいは金属シリサイドデータが用いられる。
【００８０】
望ましくは、上述の半導体装置のパターン生成方法を用いた半導体装置の製造方法において、さらに、得られたバイパスコンデンサの形成パターンに基いて半導体装置およびバイパスコンデンサを形成する工程とを含むことを特徴とする。
【００８１】
かかる構成によれば、自動的に半導体装置を形成することが可能となる。
【００８２】
また本発明の半導体装置用パターン生成装置は、半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段と、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出手段と、配線領域と隣接する領域を検出する配線隣接領域検出手段と、前記空き領域検出手段で検出された領域と配線隣接領域検出手段で検出された配線領域とを論理演算する論理演算手段と、前記論理演算手段で抽出された領域を、デカップリング容量追加配置領域とする容量配置手段とを含み、空き領域にデカップリング容量を追加配置するようにしたことを特徴とする。
かかる構成によれば、自動的に半導体装置を形成することが可能となる。
【００８３】
【発明を実施すべき最良の形態】
以下、本発明の一実施例について、図面を参照しつつ詳細に説明する。
実施形態１
図１は、本発明の実施の形態におけるパターン生成装置を示すブロック図である。この装置では半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段１０１と、この半導体チップ上でレイアウトパターンの存在しない空き領域を検出する空き領域検出手段１０２と、レイアウトパターン形成手段で形成されたレイアウトパターンから配線領域と隣接する領域を検出する配線隣接領域検出手段１０３と、この空き領域検出手段で検出された領域と配線隣接領域検出手段で検出された配線領域とを論理演算する論理演算手段１０４と、この論理演算手段で抽出された領域を、デカップリング容量追加配置領域とする容量配置手段１０５とを含み、空き領域にデカップリング容量を追加配置するようにし、再度容量付加のなされたレイアウトパターンデータをレイアウトパターン形成手段１０１から出力するように構成されている。
【００８４】
すなわちこのパターン生成装置では、図２に示すようにして容量付加のなされたレイアウトパターンを形成する。まず、半導体装置のレイアウトデータ２０１から、半導体基板、容量絶縁膜、電極から構成されるＭＩＳ構造のバイパスコンデンサパターンを備えた半導体装置のレイアウトパターンを生成する。そしてさらにこのレイアウトデータからこの半導体チップ上でレイアウトパターンの存在しない空き領域を検出する（ステップ２０２）。そして、レイアウトパターン形成手段で形成されたレイアウトパターンから配線領域と隣接する領域を検出する（ステップ２０３）。さらにこの空き領域検出手段で検出された領域と配線隣接領域検出手段で検出された配線領域とを論理演算し（ステップ２０４）、デカップリング容量追加配置領域を得る（ステップ２０５）。
【００８５】
このようにして、得られたデカップリング容量追加配置領域を有するとともに、グランド配線下に基板コンタクトのある半導体装置のデータから、図形パターン生成ステップ２０６においてデザインルール２０７に基いてバイパスコンデンサを形成する拡散層枠を形成すると共に、デザインルールより算出したテクノロジに応じて、半導体パターンを形成し、論理演算を行うと共に、リサイズ処理をおこない、電源配線下および付加領域にバイパスコンデンサ、グランド配線下に基板コンタクトがそれぞれ存在し拡散で接続された半導体装置のレイアウトデータを得る（２０９）。
【００８６】
図形パターン生成ステップ２０６では以下に示すように、電源配線下および追加配置領域に基板コンタクトのある半導体装置のレイアウトデータ１００１から、デザインルール１００４に基づいてバイパスコンデンサ枠を形成するとともに、デザインルールにより算出したテクノロジ１００５に応じてバイパスコンデンサ配置のための論理演算およびリサイズ工程を実行し、さらに電源配線下にバイパスコンデンサを付加してなる半導体装置のレイアウトデータを生成し、さらには接続用拡散層の論理演算およびリサイズを行ない、バイパスコンデンサおよび基板コンタクトが拡散層で接続されている半導体装置のレイアウトデータ１００３を自動的に得ることができるものである。
【００８７】
すなわち、この図形パターン生成ステップでは、グランド配線下および追加配置領域に基板コンタクトのある半導体装置のレイアウトデータ（ステップ２０５の出力データ）から、デザインルール２０７に基づいて自動的に全面にバイパスコンデンサ枠を形成するバイパスコンデンサ枠生成工程１００１と、前記敷き詰められたバイパスコンデンサ枠と、合成領域（グランド配線と追加配置領域との合成領域）とで論理演算を行なうバイパスコンデンサ配置論理演算工程１００３と、デザインルールにより算出したテクノロジ１０５に基づいて最適のサイズとなるようにリサイズするバイパスコンデンサ配置リサイズ工程１００４とを経て電源配線下にバイパスコンデンサ、グランド配線下に基板コンタクトが配置された半導体装置のレイアウトデータ１００５を得、さらにこのレイアウトデータから自動的に接続用拡散層を配置し、論理演算を行なう接続用拡散層論理演算工程１００６と、さらにデザインルールにより算出したテクノロジ２０８に基づいて接続用拡散層が最適のサイズとなるようにリサイズする接続用拡散層のリサイズ工程１００７で構成されている。
【００８８】
このデザインルールにより算出したテクノロジとは、セル、バイパスコンデンサ、配線などの部材の大きさを、拡散、スパッタリング、エッチングなどの各プロセスのデザインルールによって定義したものをいう。
【００８９】
まず、グランド配線下および追加領域に、基板コンタクトのある半導体装置のレイアウトパターン（ステップ２０５の出力）とデザインルール２０７がバイパスコンデンサ枠生成工程１００１に入力され、バイパスコンデンサ枠生成工程１００１からバイパスコンデンサ枠を敷き詰めた半導体装置１００２が出力される。バイパスコンデンサ枠生成工程１００１においては、チップサイズを計測し、その中に配置可能な配列数をデザインルール２０７に従って算出するとともに、その配列のバイパスコンデンサ枠をグランド配線下および追加領域に基板コンタクトのある半導体装置上に配置し、バイパスコンデンサ枠を敷き詰めたグランド配線下および追加領域に基板コンタクトがある半導体装置が出力される。
【００９０】
次に、バイパスコンデンサ枠を敷き詰めたグランド配線下および追加領域に基板コンタクトがある半導体装置とデザインルールより算出したテクノロジ２０８がバイパスコンデンサ配置論理演算工程１００３およびバイパスコンデンサ配置リサイズ工程１００４に入力され、バイパスコンデンサ配置論理演算工程１００３およびバイパスコンデンサ配置リサイズ工程１００４から電源配線下におよび追加領域にバイパスコンデンサ、グランド配線下に基板コンタクトがそれぞれある半導体装置のレイアウトデータ１００５が出力される。バイパスコンデンサ配置論理演算工程１００３およびバイパスコンデンサ配置リサイズ工程１００４においては、電源配線下領域および追加領域と、バイパスコンデンサアレイとの積の論理演算を行い、そのデータに対して縮小と拡大を行い微小パターンを消滅させる。その領域にバイパスコンデンサ生成をデザインルールより算出したテクノロジ１０５に従って算出し、電源配線下および追加領域にバイパスコンデンサ、グランド配線下に基板コンタクトがそれぞれある半導体装置１００５が出力される。
【００９１】
次に、配線配線下にバイパスコンデンサ、グランド配線下および追加領域に基板コンタクトがある半導体装置１００５とデザインルールより算出したテクノロジ２０８が接続用拡散層の論理演算工程１００６および接続用拡散層のリサイズ工程１００７に入力され、接続用拡散層の論理演算工程１００６および接続用拡散層のリサイズ工程１００７から、電源配線下および追加領域にバイパスコンデンサ、グランド配線下に基板コンタクトがそれぞれあり、かつ拡散でつながれている半導体装置が出力される。接続用拡散層の論理演算工程１００６および接続用拡散層のリサイズ工程１００７においては、電源配線下のバイパスコンデンサ領域拡散と、グランド配線下の基板コンタクト領域拡散とをつなぐための拡散領域の生成をデザインルールより算出したテクノロジ２０８に従って算出し、電源配線下にバイパスコンデンサ、グランド配線下に基板コンタクトがあり、かつ拡散領域で、バイパスコンデンサとグランド配線とがつながっている半導体装置が出力される。この半導体装置のレイアウトパターンを用いて実際に半導体装置を形成する。
【００９２】
図３は、本発明実施の形態における図形パターン生成工程のＬＳＩチップの一部を示す平面図と全面にバイパスコンデンサ枠を生成した平面図である。バイパスコンデンサ枠９が敷き詰められた半導体装置１００２とデザインルールより算出したテクノロジ２０７は、バイパスコンデンサ配置論理演算工程１００３およびバイパスコンデンサ配置リサイズ工程１００４に入力される。バイパスコンデンサ枠を敷き詰めた半導体装置１００２の電源配線１から線間接続のための配線乗り換えスルーホール２をバイパスコンデンサ配置論理演算工程１００３でとり除き、電源配線から障害物を除いた図形パターン３と、追加配置領域パターン３ｄを生成する。
【００９３】
図４は、前項目で電源配線から障害物を除いた図形パターン３および追加配置領域パターン３ｄとの論理和と、バイパスコンデンサ枠９と積の論理演算を行った平面図である。
【００９４】
さらに積の論理式をとったバイパスコンデンサ枠の最小幅の半分の値をテクノロジ２０８に定義しておき、縮小と拡大を行うことでバイパスコンデンサ配置リサイズ工程１００４で微小パターンとなった図形パターンを消去する。
【００９５】
図５は前項目でのバイパスコンデンサ枠９を使用しバイパスコンデンサを生成した平面図である。バイパスコンデンサ枠からバイパスコンデンサ枠間隔の半分の数値をテクノロジ２０８に定義しておき、拡大と縮小を行うことで拡散データ１１を生成する。バイパスコンデンサ枠からある数値分の値をテクノロジ２０８に定義しておき、縮小を行うことでポリシリコンデータ１２を生成する。前記で生成したポリシリコンからある数値分の値をテクノロジ２０８に定義しておき、縮小を行うことでスルーホール１３を生成する。
【００９６】
このように、図６に示すような、個別に周りを拡散領域１１で囲まれたリング状の第２のポリシリコン電極１２からなる第２のバイパスコンデンサと、基板表面に形成されたＮ＋拡散層１５上にゲート絶縁膜１４ｇを介して形成された正方形状のゲート電極１４と、このゲート電極上にアレイ状に形成された多数のスルーホール１３を介してその上層を覆う電源配線１とからなる第１のバイパスコンデンサとを含む半導体装置のレイアウトパターンが形成される。これら第１および第２のポリシリコン電極１４、１２はそれぞれこの上にスルーホール１３を介して電源配線１に接続されるように形成される。
【００９７】
このように、第１のバイパスコンデンサでは、空き領域まで延長して形成されたＮ＋拡散層１５と、この上層に形成されたゲート電極１４との相対向する領域全てがコンデンサとして働き、究めて有効な面積利用が可能となる。
【００９８】
さらにはゲート電極１４と電源配線１との間にも同様に大面積のコンデンサを形成することができるため、２層構造のコンデンサを形成することができ、容量の増大を図ることが可能となる。
また、かかる構成によれば、電源配線とグランド配線との間に低抵抗の拡散層を介して大容量のコンデンサを接続することができる。したがって、高周波動作による不要輻射ノイズを低減する機能の高い半導体装置を提供することが可能となる。
【００９９】
このように第１のバイパスコンデンサの構造では、リング状あるいは両側に拡散領域を形成した長方形状のゲート電極の場合に比べて、ゲート面積の増大をはかることができ、キャパシタ面積の大幅な増大を図ることが可能となる。
【０１００】
このように、電極の形状を変化させた新しい形状のバイパスコンデンサ形状を使用することにより、前述した第２のバイパスコンデンサよりも容量値を増大することができる。
【０１０１】
電源配線下のバイパスコンデンサ領域に複数のバイパスコンデンサ枠がある場合、前記のポリシリコン間隔の半分の数値をテクノロジ２０８に定義しておき、拡大と縮小を行いポリシリコンデータ１４を生成するようにしている。このようなポリシリコン形状にすることでゲート面積がさらに大きくなり容量値が上がる。
【０１０２】
図６（ａ）乃至（ｃ）（図６（ｂ）、（ｃ）はそれぞれ図６（ａ）のＡ−Ａ断面図およびＢ−Ｂ断面図である）は前述したように、本発明実施の形態における図形パターンでグランド配線５下に基板コンタクト、追加形成領域まで延長した電源配線１下に基板と異なる導電型導電型の拡散領域を用いたＭＯＳ構造のバイパスコンデンサをバイパスコンデンサとして自動配置し、グランド配線下の基板コンタクトと電源配線下のバイパスコンデンサとを拡散でつないだ平面図である。バイパスコンデンサ形成のための拡散領域１５と基板コンタクト用拡散１６の極性が反対であるが、シリサイドプロセスによって拡散領域表面１６に金属シリサイド層１４Ｓを形成することにより、バイパスコンデンサの拡散領域１５と基板コンタクト用拡散領域１６とを低抵抗で接続することが可能である。各バイパスコンデンサ枠の間はＬＯＣＯＳ法で形成した素子分離絶縁膜１９で分離されている。
【０１０３】
本実施の形態によれば、電源配線１下にバイパスコンデンサを自動配置することで、チップの面積をさせることなく電源ノイズを低減させる容量値を設けることができる。さらに電源配線５下のバイパスコンデンサ形成のための拡散領域１５とグランド配線下に構成される基板コンタクト形成のための拡散領域１６を接続することで、高抵抗な基板よりも低い抵抗で電源配線とバイパスコンデンサ、グランド配線５とバイパスコンデンサを接続することができる。
【０１０４】
なお、この金属シリサイド層１４Ｓはゲート絶縁膜の形成に先立ち、他の領域のシリサイド工程と同一工程で形成することも可能である。また、このバイパスコンデンサのゲート電極を構成するポリシリコン層をシリサイド化する際、ポリシリコンのパターニングと同時にゲート絶縁膜もパターニングし、メタル層を形成しシリサイド化を行った後、シリサイド化しなかった部分すなわち、ゲート絶縁膜側面のメタル層を選択エッチングによりエッチング除去することにより、ゲート電極下をのぞく基板表面にシリサイド層を形成することができる。この場合もPN接合を経ることなく電流の取り出しを行うことができ、良好なバイパスコンデンサを得ることが可能となる。
【０１０５】
実施形態２
前記実施形態１では、空き領域にまで延長された電源配線領域下に、基板（Ｐウエル）と逆導電型の拡散領域を用いたＭＯＳ構造のバイパスコンデンサを形成し、サリサイドプロセスで接続する例について説明したが、この例では、基板（Ｐウエル）と同じ導電型の拡散領域を用いたＭＯＳ構造のバイパスコンデンサをバイパスコンデンサとして自動配置し、グランド配線下の基板コンタクトと電源配線下のバイパスコンデンサとを拡散でつないだ例である。
【０１０６】
すなわち、図７（ａ）乃至（ｃ）（図７（ｂ）、（ｃ）はそれぞれ図７（ａ）のＡ−Ａ断面図およびＢ−Ｂ断面図である）は本発明実施の形態における図形パターンでグランド配線下に基板コンタクト、電源配線下に基板と同じ導電型の拡散領域を用いたＭＯＳ構造のバイパスコンデンサをバイパスコンデンサとして自動配置し、グランド配線下の基板コンタクトと電源配線下のバイパスコンデンサとを拡散でつないだ平面図である。
【０１０７】
本実施の形態によれば、空き領域にまで延長せしめた電源配線下にバイパスコンデンサを自動配置することで、チップの面積を増大させることなく、電源ノイズを低減させる容量値を設けることができる。さらにグランド配線５下に構成される基板コンタクト形成拡散１６を伸長せしめ、電源配線１下のバイパスコンデンサ形成拡散１５と接続することで、高抵抗な基板よりも低い抵抗で電源配線とバイパスコンデンサ、グランド配線５とバイパスコンデンサを接続することができる。
図７（ａ）乃至（ｃ）に示した本発明実施の形態における図形パターンでグランド配線５下に基板コンタクト、追加形成領域まで延長した電源配線１下に基板と同一導電型の拡散領域を用いたＭＯＳ構造のバイパスコンデンサをバイパスコンデンサとして自動配置し、グランド配線下の基板コンタクトと電源配線下のバイパスコンデンサとを拡散でつないだ平面図である。バイパスコンデンサ形成のための拡散領域１７と基板コンタクト用拡散１６の極性は同じで一体的に形成されている。
【０１０８】
実施形態３
前記実施形態１では、空き領域にまで延長された電源配線領域下に、基板（Ｐウエル）と逆導電型の拡散領域を用いたＭＯＳ構造のバイパスコンデンサを形成し、サリサイドプロセスで接続する例について説明したが、この例では、図８（ａ）乃至（ｃ）（図８（ｂ）、（ｃ）はそれぞれ図８（ａ）のＡ−Ａ断面図およびＢ−Ｂ断面図である）に示すように、バイパスコンデンサ形成のための延長されたＮ＋型拡散領域１５ｅ（基板（Ｐウエル）と異なる導電型の拡散領域）を、さらに基板コンタクト形成領域の一部まで延長し、基板コンタクト領域では、グランド配線５下のコンタクト拡散領域１６にコンタクトする基板コンタクト７と、前記延長されたＮ＋型拡散領域１５ｅにコンタクトする接続用コンタクト７ｓとの２つがいずれもグランド配線５に接続されていることを特徴とする。
他の部分については前記実施形態１と同様に形成されている。
【０１０９】
かかる構成によれば、ＭＯＳトランジスタ構造のバイパスコンデンサが形成されることになり、容量としての機能が前記実施形態１の構造のようなＭＯＳダイオード構造の場合に比べてＦＭ周波数帯域では、５倍程度となり、微細面積でより大容量のコンデンサを形成することが可能となる。
【０１１０】
実際に、パターン生成に際してはデカップリング容量配置可能領域を抽出し、接続用拡散層を配置する際に、基板コンタクト領域と接続用拡散層との重なり部分を分離し、配線への接続をする。これらの工程は、前記実施形態１と同様にして、図形論理演算、リサイズ処理により自動的に行うことができる。
【０１１１】
デカップリング容量を実際に使用するに際し、図９に説明図を示すように、ＭＯＳダイオード構造のバイパスコンデンサでは、曲線ｂに容量−電圧曲線を示すように、１０〜１００Ｈｚの低周波領域では、所望の容量を得ることができるが、高周波帯域では、空乏層の基板端子側で電荷の出し入れがあるため、曲線ａに示すように、容量が小さくなるという問題がある。これに対し図８に示した、ＭＯＳトランジスタ構造のデカップリング容量を形成することにより、従来に比べて約５倍程度の容量を得ることが可能となる。すなわち、非サリサイドの構造の場合、接合面に空乏層が広がる。低周波数では、チャネル近辺に電荷が貯まるので、ゲート端子に貯まった電荷との距離が近く、容量と電荷間の距離は反比例するため、容量は大きく保つことができるが、高周波数では、電荷が空乏層の外に広がり、ゲート容量の電荷との距離が離れるため、小さくなる。これは物理現象として反転層の形成に時間がかかるため、低周波数では電圧変化に追随し得るが、高周波数では高速の電圧変化に追随できず、容量の効果を得ることができないためである。本発明の構造を使用することにより、自動発生できる構造でありながら、チャネル近辺の電位を固定させ、電荷をチャネル近辺に貯めることが出来るため、高周波帯域においても容量を大きく保つことが出来る。
【０１１２】
実施形態４
前記実施形態３では、空き領域にまで延長された電源配線領域下に、バイパスコンデンサ形成のための延長されたＮ＋型拡散領域１５ｅ（基板（Ｐウエル）と異なる導電型の拡散領域）を、さらに基板コンタクト形成領域の一部まで延長し、基板コンタクト領域では、グランド配線５下のコンタクト拡散領域１６にコンタクトする基板コンタクト７と、前記延長されたＮ＋型拡散領域１５ｅにコンタクトする接続用コンタクト７ｓとの２つがいずれもグランド配線５に接続されるようにし、電源配線下にバイパスコンデンサセルを形成している。
【０１１３】
これに対し、この例では、電源配線およびグランド配線の両方に容量を生成すべく、図１０（ａ）乃至（ｃ）（図１０（ｂ）、（ｃ）はそれぞれ図１０（ａ）のＡ−Ａ断面図およびＢ−Ｂ断面図である）に示すように、電源配線下およびグランド配線下の両方にバイパスコンデンサセルを形成し、電源配線側からグランド配線側に配線を延長し、電源側のトランジスタ容量形成に必要な拡散電位に接続するとともに、グランド配線側から電源配線側に配線を延長し、グランド配線側のトランジスタ容量形成に必要な拡散電位に接続するようにしたものである。
【０１１４】
レイアウトとしては、コンタクト領域を櫛歯状に配置した構成となっており、延長のための配線は金配線などの金属配線あるいはポリシリコン配線で構成することができる。
ここでは、電源配線下領域をｐウェル１５ｗ内に形成すると共に、グランド配線下領域をｎウェル１６ｗ内に形成している。
【０１１５】
そして電源配線側のバイパスコンデンサセルは、ｐウェル１５ｗ内に形成されたｎ＋拡散層１５ｅと、ゲート絶縁膜１４ｇを介して形成されたポリシリコン層からなるゲート電極１４とで構成されている。
一方、グランド配線側のバイパスコンデンサセルは、ｎウェル１６ｗ内に形成されたｐ＋拡散層１６と、ゲート絶縁膜１４ｇを介して形成されたポリシリコン層からなるゲート電極１４とで構成されている。
【０１１６】
そして、電源配線側のバイパスコンデンサセルは、グランド配線側のｎウェル１６ｗ内に形成されたｐ＋拡散領域１６と、このｐ＋拡散領域１６内にｎウェル１６ｗに貫通するように形成されたｎ＋拡散領域１６ｃとを電極配線１の延長により夫々コンタクト７ｐ、７ｎを介して同一電位に接続されている。
【０１１７】
一方、グランド配線側のバイパスコンデンサセルは、電源配線側のｐウェル１５ｗ内に形成されたｎ＋拡散領域１５ｅと、このｎ＋拡散領域１５ｅ内にｐウェル１５ｗに貫通するように形成されたｐ＋拡散領域１５ｃとをグランド配線５の延長により夫々コンタクト１３ｎ、１３ｐを介して同一電位に接続されている。
【０１１８】
かかる構成により、電源側とグランド側とで容量素子を構成することになり、微細面積で大容量のバイパスコンデンサを得ることが可能となる。
【０１１９】
実施形態５
前記実施形態４では、電源側とグランド側とで容量素子を構成することになり、微細面積で大容量のバイパスコンデンサを得るようにした構成について説明したが、前記実施形態ではｐウェル１５ｗおよびｎウェル１６ｗが、それぞれ電源配線下およびグランド配線下となるように形成したが、接続に際し実際は各ライン１個づつセル領域が接続のために空き領域となっている。
この例では、図１１（ａ）乃至（ｃ）（図１１（ｂ）、（ｃ）はそれぞれ図１１（ａ）のＡ−Ａ断面図およびＢ−Ｂ断面図である）に示すようにｐウェル１５ｗおよびｎウェル１６ｗを交互に櫛歯状をなすように張り出して配置し、最密配置構造をとるようにしたことを特徴とする。
【０１２０】
これにより、接続のために要するセル領域が低減され、容量の増大を図ることが可能となる。
なお、同一部位には同一符号を付した。
【０１２１】
実施形態６
前記実施形態４では、電源側とグランド側とで容量素子を構成することになり、微細面積で大容量のバイパスコンデンサを得るようにした構成について説明したが、前記実施形態ではｐウェル１５ｗおよびｎウェル１６ｗが、それぞれ電源配線下およびグランド配線下となるように形成したが、接続に際し実際は各ライン１個づつセル領域が接続のために空き領域となっている。
この例では、この空き領域の低減のために、図１２に示すように、バイパスコンデンサの基板電位側の電位の取り出しをゲート電極１４に形成した開口部１４ｈを介して、行うようにしたことを特徴とする。
すなわち、この例では、電源配線およびグランド配線の両方に容量を生成すべく、図１２（ａ）乃至（ｃ）（図１２（ｂ）、（ｃ）はそれぞれ図１２（ａ）のＡ−Ａ断面図およびＢ−Ｂ断面図である）に示すように、電源配線下およびグランド配線下の両方にバイパスコンデンサセルを形成し、各バイパスコンデンサセルのゲート電極を、電源配線側からグランド配線側に延長し、コンタクト５ｇを介して電源配線５に接続するとともに、グランド配線側から電源配線側に延長し、コンタクト１ｇを介してグランド配線５に接続するようにしたものである。
【０１２２】
レイアウトとしては、ゲート電極配線１４を櫛歯状に伸長して、配置した構成となっている。
ここでは、前記実施形態と同様に、電源配線下領域をｐウェル１５ｗ内に形成すると共に、グランド配線下領域をｎウェル１６ｗ内に形成している。
【０１２３】
そして電源配線側のバイパスコンデンサセルは、ｐウェル１５ｗ内に形成されたｎ＋拡散層１５ｅと、ゲート絶縁膜１４ｇを介して形成されたポリシリコン層からなるゲート電極１４とで構成されている。各バイパスコンデンサセルはゲート電極１４に形成した開口部１４ｈを介してｎ＋拡散層１５ｅの取り出しが可能となる
一方、グランド配線側のバイパスコンデンサセルは、ｎウェル１６ｗ内に形成されたｐ＋拡散層１６と、ゲート絶縁膜１４ｇを介して形成されたポリシリコン層からなるゲート電極１４とで構成されている。各バイパスコンデンサセルはゲート電極１４に形成した開口部１４ｈを介してｐ＋拡散層１６の取り出しが可能となる
【０１２４】
そして、電源配線側のバイパスコンデンサセルのゲート電極１４は、ゲート電極１４そのもののグランド配線側への伸長により、グランド配線側のｎウェル１６ｗ内に形成されたｐ＋拡散領域１６と、このｐ＋拡散領域１６内にｎウェル１６ｗに貫通するように形成されたｎ＋拡散領域１６ｃとを、グランド配線５からゲート電極１４に形成された開口部１４ｈを介して電極配線１の延長により夫々コンタクト５ｎ、５ｐを介して同一電位となるように接続されている。
【０１２５】
一方、グランド配線側のバイパスコンデンサセルのゲート電極１４は、ゲート電極そのものの電源配線側への伸長により、ｐウェル１５ｗ内に形成されたｎ＋拡散領域１５ｅと、このｎ＋拡散領域１５ｅ内にｐウェル１５ｗに貫通するように形成されたｐ＋拡散領域１５ｃとを、電源配線１からゲート電極１４に形成された開口部１４ｈを介して夫々コンタクト１ｎ、１ｐを介して同一電位となるように接続されている。グランド配線５の延長により夫々コンタクト１３ｎ、１３ｐを介して同一電位となるように接続されている。
【０１２６】
かかる構成により、電源側とグランド側とで容量素子を構成することになり、微細面積で大容量のバイパスコンデンサを得ることが可能となる。
【０１２７】
前記実施形態では、ゲート電極に、コンタクト領域形成用の開口部を設け、この開口部を介して前記拡散領域にコンタクトすることにより、ゲート電極と拡散領域は異なる電位に接続可能であり、例えば電源配線とグランド配線など異なる電位の配線との隣接領域であれば、どこでも形成可能であり、空き領域を利用してデカップリング容量を追加することができる。
【０１２８】
実施形態７
前記実施形態１乃至３では、空き領域にまで延長された電源配線領域下に、バイパスコンデンサを形成する例について説明したが、実施形態４乃至６では、電源配線領域下と、グランド配線領域との両方に、バイパスコンデンサを形成する例について説明したが、この例では、図１３に示すように、付加的に形成する縦構造パターンをデータベース化しておき、このデータベースからデカップリング容量を挿入したレイアウトを形成するものである。すなわち、レイアウト情報１３１１と、デカップリングデータベース１３１２とから、デカップリングインダクタンス容量生成層値１３１３を経てデカップリング挿入レイアウト１３１４を得るようにしたことを特徴とするものである。
【０１２９】
このデカップリング容量データベースには、例えば、図１４に示すように、コンデンサセルユニットが各種格納されており、必要な条件に応じて利用できるようになっている。
【０１３０】
このコンデンサセルユニットは、半導体装置表面に形成された、下層配線で構成され、両端に第１および第２の下層パッド１４０１ａ，１４０２ａを有する第１のロッドパターン１４０３ａと、層間絶縁膜（図示せず）を介して相対向する位置にそれぞれ形成され、コンタクトホールｈを介して前記第１および第２の下層パッド１４０１ａ，１４０２ａに接続され、各パッドがほぼ正方形の角部に位置するように、上層配線で構成された第３および第４の上層パッド１４０４ａ，１４０５ａとを具備した第１パターンＡと、前記下層配線上に層間絶縁膜を介して形成された上層配線で構成され、両端に第３および第４の上層パッド１４０４ｂ，１４０５ｂを有し、前記第１のロッドパターンと直交する方向に相対向して形成された第２のロッドパターン１４０３ｂと、前記第３および第４の上層パッド１４０４ｂ，１４０５ｂに、層間絶縁膜を介して相対向する位置にそれぞれ形成され、コンタクトホールｈを介して前記第３および第４の上層パッド１４０４ｂ，１４０５ｂに接続され、各パッドがほぼ正方形の角部に位置するように、下層配線で構成された第１および第２の下層パッド１４０１ｂ，１４０２ｂとを具備した第２パターンＢとで構成され、前記第１および第２パターンＡ，Ｂのうちの夫々１つのパッドを異なる電位に接続するように構成されている。
【０１３１】
ここで前記第１および第２のロッドパターンＡ，Ｂはほぼ同一幅、同一長さであり、第１パターンおよび第２パターンはほぼ重なるように構成されている。そして各パッドは、正方形の各辺上で、各層１個づつ、互いに上下で重ならない位置にあるパッドのエッジが各辺から突出して接続領域を構成しており、各辺上で第１パターンおよび第２パターンからそれぞれ１つの接続領域のみが突出するように、各パターン間のずれ領域は点対称をなすように形成されている。
【０１３２】
半導体素子の高集積化に伴い、アスペクト比は大きくなる一方であり、図１５に説明図を示すように、コンタクトホール内の導電体層同士の容量も大きくきくことになる。
【０１３３】
かかる構成によれば、このコンデンサユニットは、電源配線の縦横に依存することなく、そのまま配置するだけで、どの方向から接続しても良好にコンデンサを形成することが可能であり、レイアウトに自由度が得られ、パターン形成の容易な半導体装置を得ることがでできる。また、上層配線と下層配線とを利用して、縦方向、横方向、斜め方向というように、立体的に容量を形成することができ、微細面積で大容量のデカップリング容量を得ることができる。
【０１３４】
さらに、縦方向、横方向、斜め方向の重なり領域がすべて容量となるため、微細面積を最大限に利用して、大容量のデカップリング容量を得ることが可能となる。
【０１３５】
また、そのまま配線パターン上に接続領域のみを重ねることにより、レイアウトが容易になされ、信頼性の高いものとなる。
【０１３６】
このコンデンサユニットを例えば図１６に示すように、電源あるいはグランド配線などのメタル配線また望ましくは、前記正方形の各辺の少なくとも１つが、メタル配線１６０１のエッジに沿って形成されており、前記メタル配線１６０１に前記パッドのうちの１つを介して電気的に接続されていることを特徴とする。すなわちコンデンサユニット１６０２の第１または第２のパターン１６０２Ａ，Ｂの一方のパッドが交互に接続され、いずれかのパッドが他の電位の配線に接続される。
【０１３７】
かかる構成によれば、そのままメタル配線の配線パターン上に接続領域のみを重ねることにより、レイアウトが容易になされ、容易に空き領域を利用して容量追加を行うことが可能となる。
【０１３８】
図１７（ａ）乃至（ｅ）はこのコンデンサユニットのパターン構成を説明するための図である。図１７（ａ）に示すように、第１層配線（下層配線）で、両端に第１および第２の下層パッド１４０１ａ，１４０２ａを有する第１のロッドパターン１４０３ａと、第１および第２の下層パッド１４０１ｂ，１４０２ｂとを形成する。そして層間絶縁膜（図示せず）を形成後、図１７（ｂ）に示すように、各パッドにコンタクトするように、コンタクトホールｈを形成する。この後、第２層配線（上層配線）を形成し、これをパターニングして図１７（ｃ）に示すように、第２層配線で、両端に第３および第４の上層パッド１４０４ｂ，１４０５ｂを有する第２のロッドパターン１４０３ｂと、第１および第２の上層パッド１４０４ａ，１４０５ａとを形成する。図１７（ｄ）はこれらを重ねた状態を示し、図１７（ｅ）は断面図を示す。
【０１３９】
実施形態８
前記実施形態６では、電源配線領域下と、グランド配線領域との両方に、バイパスコンデンサを形成する例についてゲート配線を交互に延長することにより接続する例について説明したが、この例では図１８（ａ）乃至（ｃ）（図１８（ｂ）、（ｃ）はそれぞれ図１８（ａ）のＡ−Ａ断面図およびＢ−Ｂ断面図である）に示すように、このゲート配線の延長に代えて、前記実施形態７で説明したコンデンサユニット（図１４参照）の変形パターンを配列し、ジョイント用セル１６０２して用いたものである。なお、図１８（ａ）では、メタル層を省略した。
【０１４０】
かかる構成によれば、シンプルな構成で自動化も容易であり、第1のパターン１６０２Ａと１６０２Ｂとからなるジョイント用セル自体にも容量を形成することができるため、微細領域に大容量のコンデンサを形成することが可能である。
【０１４１】
実施形態９
この半導体装置は、図１９（ａ）に示すようにチップ内の回路に応じて挿入するデカップリング容量を構成するバイパスコンデンサを小容量領域用バイパスコンデンサ１９０１と、大容量領域バイパスコンデンサ１９０２とに分けた事を特徴とする。
【０１４２】
ここでは、各バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように構成されている。図１９（ｂ）は比較のために示した一定容量のバイパスコンデンサを設けた半導体装置を示すものである。
【０１４３】
ここでは、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けるように企図したものである。ここでは、電源に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はないため、チップ外周近傍ではゲート絶縁膜を厚くし、内部では薄くするようにしている。
【０１４４】
また、チップ外周近傍でのみ多層構造のゲート絶縁膜とするなどの方法を取るようにしてもよい。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサとなるように、使用する周波数帯域に応じて適切なものを選択している。
【０１４５】
このように仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることにより、より特性が良好で信頼性の高い半導体装置を提供することが可能である。
【０１４６】
【発明の効果】
以上説明したように、本発明の半導体装置は、空き領域下に伸長するように拡散領域を形成するもので、簡単な構成で、チップ面積の増大なしに、空き領域を利用してコンデンサを形成することが可能となり、ノイズの低減を図ることが可能となる。また、パターンの生成に際しても、チップのレイアウトパターンを生成した後、電源配線下にデカップリング容量を生成することの可能な領域に隣接する空き領域（他のレイヤーがまったく存在しない場所）を、図形論理演算、リサイズ処理を利用して、自動的に探し出し、この探し出した領域をデカップリング容量配置領域として利用するもので、自動的にパターン生成が可能であり、高精度のノイズ低減が可能となる。
【０１４７】
また接続先の配線層もパターンとして形成することができ、より高精度のノイズ低減が可能となる。この時デザインルールを守るように配置することが必要であり、これによりさらに高精度で信頼の高いパターン形成を行うことが可能となる。
【０１４８】
また、バイパスコンデンサを、複数のユニットセルで構成し、空き領域に複数のユニットセルがマトリックス状をなすように配列することにより、ユニットを配列することにより、自動形成に際し、演算も容易であり、高速かつ容易にパターン形成を行うことが可能となる。
【０１４９】
望ましくは、この一導電型の拡散領域は、基板コンタクトの拡散領域と同一導電型となるように構成すれば、基板コンタクトとの接続が容易であり、接続抵抗を小さくすることが可能となる。
【０１５０】
望ましくは、この一導電型の拡散領域は、基板コンタクトの拡散領域と異なる導電型であり、基板コンタクトの拡散領域表面に形成されたシリサイド層を介して基板コンタクトと前記第１導電型の拡散領域とが接続することにより、基板コンタクトとの接続部分において、拡散層で接続しようとすると、逆導電型であるため、界面でキャリアの少ない領域が形成され、接続抵抗が増大すると言う問題があるが、これはシリサイド化を行なうことにより拡散領域表面のシリサイド層を介してゲート電極の下地の拡散領域が接続されるため、接続抵抗が改善され、良好なバイパスコンデンサを得ることが可能となる。
【０１５１】
望ましくは、前記基板コンタクトの拡散領域を、前記一導電型の拡散領域と同一導電型の拡散領域の延長領域である第１拡散領域と、前記一導電型の拡散領域と異なる導電型を有する第２拡散領域とで構成され、前記第１および第２拡散領域はそれぞれ前記基板コンタクトを介してグランド配線に接続され、ＭＯＳトランジスタ構造のデカップリング容量を構成することにより、ＭＯＳトランジスタ構造のコンデンサを形成することができ、容量の増大を図ることが可能となる。
【０１５２】
望ましくは、バイパスコンデンサが、一導電型の拡散領域とこの一導電型の拡散領域表面に容量絶縁膜を介して一体的に形成された四角形形状のゲート電極とからなるコンデンサ領域を含み、前記コンデンサ領域の外周を囲むように拡散領域を具備し、この拡散領域を介して基板コンタクトとの拡散領域が接続されるとともに、前記ゲート電極表面に複数のコンタクトを介して上層の電源配線と接続され、ＭＯＳトランジスタ構造を構成するようにすることにより、上記効果に加え、コンデンサ領域の外周に拡散領域を具備しているため、電源配線の伸びる方向と関係なくいかなる方向にも接続用の拡散領域を接続することが可能であり、レイアウトの自由度も増大する。さらにまた、四角形状を形成しているため、配列が自在であり、多数個を配列する場合には効率良く配列することができ、配列の自由度も増大する。
【０１５３】
また、本発明の半導体装置は、電源配線領域下に形成され、一導電型の第１の拡散領域上に、容量絶縁膜を介して形成されたゲート電極を有し、前記電源配線側からグランド配線側に配線を延長し、前記グランド配線側で、バイパスコンデンサのトランジスタ容量形成に必要な拡散電位に接続するＭＯＳ構造の第１バイパスコンデンサと、グランド配線領域下に形成され、前記第１の拡散領域と異なる導電型の拡散領域上に、容量絶縁膜を介して形成されたゲート電極を有し、前記グランド配線側から電源配線側に配線を延長し、前記電源配線側で、バイパスコンデンサのトランジスタ容量形成に必要な拡散電位に接続するＭＯＳ構造の第２バイパスコンデンサとを具備してなることにより、電源側とグランド側とで容量素子を構成することになり、微細面積で大容量のバイパスコンデンサを得ることが可能となる。
【０１５４】
望ましくは、このバイパスコンデンサのゲート電極に、コンタクト領域形成用の開口部を設け、この開口部を介して前記拡散領域にコンタクトすることにより、ゲート電極と拡散領域は異なる電位に接続可能であり、例えば電源配線とグランド配線との隣接領域であれば、どこでも形成可能であり、空き領域を利用してデカップリング容量を追加することができる。
【０１５５】
望ましくは、前記バイパスコンデンサは半導体製造上の配線パターンルールの最小図形寸法で生成すれば、自動的にパターン設計を行うことが可能となる。
【０１５６】
望ましくは、前記バイパスコンデンサが前記電源配線下に複数個アレイ状に存在することにより、より効率よく大容量のコンデンサを形成することが可能となる。
【０１５７】
また望ましくは、前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成してもよく、かかる構成により、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることが可能となる。
【０１５８】
また本発明の半導体装置は、半導体装置表面に形成された、下層配線で構成され、両端に第１および第２の下層パッドを有する第１のロッドパターンと、前記第１および第２の下層パッドに、層間絶縁膜を介して相対向する位置にそれぞれ形成され、コンタクトホールを介して前記第１および第２の下層パッドに接続され、各パッドがほぼ正方形の角部に位置するように、上層配線で構成された第３および第４の上層パッドとを具備した第１パターンと、前記下層配線上に層間絶縁膜を介して形成された上層配線で構成され、両端に第３および第４の上層パッドを有し、前記第１のロッドパターンと直交する方向に相対向して形成された第２のロッドパターンと、前記第３および第４の上層パッドに、層間絶縁膜を介して相対向する位置にそれぞれ形成され、コンタクトホールを介して前記第３および第４の上層パッドに接続され、各パッドがほぼ正方形の角部に位置するように、下層配線で構成された第１および第２の下層パッドとを具備した第２パターンとで構成され、前記第１および第２パターンのうちの夫々１つのパッドを異なる電位に接続するように構成されたコンデンサユニットパターンを含むようにすることにより、電源配線の縦横に依存することなく、そのまま配置するだけで、どの方向から接続しても良好にコンデンサを形成することが可能であり、レイアウトに自由度が得られ、パターン形成の容易な半導体装置を得ることが可能となる。また、上層配線と下層配線とを利用して、縦方向、横方向、斜め方向というように、立体的に容量を形成することができ、微細面積で大容量のデカップリング容量を得ることが可能となる。
【０１５９】
望ましくは、前記第１および第２のロッドパターンはほぼ同一幅、同一長さであり、第１パターンおよび第２パターンはほぼ重なるように構成すれば、縦方向、横方向、斜め方向の重なり領域がすべて容量となるため、微細面積を最大限に利用して、大容量のデカップリング容量を得ることが可能となる。
【０１６０】
また望ましくは、前記正方形の各辺上で、各層１個づつ、互いに上下で重ならない位置にあるパッドのエッジが各辺から突出して接続領域を構成しており、各辺上で第１パターンおよび第２パターンからそれぞれ１つの接続領域のみが突出するように、各パターン間のずれ領域は点対称をなすように形成すれば、そのまま配線パターン上に接続領域のみを重ねることにより、レイアウトが容易になされ、信頼性の高いものとなる。
【０１６１】
また望ましくは、前記正方形の各辺の少なくとも１つが、メタル配線のエッジに沿って形成されており、前記メタル配線に前記パッドのうちの１つを介して電気的に接続することにより、そのままメタル配線の配線パターン上に接続領域のみを重ねることにより、レイアウトが容易になされ、信頼性の高いものとなる。
【０１６２】
望ましくは、前記正方形の各辺の少なくとも１つが、メタル配線のエッジに沿って形成されており、前記メタル配線に前記パッドのうちの１つを介して電気的に接続されるように、複数列のコンデンサユニットパターンで構成しているため、必要な容量を効率よく追加することができ、またレイアウトの自由度が高く容易に信頼性の高い半導体装置を得ることが可能となる。
【０１６３】
本発明の方法では、空き領域を検出し、この空き領域にバイパスコンデンサを追加配置するようにしているため、自動形成が容易で、容易に効率よくパターンレイアウトを行うことが可能となる。
【０１６４】
望ましくは、バイパスコンデンサのパターンの生成に先立ち、電源配線のパターンが既に生成されているため、その電源配線のパターンに含まれるバイパスコンデンサのパターンを自動的に生成することが可能となる。すなわち、高集積化されかつ電源ノイズの小さい半導体装置を自動的に形成されたパターンに基づいて形成することが可能となる。
【０１６５】
望ましくは、前記バイパスコンデンサ配置リサイズ工程を、バイパスコンデンサを配置しバイパスコンデンサの間隔半分の数値を拡大、縮小してゲート電極形成のためのデータを調整することにより容量値を増減させるようにすることにより、容易に効率よくパターンデータを得ることが可能となる。このゲート電極形成のためのデータとしては例えば、ポリシリコンデータ、金属電極データあるいは金属シリサイドデータが用いられる。
以上のように、かかる構成によれば、電源ノイズの吸収を効果的に実施でき、回路の安定動作を実現することが可能な半導体装置のレイアウトパターンを自動的に形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のパターン生成装置を示すブロック図である。
【図２】本発明の第１の実施形態のバイパスコンデンサパターン生成手順の詳細と共に示すフローチャートである。
【図３】本発明の第１の実施形態における半導体装置のチップ平面図とチップ全面にバイパスコンデンサ枠を生成した平面図である。
【図４】電源配線から障害物を除いた図形パターンとバイパスコンデンサ枠の平面図である。
【図５】バイパスコンデンサ枠を使用し、バイパスコンデンサを生成した平面図である。
【図６】本発明の第１の実施形態における電源配線下に基板と異なった極性をもつＭＯＳトランジスタをバイパスコンデンサとして自動配置した図である。
【図７】本発明の第２の実施形態における電源配線下に基板と同じ極性をもつＭＯＳトランジスタをバイパスコンデンサとして自動配置した図である。
【図８】本発明の第３の実施形態におけるＭＯＳトランジスタをバイパスコンデンサとして自動配置した図である。
【図９】本発明の第３の実施形態の効果を示す説明図である。
【図１０】本発明の第４の実施形態を示す図である。
【図１１】本発明の第５の実施形態を示す図である。
【図１２】本発明の第６の実施形態を示す図である。
【図１３】本発明の第７の実施形態を示す図である。
【図１４】本発明の第７の実施形態を示す図である。
【図１５】本発明の第７の実施形態を示す図である。
【図１６】本発明の第７の実施形態を示す図である。
【図１７】本発明の第７の実施形態を示す図である。
【図１８】本発明の第８の実施形態を示す図である。
【図１９】本発明の第９の実施形態を示す図である。
【符号の説明】
１０１ レイアウトパターン形成手段
１０２ 空き領域検出手段
１０３ 配線隣接領域検出手段
１０４ 論理演算手段
１０５ 容量配置手段

Claims (29)

1. 電源配線領域から、前記電源配線領域に隣接し、他の機能層が存在しない空き領域下にまで伸長するように形成され、一導電型の拡散領域上に、容量絶縁膜を介して形成されたゲート電極を有するＭＯＳ構造のバイパスコンデンサと、
   グランド配線領域下に形成され、基板電位を固定する基板コンタクトとを有し、
   前記バイパスコンデンサは、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように形成されており、前記ゲート電極表面に前記電源配線にコンタクトするコンタクトを有するとともに、前記一導電型の拡散領域と、基板コンタクトの拡散領域とが接続されていることを特徴とする半導体装置。
2. 前記バイパスコンデンサは、複数のユニットセルからなり、前記空き領域に複数のユニットセルがマトリックス状をなすように配列されていることを特徴とする請求項１に記載の半導体装置。
3. 前記一導電型の拡散領域は、前記基板コンタクトの拡散領域と同一導電型であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記一導電型の拡散領域は、前記基板コンタクトの拡散領域と異なる導電型であり、前記基板コンタクトの拡散領域表面に形成されたシリサイド層を介して前記基板コンタクトと前記第１導電型の拡散領域とが接続されていることを特徴とする請求項１乃至3のいずれかに記載の半導体装置。
5. 前記基板コンタクトの拡散領域は、前記一導電型の拡散領域と同一導電型の拡散領域の延長領域である第１拡散領域と、前記一導電型の拡散領域と異なる導電型を有する第２拡散領域とで構成され、前記第１および第２拡散領域はそれぞれ前記基板コンタクトを介してグランド配線に接続され、ＭＯＳトランジスタ構造のデカップリング容量を構成していることを特徴とする請求項１に記載の半導体装置。
6. 前記バイパスコンデンサは、一導電型の拡散領域とこの一導電型の拡散領域表面に容量絶縁膜を介して一体的に形成された四角形形状のゲート電極とからなるコンデンサ領域を含み、前記コンデンサ領域の外周を囲むように拡散領域を具備し、この拡散領域を介して基板コンタクトの拡散領域が接続されるとともに、前記ゲート電極表面に複数のコンタクトを介して上層の電源配線と接続されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
7. 前記バイパスコンデンサは、一導電型の拡散領域とこの一導電型の拡散領域表面に容量絶縁膜を介して形成され、コンタクト領域形成用の開口部を有するゲート電極とからなるコンデンサ領域と、前記開口部を介して前記拡散領域にコンタクトする拡散コンタクトを具備し、前記ゲート電極と前記拡散領域は異なる電位に接続されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
8. 前記バイパスコンデンサは半導体製造上の配線パターンルールの最小図形寸法で生成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
9. 前記バイパスコンデンサが前記電源配線下に複数個アレイ状に存在することを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
10. 電源配線領域下に形成され、電源配線に接続されるように、第一導電型の第１の拡散領域上に、容量絶縁膜を介して形成された第１のゲート電極を有し、前記第１のゲート電極は、前記グランド配線側で、バイパスコンデンサのトランジスタ容量形成に必要な拡散電位に接続されたＭＯＳ構造の第１バイパスコンデンサと、
    グランド配線領域下に形成され、グランド配線に接続されるように、前記第１の拡散領域と異なる導電型の第２の拡散領域上に、容量絶縁膜を介して形成された第２のゲート電極を有し、前記第２のゲート電極は、前記電源配線側で、バイパスコンデンサのトランジスタ容量形成に必要な拡散電位に接続されたＭＯＳ構造の第２バイパスコンデンサとを具備し、
    前記第１バイパスコンデンサの第１のゲート電極は、前記グランド配線側の端縁で、前記グランド配線側から電源配線側に配線を延長し、前記第２の拡散領域に接続せしめられ、
    前記第２バイパスコンデンサの第２のゲート電極は、前記電源配線側の端縁で、前記電源配線側からグランド源配線側に配線を延長し、前記第１の拡散領域に接続せしめられてなることを特徴とする半導体装置。
11. 電源配線領域下に形成され、電源配線に接続されるように、第一導電型の第１の拡散領域上に、容量絶縁膜を介して形成された第１のゲート電極を有し、前記第１のゲート電極は、グランド配線側で、バイパスコンデンサのトランジスタ容量形成に必要な拡散電位に接続されたＭＯＳ構造の第１バイパスコンデンサと、
    グランド配線領域下に形成され、グランド配線に接続されるように、前記第１の拡散領域と異なる導電型の第２の拡散領域上に、容量絶縁膜を介して形成された第２のゲート電極を有し、前記第２のゲート電極は、前記電源配線側で、バイパスコンデンサのトランジスタ容量形成に必要な拡散電位に接続されたＭＯＳ構造の第２バイパスコンデンサとを具備し、
    前記第１のゲート電極と前記第２の拡散領域との接続、および前記第２のゲート電極と前記第１の拡散領域との接続は、ジョイントセルユニットを介してなされていることを特徴とする半導体装置。
12. 前記電源配線は、グランド配線側の端縁で、グランド配線側に伸長して、前記第２の拡散領域に接続せしめられ、
    前記グランド配線は、電源配線側の端縁で、電源配線側に伸長して、前記第１の拡散領域に接続せしめられていることを特徴とする請求項１１に記載の半導体装置。
13. 前記電源配線およびグランド配線は、その境界で櫛歯状をなすように、相互に突出せしめられていることを特徴とする請求項１２に記載の半導体装置。
14. 前記第１および第２の拡散領域は、電源配線側とグランド配線側との境界で櫛歯状をなすように、相互に突出せしめられていることを特徴とする請求項１１に記載の半導体装置。
15. 前記第１バイパスコンデンサの第１のゲート電極は、前記グランド配線側の端縁で、前記グランド配線側から電源配線側に配線を延長し、前記第２の拡散領域に接続せしめられ、
    前記第２バイパスコンデンサの第２のゲート電極は、前記電源配線側の端縁で、前記電源配線側からグランド源配線側に配線を延長し、前記第１の拡散領域に接続せしめられていることを特徴とする請求項１１に記載の半導体装置。
16. 前記第１および第２のゲート電極は、電源配線側とグランド配線側との境界で櫛歯状をなすように、相互に突出せしめられていることを特徴とする請求項１５に記載の半導体装置。
17. 前記第１バイパスコンデンサおよび第２バイパスコンデンサの少なくとも一方は、第１または第２のゲート電極が、コンタクト領域形成用の開口部を有し、前記開口部を介して前記第１または第２の拡散領域のコンタクトが形成されていることを特徴とする請求項１１乃至１６のいずれかに記載の半導体装置。
18. 前記第１のゲート電極と前記第２の拡散領域との接続、および前記第２のゲート電極と前記第１の拡散領域との接続は、ジョイントセルユニットを介してなされていることを特徴とする請求項１０に記載の半導体装置。
19. 一導電型の拡散領域とこの一導電型の拡散領域表面に容量絶縁膜を介して形成され、コンタクト領域形成用の開口部を有するゲート電極とからなるコンデンサ領域を含み、前記拡散領域は、前記開口部を介して前記拡散領域にコンタクトする拡散コンタクトとを介して、前記ゲート電極とは異なる電位に接続されていることを特徴とする半導体装置。
20. 半導体装置表面に形成された、下層配線で構成され、両端に第１および第２の下層パッドを有する第１のロッドパターンと、前記第１および第２の下層パッドに、層間絶縁膜を介して相対向する位置にそれぞれ形成され、コンタクトホールを介して前記第１および第２の下層パッドに接続され、各パッドが正方形の角部に位置するように、上層配線で構成された第３および第４の上層パッドとを具備した第１パターンと、
    前記下層配線上に層間絶縁膜を介して形成された上層配線で構成され、両端に第３および第４の上層パッドを有し、前記第１のロッドパターンと直交する方向に相対向して形成された第２のロッドパターンと、前記第３および第４の上層パッドに、層間絶縁膜を介して相対向する位置にそれぞれ形成され、コンタクトホールを介して前記第３および第４の上層パッドに接続され、各パッドが正方形の角部に位置するように、下層配線で構成された第１および第２の下層パッドとを具備した第２パターンとで構成され、
    前記第１および第２パターンのうちの夫々１つのパッドを異なる電位に接続するように構成されたコンデンサユニットパターンを含むことを特徴とする半導体装置。
21. 前記第１および第２のロッドパターンは同一幅、同一長さであり、第１パターンおよび第２パターンは重なるように構成されたことを特徴とする請求項２０記載の半導体装置。
22. 前記正方形の各辺上で、各層１個づつ、互いに上下で重ならない位置にあるパッドのエッジが各辺から突出して接続領域を構成しており、各辺上で第１パターンおよび第２パターンからそれぞれ１つの接続領域のみが突出するように、各パターン間のずれ領域は点対称をなすように形成されていることを特徴とする請求項２１記載の半導体装置。
23. 前記正方形の各辺の少なくとも１つが、メタル配線のエッジに沿って形成されており、前記メタル配線に前記パッドのうちの１つを介して電気的に接続されていることを特徴とする請求項２１または２２に記載の半導体装置。
24. 前記正方形の各辺の少なくとも１つが、メタル配線のエッジに沿って形成されており、前記メタル配線に前記パッドのうちの１つを介して電気的に接続されるように、複数列のコンデンサユニットパターンを具備してなることを特徴とする請求項２１乃至２３のいずれかに記載の半導体装置。
25. 半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成工程と、
    前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、
    配線領域と隣接する領域を検出する配線隣接領域検出工程と、
    前記空き領域検出工程で検出された領域と配線隣接領域検出工程で検出された配線領域とを論理演算する論理演算工程と、
    前記論理演算工程で抽出された領域を、デカップリング容量追加配置領域とする容量配置工程とを含み、
    空き領域に、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように調整されたデカップリング容量を追加配置するようにしたことを特徴とする半導体装置用パターン生成方法。
26. 前記容量配置工程は、
    デカップリング容量としてのバイパスコンデンサの形成パターンを自動的に配置するためバイパスコンデンサの枠をチップ全面に配置するバイパスコンデンサ枠生成工程と、
    前記レイアウトパターンの電源配線下領域およびデカップリング容量追加配置領域と前記バイパスコンデンサ枠との論理積を演算するバイパスコンデンサ配置論理演算工程と、
    前記電源配線下領域およびデカップリング容量追加配置領域と、バイパスコンデンサ枠との論理積の演算データに対して縮小と拡大を行い微小パターンを消滅させるバイパスコンデンサ配置リサイズ工程と、
    前記電源配線下領域およびデカップリング容量追加配置領域の前記バイパスコンデンサ領域拡散と、グランド配線下の基板コンタクト領域拡散とをつなぐ拡散を生成する接続用拡散層の論理演算工程および接続用拡散層のリサイズ工程とを含むことを特徴とする請求項２５記載の半導体装置用パターンの生成方法。
27. 前記バイパスコンデンサ配置リサイズ工程は、バイパスコンデンサを配置しバイパスコンデンサの間隔半分の数値を拡大、縮小してゲート電極形成のためのデータを調整することにより容量値を増減させる工程であることを特徴とする請求項２６記載の半導体装置用パターンの生成方法。
28. さらに請求項２５乃至２７のいずれかで生成された半導体装置用パターンに基いて半導体装置を形成する工程を含むことを特徴とする半導体装置の製造方法。
29. 半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段と、
    前記レイアウトパターンの存在しない空き領域を検出する空き領域検出手段と、
    配線領域と隣接する領域を検出する配線隣接領域検出手段と、
    前記空き領域検出手段で検出された領域と配線隣接領域検出手段で検出された配線領域とを論理演算する論理演算手段と、
    前記論理演算手段で抽出された領域を、デカップリング容量追加配置領域とする容量配置手段とを含み、
    空き領域に、互いに異なる容量絶縁膜を具備し、チップ内で単位面積当たりの容量が異なるように調整されたデカップリング容量を追加配置するようにしたことを特徴とする半導体装置用パターン生成装置。

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