WO2006001064A1

WO2006001064A1 - 半導体装置及びその製造方法

Info

Publication number: WO2006001064A1
Application number: PCT/JP2004/009147
Authority: WO
Inventors: Kaoru Saigoh
Original assignee: Fujitsu Limited
Priority date: 2004-06-29
Filing date: 2004-06-29
Publication date: 2006-01-05

Abstract

　半導体基板２０上のメモリセルアレイ部１２に形成され、下部電極３８と、下部電極３８上に形成された強誘電体膜４０と、強誘電体膜４０上に形成された上部電極４２とを有する複数個の強誘電体キャパシタ４４と、半導体基板２０上の周辺回路部１４及びボンディングパッド部１８に形成され、下部電極３８と、下部電極３８上に形成された強誘電体膜４０と、強誘電体膜４０上に形成された上部電極４２とを有し、水素ガス又は水分を吸着する複数個のダミーキャパシタ４６とを有している。

Description

明細書

半導体装置及びその製造方法

技術分野

[0001] 本発明は、半導体装置及びその製造方法に係り、特に強誘電体キャパシタを有する半導体装置及びその製造方法に関する。

背景技術

[0002] 近時、キャパシタの誘電体膜として強誘電体膜を用いることが注目されている。このような強誘電体キャパシタを用いた強誘電体メモリ（FeRAM： Ferroelectric Random Access Memory)は、高速動作が可能である、低消費電力である、書き込み/読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。

[0003] し力しながら、強誘電体キャパシタは、外部からの水素ガスや水分により容易にその特性が劣化するという性質を有している。このため、 FeRAMでは、その製造工程におレ、て、強誘電体キャパシタ形成後の配線等の形成プロセスによって強誘電体キャパシタが受けるダメージを低減する必要があった。また、パッケージ化後に、水素ガスゃ水分がパッケージ内に侵入するのを防止する必要があった。

特許文献 1 :特開平 11 - 261302号公報

発明の開示

発明が解決しょうとする課題

[0004] これまで、 FeRAMの水素ガスに対する耐性や耐湿性を向上するべぐ様々な観点力の試みがなされている。し力ながら、薄型のパッケージや、吸湿性の高い樹脂よりなるパッケージ用いた場合等のように水素ガスや水分に容易に曝されうる条件下では、従来の FeRAM構造では、水素ガスや水分による強誘電体キャパシタの特性の劣化を充分に抑制することが困難な場合があった。

[0005] 本発明の目的は、水素ガスに対する耐性及び耐湿性に優れ、強誘電体キャパシタの特性の劣化を充分に抑制しうる半導体装置及びその製造方法を提供することにある。課題を解決するための手段

[0006] 本発明の一観点によれば、半導体基板上のメモリセルアレイ領域に形成され、第 1 の下部電極と、前記第 1の下部電極上に形成された第 1の強誘電体膜と、前記第 1 の強誘電体膜上に形成された第 1の上部電極とを有する複数個の強誘電体キャパシタと、前記半導体基板上の前記メモリセルアレイ領域以外の周辺領域に形成され、少なくとも第 2の下部電極を有し、水素ガス又は水分を吸着する複数個のダミー層とを有する半導体装置が提供される。

[0007] また、本発明の他の観点によれば、半導体基板上に、第 1の導体膜を形成するェ程と、前記第 1の導体膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に、第 2の導体膜を形成する工程と、前記半導体基板上のメモリセルアレイ領域における前記第 2の導体膜、前記強誘電体膜、及び前記第 1の導体膜をパターニングすることにより、前記メモリセルアレイ領域に、前記第 1の導体膜よりなる第 1の下部電極と、前記強誘電体膜と、前記第 2の導体膜よりなる第 1の上部電極とを有する複数個の強誘電体キャパシタを形成し、前記半導体基板上の前記メモリセルアレイ領域以外の周辺領域における前記第 2の導体膜、前記強誘電体膜、及び前記第 1の導体膜をパターユングすることにより、前記周辺領域に、前記第 1の導体膜よりなる第 2の下部電極、前記強誘電体膜、及び前記第 2の導体膜よりなる第 2の上部電極のうちの少なくともいずれ力、を有し、水素ガス又は水分を吸着する複数個のダミー層を形成するェ程とを有する半導体装置の製造方法が提供される。

発明の効果

[0008] 本発明によれば、半導体基板上のメモリセルアレイ領域に形成され、下部電極と、下部電極上に形成された強誘電体膜と、強誘電体膜上に形成された上部電極とを有する複数個の強誘電体キャパシタと、半導体基板上のメモリセルアレイ領域以外の周辺領域に形成され、下部電極、強誘電体膜、及び上部電極のうちの少なくともいずれ力を有し、水素ガス又は水分を吸着する複数個のダミー層とを有しているので、メモリセルアレイ領域内に、水素ガスや水分が侵入するのを抑制することできる。したがって、本発明によれば、強誘電体キャパシタの特性の劣化を抑制することができ、水素ガスに対する耐性及び耐湿性に優れ、信頼性の高い半導体装置を高い製造歩留りで提供することができる。

図面の簡単な説明

[図 1]図 1は、本発明の第 1実施形態による半導体装置の構造を示す平面図である。

[図 2]図 2は、本発明の第 1実施形態による半導体装置におけるメモリセルアレイ部の周縁部近傍の構造を示す概略図である。

[図 3]図 3は、本発明の第 1実施形態による半導体装置におけるボンディングパッド部の構造を示す概略図である。

[図 4]図 4は、本発明の第 1実施形態による半導体装置におけるダミーキャパシタの形成ルールを示す平面図である。

[図 5]図 5は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 1)である。

[図 6]図 6は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 2)である。

[図 7]図 7は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 3)である。

[図 8]図 8は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 4)である。

[図 9]図 9は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 5)である。

[図 10]図 10は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 6)である。

[図 11]図 11は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 7)である。

[図 12]図 12は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 8)である。

[図 13]図 13は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 9)である。

[図 14]図 14は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 10)である。

[図 15]図 15は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 11)である。

[図 16]図 16は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 12)である。

[図 17]図 17は、本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図（その 13)である。

[図 18]図 18は、本発明の第 2実施形態による半導体装置におけるメモリセルアレイ部の周縁部近傍の構造を示す概略図である。

園 19]図 19は、本発明の第 2実施形態による半導体装置におけるボンディングパッド部の構造を示す概略図である。

[図 20]図 20は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断面図（その 1)である。

[図 21]図 21は、本発明の第 2実施形態による半導体装置の製造方法を示す工程断面図（その 2)である。

園 22]図 22は、本発明の第 3実施形態による半導体装置におけるメモリセルアレイ部の周縁部近傍の構造を示す概略図である。

園 23]図 23は、本発明の第 3実施形態による半導体装置におけるボンディングパッド部の構造を示す概略図である。

[図 24]図 24は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断面図（その 1)である。

[図 25]図 25は、本発明の第 3実施形態による半導体装置の製造方法を示す工程断面図（その 2)である。

[図 26]図 26は、本発明の第 4実施形態による半導体装置の構造を示す平面図である。

園 27]図 27は、本発明の第 4実施形態による半導体装置におけるチップ周縁部の構造を示す概略図である。

[図 28]図 28は、一般的な FeRAMの構造を示す平面図である。号の説明

Ο ··チップ

2- - 'メモリセルアレイ部4- ··周辺回路部

6- ·'ボンディングパッド8· ··ボンディングパッド部0· ··半導体基板

2· ··素子分離領域

· ··ゥル

6· ··ゲート絶縁膜

· ··ゲート電極

2· '·ソース zドレイン拡散層 ·' "トランジスタ

··層間絶縁膜

·· '·下部電極

·· -強誘電体膜

-· -上部電極

-· '強誘電体キャパシタ ·· 'ダミーキャパシタ -· -層間絶縁膜

-- 'コンタクトホール a, 52b…コンタクトホーノレ a, 54b…導体プラグ a, 56b…酉己線

·· •層間絶縁膜

a、 60b…コンタクトホーノレ a、 62b…導体プラグ a、 64b…配線 66…層間絶縁膜

68a、 68b…コンタクトホーノレ

70a, 70b…導体プラグ

72a, 72b…配線

74…絶縁膜

75a、 75b…開口部

76…パッシベーシヨン膜

78…ポリシリコン層

80…導体プラグ

82…コンタクト部

84…導体プラグ

86…活性領域

88、 90、 92…フォ卜レジス卜膜

94…ダミー層

96…ダミー層

100…チップ

102…メモリセルアレイ部

102a…メモリセルアレイ部の最外周部

104…周辺回路部

106…ボンディングパッド

108· · ·ボンディングパッド部

110…ゲート電極

1 12- · ·ソース/ドレイン拡散層

114…トランジスタ

1 16…強誘電体キャパシタ

発明を実施するための最良の形態

一般的な FeRAMにおいては、メモリセルが配列されたメモリセルアレイ部における最外周部の強誘電体キャパシタは、その製造工程において露光、エッチングが一様にならないために、安定的に所定の形状に形成することが困難である。このため、メモリセルアレイ部における最外周部の強誘電体キャパシタをダミーキャパシタとすることにより、形状のばらつきや特性のばらつきを低減することが行われている。併せて、このようなダミーキャパシタは、メモリセルアレイ部の外周部力メモリセルアレイ部内に侵入する水素ガスや水分を吸着し、水素ガスや水分による強誘電体キャパシタの特性の劣化を防止する機能をも担っていた。

[0012] 一般的な FeRAMの構造について図 28を用いて説明する。図 28 (a)は一般的な F eRAMの構造を示す平面図、図 28 (b)は一般的な FeRAMにおけるメモリセルァレィ部の拡大平面図である。

[0013] 図 28 (a)に示すように、チップ 100の所定の領域に、強誘電体キャパシタを有する複数個のメモリセルが配列されたメモリセルアレイ部 102が設けられている。メモリセルアレイ部 102周辺等のチップ 100の他の領域は、メモリの駆動等のための周辺回路が形成された周辺回路部 104となっている。チップ 100の周縁部には、チップ回路と外部回路とを接続するためのボンディングパッド 106が配列して形成されたボンデイングパッド部 108が設けられている。

[0014] メモリセルアレイ部 102では、図 28 (b)に示すように、半導体基板上に、複数対のゲート電極 (ゲート配線） _{1 10}が所定の方向に延在するように形成されている。ゲート電極 110の両側の半導体基板内には、ソース/ドレイン拡散層 112が形成されている。こうして、ゲート電極 110とソース/ドレイン拡散層 112とを有する複数対のトランジスタ 114が形成されている。

[0015] トランジスタ 114の両側の半導体基板上には、層間絶縁膜を介して、強誘電体キヤパシタ 116がそれぞれ形成されてレ、る。トランジスタ 114のソース/ドレイン拡散層 11 2と強誘電体キャパシタ 116の電極とは、所定の配線層及び導体プラグにより接続されている。

[0016] こうして、メモリセルアレイ部 102では、 2つのトランジスタ 114と 2つの強誘電体キヤパシタ 116とを有する 2T2C型のメモリセルが複数配列されている。

[0017] メモリセルアレイ部 102における最外周部 102aの強誘電体キャパシタ 116は、形状のばらつきや特性のばらつきを低減するとともに、メモリセルアレイ部 102内に水素ガスや水分が侵入するのを防止するためのダミーキャパシタとなっている。

[0018] 図 28に示す FeRAM構造は、併せてそのパッケージとして水素ガスに対する耐性や耐湿性を考慮したものを用いた場合には、水素ガスや水分による強誘電体キャパシタの特性の劣化をある程度は抑制することができる。

[0019] し力、しながら、薄型のパッケージや、吸湿性の高い樹脂よりなるパッケージ用いた場合等のように水素ガスや水分に容易に曝されうる条件下では、図 28に示す従来の F eRAM構造では、水素ガスや水分による強誘電体キャパシタの特性の劣化を充分に抑制することは困難であった。

[0020] 本発明は、強誘電体キャパシタを有する半導体装置の水素ガスに対する耐性及び耐湿性を向上し、信頼性の高い半導体装置を高い製造歩留りで提供することを可能とするものである。以下、実施形態において、本発明による半導体装置及びその製造方法について詳述する。

[0021] [第 1実施形態]

本発明の第 1実施形態による半導体装置及びその製造方法について図 1乃至図 1 7を用いて説明する。図 1は本実施形態による半導体装置の構造を示す平面図、図 2は本実施形態による半導体装置におけるメモリセルアレイ部の周縁部近傍の構造を示す概略図、図 3は本実施形態による半導体装置におけるボンディングパッド部の構造を示す概略図、図 4は本実施形態による半導体装置におけるダミーキャパシタの形成ルールを示す平面図、図 5乃至図 17は本実施形態による半導体装置の製造方法を示す工程断面図である。

[0022] まず、本実施形態による半導体装置の構造について図 1乃至図 4を用いて説明する。

[0023] 図 1に示すように、本実施形態による半導体装置では、チップ 10の所定の領域に、強誘電体キャパシタを有する複数個のメモリセルが配列されたメモリセルアレイ部 12 が設けられている。メモリセルアレイ部 12周辺等のチップ 10のメモリセルアレイ部 12 以外の領域は、メモリの駆動等のための周辺回路が形成された周辺回路部 14となつている。チップ 10の周縁部には、チップ回路と外部回路とを接続するためのボンディングパッド 16が配列して形成されたボンディングパッド部 18が設けられている。 [0024] 周辺回路部 14及びボンディングパッド部 18には、後述するように、メモリセルアレイ部 12における強誘電体キャパシタと同様の構造を有する複数個のダミーキャパシタが形成されている。

[0025] 図 2 (a)は、本実施形態による半導体装置におけるメモリセルアレイ部 12の周縁部近傍の構造を示す平面図であり、図 1中の円で囲まれた領域 Rを拡大して示したものである。図 2 (b)は、図 2 (a)中の A— Α' 線に沿った拡大断面図である。

[0026] 図 2 (b)に示すように、例えばシリコンよりなる半導体基板 20上には、素子領域を画定する素子分離領域 22が形成されてレ、る。素子分離領域 22が形成された半導体基板 20内には、ゥヱル 24が形成されている。

[0027] メモリセルアレイ部 12において、ゥヱル 24が形成された半導体基板 20上には、図 2

(a)及び図 2 (b)に示すように、ゲート絶縁膜 26を介してゲート電極（ゲート配線） 28 が形成されている。ゲート電極 28の両側には、ソース/ドレイン拡散層 32が形成されている。こうして、ゲート電極 28とソース/ドレイン拡散層 32とを有するトランジスタ 34が構成されている。

[0028] トランジスタ 34が形成された半導体基板 20上には、層間絶縁膜 36が形成されている。

[0029] メモリセルアレイ部 12における層間絶縁膜 36上には、強誘電体キャパシタ 44の下部電極 38が形成されている。下部電極 38は、例えば、膜厚 20nmの Ti膜と膜厚 175 nmの Pt膜とを順次積層してなる積層膜により構成されている。

[0030] 下部電極 38上には、強誘電体キャパシタ 44の強誘電体膜 40が形成されている。

強誘電体膜 40としては、例えば膜厚 200nmの PbZr Ti O膜（PZT膜）が用いら

1— X X 3

れている。

[0031] 強誘電体膜 40上には、強誘電体キャパシタ 44の上部電極 42が形成されている。

上部電極 42は、例えば、膜厚 200nmの Ir〇膜により構成されている。

X

[0032] こうして、メモリセルアレイ部 12においては、下部電極 38と強誘電体膜 40と上部電極 42とからなる強誘電体キャパシタ 44が形成されている。

[0033] 周辺回路部 14における層間絶縁膜 36上には、メモリセルアレイ部 12における強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40と上部電極 42とからなるダミーキャパシタ 46が形成されてレ、る。

[0034] 周辺回路部 14に形成されたダミーキャパシタ 46は、水素ガスや水分を吸着し、水素ガスや水分カモリセルアレイ部 12内に侵入するのを抑制するものである。これにより、メモリセルを構成する強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性の劣化を抑制することができる。

[0035] 強誘電体キャパシタ 44及びダミーキャパシタ 46が形成された層間絶縁膜 36上には、層間絶縁膜 48が形成されている。

[0036] 層間絶縁膜 48には、強誘電体キャパシタ 38の上部電極 42に達するコンタクトホール 50が形成されている。また、層間絶縁膜 48には、ソース Zドレイン拡散層 32に達するコンタクトホール 52a、 52bが形成されている。

[0037] コンタクトホール 52a、 52b内には、例えばタングステンよりなる導体プラグ 54a、 54 bがそれぞれ埋め込まれてレ、る。

[0038] 層間絶縁膜 48上及びコンタクトホール 50内には、配線 56aが形成されている。強誘電体キャパシタ 44の上部電極 42と、トランジスタ 34のソース/ドレイン拡散層 32 に接続する導体プラグ 54aとは、配線 56aにより接続されている。また、層間絶縁膜 4 8上には、導体プラグ 54bに接続する配線 56bが形成されている。配線 56a、 56bは、例えば、膜厚 150nmの TiN膜と、膜厚 550nmの AlCu膜と、膜厚 5nmの Ti膜と、膜厚 150nmの TiN膜とを順次積層してなる積層膜により構成されている。

[0039] こうして、メモリセルアレイ部 12には、 2つのトランジスタ 34及び 2つの強誘電体キヤパシタ 44を有する 2T2C型のメモリセルが構成されている。

[0040] 配線 56a、 56bが形成された層間絶縁膜 48上には、層間絶縁膜 58が形成されている。

[0041] 層間絶縁膜 58には、配線 56bに達するコンタクトホール 60aが形成されている。

[0042] コンタクトホール 60a内には、例えばタングステンよりなる導体プラグ 62aが坦め込まれている。

[0043] 導体プラグ 62aが坦め込まれた層間絶縁膜 58上には、導体プラグ 62aに接続する配線 64aが形成されている。配線 64aは、例えば、膜厚 50nmの Ti膜と、膜厚 500η mの AlCu膜と、膜厚 5nmの Ti膜と、膜厚 150nmの TiN膜とを順次積層してなる積層膜により構成されている。

[0044] 配線 64aが形成された層間絶縁膜 58上には、層間絶縁膜 66が形成されている。

[0045] 層間絶縁膜 66には、配線 64aに達するコンタクトホール 68aが形成されている。

[0046] コンタクトホール 68内には、例えばタングステンよりなる導体プラグ 70aが埋め込まれている。

[0047] 導体プラグ 70aが坦め込まれた層間絶縁膜 66上には、導体プラグ 70aに接続する配線 72aが形成されている。配線 72aは、例えば、膜厚 50nmの TiN膜と、膜厚 500 nmの AlCu膜と、膜厚 lOOnmの TiN膜とを順次積層してなる積層膜により構成されている。

[0048] 配線 72aが形成された層間絶縁膜 66上には、絶縁膜 74が形成されている。

[0049] 絶縁膜 74上には、例えばポリイミド膜よりなるパッシベーシヨン膜 76が形成されてレ、る。

[0050] 図 3 (a)は、本実施形態による半導体装置におけるボンディングパッド部 18の構造を示す平面図であり、図 1中の円で囲まれた領域 Rを拡大して示したものである。図

2

3 (b)は、図 3 (a)中の B— B' 線に沿った拡大断面図である。

[0051] 図 3 (b)に示すように、半導体基板 20上には、素子領域を画定する素子分離領域 2 2が形成されている。

[0052] 素子分離領域 22が形成された半導体基板 20上には、層間絶縁膜 36が形成されている。

[0053] 層間絶縁膜 36上には、図 3 (a)及び図 3 (b)に示すように、メモリセルアレイ部 12おける強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40と上部電極 42とからなるダミーキャパシタ 46が形成されている。

[0054] ボンディングパッド部 18に形成されたダミーキャパシタ 46は、水素ガスや水分を吸着し、水素ガスや水分力^モリセルアレイ部 12内に侵入するのを抑制するものである。これにより、メモリセルを構成する強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性の劣化を抑制することができる。

[0055] ダミーキャパシタ 46が形成された層間絶縁膜 36上には、層間絶縁膜 48が形成されている。 [0056] 層間絶縁膜 48上には、配線 56cが形成されている。配線 56cは、配線 56a、 56bと同様の積層膜により構成されている。

[0057] 配線 56cが形成された層間絶縁膜 48上には、層間絶縁膜 58が形成されている。

[0058] 層間絶縁膜 58には、配線 56cに達するコンタクトホール 60bが形成されている。

[0059] コンタクトホール 60b内には、例えばタングステンよりなる導体プラグ 62bが坦め込まれている。

[0060] 導体プラグ 62bが坦め込まれた層間絶縁膜 58上には、導体プラグ 62bに接続する配線 64bが形成されている。配線 64bは、配線 64aと同様の積層膜により構成されている。

[0061] 配線 64bが形成された層間絶縁膜 58上には、層間絶縁膜 66が形成されている。

[0062] 層間絶縁膜 66には、配線 64bに達するコンタクトホール 68bが形成されている。

[0063] コンタクトホール 68b内には、タングステンよりなる導体プラグ 70bが坦め込まれている。

[0064] 導体プラグ 70bが坦め込まれた層間絶縁膜 66上には、導体プラグ 70bに接続する配線 72b (ボンディングパッド 16)が形成されている。

[0065] 配線 72bが形成された層間絶縁膜 66上には、絶縁膜 74が形成されている。絶縁膜 74には、配線 72b (ボンディングパッド 16)に達する開口部 75aが形成されている

[0066] 開口部 74が形成された絶縁膜 74上には、例えばポリイミド膜よりなるパッシベーシヨン膜 76が形成されている。パッシベーシヨン膜 76には、絶縁膜 74に形成された開口部 75aを介して配線 72b (ボンディングパッド 16)に達する開口部 75bが形成されている。

[0067] こうして、本実施形態による半導体装置が構成されている。

[0068] 本実施形態による半導体装置は、強誘電体キャパシタ 44を有するメモリセルが配歹 IJされたメモリセルアレイ部 12が設けられたチップ 10において、メモリセルアレイ部 1 2周辺の周辺回路部 14及びチップ 10周縁部のボンディングパッド部 18に、強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40と上部電極 42とからなるダミ一キャパシタ 46が形成されていることに主たる特徴がある。

[0069] メモリセルアレイ部 12を囲む周辺回路部 14及びボンディングパッド部 18に形成されたダミーキャパシタ 46は、外部からチップ 10内に侵入してくる水素ガスや水分を吸着する。この結果、メモリセルアレイ部 12内に水素ガスや水分が侵入するのを抑制すること力 Sできる。これにより、メモリセルアレイ部 12における強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性が水素ガスや水分により劣化されるのを抑制することができる。したがって、半導体装置の水素ガスに対する耐性及び耐湿性を向上することができ、信頼性の高い半導体装置を高い製造歩留りで提供することができる。

[0070] 本実施形態による半導体装置において、周辺回路部 14及びボンディングパッド部 18におけるダミーキャパシタ 46は、以下に述べるルールに従って、チップ 10上の回路に影響を与えることなぐ可能な限り多く形成されている。本実施形態による半導体装置におけるダミーキャパシタ 46の形成ルールについて図 4を用いて説明する。

[0071] まず、ダミーキャパシタ 46は、図 4に示すように、メモリセルアレイ部 12における強誘電体キャパシタ 44を避けて形成されている。メモリセルアレイ部 12における強誘電体キャパシタ 44と隣接して形成されたダミーキャパシタ 46と、メモリセルアレイ部 12における強誘電体キャパシタ 44との間隔 Dは、例えば 0. 75 μ ΐηとなっている。

1

[0072] また、ダミーキャパシタ 46は、半導体基板 10上に形成されたゲート電極 28等のポリシリコン層 78に導体プラグ 80が接続するコンタクト部 82を避けて形成されている。コンタクト部 82と隣接して形成されたダミーキャパシタ 46と、コンタクト部 82における導体プラグ 80との間隔 Dは、例えば 0. 6 μ ΐηとなっている。

2

[0073] さらに、ダミーキャパシタ 46は、半導体基板 10上に導体プラグ 84が直接接続された活性領域 86を避けて形成されている。活性領域 86と隣接して形成されたダミーキヤノシタ 46と、活性領域 86との間隔 Dは、例えば 1. O z mとなっている。

3

[0074] ダミーキャパシタ 46の上部電極 42の平面形状は、一辺の長さ Dが例えば 3. Ο μ

4

mの正方形状となっている。また、ダミーキャパシタ 46の強誘電体膜 40及び下部電極 38の平面形状は、一辺の長さ Dが例えば 4. O x mの正方形状となっている。上

5

部電極 42の周縁部と、強誘電体膜 40及び下部電極 38の周縁部との間隔 Dは、例えば 0· 5 /imとなっている。このような複数個のダミーキャパシタ 46力例えば 1· Ομ mの間隔 Dで配列されている。

[0075] なお、ダミーキャパシタ 46は、上記の図 4に示す形成ルールに基づいて、チップ 10 の空レ、てレ、るスペースにできるだけ多く形成することが望ましレ、。

[0076] 特に、チップ 10の周縁部に設けられたボンディングパッド部 16には、空いているスペースが充分に存在するため、周辺回路部 14と比較してより多くのダミーキャパシタ 46を形成することができる。このように、チップ 10周縁部により多くのダミーキャパシタ 46を形成することにより、チップ 10の側面からチップ 10内に侵入する水素ガスや水分をより効果的に吸着することができる。

[0077] 次に、本実施形態による半導体装置の製造方法について図 5乃至図 17を用いて説明する。なお、図 5(a)、図 5(c)、図 6(a)、図 6(c)、図 7(a)、図 7(c)、図 8(a)、図 8(c),図 9(a)、図 9(c)、図 10(a)、図 10(c)、図 ll(a)、図 ll(c)、図 12(a)、図 13 (a)、図 14(a)、図 15(a)、図 16 (a)、及び図 17 (a)は、メモリセルアレイ部 12及び周辺回路部 14の工程断面図を示しており、図 2(a)中の A— 線断面に対応している。また、図 5(b)、図 5(d)、図 6(b)、図 6(d)、図 7(b)、図 7(d)、図 8(b)、図 8(d)、図 9(b),図 9(d)、図 10(b)、図 10(d)、図 ll(b)、 011(d),図 12(b)、図 13(b)、図 14(b),図 15(b)、図 16(b)、及び図 17(b)は、ボンディングパッド部 18の工程断面図を示しており、図 3(a)中の B— 線断面に対応している。

[0078] まず、例えばシリコンよりなる半導体基板 20に、例えば LOCOS (LOCal Oxidation of Silicon)法により、素子領域を画定する素子分離領域 22を形成する。

[0079] 次いで、イオン注入法により、ドーパント不純物を導入することにより、ゥエル 24を形成する。

[0080] 次いで、通常のトランジスタの形成方法を用いて、素子領域に、ゲート電極 (ゲート配線） 28とソース/ドレイン拡散層 32とを有するトランジスタ 34を形成する（図 5 (a)、図 5(b))。

[0081] 次いで、全面に、例えばプラズマ CVD法により、例えば膜厚 200nmの Si〇N膜を形成する。続いて、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 600η mの NSG(Nondoped Silicate Glass)膜を形成する。こうして、 Si〇N膜と NSG膜とを順次積層してなる層間絶縁膜 36が形成される。

[0082] 層間絶縁膜 36を形成した後、例えば CMP (Chemical Mechanical Polishing)法により、層間絶縁膜 36の表面を平坦化する（図 5 (c)、図 5 (d) )。

[0083] 次いで、全面に、例えばスパッタ法により、例えば膜厚 20nmの Ti膜を形成する。

続いて、全面に、例えばスパッタ法により、例えば膜厚 175nmの Pt膜を形成する。こうして、 Ti膜と Pt膜とを順次積層してなる積層膜 38が形成される。積層膜 38は、強誘電体キャパシタ 44及びダミーキャパシタ 46の下部電極となるものである。

[0084] 次いで、全面に、例えばスパッタ法により、強誘電体膜 40を形成する。強誘電体膜

40としては、例えば膜厚 200nmの PZT膜を形成する。なお、ここでは、強誘電体膜 40をスパッタ法により形成する場合を例に説明したが、強誘電体膜 40の形成方法はスパッタ法に限定されるものではなレ、。例えば、ゾル 'ゲル法、 MOD (Metal Organic Deposition)法、 MOCVD法等により強誘電体膜 40を形成してもよい。

[0085] 次いで、全面に、例えばスパッタ法又は MOCVD法により、例えば膜厚 200nmの I r〇膜 42を形成する（図 6 (a)、図 6 (b) )。 IrO膜 42は、強誘電体キャパシタ 44及び

X X

ダミーキャパシタ 46の上部電極となるものである。

[0086] 次いで、全面に、スピンコート法により、フォトレジスト膜 88を形成する。

[0087] 次いで、フォトリソグラフィ一により、フォトレジスト膜 88を、強誘電体キャパシタ 44及びダミーキャパシタ 46の上部電極の平面形状にパターニングする。

[0088] 次いで、フォトレジスト膜 88をマスクとして、 IrO膜 42をエッチングする。こうして、強

X

誘電体キャパシタ 44及びダミーキャパシタ 46について、それぞれ積層膜よりなる上部電極 42が形成される（図 6 (c)、図 6 (d) )。この後、フォトレジスト膜 88を剥離する。

[0089] 次いで、全面に、スピンコート法により、フォトレジスト膜 90を形成する。

[0090] 次いで、フォトリソグラフィ一により、フォトレジスト膜 90を、強誘電体キャパシタ 44及びダミーキャパシタ 46の強誘電体膜の平面形状にパターユングする。

[0091] 次いで、フォトレジスト膜 90をマスクとして、強誘電体膜 40をエッチングする。こうして、強誘電体キャパシタ 44及びダミーキャパシタ 46について、それぞれ所定の平面形状パターニングされた強誘電体膜 40が形成される。（図 7 (a)、図 7 (b) )。この後、フォトレジスト膜 90を剥離する。 [0092] 次いで、全面に、スピンコート法により、フォトレジスト膜 92を形成する。

[0093] 次いで、フォトリソグラフィ一により、フォトレジスト膜 92を、強誘電体キャパシタ 44及びダミーキャパシタ 46の下部電極 38の平面形状にパターユングする。

[0094] 次いで、フォトレジスト膜 92をマスクとして、積層膜 38をエッチングする（図 7 (b)、図

7 (d) )。こうして、強誘電体キャパシタ 44及びダミーキャパシタ 46について、それぞれ積層膜よりなる下部電極 38が形成される。この後、フォトレジスト膜 92を剥離する。

[0095] こうして、メモリセルアレイ部 12において強誘電体キャパシタ 44が形成されるとともに、周辺回路部 14及びボンディングパッド部 18においてダミーキャパシタ 46が形成される。

[0096] 次いで、全面に、例えば CVD法により、例えば膜厚 20nmの酸化アルミニウム膜を形成する。続いて、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 1500 nmの NSG膜を形成する。こうして、酸化アルミニウム膜と NSG膜とを順次積層してなる層間絶縁膜 48が形成される。

[0097] 層間絶縁膜 48を形成した後、例えば CMP法により、層間絶縁膜 48の表面を平坦化する（図 8 (a)、図 8 (b) )。

[0098] 次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜 48及び層間絶縁膜 36に、ソース/ドレイン拡散層 32に達するコンタクトホール 52a、 52bを形成する（図 8 (b)ヽ図 8 (c) )。

[0099] 次いで、全面に、例えばスパッタ法により、例えば膜厚 20nmの Ti膜を形成する。

続いて、全面に、例えばスパッタ法又は CVD法により、例えば膜厚 50nmの TiN膜を形成する。こうして、 Ti膜と TiN膜とによりバリアメタル膜（図示せず）が構成される。

[0100] 次いで、全面に、例えば CVD法により、例えば膜厚 500nmのタングステン膜を形成する。

[0101] 次いで、例えば CMP法により、層間絶縁膜 48の表面が露出するまで、タンダステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール 52a、 52b内に、タンダステンよりなる導体プラグ 54a、 54bがそれぞれ坦め込まれる（図 9 (a)、図 9 (b) )。

[0102] 次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜 48に、強誘電体キャパシタ 44の上部電極 42に達するコンタクトホール 50を形成する（図 9 (c)、図 9亂

[0103] 次いで、全面に、例えば膜厚 150nmの TiN膜と、例えば膜厚 550nmの AlCu膜と、例えば膜厚 5nmの Ti膜と、例えば膜厚 150nmの TiN膜とを順次積層する。こうして、 TiN膜と AlCu膜と Ti膜と TiN膜とを順次積層してなる導体膜が形成される。

[0104] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターユングする。これにより、メモリセルアレイ部 12においては、強誘電体キャパシタ 44の上部電極 4 2と導体プラグ 54aとを接続する配線 56a、及び導体プラグ 54bに接続する配線 56b が形成される。また、ボンディングパッド部 18においては、配線 56cが形成される（図 10 (a) ,図 10 (b) )。

[0105] 次いで、全面に、例えば CVD法により、例えば膜厚 20nmの酸化アルミニウム膜を形成する。続いて、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 2600 nmの NSG膜を形成する。こうして、酸化アルミニウム膜と NSG膜とを順次積層してなる層間絶縁膜 58が形成される。

[0106] 層間絶縁膜 58を形成した後、例えば CMP法により、層間絶縁膜 58の表面を平坦化する（図 10 (c)、図 10亂

[0107] 次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜 58に、配線 56 b、 56cに達するコンタクトホール 60a、 60bをそれぞれ形成する（図 11 (a)、図 11 (b) ) ₀

[0108] 次いで、全面に、例えばスパッタ法により、例えば膜厚 50nmの TiN膜を形成する。

こうして、 TiN膜によりバリアメタル膜（図示せず）が構成される。

[0109] 次いで、全面に、例えば CVD法により、例えば膜厚 650nmのタングステン膜を形成する。

[0110] 次いで、例えば CMP法により、層間絶縁膜 58上の TiN膜の表面が露出するまで、タングステン膜を研磨する。こうして、コンタクトホール 60a、 60b内に、タングステンよりなる導体プラグ 62a、 62bがそれぞれ埋め込まれる（図 11 (c)、図 l l (d) )。

[0111] 次いで、全面に、例えば膜厚 500nmの AlCu膜と、例えば膜厚 5nmの Ti膜と、例えば膜厚 150nmの TiN膜とを順次積層する。こうして、 TiN膜と Ti膜と AlCu膜と Ti N膜とを順次積層してなる導体膜が形成される。 [0112] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、メモリセルアレイ部 12においては、導体プラグ 62aに接続する配線 64a が形成される。また、ボンディングパッド部 18においては、導体プラグ 62bに接続する配線 56cが形成される（図 12 (a)、図 12 (b) )。

[0113] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 2200nmの NS G膜よりなる層間絶縁膜 66を形成する。

[0114] 層間絶縁膜 66を形成した後、例えば CMP法により、層間絶縁膜 66の表面を平坦化する（図 13 (a)、図 13 (b) )。

[0115] 次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜 66に、配線 64 a、 64bに達するコンタクトホーノレ 68a、 68bをそれぞれ形成する（図 14 (a)、図 14 (b)

[0116] 次いで、全面に、例えばスパッタ法により例えば膜厚 50nmの TiN膜を形成する。こうして、 TiN膜によりバリアメタル膜（図示せず）が構成される。

[0117] 次いで、全面に、例えば CVD法により、例えば膜厚 650nmのタングステン膜を形成する。

[0118] 次いで、例えば CMP法により、層間絶縁膜 66上の TiN膜の表面が露出するまで、タングステン膜を研磨する。こうして、コンタクトホール 68a、 68b内に、タングステンよりなる導体プラグ 70a、 70bがそれぞれ埋め込まれる（図 15 (a)、図 15 (b) )。

[0119] 次いで、全面に、例えば膜厚 500nmの AlCu膜と、例えば膜厚 lOOnmの TiN膜とを順次積層する。こうして、 TiN膜と AlCu膜と TiN膜とを順次積層してなる導体膜が形成される。

[0120] 次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターユングする。これにより、メモリセルアレイ部 12においては、導体プラグ 70aに接続する配線 72a が形成される。また、ボンディングパッド部 18においては、導体プラグ 70bに接続する配線 72b (ボンディングパッド 16)が形成される（図 16 (a)、図 16 (b) )。

[0121] 次いで、全面に、例えばプラズマ TEOSCVD法により、例えば膜厚 lOOnmの NS G膜を形成する。続いて、全面に、例えばプラズマ CVD法により、例えば膜厚 350η mのシリコン窒化膜を形成する。こうして、 NSG膜とシリコン窒化膜とを順次積層してなる絶縁膜 74が形成される。

[0122] 次いで、フォトリソグラフィー及びドライエッチングにより、絶縁膜 74に、配線 72b (ボンデイングパッド 16)に達する開口部 75aを形成する。

[0123] 次いで、全面に、例えば膜厚 3. 0 μ mのポリイミド膜よりなるパッシベーシヨン膜 76 を形成し、フォトリソグラフィ一により、パッシベーシヨン膜 76の開口部 75b上の領域に、開口部 75bを形成する（図 17 (a)、図 17 (b) )。

[0124] こうして、本実施形態による半導体装置が製造される。

[0125] このように、本実施形態によれば、強誘電体キャパシタ 44を有するメモリセルが配歹 IJされたメモリセルアレイ部 12が設けられたチップ 10において、周辺回路部 14及びボンディングパッド部 18に、強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40と上部電極 42とからなり、水素ガスや水分を吸着するダミーキャパシタ 46を形成するので、メモリセルアレイ部 1 2内に水素ガスや水分が侵入するのを抑制することができる。これにより、メモリセルアレイ部 1 2における強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性が水素ガスや水分により劣化されるのを抑制することができる。したがって、半導体装置の水素ガスに対する耐性及び耐湿性を向上することができ、信頼性の高い半導体装置を高い製造歩留りで提供すること力 Sできる。

[0126] [第 2実施形態]

本発明の第 2実施形態による半導体装置及びその製造方法について図 18乃至図 21を用いて説明する。図 18は本実施形態による半導体装置におけるメモリセルァレィ部の周縁部近傍の構造を示す概略図、図 19は本実施形態による半導体装置におけるボンディングパッド部の構造を示す概略図、図 20及び図 21は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

[0127] 本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、ダミーキャパシタ 46に代えて、強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40とを順次積層してなるダミ一層 94が形成されており、ダミー層 94上には上部電極 42が形成されていない点で、第 1実施形態による半導体装置と異なっている。本実施形態による半導体装置のように、上部電極 42を有さず、下部電極 38と強誘電体膜 40とを順次積層してなるダミ一層 94によっても、第 1実施形態による半導体装置と同様に、メモリセルアレイ部 12 内に水素ガスや水分が侵入するのを抑制することができる。

[0128] 以下、本実施形態による半導体装置の構造について図 18及び図 19を用いて説明する。

[0129] 図 18 (a)は、本実施形態による半導体装置におけるメモリセルアレイ部 12の周縁部近傍の構造を示す平面図である。図 18 (b)は、図 18 (a)中の A— 線に沿った拡大断面図である。

[0130] メモリセルアレイ部 12における層間絶縁膜 36上には、図 18 (a)及び図 18 (b)に示すように、第 1実施形態による半導体装置と同様に、下部電極 38と強誘電体膜 40と上部電極 42とからなる強誘電体キャパシタ 44が形成されている。

[0131] 周辺回路部 14における層間絶縁膜 36上には、メモリセルアレイ部 12における強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40とを順次積層してなるダミー層 94が形成されている。

[0132] 周辺回路部 14に形成されたダミー層 94は、水素ガスや水分を吸着し、水素ガスや水分がメモリセルアレイ部 12内に侵入するのを抑制するものである。これにより、メモリセルを構成する強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性の劣化を抑制することができる。

[0133] 図 19 (a)は、本実施形態による半導体装置におけるボンディングパッド部 18の構造を示す平面図である。図 19 (b)は、図 19 (a)中の B— 線に沿った拡大断面図である。

[0134] 層間絶縁膜 36上には、図 19 (a)及び図 19 (b)に示すように、メモリセルアレイ部 12 おける強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40とを順次積層してなるダミー層 94が形成されている。ダミー層 94上には、上部電極 42は形成されていない。

[0135] ボンディングパッド部 18に形成されたダミー層 94は、水素ガスや水分を吸着し、水素ガスや水分カモリセルアレイ部 12内に侵入するのを抑制するものである。これにより、メモリセルを構成する強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性の劣化を抑制することができる。

[0136] 上述した周辺回路部 14及びボンディングパッド部 18におけるダミー層 94は、図 4 に示す第 1実施形態による半導体装置におけるダミーキャパシタ 46の形成ルールと同様の形成ルールに従って形成されてレ、る。

[0137] 本実施形態による半導体装置は、強誘電体キャパシタ 44を有するメモリセルが配歹 IJされたメモリセルアレイ部 12が設けられたチップ 10において、メモリセルアレイ部 1 2周辺の周辺回路部 14及びチップ 10周縁部のボンディングパッド部 18に、強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40とを順次積層してなるダミー層 94が形成されていることに主たる特徴がある。

[0138] メモリセルアレイ部 12の外部に位置する周辺回路部 14及びボンディングパッド部 1 8に形成されたダミー層 94は、外部からチップ 10内に侵入してくる水素ガスや水分を吸着する。この結果、メモリセルアレイ部 12内に水素ガスや水分が侵入するのを抑制すること力 Sできる。これにより、メモリセルアレイ部 12における強誘電体キャパシタ 44 による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性が水素ガスや水分により劣化されるのを抑制することができる。したがって、半導体装置の水素ガスに対する耐性及び耐湿性を向上することができ、信頼性の高い半導体装置を高い製造歩留りで提供することができる。

[0139] 次に、本実施形態による半導体装置の製造方法について図 20及び図 21を用いて説明する。なお、図 20 (a)、図 20 (c)、図 21 (a)、及び図 21 (c)は、メモリセルアレイ部 12及び周辺回路部 14の工程断面図を示しており、図 18 (a)中の A— 線断面に対応している。また、図 20 (b)、図 20 (d)、図 21 (b)、及び図 21 (d)は、ボンディングパッド部 18の工程断面図を示しており、図 19 (a)中の B— 線断面に対応している。

[0140] まず、図 5、図 6 (a)及び図 6 (b)に示す第 1実施形態による半導体装置の製造方法と同様にして、強誘電体キャパシタ 44の下部電極となる積層膜 38、強誘電体膜 40、及び上部電極となる Ir〇膜 42までを形成する（図 20 (a)、図 20 (b) )。 [0141] 次いで、全面に、スピンコート法により、フォトレジスト膜 88を形成する。

[0142] 次いで、フォトリソグラフィ一により、フォトレジスト膜 88を、強誘電体キャパシタ 44の上部電極の平面形状にパターニングする。なお、ここでは、第 1実施形態による半導体装置の製造方法と異なり、周辺回路部 14及びボンディングパッド部 18におけるダミー層 94の形成予定領域にはフォトレジスト膜 88を残存させない。

[0143] 次いで、フォトレジスト膜 88をマスクとして、 IrO膜 42をエッチングする。こうして、強

X

誘電体キャパシタ 44について、 IrO膜よりなる上部電極 42が形成される。周辺回路

X

部 14及びボンディングパッド部 18における IrO膜 42は、エッチングにより除去される

X

(図 20 (c)、図 20 (d) )。この後、フォトレジスト膜 88を剥離する。

[0144] 次いで、全面に、スピンコート法により、フォトレジスト膜 90を形成する。

[0145] 次いで、フォトリソグラフィ一により、フォトレジスト膜 90を、強誘電体キャパシタ 44の強誘電体膜の平面形状にパターニングするとともに、ダミー層 94の強誘電体膜の平面形状にパターユングする。

[0146] 次いで、フォトレジスト膜 90をマスクとして、強誘電体膜 40をエッチングする。こうして、強誘電体キャパシタ 44及びダミー層 94について、それぞれ所定の平面形状パタ一二ングされた強誘電体膜 40が形成される。（図 21 (a)、図 21 (b) )。この後、フォトレジスト膜 90を剥離する。

[0147] 次いで、全面に、スピンコート法により、フォトレジスト膜 92を形成する。

[0148] 次いで、フォトリソグラフィ一により、フォトレジスト膜 92を、強誘電体キャパシタ 44の下部電極 38の平面形状にパターニングするとともに、ダミー層 94の下部電極 38の平面形状にパターユングする。

[0149] 次いで、フォトレジスト膜 92をマスクとして、積層膜 38をエッチングする（図 21 (c)、図 21 (d) )。こうして、強誘電体キャパシタ 44について、積層膜よりなる下部電極が 3

8形成されるとともに、ダミー層 94について、積層膜よりなる下部電極 38が形成される。この後、フォトレジスト膜 92を剥離する。

[0150] こうして、メモリセルアレイ部 12において強誘電体キャパシタ 44が形成されるとともに、周辺回路部 14及びボンディングパッド部 18においてダミー層 94が形成される。

[0151] この後の工程は、図 8乃至図 17に示す第 1実施形態による半導体装置の製造方法と同様であるので説明を省略する。

[0152] このように、本実施形態によれば、強誘電体キャパシタ 44を有するメモリセルが配歹 IJされたメモリセルアレイ部 12が設けられたチップ 10において、周辺回路部 14及びボンディングパッド部 18に、強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40と力、らなり、水素ガスや水分を吸着するダミー層 94を形成するので、メモリセルアレイ部 12内に水素ガスや水分が侵入するのを抑制することができる。これにより、メモリセルアレイ部 12における強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性が水素ガスや水分により劣化されるのを抑制すること力 Sできる。したがって、半導体装置の水素ガスに対する耐性及び耐湿性を向上することができ、信頼性の高い半導体装置を高い製造歩留りで提供することができる。

[0153] [第 3実施形態]

本発明の第 3実施形態による半導体装置及びその製造方法について図 22乃至図 25を用いて説明する。図 22は本実施形態による半導体装置におけるメモリセルァレィ部の周縁部近傍の構造を示す概略図、図 23は本実施形態による半導体装置におけるボンディングパッド部の構造を示す概略図、図 24及び図 25は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

[0154] 本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、ダミーキャパシタ 46に代えて、強誘電体キャパシタ 44と同様の下部電極 38よりなるダミー層 96が形成されており、ダミ一層 96上には強誘電体膜 40及び上部電極 42は形成されていない点で、第 1実施形態による半導体装置と異なっている。本実施形態による半導体装置のように、上部電極 42及び強誘電体膜 40を有さず、下部電極 38よりなるダミー層 96によっても、第 1実施形態による半導体装置と同様に、メモリセルアレイ部 12内に水素ガスや水分が侵入するのを抑制することができる。

[0155] 以下、本実施形態による半導体装置の構造について図 22及び図 23を用いて説明する。

[0156] 図 22 (a)は、本実施形態による半導体装置におけるメモリセルアレイ部 12の周縁部近傍の構造を示す平面図である。図 22 (b)は、図 22 (a)中の A— 線に沿った拡大断面図である。

[0157] メモリセルアレイ部 12における層間絶縁膜 36上には、図 22 (a)及び図 22 (b)に示すように、第 1実施形態による半導体装置と同様に、下部電極 38と強誘電体膜 40と上部電極 42とからなる強誘電体キャパシタ 44が形成されている。

[0158] 周辺回路部 14における層間絶縁膜 36上には、メモリセルアレイ部 12における強誘電体キャパシタ 44と同様の下部電極 38よりなるダミー層 96が形成されている。ダミー層 96上には、強誘電体膜 40及び上部電極 42は形成されていない。

[0159] 周辺回路部 14に形成されたダミー層 96は、水素ガスや水分を吸着し、水素ガスや水分力^モリセルアレイ部 12内に侵入するのを抑制するものである。これにより、メモリセルを構成する強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性の劣化を抑制することができる。

[0160] 図 23 (a)は、本実施形態による半導体装置におけるボンディングパッド部 18の構造を示す平面図である。図 23 (b)は、図 23 (a)中の B-B' 線に沿った拡大断面図である。

[0161] 層間絶縁膜 36上には、図 23 (a)及び図 23 (b)に示すように、メモリセルアレイ部 12 おける強誘電体キャパシタ 44と同様の下部電極 38よりなるダミー層 96が形成されている。ダミー層 96上には、強誘電体膜 40及び上部電極 42は形成されていない。

[0162] ボンディングパッド部 18に形成されたダミー層 96は、水素ガスや水分を吸着し、水素ガスや水分力^モリセルアレイ部 12内に侵入するのを抑制するものである。これにより、メモリセルを構成する強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性の劣化を抑制することができる。

[0163] 上述した周辺回路部 14及びボンディングパッド部 18におけるダミー層 96は、図 4 に示す第 1実施形態による半導体装置におけるダミーキャパシタ 46の形成ルールと同様の形成ルールに従って形成されてレ、る。

[0164] 本実施形態による半導体装置は、強誘電体キャパシタ 44を有するメモリセルが配歹 IJされたメモリセルアレイ部 12が設けられたチップ 10において、メモリセルアレイ部 1 2周辺の周辺回路部 14及びチップ 10周縁部のボンディングパッド部 18に、強誘電体キャパシタ 44と同様の下部電極 38よりなるダミー層 96が形成されていることに主たる特徴がある。

[0165] メモリセルアレイ部 12の外部に位置する周辺回路部 14及びボンディングパッド部 1 8に形成されたダミー層 96は、外部からチップ 10内に侵入してくる水素ガスや水分を吸着する。この結果、メモリセルアレイ部 12内に水素ガスや水分が侵入するのを抑制すること力 Sできる。これにより、メモリセルアレイ部 12における強誘電体キャパシタ 44 による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性が水素ガスや水分により劣化されるのを抑制することができる。したがって、半導体装置の水素ガスに対する耐性及び耐湿性を向上することができ、信頼性の高い半導体装置を高い製造歩留りで提供することができる。

[0166] 次に、本実施形態による半導体装置の製造方法について図 24及び図 25を用いて説明する。なお、図 24 (a)、図 24 (c)、図 25 (a)、及び図 25 (c)は、メモリセルアレイ部 12及び周辺回路部 14の工程断面図を示しており、図 22 (a)中の A— 線断面に対応している。また、図 25 (b)、図 25 (d)、図 25 (b)、及び図 25 (d)は、ボンディングパッド部 18の工程断面図を示しており、図 23 (a)中の B— 線断面に対応している。

[0167] まず、図 5、図 6 (a)及び図 6 (b)に示す第 1実施形態による半導体装置の製造方法と同様にして、強誘電体キャパシタ 44の下部電極となる積層膜 38、強誘電体膜 40、及び上部電極となる Ir〇膜 42までを形成する（図 24 (a)、図 24 (b) )。

X

[0168] 次いで、全面に、スピンコート法により、フォトレジスト膜 88を形成する。

[0169] 次いで、フォトリソグラフィ一により、フォトレジスト膜 88を、強誘電体キャパシタ 44の上部電極の平面形状にパターユングする。なお、ここでは、第 1実施形態による半導体装置の製造方法と異なり、周辺回路部 14及びボンディングパッド部 18におけるダミー層 96の形成予定領域にはフォトレジスト膜 88を残存させない。

[0170] 次いで、フォトレジスト膜 88をマスクとして、 Ir〇膜 42をエッチングする。こうして、強

X

誘電体キャパシタ 44について、 IrO膜よりなる上部電極 42が形成される。周辺回路部 14及びボンディングパッド部 18における IrO膜 42は、エッチングにより除去される

X

(図 24 (c)、図 24 (d) )。この後、フォトレジスト膜 88を剥離する。

[0171] 次いで、全面に、スピンコート法により、フォトレジスト膜 90を形成する。

[0172] 次いで、フォトリソグラフィ一により、フォトレジスト膜 90を、強誘電体キャパシタ 44の強誘電体膜の平面形状にパターニングする。さらに、本実施形態による半導体装置の製造方法では、周辺回路部 14及びボンディングパッド部 18におけるダミー層 96 の形成予定領域にはフォトレジスト膜 90を残存させない。

[0173] 次いで、フォトレジスト膜 90をマスクとして、強誘電体膜 40をエッチングする。こうして、強誘電体キャパシタ 44について、所定の平面形状パターユングされた強誘電体膜 40が形成される。周辺回路部 14及びボンディングパッド部 18における強誘電体膜 40は、エッチングにより除去される（図 25 (a)、図 25 (b) )。この後、フォトレジスト膜 90を剥離する。

[0174] 次いで、全面に、スピンコート法により、フォトレジスト膜 92を形成する。

[0175] 次いで、フォトリソグラフィ一により、フォトレジスト膜 92を、強誘電体キャパシタ 44の下部電極 38の平面形状にパターニングするとともに、ダミー層 96の下部電極 38の平面形状にパターユングする。

[0176] 次いで、フォトレジスト膜 92をマスクとして、積層膜 38をエッチングする（図 25 (c)、図 25 (d) )。こうして、強誘電体キャパシタ 44について、積層膜よりなる下部電極が 3

8形成されるとともに、ダミー層 96について、積層膜よりなる下部電極 38が形成される。この後、フォトレジスト膜 92を剥離する。

[0177] こうして、メモリセルアレイ部 12において強誘電体キャパシタ 44が形成されるとともに、周辺回路部 14及びボンディングパッド部 18においてダミー層 96が形成される。

[0178] この後の工程は、図 8乃至図 17に示す第 1実施形態による半導体装置の製造方法と同様であるので説明を省略する。

[0179] このように、本実施形態によれば、強誘電体キャパシタ 44を有するメモリセルが配歹 IJされたメモリセルアレイ部 12が設けられたチップ 10において、周辺回路部 14及びボンディングパッド部 18に、強誘電体キャパシタ 44と同様の下部電極 38からなり、水素ガスや水分を吸着するダミー層 96を形成するので、メモリセルアレイ部 12内に水素ガスや水分が侵入するのを抑制することができる。これにより、メモリセルアレイ部 1 2における強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性が水素ガスや水分により劣化されるのを抑制することができる。したがって、半導体装置の水素ガスに対する耐性及び耐湿性を向上することができ、信頼性の高い半導体装置を高い製造歩留りで提供することができる。

[0180] [第 4実施形態]

本発明の第 4実施形態による半導体装置の製造方法について図 26及び図 27を用いて説明する。図 26は本実施形態による半導体装置の構造を示す平面図、図 27は本実施形態による半導体装置におけるチップ周縁部を示す概略図である。なお、第 1実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。

[0181] 本実施形態による半導体装置の基本的構成は、第 1実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、チップ 10周縁部にボンディングパッド 16が形成されていない部分を有している点で、第 1実施形態による半導体装置と異なっている。

[0182] すなわち、図 26に示すように、チップ 10周縁部のうち、対向する一組の端辺近傍の部分には、第 1実施形態による半導体装置と同様に、ボンディングパッド 16が配列して形成されている。一方、チップ 10周縁部のうち、対向する他の組の端辺近傍の部分には、ボンディングパッド 16は形成されていない。

[0183] 図 27 (a)は、本実施形態による半導体装置におけるボンディングパッド 16が形成されていないチップ 10周縁部の構造を示す平面図であり、図 26中の円で囲まれた領域 Rを拡大して示したものである。図 27 (b)は、図 27 (a)中の C一 C' 線に沿った拡

3

大断面図である。

[0184] 図 27 (a)及び図 27 (b)に示すように、層間絶縁膜 36上には、第 1実施形態による半導体装置と同様に、強誘電体キャパシタ 44と同様の下部電極 38と強誘電体膜 40 と上部電極 42とからなるダミーキャパシタ 46が形成されている。

[0185] ダミーキャパシタ 46上に形成された層間絶縁膜 48、 58、 66、及び絶縁膜 74には、配線は埋め込まれてレ、なレ、。 [0186] 本実施形態のように、チップ 10周縁部のうち、ボンディングパッド 16が形成されてレ、ない部分が存在する場合においても、第 1実施形態による半導体装置と同様に、チップ 10周縁部にダミーキャパシタ 46を形成することにより、メモリセルアレイ部 12内に水素ガスや水分が侵入するのを抑制することができる。これにより、メモリセルァレィ部 12における強誘電体キャパシタ 44による水素ガスや水分の吸着を抑制し、強誘電体キャパシタ 44の特性が水素ガスや水分により劣化されるのを抑制することができる。

[0187] [変形実施形態]

本発明は上記実施形態に限らず種々の変形が可能である。

[0188] 例えば、上記実施形態では、周辺回路部 14及びボンディングパッド部 18に、ダミ一キャパシタ 46、下部電極 38と強誘電体膜 40とを順次積層してなるダミー層 94、又は下部電極よりなるダミー層 38が形成されている場合について説明した力周辺回路部 14及びボンディングパッド部 18には、下部電極 38、強誘電体膜 40及び上部電極 42のうちの少なくともいずれかを有するダミー層が形成されていればよレ、。このようなダミー層によっても、上記と同様に、メモリセルアレイ部 12内に水素ガスや水分が侵入するのを抑制することができる。

[0189] また、上記実施形態では、強誘電体膜 40として PZT膜を用いる場合を例に説明した力強誘電体膜 40は PZT膜に限定されるものではなぐ他のあらゆる強誘電体膜を適宜用いることができる。例えば、強誘電体膜 40として、 Pb La Zr Ti O膜（

1-X X 1-Y Y 3

PLZT膜）、 SrBi (Ta Nb ) O膜、 Bi Ti O 膜等を用いてもよい。

2 X 1-X 2 9 4 2 12

[0190] また、上記実施形態では、 IrO膜により上部電極 42を構成した力上部電極 42を

X

構成する導体膜の材料は力かる材料に限定されるものではない。例えば、 SrRuO膜

(SR〇膜）により上部電極 42を構成してもよい。

[0191] また、上記実施形態では、 Ti膜と Pt膜との積層膜により下部電極 38を構成したが、下部電極 38を構成する導体膜の材料は力、かる材料に限定されるものではない。例えば、酸化アルミニウム膜と Pt膜とにより下部電極 38を構成してもよい。

[0192] また、上記実施形態では、メモリセルアレイ部 12に、 2つのトランジスタ 34及び 2つの強誘電体キャパシタ 44を有する 2T2C型のメモリセルが形成されている場合について説明したが、メモリセルの構成は 2T2C型に限定されるものではない。メモリセルの構成としては、 2T2C型のほ力、例えば 1つのトランジスタ及び 1つの強誘電体キヤパシタを有する 1T1C型等の種々の構成を用いることができる。

産業上の利用可能性

本発明による半導体装置及びその製造方法は、強誘電体キャパシタを有する半導体装置の信頼性を向上するのに有用である。

Claims

請求の範囲

[1] 半導体基板上のメモリセルアレイ領域に形成され、第 1の下部電極と、前記第 1の下部電極上に形成された第 1の強誘電体膜と、前記第 1の強誘電体膜上に形成された第 1の上部電極とを有する複数個の強誘電体キャパシタと、

前記半導体基板上の前記メモリセルアレイ領域以外の周辺領域に形成され、少なくとも第 2の下部電極を有し、水素ガス又は水分を吸着する複数個のダミー層とを有することを特徴とする半導体装置。

[2] 請求の範囲第 1項記載の半導体装置において、

前記ダミー層は、前記第 2の下部電極上に形成された第 2の強誘電体膜を更に有する

ことを特徴とする半導体装置。

[3] 請求の範囲第 2項記載の半導体装置において、

前記ダミー層は、前記第 2の強誘電体膜上に形成された第 2の上部電極を更に有するダミーキャパシタである

ことを特徴とする半導体装置。

[4] 請求の範囲第 1項乃至第 3項のいずれか 1項に記載の半導体装置において、前記メモリセルアレイ領域に形成され、前記強誘電体キャパシタを有する複数個のメモリセルを更に有する

ことを特徴とする半導体装置。

[5] 請求の範囲第 1項乃至第 4項のいずれか 1項に記載の半導体装置において、前記半導体基板上の周縁部に形成され、前記半導体基板上に形成された回路と外部回路とを接続するためのボンディングパッドを更に有する

ことを特徴とする半導体装置。

[6] 請求の範囲第 1項乃至第 5項のいずれか 1項に記載の半導体装置において、複数個の前記強誘電体キャパシタと複数個の前記ダミー層とは、同一の層間絶縁膜上に形成されている

ことを特徴とする半導体装置。

[7] 請求の範囲第 1項乃至第 6項のいずれか 1項に記載の半導体装置において、前記第 1の強誘電体膜及び/又は前記第 2の強誘電体膜は、 PbZr Ti O膜、 P

1— X X 3 b La Zr Ti O膜、 SrBi (Ta Nb ) 〇膜、又は Bi Ti〇膜である

l-X X 1-Y Y 3 2 X 1-X 2 9 4 2 12

ことを特徴とする半導体装置。

[8] 半導体基板上に、第 1の導体膜を形成する工程と、

前記第 1の導体膜上に、強誘電体膜を形成する工程と、

前記強誘電体膜上に、第 2の導体膜を形成する工程と、

前記半導体基板上のメモリセルアレイ領域における前記第 2の導体膜、前記強誘電体膜、及び前記第 1の導体膜をパターユングすることにより、前記メモリセルアレイ領域に、前記第 1の導体膜よりなる第 1の下部電極と、前記強誘電体膜と、前記第 2 の導体膜よりなる第 1の上部電極とを有する複数個の強誘電体キャパシタを形成し、前記半導体基板上の前記メモリセルアレイ領域以外の周辺領域における前記第 2の導体膜、前記強誘電体膜、及び前記第 1の導体膜をパターニングすることにより、前記周辺領域に、前記第 1の導体膜よりなる第 2の下部電極、前記強誘電体膜、及び前記第 2の導体膜よりなる第 2の上部電極のうちの少なくともいずれ力を有し、水素ガス又は水分を吸着する複数個のダミー層を形成する工程と

を有することを特徴とする半導体装置の製造方法。

[9] 請求の範囲第 8項記載の半導体装置の製造方法において、

前記強誘電体キャパシタ及び前記ダミー層を形成する工程では、前記メモリセルァレイ領域における前記第 2の導電膜、前記強誘電体膜、及び前記第 1の導電膜をパターニングするとともに、前記周辺領域における前記第 2の導電膜、前記強誘電体膜、及び前記第 1の導電膜をパターユングする

ことを特徴とする半導体装置の製造方法。

[10] 請求の範囲第 8項又は第 9項記載の半導体装置の製造方法にぉレ、て、

前記ダミー層を形成する工程では、前記第 2の下部電極と、前記強誘電体膜と、前記第 2の上部電極とを有するダミーキャパシタを前記ダミー層として形成する

ことを特徴とする半導体装置の製造方法。

[11] 請求の範囲第 8項又は第 9項記載の半導体装置の製造方法において、

前記ダミー層を形成する工程では、前記周辺領域における前記第 2の導電膜を除去し、前記第 2の下部電極と、前記強誘電体膜とを有する前記ダミー層を形成することを特徴とする半導体装置の製造方法。

請求の範囲第 8項又は第 9項記載の半導体装置の製造方法において、前記ダミー層を形成する工程では、前記周辺領域における前記第 2の導電膜及び前記強誘電膜を除去し、前記第 2の下部電極よりなる前記ダミー層を形成することを特徴とする半導体装置の製造方法。