JPH11251554A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高い誘電率を有する誘電体を用いた半導体素
子における誘電体の劣化を防止する。 【解決手段】 上部電極２０の周囲に疑似上部電極２３
を設けて誘電体膜２５の露出範囲を制限し、誘電体膜２
５の表面に蓄積される電荷２９の量を減少させる。誘電
体膜の帯電を抑制することにより、エッチングイオン３
０が受ける反発力を低下させて、上部電極２０の下方の
誘電体膜（容量絶縁膜となる部分に相当する部分）への
エッチングイオンの衝突を防止する。これによって、半
導体素子の誘電体膜の劣化が抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高誘電率を有する誘電体や強誘電体を利用し
た容量素子および／またはトランジスタを備えた半導体
装置に関するものである。

【０００２】

【従来の技術】近年、半導体メモリーの高集積化に伴
い、メモリーセルに使用される容量素子の蓄積電荷量を
確保するため、高誘電率を有する誘電体膜または強誘電
体膜（以下、「高誘電率誘電体」という）を容量絶縁膜
とする容量素子を半導体集積回路に集積する半導体装置
の技術が注目を浴びている。

【０００３】また、低電圧動作、高速動作が可能な不輝
発性メモリーの実用化を目指し、自発分極特性を有する
強誘電体膜を容量絶縁膜とする容量素子を半導体集積回
路に集積するための半導体装置の技術開発が盛んであ
る。

【０００４】以下、図２０に示した工程図により、高誘
電率誘電体からなる膜を用いた従来の容量素子を備えた
半導体装置について説明する。

【０００５】図２０（ａ）に示すように、集積回路がつ
くり込まれた基板２０１上にＰｔ膜等の第１の金属膜２
０２がスパッタリング法によって形成され、次いで第１
の金属膜２０２上にＳｒＢｉ_xＴａ_xＯ_y膜等の高誘電率
誘電体膜２０３が回転塗布法またはＣＶＤ法により堆積
形成される。さらに高誘電率誘電体膜２０３上にＰｔ膜
等の第２の金属膜２０４がスパッタリング法により形成
される。その後、フォトレジストマスク２０９を利用し
たドライエッチング法によって、それぞれの膜を選択的
がエッチングされる。このようにして図２０（ｂ）に示
すように第一の電極２０５、容量絶縁膜２０６および第
二の電極２０７からなる容量素子２０８が形成される。

【０００６】

【発明が解決しようとする課題】しかしながら、図２０
に示したような従来の方法により形成された容量素子で
は、容量絶縁膜の電気特性が劣化するという問題があっ
た。このような問題は、高誘電率誘電体を用いるトラン
ジスタ等の半導体素子でも発生している。

【０００７】そこで、本発明は、高誘電率誘電体を用い
た半導体素子における高誘電率誘電体の劣化を防止する
ことを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に鋭意検討した結果、本発明者は、高誘電率誘電体の劣
化の原因が、ドライエッチングの工程におけるエッチン
グイオンの衝突にあることを見出し、このエッチングイ
オンの衝突を緩和ないし防止する疑似半導体素子を形成
することとした。

【０００９】すなわち、本発明の第１の半導体装置は、
基板上に形成された下部電極、前記下部電極上に形成さ
れた第１の誘電体および前記第１の誘電体上に形成され
た上部電極を含む容量素子と、前記基板上に形成された
疑似下部電極、前記疑似下部電極上に形成された第２の
誘電体および前記第２の誘電体上に形成された疑似上部
電極を含む疑似容量素子とを含み、前記上部電極と前記
疑似上部電極との間隔が０．３μｍ〜１４μｍとなるよ
うに前記疑似容量素子を配置したことを特徴とする。

【００１０】また、本発明の第２の半導体装置は、基板
上に形成された第１の誘電体および前記第１の誘電体上
に形成された上部電極を含むトランジスタと、前記基板
上に形成された第２の誘電体および前記第２の誘電体上
に形成された疑似上部電極を含む疑似トランジスタとを
含み、前記上部電極と前記疑似上部電極との間隔が０．
３μｍ〜１４μｍとなるように前記疑似トランジスタを
配置したことを特徴とする。

【００１１】以下、エッチングによる高誘電率の劣化の
機構を説明する。図２０に示したように、フォトレジス
トマスク２０９を用いたドライエッチングにより、第２
の金属膜２０４はフォトレジストマスク２０９が覆って
いる領域以外の高誘電率誘電体膜２０３がすべて露出す
るまでエッチングされる。このドライエッチングの工程
において、図２１に示すように、高誘電率誘電体膜２０
３の表面にエッチングイオン２１０の一部が電荷２１１
として蓄えられる現象（チャージアップ）が起こる。容
量絶縁膜２０６として高誘電率誘電体を用いる場合に
は、ＳｉＯ₂やＳｉ₃Ｎ₄を用いる場合に比べて電荷２１
１の量は１００倍程度にもなる。また、電荷２１１の量
は、高誘電率誘電体膜２０３がエッチングイオン２１０
に曝される面積（露出面積）に比例する。

【００１２】そのため、フォトレジストマスク２０９が
覆っている領域の周辺において、高誘電率誘電体膜２０
３の露出面積が大きい場合、エッチングイオン２１０は
同じ極性を有する電荷２１１から静電気力（反発力）を
受ける。その結果、エッチングイオン２１０の進路が図
２１の矢印２１２で示すように電荷２１１の少ない方向
（すなわち容量絶縁膜２０６となるべき高誘電率誘電体
膜２０３が位置する方向）へ曲げられる。このように、
基板２０１に対して斜め方向からのイオン衝突が増加
し、このイオン衝突によって、結晶構造に欠陥が生じた
ダメージ領域２１３が第二の電極２０７の端部付近下方
の高誘電率誘電体膜２０３の領域内にまで広がる。

【００１３】しかし、本発明の半導体装置によれば、疑
似素子が形成されているため、半導体素子の周囲に高誘
電率誘電体膜が露出する面積が小さくなって高誘電率誘
電体膜の表面に蓄えられる電荷が少なくなる。素子形成
時の斜め方向からのイオン衝突が抑制されるため、半導
体素子の電気特性が劣化することも防止できる。

【００１４】本発明によれば、具体的には、エッチング
による高誘電率誘電体の残留分極の低下を１０％以下、
好ましくは実質的に劣化しない程度にまで抑制すること
ができる。このように、本発明は、基板上に形成された
第１の誘電体および前記第１の誘電体上に形成された上
部電極を含む半導体素子と、前記基板上に形成された第
２の誘電体および前記第２の誘電体上に形成された疑似
上部電極を含む疑似半導体素子とを含み、前記上部電極
および前記疑似上部電極がエッチングにより同時に形成
され、前記エッチングによる前記第１の誘電体の残留分
極の低下が１０％以下、好ましくは実質的に劣化しない
程度となるように、前記半導体素子の周囲に前記疑似半
導体素子が配置された半導体装置を含む。

【００１５】また、本発明の半導体装置の製造方法は、
誘電体上に電極を備えた半導体素子を含む半導体装置の
製造方法であって、基板上に誘電体層を形成する工程
と、前記誘電体層上に導電体層を形成する工程と、前記
導電体層をエッチングすることにより前記電極を形成す
る工程とを含み、前記電極との間隔が０．３μｍ〜１４
μｍとなるように疑似電極を前記電極とともに形成する
ことを特徴とする。

【００１６】本発明の半導体装置の製造方法は、前記エ
ッチングによる前記誘電体の残留分極の低下が１０％以
下となるように、疑似電極を前記電極とともに前記電極
の周囲に形成する方法を含む。

【００１７】本発明の半導体装置の製造方法によれば、
上記に説明したように、素子形成時の斜め方向からのイ
オン衝突が抑制されるため、半導体素子の電気特性の劣
化を抑制できる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００１９】（実施の形態１）図１および図２（図１の
Ａ−Ａ断面図）に示したように、この半導体装置では、
基板１５上に形成された容量素子１６を囲んで口の字状
に疑似容量素子１７が形成されている。容量素子１６は
第１の電極１８と容量絶縁膜１９と第２の電極２０とか
ら構成され、疑似容量素子１７は第１の疑似電極２１と
疑似容量絶縁膜２２と第２の疑似電極２３とから構成さ
れている。

【００２０】次に、図３を用いて、上記半導体装置の製
造方法の例を説明する。

【００２１】図３（ａ）に示すように、半導体集積回路
が形成されている基板１５上に、５０ｎｍ〜４００ｎｍ
の膜厚を有する第１の金属膜２４をスパッタリング法を
用いて堆積した後、その第１の金属膜２４上に例えばＳ
ｒＢｉ_xＴａ_xＯ_yからなる高誘電率誘電体膜２５を回転
塗布法またはＣＶＤ法を用いて堆積し、この高誘電率誘
電体膜２５上に５０ｎｍ〜３００ｎｍの膜厚を有する第
２の金属膜２６をスパッタリング法を用いて堆積し、さ
らに写真食刻法によりフォトレジストマスク２７を選択
的に形成する。なお、第１および第２の金属膜は例えば
Ｐｔにより形成することができる。

【００２２】次に、図３（ｂ）に示すように、ドライエ
ッチング法により第２の金属膜２６をエッチングして、
第２の電極２０と第２の疑似電極２３とを形成する。

【００２３】続いて、図３（ｃ）に示すように、フォト
レジストマスク２８を選択的に形成した後、図３（ｄ）
に示すように、ドライエッチング法により高誘電率誘電
体膜２５および第１の金属膜２４を選択的にエッチング
して、容量絶縁膜１９、第１の電極１８、疑似容量絶縁
膜２２および第１の疑似電極２１を形成する。

【００２４】フォトレジストマスク２８を除去すると図
１および図２に示したように容量素子１６と疑似容量素
子１７とを同時に得ることができる。この半導体装置に
おいて、第２の電極２０と第２の疑似電極２３との間隔
は、０．３μｍ〜１４μｍの範囲とされている。

【００２５】図４は、図３（ａ）に示した状態から図３
（ｂ）に示した状態に移行する段階で第２の金属膜２６
をエッチングしている状態を示す断面図である。図４に
示したように、第２の電極２０の周囲に第２の疑似電極
２３が配置されているために、第２の電極の周囲の高誘
電率誘電体膜２５の面積が小さくなっている。そのた
め、第２の電極２０近辺の高誘電率誘電体膜２５の表面
に蓄積される電荷２９の量は、第２の疑似電極２３がな
い場合よりも少なくなる。従って、エッチングイオン３
０が受ける静電気力（反発力）も小さくなって、エッチ
ングイオン３０は、基板１５に対してほぼ垂直に進行す
ることができる。

【００２６】このようにして、第２の電極２０の端部付
近の下方に位置する高誘電率誘電体膜２５に対する斜め
方向からのイオン衝突が抑制される。従って、容量素子
の容量絶縁膜における結晶構造のダメージも抑制され
る。

【００２７】（実施の形態２）図５および図６（図５の
Ｂ−Ｂ断面図）に示したように、この半導体装置では、
基板３１上に、複数個の容量素子３２と複数個の疑似容
量素子３３とが縦横に配列するように形成されている。
図５の破線で囲まれた領域には容量素子３２が形成され
ており、この領域を囲むように疑似容量素子３３が形成
されている。

【００２８】容量素子３２は、第１の電極３４と容量絶
縁膜３５と第２の電極３６とから構成されており、疑似
容量素子３３は第１の疑似電極３７と擬似容量絶縁膜３
８と第２の疑似電極３９とから構成されている。

【００２９】製造方法は、フォトレジストマスクの形状
が異なる点を除いては実施の形態１と同じである。ま
た、各電極、絶縁膜に用いられる材料も実施の形態１と
同じである。

【００３０】この半導体装置において、それぞれの第２
の電極３６は、これ以外の第２の電極３６または第２の
疑似電極３９により囲まれている。その間隔は、実施の
形態１と同様、０．３μｍ〜１４μｍの範囲とされてい
る。

【００３１】本実施形態においても、実施の形態１と同
様、容量素子の容量絶縁膜における結晶構造のダメージ
も抑制される。さらに、複数の容量素子３２において、
端部に配置された素子と、内部に配置された素子との電
気特性を均一化することができる。

【００３２】なお、本実施形態において、疑似容量素子
３３の形状は、容量素子３２の形状と同じとしたが、複
数の容量素子３２の全体を包囲するように口の字状とし
てもよい。

【００３３】（実施の形態３）図７および図８（図７の
Ｃ−Ｃ断面図）に示すように、この半導体装置では、基
板４１上に、容量素子４２を囲んで口の字状に疑似容量
素子４３が形成されている。容量素子４２は、第１の電
極４４と容量絶縁膜４５と第２の電極４６とから構成さ
れており、疑似容量素子４３は、第１の疑似電極４７と
疑似容量絶縁膜４８と第２の疑似電極４９とから構成さ
れている。

【００３４】この半導体装置では、第１の電極４４と第
１の疑似電極４７とが同一の導電体層に含まれている。
また、容量絶縁膜４５と疑似容量絶縁膜４８とが同一の
高誘電率誘電体層に含まれている。この半導体装置にお
いても、第２の電極４４と第２の疑似電極４９との間隔
は、０．３μｍ〜１４μｍの範囲とされている。

【００３５】製造方法は、フォトレジストマスクの形状
が異なる点を除いては実施の形態１と同じである。ま
た、各電極、絶縁膜に用いられる材料も実施の形態１と
同じである。

【００３６】本実施形態においても、実施の形態１と同
様、容量素子の容量絶縁膜における結晶構造のダメージ
も抑制される。

【００３７】なお、本実施形態における容量素子４２に
複数の素子を用いても構わない。この点は、実施の形態
１でも同様である。

【００３８】(実施の形態４)図９および図１０（図９の
Ｄ−Ｄ断面図）に示したように、この半導体装置では、
基板５１上に、複数個の容量素子５２と複数個の疑似容
量素子５３とが縦横に配列するように形成されている。
図９の破線で囲まれた領域には容量素子５２が形成され
ており、この領域を囲むように疑似容量素子５３が形成
されている。

【００３９】また、横方向に一列に並んだ容量素子５２
と疑似容量素子５３とにおいて、第１の電極５４と第１
の疑似電極５７とが同一の導電体層に含まれている。ま
た、容量絶縁膜５２と疑似容量絶縁膜５８とが同一の誘
電体層に含まれている。そして、両端に疑似容量素子５
３を配置した素子列が互いに平行となるように縦方向に
配列している。ただし、縦方向の最外側の素子列は、疑
似容量素子５３のみから構成されている。

【００４０】この半導体装置においても、実施の形態２
と同様、それぞれの第２の電極５６と、これに隣接する
第２の電極５６または第２の疑似電極５９との間隔は
０．３μｍ〜１４μｍとされる。

【００４１】容量素子５２は第１の電極５４と容量絶縁
膜５５と第２の電極５６とから構成されており、疑似容
量素子５３は第１の疑似電極５７と擬似容量絶縁膜５８
と第２の疑似電極５９とから構成されている。

【００４２】製造方法は、フォトレジストマスクの形状
が異なる点を除いては実施の形態１と同じである。ま
た、各電極、絶縁膜に用いられる材料も実施の形態１と
同じである。

【００４３】本実施形態においても、実施の形態１と同
様、容量素子の容量絶縁膜における結晶構造のダメージ
も抑制される。また、複数の容量素子５２において、端
部に配置された素子と、内部に配置された素子との電気
特性を均一化することができる。さらに、電極や容量絶
縁膜を部分的に同一の層に含ませることによって、半導
体装置の表面の段差を少なくすることができる。段差が
少なくなると、半導体集積回路が形成されている支持基
板との間の配線が容易になるという利点が生じる。

【００４４】なお、以上説明した実施の形態１〜４にお
いて、容量素子の各電極と疑似容量素子の各疑似電極と
は同一の導電体により形成されている。また容量素子の
容量絶縁膜と疑似容量素子の疑似容量絶縁膜とは同一の
誘電体により形成されている。容量素子は電気的に他の
素子等と接続されて回路に組み込まれるが、疑似容量素
子は回路に組み込むために作製されたものではなく、容
量素子の容量絶縁膜へのイオン衝突を緩和するために作
製されるものである。この目的が達成される限り、疑似
容量素子の形状、材料には特に制限はない。

【００４５】また、疑似容量素子の配置も、容量素子の
容量絶縁膜の劣化を効果的に抑制できる範囲（例えば残
留分極の劣化が１０％以下）であれば、上記に例示した
配置に限られない。

【００４６】上記実施の形態では、各電極の材料として
Ｐｔを例示したが、他の金属や導電性化合物を使用する
こともできる。なお、導電性化合物としては、Ｒｕ
Ｏ₂、ＩｒＯ₂等を用いることができる。

【００４７】また、上記実施の形態では、高誘電率誘電
体としてＳｒＢｉ_xＴａ_xＯ_yを用いたが、本発明はこの
例に限るものではない。高誘電率誘電体としては、誘電
率が１００以上の誘電体または強誘電体が好ましく、例
えば、Ｂａ_xＳｒ_1-xＴｉＯ_x、Ｐｂ（Ｚｒ_1-xＴｉ_x）
Ｏ₃、ＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂
等の誘電体を用いることができる。なお、上記各化合物
において０≦ｘ≦１である。

【００４８】（実施の形態５）上記実施の形態では、半
導体素子が容量素子である場合の例について説明した
が、半導体素子はトランジスタ等の素子であっても構わ
ない。

【００４９】図１１に示したメモリーセルには、トラン
ジスタ９７と容量素子９８とを含むメモリーセルの例で
ある。このようなメモリーセルのトランジスタや容量素
子にも上記のような疑似半導体素子を用いることができ
る。

【００５０】例えば、トランジスタの場合、図１３に示
したように、基板１２０上に形成されたゲート電極１２
１が容量素子における上部電極に対応する。ゲート電極
１２１と基板１２０との間には図示しない誘電体膜が形
成されており、この誘電体膜が容量素子の容量絶縁膜に
対応する。従って、トランジスタの形成に際しても、容
量素子の場合と同様に疑似ゲート電極１２２を形成する
ことにより、トランジスタの電気的特性の劣化を抑制す
ることができる。図１３に示したように、疑似ゲート電
極１２２には、基板１２０内に形成されるソース電極１
２３およびドレイン電極１２４が対応している必要はな
い。このように疑似トランジスタは、通常、疑似上部電
極（疑似ゲート電極）と疑似誘電体膜とを含んでいれば
よい。

【００５１】図１１に示したメモリーセルには、ゲート
８７、ソース８５およびドレイン８６を備え、さらにゲ
ート８７と基板８１との間に強誘電体からなる誘電体膜
８８が形成されたトランジスタ９７が形成されている。
また、上方には、下部電極９１、強誘電体からなる容量
絶縁膜９２および上部電極９３からなる容量素子９８が
形成されている。

【００５２】トランジスタ９７および容量素子９８は、
ビット線８９，９０，９５等によって他の素子と電気的
に接続されており、半導体装置の回路に組み込まれてい
る。また、基板上には、各素子、導線間の絶縁を確保す
るために、シリコン酸化膜８２、層間絶縁膜８３、８４
が形成されている。

【００５３】図１２に示したメモリーセルにも、ゲート
１０７、ソース１０５およびドレイン１０６を備え、さ
らにゲート１０７と基板１０１との間に強誘電体からな
る誘電体膜１０８が形成されたトランジスタ１１７が形
成されている。また、下部電極１１１、強誘電体からな
る容量絶縁膜１１２および上部電極１１３からなる容量
素子１１８が形成されている。

【００５４】このメモリーセルにおいても、トランジス
タ１１７および容量素子１１８は、ビット線１０９，１
１０，１１５等によって他の素子と電気的に接続されて
おり、半導体装置の回路に組み込まれている。また、基
板上には、各素子、導線間の絶縁を確保するために、層
間絶縁膜１０２、１０４が形成されている。

【００５５】図１１および図１２に示したメモリーセル
に含まれるトランジスタも、上記に説明した方法により
作製することができる。なお、これらのメモリーセル
は、本発明を適用できる半導体装置の一例を示したもの
である。本発明は、これらの半導体装置に限って適用さ
れるものではない。

【００５６】

【実施例】以下、本発明を実施例によりさらに詳細に説
明するが、本発明は以下の実施例により制限されるもの
ではない。

【００５７】本実施例では、図１４、図１５（図１４の
Ｅ−Ｅ断面図）および図１６（図１４のＦ−Ｆ断面図）
に示した半導体装置を作製した。

【００５８】この半導体装置では、図９および図１０に
示した態様とほぼ同様に、基板６０上に、容量素子６
１、第１の疑似容量素子６２および第２の疑似容量素子
６３が配列されている。図１４および図１５に示したよ
うに、容量素子６１と第１の疑似容量素子６２とにおい
て、第１の電極６４および第１の疑似電極６７は、同一
の導電層に属しており、容量絶縁膜６５および疑似容量
絶縁膜６８は同一の誘電体層に属している。第１の疑似
容量素子６２は、列の端部に配置されている。

【００５９】また、図１４および図１６に示したよう
に、半導体装置の最外側の列は、第２の疑似容量素子６
３が一列に配置されている。これら第２の疑似容量素子
６３において、第１の疑似電極７１は同一の導電層に属
しており、疑似容量絶縁膜７２は同一の誘電体層に属し
ている。

【００６０】第２の電極６６と、第１の疑似容量素子の
第２の疑似電極６９との間の距離αを１．５μｍとし、
第２の電極６６と、第２の疑似容量素子の第２の疑似電
極７３との間の距離βを１２．８μｍとして、半導体装
置を作製した。作製の方法は、図３に示した方法と同様
（レジストパターンは相違する）とした。また、容量絶
縁膜はＳｒＢｉ_xＴａ_xＯ_yからなる厚さ０．２４μｍの
膜とし、各電極はＰｔから形成した。

【００６１】一方で、第１の疑似容量素子６２および第
２の疑似容量素子６３を形成しない点を除いては、上記
と同様にして半導体装置を作製した。これらの半導体装
置を複数個作製し、各半導体装置について、容量素子の
電気特性の一つである残留分極を測定した。結果を図１
７および図１８に示す。

【００６２】疑似容量素子を配置した場合（図１７）で
は、残留分極量が１３〜１５μＣ／ｃｍ²であったが、
疑似容量素子を配置しない場合（図１８）では、残留分
極量が５〜１０μＣ／ｃｍ²となった。このように、疑
似容量素子を配置することにより、残留分極量が向上
し、かつ安定するために、データ読み出し時のエラーマ
ージンが大きくなるという優れた電気特性を有する容量
素子を得ることができる。

【００６３】次に、第２の電極６６と、第２の疑似容量
素子の第２の疑似電極７３との間の距離βを変化させた
ときの容量素子の残留分極を測定した（図１９；曲線
ａ）。この結果より、距離βが１４μｍを越えると容量
素子の残留分極が急激に低下することがわかる。なお、
この結果は、第２の電極等上部に形成する電極を５×５
μｍとしたときの結果である。

【００６４】さらに、素子の大きさを変化させて同様に
距離βによる残留分極の影響を調査した。素子のサイズ
を小さくしたところ（１．５×１．５μｍが曲線ｂ、１
×１μｍが曲線ｃに対応）、素子の面積が小さくなるに
つれて好ましい距離βの範囲の上限が小さくなった。素
子の大きさが１．５×１．５μｍ以下の場合の距離βの
好ましい範囲の上限は、９μｍである。また、素子の大
きさが１×１μｍ以下の場合には、距離βの好ましい範
囲の上限は５μｍとなる。

【００６５】図１９から明らかなように、素子の面積に
応じて距離βを適切に調整すれば、残留分極の低下がほ
とんどない程度にまで押さえることができる。このよう
に、上記実施例により、素子のバラツキを考慮したとし
ても、残留分極の低下を少なくとも１０％以下程度には
抑制できることが確認できた。

【００６６】一方、距離βが０．３μｍよりも小さくな
ると製造が困難となるため、距離βは０．３μｍ以上で
あることが好ましい。なお、距離βに代えて距離αを変
化させた場合も同様の結果が得られることが確認され
た。

【００６７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、高誘電率誘電体を用いた半導体素子における高誘
電率誘電体の劣化を防止することができる。このよう
に、本発明は、高誘電率誘電体を用いた半導体素子を含
む半導体装置の性能向上に極めて有用である。

【図面の簡単な説明】

【図１】 本発明の半導体装置の一形態の平面図であ
る。

【図２】 図１の半導体装置のＡ−Ａ断面図である。

【図３】 本発明の半導体装置の一形態の製造工程を示
す図である。

【図４】 本発明の半導体装置の一形態の製造工程にお
いて上部電極をドライエッチングしている状態を示す断
面図である。

【図５】 本発明の半導体装置の別の一形態の平面図で
ある。

【図６】 図５の半導体装置のＢ−Ｂ断面図である。

【図７】 本発明の半導体装置の別の一形態の平面図で
ある。

【図８】 図７の半導体装置のＣ−Ｃ断面図である。

【図９】 本発明の半導体装置の別の一形態の平面図で
ある。

【図１０】 図９の半導体装置のＤ−Ｄ断面図である。

【図１１】 本発明を適用できるメモリーセルの一形態
の断面図である。

【図１２】 本発明を適用できるメモリーセルの別の形
態の断面図である。

【図１３】 トランジスタを含む本発明の半導体装置の
一形態の平面図である。

【図１４】 実施例で製造した半導体装置の部分平面図
である。

【図１５】 図１４の半導体装置のＥ−Ｅ断面図であ
る。

【図１６】 図１４の半導体装置のＦ−Ｆ断面図であ
る。

【図１７】 疑似容量素子を配置した場合の容量素子の
残留分極の分布を示す図である。

【図１８】 疑似容量素子を配置しない場合の容量素子
の残留分極の分布を示す図である。

【図１９】 疑似容量素子と容量素子との距離と、残留
分極との関係を示すグラフである。

【図２０】 従来の半導体装置を示す断面図である。

【図２１】 従来の半導体装置における誘電体膜の劣化
の機構を示すための断面図である。

【符号の説明】

１５，３１，４１，５１，６０，８１，１０１，１２０
半導体基板 １６，３２，４２，５２，６１，９８，１１８
容量素子 １７，３３，４３，５３，６２，６３
疑似容量素子 ９７，１１７ トランジスタ １２１ ゲート電極 １２２ 疑似ゲート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 英治 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された下部電極、前記下部
   電極上に形成された第１の誘電体および前記第１の誘電
   体上に形成された上部電極を含む容量素子と、前記基板
   上に形成された疑似下部電極、前記疑似下部電極上に形
   成された第２の誘電体および前記第２の誘電体上に形成
   された疑似上部電極を含む疑似容量素子とを含み、前記
   上部電極と前記疑似上部電極との間隔が０．３μｍ〜１
   ４μｍとなるように前記疑似容量素子を配置したことを
   特徴とする半導体装置。
2. 【請求項２】 前記下部電極および前記疑似下部電極
   が、同一の導電体層に含まれている請求項１に記載の半
   導体装置。
3. 【請求項３】 基板上に形成された第１の誘電体および
   前記第１の誘電体上に形成された上部電極を含むトラン
   ジスタと、前記基板上に形成された第２の誘電体および
   前記第２の誘電体上に形成された疑似上部電極を含む疑
   似トランジスタとを含み、前記上部電極と前記疑似上部
   電極との間隔が０．３μｍ〜１４μｍとなるように前記
   疑似トランジスタを配置したことを特徴とする半導体装
   置。
4. 【請求項４】 前記第１の誘電体および前記第２の誘電
   体が、同一の誘電体層に含まれている請求項１〜３のい
   ずれかに記載の半導体装置。
5. 【請求項５】 前記第１の誘電体が、誘電率が１００以
   上である誘電体および強誘電体から選ばれる少なくとも
   一方である請求項１〜４のいずれかに記載の半導体装
   置。
6. 【請求項６】 前記上部電極および前記疑似上部電極
   が、同一の導電体層をエッチングすることにより形成さ
   れた請求項１〜５のいずれかに記載の半導体装置。
7. 【請求項７】 前記上部電極および前記疑似上部電極が
   エッチングにより同時に形成され、前記エッチングによ
   る前記第１の誘電体の残留分極の低下が１０％以下に抑
   制された請求項１〜６のいずれかに記載の半導体装置。
8. 【請求項８】 誘電体上に電極を備えた半導体素子を含
   む半導体装置の製造方法であって、基板上に誘電体層を
   形成する工程と、前記誘電体層上に導電体層を形成する
   工程と、前記導電体層をエッチングすることにより前記
   電極を形成する工程とを含み、前記電極との間隔が０．
   ３μｍ〜１４μｍとなるように疑似電極を前記電極とと
   もに形成することを特徴とする半導体装置の製造方法。