CN1445856A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1445856A
CN1445856A CN03107255A CN03107255A CN1445856A CN 1445856 A CN1445856 A CN 1445856A CN 03107255 A CN03107255 A CN 03107255A CN 03107255 A CN03107255 A CN 03107255A CN 1445856 A CN1445856 A CN 1445856A
Authority
CN
China
Prior art keywords
capacitor
memory cell
semiconductor device
line
cell region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN03107255A
Other languages
English (en)
Other versions
CN1283008C (zh
Inventor
齐藤丈靖
上野清治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1445856A publication Critical patent/CN1445856A/zh
Application granted granted Critical
Publication of CN1283008C publication Critical patent/CN1283008C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

在此提供一种半导体器件，其中包括：形成在半导体基片上的第一绝缘膜；垂直和水平地形成在存储单元区域中的第一绝缘膜上的实际操作电容器；有选择地形成在该存储单元区域的四个角上的伪电容器；以及形成在该实际操作晶体管和伪电容器上的第二绝缘膜。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，特别涉及一种具有存储单元的半导体器件。
背景技术
在FeRAM(铁电随机存取存储器)的存储单元区域中，多个铁电电容器垂直和水平地形成在该绝缘膜中。目前大规模生产的FeRAM的铁电电容器具有平面结构，其接点部分被提供在下电极的上表面上。
图1为示出该存储单元区域的平面结构的平面视图，其中具有平面结构、字线和位线等等的电容器被设置和连接在存储单元区域和电路之间。在这种情况中，在图1中，从图中省略该绝缘膜。
在图1中，被元件隔离绝缘膜(未示出)所包围的多个有源区101形成在半导体基片的表面上。构成电容器的下电极的带状极板线(plateline)102形成在覆盖该有源区101和元件隔离绝缘膜的第一层间绝缘膜(未示出)上。并且，多个上电极以一定的间距在长度方向上形成在该极板线102上。另外，铁电膜103形成在极板线102和上电极104之间。
在该结构中，铁电电容器由上电极104、铁电膜103和极板线(下电极)102所构成。也就是说，在一个极板线102上形成与上电极104的数目相同的铁电电容器。
多个有源区101在极板线的延伸方向上以一定的间距形成在相邻极板线之间的区域下方。在极板线102的长度方向上延伸的两个字线105以一定间距形成在极板线102之间的有源区101上。字线105隔着栅绝缘膜形成在有缘区101上，以延伸到元件隔离绝缘膜上。字线105作为在有源区101上的MOS晶体管的栅极。并且，作为MOS晶体管的源极/漏极的杂质扩散区形成在字线105两侧上的有源区101中。
相应地，共同使用一个杂质扩散区的两个MOS晶体管形成在两条极板线102之间的各个有源区101中。MOS晶体管和字线105被第一层间绝缘膜所覆盖，并且铁电电容器被第二绝缘膜(未示出)所覆盖。
第一接触孔106形成在字线105两侧的有源区101上的第一和第二层间绝缘膜中，并且第二接触孔107形成在上电极104上的第二绝缘膜中。导电插塞被埋在第一和第二接触孔106、107中。
在上电极104和字线105之间的有源区101中杂质扩散区通过第二层间绝缘膜上的金属布线108和第一和第二接触过106、107中的导电插塞电连接到上电极104。并且，置于两条字线105之间的有源区101中的杂质扩散区通过第一接触孔106中的导电插塞电连接到第二层间绝缘膜上的金属焊盘109。
第三层间绝缘膜(未示出)形成在金属布线108和金属焊盘109上。形成在第三层间绝缘膜上的位线110通过金属焊盘109电连接到有源区101中央的杂质扩散区。以一定间距形成多条位线110，以在与极板线102相正交的方向上延伸。
除了开头和末端的位线之外，多条位线110分别连接到该存储单元区域中的读出放大器SA。并且，除了开头和末端极板线之外，多条极板线102分别连接到存储单元区域中的极板线驱动器PD。另外，除了开头和末端字线之外，多条字线105分别连接到存储单元区域中的字线驱动器WD。
在存储单元区域中，最外侧的两条极板线102和最外侧的两条位线110被分别连接到固定电势，例如，地电势。
相应地，在存储单元区域中的最***区域为该伪电容器区域120，并且置于伪电容器区域120中的铁电电容器被用作为不实际操作的伪电容器。并且，被伪电容器区域120所包围的铁电电容器变为存储单元。
在这种情况中，在下述专利文献1中给出伪电容器沿着DRAM的存储单元区域的最***均匀地形成。
并且，在下述专利文献2中给出，如果铁电电容器的上电极的长边被设置为与下电极的长边相垂直，并且形成在上电极上的接触孔沿着长边的方向偏移，减小电容器特性的变化。
但是，为了提高实际在初始状态中操作的电容器的特性，在该现有技术中需要形成伪电容器。
(专利文献1)
专利申请公告(特开)平11-345946(在该说明书的第14页第19行之后，图3)
(专利文献2)
国际公告97/40531(在该说明书的第14页第19行之后，图1至图3)
同时，伪电容器的最佳排列和结构不清楚，因此该电容器的退化(deterioration)状态根据存储单元的排列和结构而不同。
并且，响应更高集成度的FeRAM的要求，电容器的退化随着存储单元区域的减小而变得显著。但是把伪电容器的分布减小到最少的规则并不清楚。
发明内容
本发明的一个目的是提供一种能够提高位于存储单元区域的***附近的电容器的抗退化能力的半导体器件。
根据本发明一个方面，在此提供一种半导体器件，其中包括：形成在半导体器件上的第一绝缘膜；垂直和水平地形成在存储单元区域中的第一绝缘膜上的实际操作电容器；有选择地形成在该存储单元区域的四个角上的伪电容器；以及形成在该实际操作晶体管和伪电容器上的第二绝缘膜。
根据本发明另一个方面，在此提供一种半导体器件，其中包括：形成在半导体基片上的第一绝缘膜；形成在第一绝缘膜上的存储单元区域中的第一实际操作电容器，其具有第一上电极、第一绝缘膜，以及第一下电极；形成在该第一绝缘膜上的存储单元区域的四个角中的第二实际操作电容器，其具有面积大于该第一上电极的第二上电极、第二绝缘膜和第二下电极；以及用于覆盖该第一实际操作电容器和第二实际操作电容器的第二绝缘膜。
根据本发明另一个方面，在此提供一种半导体器件，其中包括：形成在半导体基片上的第一绝缘膜；形成在第一绝缘膜上的存储单元区中的第一实际操作电容器，其具有第一上电极、第一绝缘膜和第一下电极；形成在第一绝缘膜上的存储单元区域中的四个角处的第二实际操作电容器，其具有第二上电极、第二绝缘膜和第二下电极；用于覆盖第一实际操作电容器和第二实际操作电容器的第二绝缘膜；通过第一晶体管电连接到第一实际操作电容器的第一上电极的第一位线；通过第二晶体管电连接到第二实际操作电容器的第二上电极的第二位线；以及连接到每个第二位线的一个或两个或多个电容补充元件。
根据本发明另一个方面，在此提供一种半导体器件，其中包括：形成在半导体基片上的第一绝缘膜；形成在存储单元区中的第一绝缘膜上的多条极板线；分别连接到该极板线的电容器；以及连接到第一极板线的升压电路，该第一极板线在极板线中被设置为最接近该存储单元区域的四个角。
根据本发明，伪电容器被有选择地形成在四个角处或者存储单元区域的附近。
设置在存储单元区域中的多个实际操作电容器在存储单元区域的四个角部分上容易退化。因此，如果在四个角或它们附近有选择地形成伪电容器以保护内侧的实际操作电容器，则可以防止该实际操作电容器的性能下降。
并且，由于可以采用这样的结构，其中具有与该电容器的上电极相接触的布线相同层面结构的导电图案连接到伪电容器的上电极，则可以容易地存储单元区域中均匀地分配被用于制造实际操作电容器等等的反应气体。因此，实际操作电容器的特性不容易下降。
另外，通过把伪电容器设置在存储单元区域的最***上，或者把它们设置在存储单元区域的外部，或者设置在包围存储单元区域的位置处，可以减小在存储单元区域中的实际操作电容器上的层间绝缘膜的体积。因此，可以减少用于在实际操作电容器上形成层间绝缘膜的反应气体的影响。结果，可以避免构成实际操作电容器的铁电膜的退化。
根据上述的另一个发明，在垂直和水平地形成于该存储单元区域中的多个电容器中最接近于存储单元区域的四个角的电容器的面积被设置为比其它电容器的面积更宽。
因此，最接近于存储单元区域的电容器的存储电容被局部地降低，则最接近于四个角的电容器中的存储电荷量被减少为小于其它电容器的电荷量。
并且，电容补充元件被形成在通过晶体管与最接近于存储单元区域的四个角的电容器相连接的位线中。因此，即使最接近于四个角的电容器的存储电容被局部地减小，也可以抑制在电容器中存储的数据的读取错误。
另外，升压电路连接到与最接近于存储单元区域的电容器相连接的极板线。因此，即使最接近于四个角的电容器的存储电容被局部地减小，也可以防止电容器中存储的数据的读取错误。
附图说明
图1为示出在现有技术中具有电容器的半导体器件的平面视图；
图2为示出根据本发明第一实施例的半导体器件的
图3为示出根据本发明第一实施例的半导体器件存储单元区域的平面视图；
图4为示出根据本发明第一实施例的半导体器件的存储单元区域的范围的平面视图；
图5为示出根据本发明第一实施例的在半导体器件的存储单元区域的对角方向中对齐的多个铁电电容器的所存储电荷量的差别的示意图；
图6为示出根据本发明第一实施例的在通过半导体器件的存储单元区域的一个侧边的中央的一个极板线上对齐的多个铁电电容器的所存储电荷量的差别的示意图；
图7为示出根据本发明第一实施例的半导体器件中采用的伪电容器的线接头的存在对其他电容器的所存储电荷量的影响的示意图；
图8为示出根据本发明第二实施例的半导体器件的存储单元区域的平面视图；
图9为示出根据本发明第二实施例的半导体器件中采用的伪电容器的截面视图；
图10为示出根据本发明第三实施例的半导体器件的存储单元区域的平面视图；
图11为示出沿着根据本发明第三实施例的半导体器件的存储单元区域中的极板线截取的截面视图；
图12为示出根据本发明第四实施例的半导体器件的存储单元区域的第一平面视图；
图13为示出根据本发明第四实施例的半导体器件的存储单元区域中
图14为示出根据本发明第四实施例的半导体器件的存储单元区域的第二平面视图；
图15为示出根据本发明第四实施例的半导体器件的存储单元区域的第三平面视图；
图16为示出根据本发明第五实施例的半导体器件的存储单元的平面视图；
图17为示出根据本发明第五实施例的半导体器件的存储单元的截面视图；
图18为示出根据本发明第五实施例的半导体器件的存储单元区域中的导电图案和有源区域的结构的平面视图；
图19为示出沿着根据本发明第五实施例的半导体器件的存储单元区域中的极板线截取的截面视图；
图20A和20B以及图21A和21B为示出根据本发明第六实施例的半导体器件的制造步骤的截面视图；
图22为示出根据本发明第六实施例的半导体器件的存储单元区域的平面视图；
图23为示出根据本发明第七实施例的半导体器件的存储单元区域的平面视图；
图24为示出根据本发明第八实施例的半导体器件的存储单元区域的平面视图；
图25为示出根据本发明第九实施例的半导体器件的存储单元区域的平面视图；
图26为示出根据本发明第十实施例的半导体器件的存储单元区域的平面视图；
图27A和27B以及图28A和28B为示出根据本发明第十一实施例的半导体器件的制造步骤的截面视图；
图29为示出根据本发明第十一实施例的半导体器件的存储单元区域的平面视图；
图30A至30C为示出根据本发明第十二实施例的半导体器件的存储单元的等效电路图；
图31为示出根据本发明第十二实施例的半导体器件中的铁电电容器的特性视图；
图32A和32B分别为示出根据本发明第十二实施例的半导体器件的第一例子的平面视图和电路图；
图33为示出根据本发明第十二实施例的半导体器件的第二例子的平面视图；
图34为示出根据本发明第十二实施例的半导体器件的第三例子的平面视图；以及
图35为示出根据本发明第十二实施例的半导体器件中形成的升压电路的电路图。
具体实施方式
下面参照附图说明本发明的实施例。
(第一实施例)
图2为示出根据本发明第一实施例的半导体器件的存储单元区域的一部分的截面视图。图3为示出根据第一实施例的半导体器件的存储单元区域的平面视图。在这种情况中，图2为沿着图3中的I-I线截取的截面视图。在图3中，形成在元件隔离绝缘膜上的绝缘膜被从该图中省略。
在图2中，元件隔离绝缘膜2通过LOCOS(硅的局部氧化)方法形成在p型硅(半导体)基片1的表面上。元件隔离绝缘膜2被形成在包围垂直和水平地设置在硅基片1的表面层上的多个有源区(晶体管形成区)1a的一个区域中。在这种情况中，STI(浅沟槽隔离)可以被用作为元件隔离绝缘膜2。
有源区1a基本上为矩形，栅极5隔着栅绝缘膜4形成在有源区1a上。栅极5构成在与有源区1a的长度方向相正交的方向上延伸的一部分字线WL。并且，两个栅极5几乎平行地以一定的间距形成在该有源区1a上。侧壁绝缘膜6形成在栅极5的侧表面上。
具有LDD结构的第一至第三n型杂质扩散区7a、7b、7c形成在两个栅极5的两侧上的每个有源区1a的表面层上。并且，硅化层(未示出)形成在不被栅极5和侧壁绝缘膜6所覆盖的第一至第三n型杂质扩散区7a、7b、7c的表面上。
位于有源区1a的中央的第2n型杂质扩散区7b电连接到下文所述的位线。位于有源区1a的两侧上的第一和第三n型杂质扩散区7a、7c电连接到下文所述的电容器。
在每个有源区1a中，第一和第二n型杂质扩散区7a、7b以及一个栅极5构成第一n-MOS晶体管T1，并且第二和第三n型杂质扩散区7b、7c以及另一个栅极5构成第二n-MOS晶体管T2。
绝缘覆盖膜8形成在第一和第二n-MOS晶体管T1、T2以及元件隔离绝缘膜2上。作为该覆盖膜8，例如可以采用通过等离子体CVD(化学汽相淀积)方法所形成的氮氧化硅(SiON)膜。然后，第一层间绝缘膜9形成在该覆盖膜8上。作为第一层间绝缘膜9，例如为采用TEOS气体通过等离子体CVD方法所形成的氧化硅(SiO2)膜。
第一层间绝缘膜9的上表面被通过CMP(化学机械抛光)方法所平面化。铁电电容器10形成在第一层间绝缘膜9上，在纵向方向上处于该有缘区1a的正面和背面的元件隔离绝缘膜2的上方。铁电电容器10包括下电极10a、铁电膜10b和上电极10c。下电极10a称为极板线，并且被形成为几乎与字线WL相平行，如图3中所示。并且，铁电膜10b形成在条形的下电极10a上。另外，多个上电极10c在极板线10a的长度方向上以一定的间距形成在铁电膜10b上。
并且，分别具有与实际操作单元的铁电电容器10相同结构的伪电容器10D形成在第一层间绝缘膜9上的存储单元区域的四个角处。铁电电容器10和伪电容器10D同时形成。
下电极10a具有双层结构，其例如包括10至30nm厚的钛(Ti)膜和100至300nm厚的铂(Pt)膜。并且，铁电膜10b由100至300nm厚的锌钛酸铅(PZT：Pb(Zr1-xTix)O3)膜所形成。该铁电膜10b在形成之后被在氧气环境下在650至850℃的温度下执行30至120秒的RTA(快速热退火)而结晶。在这种情况中，作为铁电膜10b，除了PZT之外还可以采用例如PLCSZT、PLZT等等这样的其它PZT材料、例如SrBi2Ta2O9(SBT，Y1)，SrBi2(Ta，Nb)2O9(SBTN，YZ)等等这样的Bi层面结构组合物以及其它金属氧化物铁电材料。另外，上电极10c例如由100至300nm厚的氧化铱(IrO2)膜所形成。
通过使用不同的掩膜或相同的掩膜对电容器10的上电极10c和铁电膜10b进行构图，并且在其上面形成第一电容器保护绝缘膜11。并且，下电极10a被构图，然后第二电容器保护绝缘膜12形成在电容器保护绝缘膜11、下电极10a和第一层间绝缘膜9上。第一和第二电容器保护绝缘膜11、12由例如氧化铝、PZT等等这样的分别具有防止减小功能的绝缘材料所形成。
另外，第二层间绝缘膜13形成在电容器保护绝缘膜12上。例如，作为第二层间绝缘膜13，可以采用通过CVD方法使用TEOS形成的氧化硅膜。第二层间绝缘膜13的上表面被通过CMP方法而平面化。
第一至第三接触孔14a至14c分别形成在第一和第二层间绝缘膜9、13中、电容器保护绝缘膜12中以及第一至第三n型杂质扩散区7a至7c上的覆盖膜8中。第一至第三导电插塞15a至15c分别形成在第一至第三接触孔14a至14c中。并且，上电极接触孔13a分别形成在电容器10的上电极10c上的第二层间绝缘膜13以及第一和第二电容器保护绝缘膜11、12中。并且，上电极接触孔13b形成在伪电容器10D的上电极10c上。
第一至第三导电插塞15a至15c分别具有一个胶膜和钨膜。作为钨膜的下层的胶膜具有由大约20nm厚的钛(Ti)膜和大约50nm厚的氧化钛(TiN)所构成的双层结构。在这种情况中，通过CMP方法除去在第二层间绝缘膜13上的钛膜和胶膜。
连接第一导电插塞15a和最近的电容器10的上电极10c的第一金属布线16a以及连接第三导电插塞15c和最近的电容器10的上电极的第二金属布线16c形成在第二层间绝缘膜13上。并且，岛状金属焊盘16b形成在第二导电插塞15b上。
第一金属布线16a形成在从第一导电插塞15a的上表面延伸到上电极接触孔13a内部的区域中。第二金属布线16c形成在从第三导电插塞15c的上表面延伸到另一个上电极接触孔13a内部的区域中。
并且，通过上电极接触孔13b连接到上电极10c的被隔离的第一伪金属焊盘16d被形成在伪电容器10D上的第二层间绝缘膜13中。并且，被隔离的第二伪金属焊盘16e形成在最接近于伪电容器10D的第一导电插塞15a或第三导电插塞15c上。结果，由于伪电容器10D不连接到MOS晶体管T1、T2，因此伪电容器10D不再作为电容器。
分别通过对具有由大约150nm厚的TiN膜、约5nm厚的Ti膜、约500nm厚的Al-Cu膜、约50nm厚的TiN膜、以及约20nm厚的Ti膜所构成的五层结构的金属膜进行构图而形成第一和第二金属布线16a、16c、金属焊盘16d、以及第一和第二伪金属焊盘16d、16e。
第三层间绝缘18形成在第一和第二金属布线16a、16c、金属焊盘16b、第一和第二伪金属焊盘16d、16e和第二层间绝缘膜13上。作为第三层间绝缘18，例如采用通过CVD方法使用TEOS所形成的SiO2膜。通过CMP方法使第三层间绝缘18的上表面变为平整。
位线接触孔18n形成在与第二n型杂质扩散区7b相连接的金属焊盘16b上的第三层间绝缘18中。由TiN胶膜和钨膜所构成的第四导电插塞被埋在位线接触孔18a中。
连接到第四导电插塞19的上表面并且在与字线WL相正交的方向上延伸的位线20形成在第三层间绝缘18中。相应地，位线20通过第四导电插塞19、金属焊盘16b和第二导电插塞15b电连接到第二n型杂质扩散区7b。
接着，下面将参照图3描述有源区1a、电容器10、伪电容器10D、字线WL和位线20的平面结构。
在图3中，多个带状极板线(下电极)10a以一定间距几乎平行地形成在第一层间绝缘膜9上。并且，在字线WL的延伸方向上对齐的多个有源区1a之前形成极板线10a，从而电连接到极板线驱动器22，以在几乎与字线WL相平行的方向上延伸。多个上电极10c在极板线10a的长度方向上形成在多个极板线10a上。另外，带状铁电膜10b形成在该极板线10a和上层的上电极10c之间。
下电极接触孔13c在从铁电膜10b突出的极板线10a的端部处形成在第二层间绝缘膜13中。然后，形成在第二层间绝缘膜13中的下电极引线(未示出)通过接触孔13c连接到极板线10a。
多条字线WL通过有源区1a和元件隔离绝缘膜2的上方，并且分别电连接到字线驱动器21。
并且，在第三层间绝缘18上的位线20在与字线WL正交的方向上延伸。位线20通过第二导电插塞15b和金属焊盘16b电连接到第二n型杂质扩散区7b，并且还电连接到读出放大器23。
分别埋住第一至第三导电插塞15a至15c的第一至第三接触孔14a至14c形成在有源区1a中的两个字线WL的两侧上的n型杂质扩散区7a至7c上。并且，上电极接触孔13a形成在存储单元的电容器10的上电极10c上，并且上电极接触孔13b形成在伪电容器10D的上电极10c上。
作为伪电容器10D，分别用于在垂直和水平排列多个电容器的方形存储单元区域的四个角上的电容器。在与其它电容器10相同，接触孔13b形成伪电容器10D的上电极10c上。但是，仅仅电隔离伪金属焊盘16d通过接触孔13b连接到伪电容器10D的上电极10c。结果，伪电容器10D与MOS晶体管T1、T2相隔离，并且不存储信息。用于存储信息的电容器10被垂直和水平地(以矩阵方式)排列在除了存储单元区域的四个角之外的其它区域中。
下面将描述有选择地把伪电容器10D设置在存储单元区域的四个角上并且把实际操作电容器设置在其它最***部分上的原因。
首先，当在平面形状为矩形的存储单元区域A中垂直和水平地形成具有上述结构的多个铁电电容器时，如图4中所示，然后分别在预定位置测量电容器的所存储电荷量(开关电荷)QSW，获得如图5和6中所示的结果。
图5示出从存储单元区域A的一个角开始在对角方向上对齐的多个铁电电容器a1至a5、cm的所存储电荷量QSW的差别。并且，图6示出在通过该方形存储单元区域的一侧中央的一条极板线上对齐的多个铁电电容器m1至m5、cm的所存储电荷量QSW的差别。
从图5和图6可以清楚地看出，尽管铁电电容器具有相同的结构，但是在存储单元区域A的四个角上的铁电电容器a1退化情况最显著。因此，位于四个角的电容器被用作为伪电容器。如果不形成伪电容器10D，则在四个角附近形成的铁电电容器a2的退化变得显著。因此，最好分别在存储单元区域A的四个角上形成伪电容器。
同时，下面将给出把电隔离的伪金属焊盘16d连接到伪电容器10D的上电极10c的原因。
当把布线(伪金属焊盘16d)通过上电极接触孔13b连接到伪电容器10D的上电极10c的情况与该布线不连接到上电极10c的情况相比较时，获得图7中所示的结果。根据图7，如果该布线连接到伪电容器的上电极，则在该布线周围的铁电电容器的所存储电荷量QSW很少随着位置而改变。相反，如果该布线不连接到伪电容器的上电极，当铁电电容器的位置变为更接近伪电容器时，实际操作铁电电容器10的所存储电荷量QSW变小。
其原因是如果上电极接触孔13b不形成在伪电容器10D上，则被用于在实际操作铁电电容器10上形成上电极接触孔13a的腐蚀气体的密度在伪电容器10D附近增加，导致实际操作铁电电容器10退化。
如上文所述，如果在存储单元区域的四个角处的铁电电容器被用作为伪电容器，并且隔离金属图案连接该伪电容器，则可以防止存储信息的铁电电容器10退化。结果，在提高存储单元阵列的成品率并且保持实际操作电容器的性能的同时，可以在制造FeRAM过程中把存储单元阵列的所占据面积减小到最小。
(第二实施例)
在第一实施例，在存储单元区域内垂直和水平地等间距形成的多个电容器中，在存储单元区域的最***的四个角处的电容器被用作为伪电容器，并且在最***的其它部分的电容器被用作为实际操作电容器。
在本实施例中，伪电容器被有选择地设置为从存储单元区域的最***上的四个角处突出，并且所有电容器被用作为在最***和内区域上的实际操作电容器。
图8为示出根据本发明第二实施例的FeRAM的存储单元区域的平面视图。在该情况中，在图8中省略在元件隔离绝缘膜上形成的绝缘膜。
在图8中，多个极板线10a的开头和末端极板线被形成为比其它极板线10a更长。伪电容器10B形成在从其它极板线10a的末端延伸的区域中。
在图9中示出在图8中沿着II-II线截取的伪电容器10B的截面结构。并且，作为实际操作单元的电容器10、MOS晶体管T1、T2、金属布线16a、16c等等的截面结构与图2右侧所示的结构相类似。
在图8和图9中，伪电容器10B的上电极10d隔着铁电膜10b形成在开头和末端极板线10a的接触区域附近的延伸区域上。换句话说，该伪电容器10B由极板线(下电极)10a、铁电膜10b和上电极10d所构成。
与第一实施例相同，伪电容器10B以及其它电容器被电容器保护绝缘膜11、12以及第二层间绝缘膜13所覆盖。并且，第四n型杂质扩散区7d在伪电容器10B之前或之后形成硅基片1上。
并且，接触孔14b形成在第四n型杂质扩散区7d上的覆盖膜8、第一层间绝缘膜9、电容器保护绝缘膜11、12以及第二层间绝缘膜13中。具有与第一至第三导电插塞15a至15c相同结构的第五导电插塞15d形成在接触孔14d中。
电容器接触孔13d形成在伪电容器10B的电容器保护绝缘膜12和第二层间绝缘膜13中。然后，在从第五导电插塞15d的上表面延伸到电容器接触孔13d的内部的范围内，伪布线16f形成第二层间绝缘膜13上。与第一和第二金属布线16a、16c同时形成伪金属布线16f。
接地线24与位线20平行地形成在第三层间绝缘18上。接地线24通过第六伪导电插塞25连接到伪金属布线16f。
相应地，伪电容器10B不作为存储单元而操作。
如上文所述，在本实施例中，伪电容器10B形成在存储单元区域的四个角的外部附近。在该存储单元区域中水平和垂直地形成实际操作电容器10，并且实际操作电容器10被完全形成在包括最***部分的存储单元区域中。因此，可以避免处于被连接四个伪电容器10B的连接线所分割的区域内部上的实际操作电容器10退化。
在这种情况中，与第一实施例相类似，字线WL连接到字线驱动器，极板线10a连接到极板线驱动器，并且位线连接到读出放大器。如果没有特别说明，则这些连接被类似地用于下述实施例中。
(第三实施例)
图10为示出根据本发明第三实施例的半导体器件的存储单元区域的平面视图。在图10中，在元件隔离绝缘膜上形成的绝缘膜被从图中省略。
在图10中，如第二实施例中所述，多个极板线10a的开头和末端极板线的两端部被形成为比其它极板线10a更长。然后，形成在开头和末端极板线10a的延伸区域中的第一伪电容器10B具有与第二实施例相同的结构，并且被分别通过金属布线16f电连接到第四n型杂质扩散区7d。
并且，极板延伸部分27形成在与有源区1a相对侧上的开头和末端极板线10a的延伸区域中和附近。然后，两个伪电容器10C形成在该极板延伸部分27中。第二伪电容器10C包括由极板线10a的极板延伸部分27所形成的下电极、延伸到该极板延伸部分27上的铁电膜10b以及形成在铁电膜10b上的上电极10e。
根据上述结构，形成多个电容器10的存储单元区域的四个角被外部的第一和第二伪电容器10B、10C分别从三侧所包围。结果，通过第一和第二伪电容器10B、10C可以防止在存储单元区域中形成的多个实际操作电容器10的性能退化。
但是，即使在存储单元区域的四个角被伪电容器10B、10C分别从三侧包围之后，有时也不能够充分地避免在该存储单元区域中的电容器10的所存储电荷量QSW的减小。换句话说，一部分极板线10a被在存储单元区域A的最***上暴露，并且作为催化剂。因此，在存储单元区域的***部分附近形成的铁电电容器比在中央部分形成的电容器更加容易被腐蚀气体导致退化。
在这种情况中，如沿着图10中的III-III线截取的截面视图11所示，在多个极板线10a的开头和末端极板线中形成的多个电容器可以被完全用作为伪电容器10E，并且电连接到多条位线20的开头和末端位线的多个电容器可以被完全用作为伪电容器。在这种情况中，开头和末端极板线10a不连接到极板线驱动器22，而是通过接触孔13c连接到接地线13h，并且开头和末端位线20不连接到读出放大器23，而是连接到地。
相应地，伪电容器10E类似于一个框架那样沿着存储单元区域的最***排列，并且在特别容易导致实际操作电容器10退化的四个角区域附近形成双重的伪电容器10B、10E，从而框架状排列的伪电容器10E的四个角被分别在外部从三侧包围。因此，可以更加确保避免在存储单元区域中的实际操作电容器10的性能退化。换句话说，通过改变伪电容器分布的数目或面积，使得两个伪电容器位于四个角部分并且一个伪电容器沿着除四角部分之外的***排列，可以采用这样一种结构来增加实际操作电容器的铁电膜防止退化的能力。结果，从四周保护实际操作电容器以避免退化，并且把伪电容器区域的面积增加量抑制到最小程度。
在这种情况中，在第二实施例中，还可以有选择地在存储单元的区域的四个角处形成伪电容器，并且还沿着被伪电容器所包围的区域的内侧上的最***排列该伪电容器。
(第四实施例)
图12为示出根据本发明第四实施例的半导体器件的存储单元区域的平面视图。在图12中，形成在元件隔离绝缘膜上的绝缘膜被从图中省略。
图12中所示的存储单元区域具有以一定的间距在硅基片1上垂直和水平地形成的多个有源区1a、通过元件隔离绝缘膜2和有源区1a的上方的字线WL、形成在第一层间绝缘膜9上并且在有源区1a的正面或背面跨过该有源区1a的极板线(下电极)10a、以一定间距形成在极板线10a上的上电极10c、形成在极板线10a和上电极10c之间的铁电膜10b。有源区1a及其***的截面结构与图2的右侧所示的结构相同。
在这种情况中，与第一实施例所示的结构不同，形成在所有极板线10a上的多个上电极构成实际操作电容器10。
在图12中，具有L形平面形状的伪电容器26形成在分别在外部从三侧包围该存储单元区域的四个角(即，多个极板线10a的开头和末端极板线的两端)的区域中。伪电容器26包括具有L形平面形状的下电极26a、铁电膜26b以及具有L形平面形状的L形上电极26c。
伪电容器26的下电极26a具有与极板线10a相同的层面结构。铁电膜26b由与极板线10a上的铁电膜10b相同的材料所形成。伪上电极26c具有与极板线10a上的上电极相同的层面结构。
与存储单元的电容器10相同，伪电容器26被第二层间绝缘膜13所覆盖。然后，在第二层间绝缘膜13中，多个接触孔28形成在上电极26c上，并且伪金属焊盘29形成在接触孔28中以及它们的***部分上。
伪电容器26的尺寸可以等于或大于实际操作电容器10。由此，在伪电容器26的伪上电极26c上的接触孔28的尺寸可以等于或大于在实际操作电容器10上的接触孔13a。
根据上述结构，形成多个实际操作电容器10的存储单元区域的四个角被多个伪电容器26分别在外部从三侧所包围。因此，与第一实施例所示相同，通过伪电容器26可以防止在存储单元区域中形成的多个存储单元的电容器10的所存储电荷量QSW减小。
同时，仅仅用伪电容器26通过从三侧局部地包围存储单元区域的四个角，有时不可能充分地避免实际操作电容器10的性能退化。作为一个措施，如图13中的截面图所示，不但形成在多个极板线10a的开头和末端极板线上的多个电容器可以被完全用作为伪电容器10F，而且电连接到多条位线20的开头和末端位线的多个电容器也可以被完全用作为伪电容器10F。在这种情况中，开头和末端极板线10a不连接到极板线驱动器22，而是通过接触孔13c连接到接地线16h，并且开头和末端位线20不连接到读出放大器23，而是接地。在这种情况中，图13为沿着图12的IV-IV线截取的截面。
因此，多个伪电容器10F象一个框架那样排列在存储单元区域的最外侧上，并且该伪电容器26被形成为在外部从三侧包围该框架状排列的伪电容器10F。因此，伪电容器10F、26双重地设置在存储单元区域的四个角上。结果，可以更加确保防止存储单元电容器10的退化。
图12中所示的伪电容器26形成在约为方形的存储单元区域的四个角的***上。在这种情况中，如图14中所示，多个伪电容器31可以象一个框架那样排列在存储单元区域的周围。否则，如图15中所示，多个伪电容器35可以都分布在存储单元区域的空白区域上以及在存储单元区域的外部。
图14中所示的伪电容器31具有这样一种结构，顺序地形成分别被形成为框架状的下电极31a、铁电膜31b和下电极31c。然后，多个接触孔33形成在上电极31c上的第二层间绝缘膜13中，该第二层间绝缘膜13形成在伪电容器31中。伪金属焊盘34形成在接触孔33及其***部分中。伪电容器33的面积大于实际操作电容器10的面积，并且上电极31c的尺寸被形成为等于或大于实际操作电容器10。类似地，在伪电容器31的上电极31c上的接触孔33的尺寸可以被形成为等于或大于在实际操作电容器10上的接触孔13a。
在这种情况中，伪电容器26、31被顺序地形成，与实际操作电容器10相距一定的间距。但是由于伪电容器不工作，因此可以自由地设置伪电容器的尺寸。
图15中所示的伪电容器35包括分别在存储单元区域的***部分上分布并且被形成为岛状的多个下电极35a、多个铁电膜35b、以及多个上电极35c。然后，接触孔36形成在上电极35c上的第二层间绝缘膜13中，该第二层间绝缘膜13覆盖伪电容器35。伪金属焊盘37形成在接触孔36及其***部分中。
在图14和图15中，一旦形成在开头和末端极板线10a上的电容器，而且连接到开头和末端位线20的电容器可以被完全用作为伪电容器10F。在该状态中，沿着第一极板线10a的截面形状与图13中所示相类似。
在图12、图14和图15中所示的伪电容器26、31、35被形成到该***电路区域的情况中，通过把该伪电容器设置在不与连接到CMOS(未示出)的导电插塞相重叠的区域中而防止导电插塞之间的短路。并且，在伪电容器26、31、35被形成在***电路区域中的情况下，这种伪电容器26、31、35必须被设置在不与第一层布线相重叠的区域中。相应地，存储单元区域和***电路区域之间的高度差可以通过伪电容器而减小，从而可以减小在电容器上的层间绝缘膜的体积。因此，可以在薄膜形成过程中抑制在电容器的铁电膜在还原气体中退化的情况。
同时，通过把四个伪电容器设置在存储单元区域的最***的四个角周围并且把两个伪电容器设置在除了四个角之外的最***上而有效地减小伪电容器的面积。在这种情况中，采用如下结构是有效的，首先共同地整体形成实际操作电容器的下电极和伪电容器的下电极和铁电膜，然后分别形成实际操作电容器的上电极和伪电容器的上电极，接着伪布线被连接到伪电容器的上电极上。换句话说，为了防止性能退化，把实际操作电容器设置为更接近该伪电容器是有效的。
(第五实施例)
在上述实施例中，描述具有平面电容器的FeRAM。在本实施例中，将在下面描述具有叠层电容器的FeRAM。
图16为示出根据本发明第五实施例的半导体器件的存储单元区域的一个有源区及其***的平面视图。图17为示出根据本发明第五实施例的半导体器件的存储单元区域的一部分的截面视图。图18为示出根据本发明第五实施例的半导体器件的存储单元区域中的导电图案和有源区域的平面视图。在本例中，在图16，形成在元件隔离绝缘膜上形成的绝缘膜被从图中省略。
如图17中所示，具有STI结构的元件隔离绝缘膜52形成在n型或p型硅(半导体)基片51的有源区(晶体管形成区)的周围。在这种情况中，还通过LOCOS方法形成元件隔离绝缘膜52。p阱51a形成在晶体管形成区中，并且氧化硅膜形成在p阱51a的表面上作为栅绝缘膜53。
两个栅极54平行地行程在一个p阱51a上。这些栅极54构成通过元件隔离绝缘膜52上方的字线WL的一部分。
作为源极/漏极并且具有LDD结构的第一至第三n型杂质扩散区55a至55c形成在栅极54两侧上的p阱51a中。形成在两个栅极54之间的一个晶体管形成区中的第二n型杂质扩散区55b电连接到该位线。形成在晶体管形成区两侧上的第一和第三n型杂质扩散区55a、55c分别电连接到电容器的下电极。
在这种情况中，绝缘侧壁衬垫56被形成在栅极54的侧壁上。
栅极54和具有LDD结构的n型杂质扩散区55a至55c构成MOS晶体管T1、T2。
MOS晶体管T1、T2被覆盖绝缘膜58所覆盖。作为该覆盖绝缘膜58，可以用通过等离子体CVD方法形成的大约200nm厚的氮氧化硅(SiON)膜。并且，通过使用TEOS气体用等离子体CVD方法把氧化硅(SiO2)膜形成在覆盖绝缘膜58上作为第一层间绝缘膜59。另外，第一层间绝缘膜59的上表面被通过CMP方法而平面化。
第一和第二接触孔59a、59b被分别形成在第一和第三n型杂质扩散区55a、55c上的覆盖绝缘膜58和第一层间绝缘膜59中。第一和第二导电插塞60a、60b分别形成在第一和第二接触孔59a、59b的内表面上。第一和第二导电插塞60a、60b具有这样一种结构，其中分别顺序地形成钛(Ti)膜、氮化钛(TiN)膜和钨(W)膜。Ti膜、TiN膜和W膜被通过CMP方法从第一层间绝缘膜59的上表面上除去。
分别连接到第一导电插塞60a和第二导电插塞60b的叠层电容器61分别形成在第一层间绝缘膜59上。电容器61由顺序地形成在第一层间绝缘膜59上的下电极61a、铁电极61b和上电极61c所构成。
下电极61a由包括铱(Ir)膜、氧化铱(IrOx)膜、以及铂(Pt)膜的多层结构所构成。并且，类似于第一实施例，铁电膜61b由PZT材料、Bi分层结构组合物材料等等所形成。另外，上电极61c由IrOx膜所形成。
在这种情况中，紧接着在形成之后，通过在氧气环境下进行退火而使铁电膜61b结晶。并且，在进行蚀刻以形成电容器61之后，执行退火，使得受到破坏的铁电膜恢复到原始状态。
电容器61被由氧化铝、PZT等等所制成的绝缘电容器保护膜62所覆盖。并且，其表面被通过CMP方法而平面化的第二层间绝缘膜63形成在电容器保护膜62上。
第三接触孔63a形成在第二n型杂质扩散区55b上的第二层间绝缘膜63和绝缘电容器保护膜62中，然后第三导电插塞64形成在第三接触孔63a中。该第三导电插塞64具有由Ti膜、TiN膜和W膜所构成的三层结构。
接触孔63b形成在电容器61c上的第二层间绝缘膜63和绝缘电容器保护膜62中。然后，上电极61c通过接触孔63b连接到形成在第二层间绝缘膜63上的极板布线65a。极板布线65a在与字线(栅极)WL相同的方向上延伸。并且，具有与极板布线65a相同的层面结构的导电焊盘65b被形成在第三导电插塞64上。
第三层间绝缘膜66形成在极板布线65a、导电焊盘65b和第二层间绝缘膜63上。在该情况中，作为第二和第三层间绝缘膜63、66，例如为使用TEOS通过CVD方法所形成的SiO2膜。
埋住第四导电插塞67的第四接触孔被形成在导电焊盘65b上的第三层间绝缘膜66中。第四导电插塞67由包括Ti膜和W膜的双层结构所构成。另外，第四导电插塞67在第三层间绝缘膜66上连接到在与极板布线65a相正交的方向上延伸的位线68。在这种情况中，极板布线65a和位线68具有多层金属结构，其中分别顺序地形成60nm厚的Ti膜、30nm厚的TiN膜、400nm厚的Al-Cu膜、5nm厚的Ti膜以及70nm厚的TiN膜。
该半导体器件的一部分存储单元的平面结构如图16中所示，其中多个MOS晶体管T1、T2和电容器61等间距地形成在该存储单元区域中。在这种情况中，在图16，省略在元件隔离绝缘膜52上的各个绝缘膜。
在存储单元区域中的字线WL分别电连接到字线驱动器21，极板布线65a分别电连接到极板线驱动器22，并且位线68分别电连接到读出放大器23。
并且，如图18中所示，给出在存储单元区域中该电容器61、接触孔59a、59b、63a、极板布线65a和位线68的结构。然后，不连接到MOS晶体管T1、T2并且电隔离的一个或多个伪电容器69形成在该存储单元区域的四个角的外部。在这种情况中，在图18，三个伪电容器69分别形成在存储单元区域的四个角的外部上。伪电容器69具有与存储单元的电容器61相同的结构。伪金属焊盘71通过接触孔70连接到伪电容器69的上部。伪金属焊盘71形成在第二层间绝缘膜63上，并且具有与极板布线65a相同的层面结构。
在图18中，还形成通过接触孔70a连接到极板布线65a的伪电容器69。n型杂质扩散区(未示出)形成在伪电容器69下方的硅基片51中。并且该n型杂质扩散区通过导电插塞(未示出)与下电极(未示出)电连接。伪电容器69不连接到MOS晶体管T1、T2。相应地，信息不存储在极板布线65a下方的伪电容器69中。
在具有叠层电容器61的存储单元区域中，如图19中的截面形状所示，如果多个极板布线65a和多条位线68中的开头和末端极板布线和位线分别连接到地，则位于最***上的存储单元区域中的电容器被用作为伪电容器61D。
相应地，与第一实施例相同，由于在存储单元区域中构成存储单元的叠层电容器61被伪电容器61D、69所包围，以保护该叠层电容器，从而不容易出现存储电荷量减小的情况。特别地，可以改善在存储单元区域的四个角附近的电容器61的特性。
在这种情况中，与第一至第四实施例相同，叠层的伪电容器69可以被设置为框架形状或者L形状，或者被设置为隔离图案而分布。
在上述第一至第五实施例中，在存储单元区域中形成的多个电容器中的伪电容器被有选择地分别形成在存储单元区域的四个角处。并且，当从存储单元区域的中央向外部观察时，伪电容器大部分形成在存储单元区域的四个角或它们的附近处，而不是在最***上。否则，沿着存储单元区域最***形成的伪电容器在四个角处的数目、面积和密度方面比除了四个角之外的其它最***部分更大。否则，伪电容器被提供到从外部包围该存储单元区域的位置处。在上述实施例中，固定电势被用于取代地电势。
(第六实施例)
在上述第一至第五实施例中，伪电容器至少形成在存储单元区域四个角的内部和外部之一上，否则伪电容器的数目增加，或者伪电容器的面积从伪电容器向着存储单元区域的外部扩大。因此，用于实际操作的电容器的特性被稳定。
相反，在第六实施例至第十实施例中，下面将描述不使用伪电容器而稳定在存储单元区域中用于实际操作的多个电容器的性能的情况。
图20A和20B以及图21A和21B为示出制造根据本发明第六实施例的半导体器件的步骤的截面视图。图22为示出在根据本发明第六实施例的半导体器件的存储单元区域中的电容器的平面视图。图20A和20B以及图21A和21B为沿着图22中的VII-VII线截取的截面视图，与第一至第五实施例相同的标号表示相同的元件。
首先，下面将描述形成图20A所示结构所需的步骤。
如第一实施例中所述，通过LOCOS方法把元件隔离绝缘膜元件隔离绝缘膜2形成在硅基片1的表面层上。元件隔离绝缘膜2形成在包围被垂直和平行地设置在硅基片1的表面上的多个有源区1a的位置处。有源区1a形成在多个极板线形成区之间，以及多个有缘区1a被按照一定的间距沿着各个极板线形成区而设置。
然后，通过氧化在硅基片1上的有源区1a的表面而形成栅绝缘膜4。
然后，不定形硅或多晶硅膜形成在元件隔离绝缘膜2和栅绝缘膜4上，接着，硅化钨膜形成在该硅膜上。接着，通过对硅膜和硅化钨膜进行构图而使栅极5形成在有源区1a上。两个栅极5以一定的间距几乎平行地形成在有源区1a上。栅极5构成一部分通过元件隔离绝缘膜2上方的字线WL。
然后，n型杂质被离子注入到栅极5的两侧上的有源区1a中。因此，形成作为n型MOS晶体管T1、T2的源极/漏极的第一至第三n型杂质扩散区7a、7b、7c。第一至第三n型杂质扩散区7a至7c在与字线WL相交的方向上(即，纵向方向)排列。位于有源区1a的中部的第二n型杂质扩散区7b电连接到位线，并且位于有源区1a的两侧的第一和第三n型杂质扩散区7a、7c电连接到将在下文中描述的电容器的上电极。
然后，绝缘膜形成在硅基片1、元件隔离绝缘膜2和栅极5上。接着，通过蚀刻该绝缘膜而保留侧壁衬垫6。
然后，使用栅极5和侧壁绝缘膜6作为掩膜，把n型杂质再次注入到有源区1a中。因此，第一至第三n型杂质扩散区7a-7c被形成为LDD结构。
相应地，形成具有第一和第二n型杂质扩散区7a、7b和一个栅极5的第一nMOS晶体管T1以及具有第二和第三n型杂质扩散区7b、7c和另一个栅极5的第二nMOS晶体管T2。
然后，通过CVD方法，用于覆盖nMOS晶体管T1、T2的绝缘覆盖膜8形成在硅基片1上。例如，氮氧化硅(SiON)膜被形成为覆盖膜8。
然后，使用TEOS通过CVD方法在该覆盖膜8上形成大约1.0微米厚的氧化硅膜。该氧化硅膜被用作为第一层间绝缘膜。
然后，作为第一层间绝缘膜9的增加密度处理，例如第一层间绝缘膜9在大约700℃的温度下在大气压力的氮气环境中退火30分钟。然后，第一层间绝缘膜9的上表面被通过CMP方法而平面化。
然后，通过溅射方法顺序地在第一层间绝缘膜9上形成10至30nm厚的钛(Ti)膜和100-300nm厚的铂(Pt)膜。
然后，通过RF溅射方法在第一导电膜72上形成100-300nm厚的PZT膜，作为铁电膜73。作为形成铁电膜73的方法，除了上述方法之外，还可以采用MOD(金属有机物淀积)方法、MOCVD(金属有机物CVD)方法、溶胶方法等等。并且作为铁电膜73的材料，除了PZT之外还可以采用第一实施例中所示的PZT材料、Bi分层结构组合物或者其它金属氧化物铁电材料。
然后，作为构成铁电膜73的PZT膜的结晶处理，在氧气环境中，在650至850℃的温度下执行30至120秒的RTA(快速热退火)。
然后，通过溅射方法在铁电膜73上形成100-300nm厚的氧化铱(IrO2)膜。
然后，如图20B中所示，通过对第二导电膜74进行构图，由第二导电膜74所制成的多个第一上电极74a和多个第二上电极74b形成在每个极板线形成区中。第二上电极74b的平面形状的面积比第一上电极74a的平面形状的面积更大。在这种情况中，第一上电极74a具有1.7微米*1.0微米的平面形状，该第二上电极74b具有2.1微米*1.0微米的平面形状。
第一上电极74a和第二上电极74b之一被设置在元件隔离绝缘膜2之上的每个有源区1a的正面或背面。也就是说，第一n型杂质扩散区7a被置于第一上电极74a和第二上电极74b附近，并且第三n型杂质扩散区7c被置于第二上电极74b和第一上电极74a附近。
然后，通过构图使铁电膜73保留在极板线形成区中。然后，为了恢复被腐蚀所破坏的铁电膜73的薄膜质量，铁电膜73被在氧气环境中退火。
然后，通过对第一导电膜72进行构图而形成由第一导电膜72所制成的第一极板线72a和第二极板线72b。第一极板线72a和第二极板线72b分别作为电容器的下电极。
如图22中所示，第一极板线72a和第二极板线72b被形成为类似一个在元件隔离绝缘膜2上方的条带，其位于每个有源区1a的正面和背面，以在与字线WL相同的方向上延伸。与上述实施例相同，第一极板线72a和第二极板线72b连接到在***电路区域中提供的极板线驱动器。并且，字线WL连接到在***电路区域中提供的字线驱动器。
第一极板线72a对应于除了开头和末端极板线之外的多条极板线中的极板线。第一极板线72a大约具有H形平面形状，其与字线WL垂直相交的方向的宽度局部地在两端部上延伸。在两端部上的宽度约为2.1微米，这与第二极板线72b相类似，并且在该端部内侧的宽度约为1.7微米，这与第一上电极74a相类似。并且，第二上电极74b分别隔着铁电膜73形成在第一极板线72a的两端部上。并且，多个第一极板线72a在极板线的延伸方向上以一定间距在位于第二极板线72b之间的第一极板线72a区域中在铁电膜73上对齐。
第二极板线72b对应于以一定间距形成在存储单元区域中的多条极板线中的开头和末端极板线。第二极板线72b在与字线WL相正交的方向上的宽度为2.1微米，并且第二极板线72b在全长上具有几乎相同的宽度。并且，分别具有几乎与铁电膜73上的第二极板线72b相同宽度的多个第二极板线72b在极板线的延伸方向上以一定间距在形成第二极板线72b的铁电膜73上对齐。
在这种情况中，在图22示出4条相距一定间距的第一极板线72a，但是可以采用超过4条的极板线。
第一电容器Q1由根据上述步骤所形成的第一上电极74a、下层铁电膜73和第一极板线72a所构成。并且第二电容器Q2由第二上电极74b、下层铁电膜73以及第一或第二极板线72a、72b和所构成。
在这种情况中，例如通过使用耦合等离子体蚀刻设备执行第一导电膜72、铁电膜73和第二导电膜74的构图，并且用不同的阻蚀图案(未示出)覆盖这些薄膜。用于这些蚀刻中的气体为由氯气(Cl2)和氩气(Ar)所构成的混合气体。
然后，在下文中描述直到图21A中所示的结构为止所需的步骤。
首先，用于覆盖电容器Q1、Q2的电容器保护绝缘膜12形成在第一层间绝缘膜9上，具有50nm厚度。作为该电容器保护绝缘膜12，形成例如由氧化铝、PZT等等具有防氧化功能的材料所制成的薄膜。
然后，在电容器保护绝缘膜12上形成SiO2膜作为第二层间绝缘膜13。使用TEOS作为来源气体通过CVD方法形成SiO2膜。然后，通过CMP方法对第二层间绝缘膜13的上表面进行平面化。这种平面化在第二层间绝缘膜13在电容器Q1、Q2上具有大约300nm的厚度的条件下执行。
然后，分别在第一至第三n型杂质扩散区7a至7c上形成第一至第三接触孔14a至14c。然后，通过溅射方法在第一至第三接触孔14a至14c和第二层间绝缘膜13的内侧上顺序地形成20nm厚的钛(Ti)膜和50nm厚的氮化钛(TiN)膜，作为胶膜。接着，通过CVD方法在该胶膜上生长钨(W)膜，使其具有完全埋住第一至第三接触孔14a至14c的厚度。接着，通过CMP方法对钨膜和胶膜进行抛光，以从第二层间绝缘膜13的上表面上除去。因此，被保留在第一至第三接触孔14a至14c中的钨膜和胶膜被分别用作为第一至第三导电插塞15a至15c。
然后，用于覆盖第一至第三导电插塞15a至15c的防氧化膜(未示出)形成在第二层间绝缘膜13上。接着，通过分别对该防氧化膜、第二层间绝缘膜13和电容器保护绝缘膜12进行构图而在第一和第二上电极74a、74b上形成第四和第五接触孔13e、13f。与此同时，第六接触孔13g和第七接触孔13h形成在第一和第二极板线72a、72b一端附近的接触区域上，并且分别从上电极74a、74b向外部突出。
然后，为了从在形成第四和第五接触孔13e、13f所造成的破坏中恢复电容器Q1、Q2的薄膜质量，在氧气环境中对电容器Q1、Q2进行退火。在这种情况中，由于第二电容器Q2的平面面积大于第一电容器Q1的平面面积，因此第五接触孔13f的直径可以被设置为大于第四接触孔13e的直径，以增加退火效果。然后，通过蚀刻除去防氧化膜。
接着，在下文描述直到形成图21B所示结构为止所需的步骤。
首先，例如具有TiN膜和Al-Cu膜的结构的金属膜形成在第四至第七接触孔13e至13h中以及形成在第二层间绝缘膜13上。然后，该金属膜被构图。因此，形成用于连接第一导电插塞15a和第一和第二上电极74a、74b的第一布线16a以及用于连接第三导电插塞15c和第一和第二上电极74a、74b的第二布线16c，并且岛状导电焊盘16b形成在第二导电插塞15b上。
接着，用于覆盖第一和第二布线16a、16c以及导电焊盘16b的第三层间绝缘膜18形成在第二层间绝缘膜13上。然后，第六接触孔18a形成在导电焊盘16b上的第三层间绝缘18中。接着，第四导电插塞19形成在第六接触孔18a中。然后，连接到第四导电插塞19的位线20形成在第三层间绝缘18中。在这种情况中，位线20连接到***电路中的读出放大器。
在根据上述步骤形成的多个电容器Q1、Q2中，分别具有较大面积的多个第二电容器Q2被设置在存储单元区域的最***部分中，并且多个第一电容器Q1被设置在由多个第二电容器Q2所包围的区域中。另外，构成第二电容器Q2的上电极74b的平面形状比构成第一电容器Q1的上电极74a的平面形状更宽。
因此，即使由于电容器形成腐蚀气体等等造成被设置在存储单元区域的容易出现退化的位置处的第二电容器Q2的退化，也可以预先避免第二电容器Q2的所存储电荷量QSW被减少为比其它第一电容器Q1更少。
结果，形成在图4和图5中所示的几乎方形的存储单元区域A的四角中的第二电容器Q2可以不用作为伪电容器，而是作为实际操作电容器。另外，由于防止第二电容器Q2所存储电荷量减小，因此可以抑制在由读出放大器写入/读出信息时产生错误。
在这种情况中，在上述例子中，第一电容器Q1和第二电容器Q2同时形成。但是这些电容器可以用不同的步骤来形成。并且，如果上电极74b的平面形状被形成为比第一电容器Q1的上电极74a更宽，第二电容器Q2的上电极74b的平面形状可以被形成为多边形。
(第七实施例)
在第六实施例中，除了位于存储单元区域的最***上的开头和末端极板线之外的多条极板线被形成为几乎H形状或锤子形状的平面形状。也就是说，第一极板线72a中形成第一上电极74a的部分的宽度较窄。
相反，如图23中所示，其上形成第一和第二上电极74a、74b的所有第一极板线72c的宽度被设置为约等于第二上电极74b的宽度。与第六实施例相同，如图21A中所示，通过对第一导电膜72进行构图而形成第一极板线72c。
在这种情况中，在图23，与图22相同的标号表示相同的元件。
相应地，第一极板线72在宽度方向上具有比形成在第一极板线72c上的第一上电极74a更宽的面积。因此，可以消除由于第一导电膜72构图的偏移而导致第一上电极74a的面积减小。
(第八实施例)
在第六和第七实施例中，在设置于几乎方形的存储单元区域A中的第一和第二电容器Q1、Q2中，具有较大面积的第一电容器Q2沿着存储单元区域A的最***对齐。
相反，如图24中所示，第二电容器Q2沿着存储单元区域A的最***形成为一圈，然后一个或多个第三电容器Q3可以被添加到在存储单元区域A中的对角方向上最接近于四个角的位置处。第三电容器Q3由第一和第二极板线72c、72b之一、铁电膜73和上电极74所构成。通过对第六实施例中所示的第二导电膜74进行构图而形成第三电容器Q3的上电极74c，使其具有等于或小于第二电容器Q2的上电极74b但是大于第一电容器Q1的上电极74a的面积。相应地，第三电容器Q3的所存储电荷量QSW增加而不是增加第一电容器Q1的所存储电荷量QSW。
由此，如图4中所示，可以防止被设置在接近于存储单元区域A的四个角的位置处的电容器的所存储电荷量QSW减小，并且可以增加实际操作电容器的数目，而不需要提供伪电容器。
在这种情况中，在图24，与图20A和20B、图21A和21B、图22和图23相同的标号表示相同的元件。
(第九实施例)
在第六和第七实施例中，在设置于几乎方形的存储单元区域A中的第一和第二电容器Q1、Q2中，具有较大面积的第二电容器Q2沿着存储单元区域的最***排列。
相反，在本实施例中，如图25中所示，通过一个接一个地分别在存储单元区域A的四个角中形成第二上电极，可以设置最少数目的具有较大面积的第二电容器Q2。并且，作为开头和末端极板线的第二极板线72e被形成为具有与构成第二电容器Q2的第二上电极74b相同的宽度。并且作为除了开头和末端极板线之外的其它极板线的第一极板线72d被形成为具有与构成第一电容器Q1的第一上电极74a相同的宽度。通过对第六实施例中所示的第二导电膜74进行构图而形成第一和第二极板线72d、72e。
因此，根据图4、图5和图6中的实验结果，可以抑制在存储单元区域A中的电容器的所存储电荷量QSW减小。
并且，由于具有较大面积的第二电容器Q2的数目被减少到最小，因此可以缩小第一极板线72d的宽度而不缩小开头和末端第二极板线72e的宽度。相应地，可以比在第六至第八实施例中的存储单元区域的面积进一步缩小存储单元的面积。
在这种情况中，在图25，与图20A和20B、图21A和21B、图22和图23中相同的参考标号表示相同的元件。
(第十实施例)
在第六至第九实施例中，第二电容器Q2被设置在存储单元区域的四个角或***上，并且第一电容器Q1设置在其它区域中。
相反，在本实施例中，如图26中所示，如果形成作为除了开头和末端极板线之外的其它极板线并且具有最宽的相邻间距的两条极板线72f、72g，第二上电极74b可以被形成为在这些极板线72f、72g上形成电容器上电极。换句话说，仅仅具有最大容量的第二电容器Q2可以形成在这些极板线72f、72g的区域中。
在图26中，第n极板线72f和第(n+1)极板线72g之间的距离被设置为比有源区1a的长边更长。并且，在第n极板线72f和第(n+1)极板线72g之间的区域为扭曲区域80，其中位线20相互交叉，并且有源区1a不位于该扭曲区域80的下方。
在该扭曲区域80中，多条位线20a、20b交替地向一侧弯曲。变曲的位线20a具有在该扭曲区域80之前和之后把重叠的电容器列向着下一列改变的路径。并且，剩余的不弯曲位线20b在扭曲区域80中断开，以防止位线20a、20b之间的短路。
并且，在扭曲区域80中，与位线20a的弯曲部分重叠的中继线20c形成在图21B中所示的第一层间绝缘膜9上。通过对第一导电膜72进行构图而形成该中继线20c，并且被设置为与极板线72f、72g相距一定间距。然后，中继线20c通过形成在第一和第三层间绝缘膜9、18中的接触孔18b、18c连接到断开的位线20b。断开的位线20b通过中继线20c连接到在交叉方向上在扭曲区域80中具有弯曲部分的位线20b。
把扭曲区域80置于其间的两条极板线72f、72g具有与第六实施例中所示的第二极板线72b相同的形状。并且，多条第二上电极74b以一定的间距通过绝缘膜72形成在这些极板线72f、72g上。因此，第二电容器Q2形成在位于存储单元区域的四个角之外的内部电容器密度较稀疏或者重复图案结构不规则的区域中。
如上文所述，由于在该区域中的图案密度较稀疏，因此与存储单元区域A的***区域的情况相类似地设置极板线72f、72g之间的间距较宽的区域。
因此，通过在这种极板线72f、72g上设置具有较大面积的第二上电极74b而补偿实际操作电容器的所存储电荷量，因此可以防止成品率的下降。
在这种情况中，在图26，与图20A和20B、图21A和21B、图22、图23、图24和图25相同的标号表示相同的元件。
同时，在第六至第十实施例中，具有不同尺寸的上电极的多个实际操作电容器被应用于由两个晶体管和两个电容器存储一个数位的2T/2C***以及由一个晶体管和一个电容器存储一个数位的1T/1C***，并且没有电路操作***。
(第十一实施例)
在第六至第十实施例中，描述具有平面型铁电电容器的存储单元。在本实施例中，将描述具有叠层型的铁电电容器的存储单元。
图27A和27B以及图28A和28B为示出制造根据本发明第十一实施例的半导体器件的步骤的截面视图。图29为示出根据本发明第十一实施例的半导体器件的存储单元区域中的电容器的平面视图。图27A和27B以及图28A和28B为示出沿着图29的VIII-VIII线截取的截面视图。在这种情况中，在图27A和27B、图28A和28B以及图29中，与第五实施例相同的标号表示相同的元件。
首先，在下文中将描述直到获得图27A中所示的结构为止所需的步骤。
如第五实施例中所述，一个元件隔离绝缘膜52形成在硅基片51的表面层上。元件隔离绝缘膜52形成在包围被垂直和水平地设置在硅基片51的表面上的多个有源区51a的区域中。多个有源区51a被形成为使其长边在相同的方向上，如图16中所示。
然后，通过对硅基片51上的有源区51a的表面进行氧化而形成栅绝缘膜53。
接着，在元件隔离绝缘膜52和栅绝缘膜53上形成无定型硅或多晶硅膜，然后在硅膜上形成硅化钨膜。接着，通过对硅膜和硅化钨膜进行构图而在有源区51a上形成栅极54。两个栅极54以一定的间距几乎平行地形成在有源区51a上。栅极54构成通过元件隔离绝缘膜52上方的一部分字线WL。
然后，n型杂质被离子注入到栅极54两侧上的有源区51a中。因此，形成作为n型MOS晶体管T1、T2的源极/漏极的第一至第三n型杂质扩散区55a、55b、55c。第一至第三n型杂质扩散区55a至55c与字线WL相交的方向上对齐。位于有源区51a的中部的第二n型杂质扩散区与位线电连接，而位于有源区51a的两侧上的第一和第三n型杂质扩散区55a、55c电连接到下文所述的电容器的上电极。
然后，绝缘膜形成在硅基片51、元件隔离绝缘膜52以及栅极54上。然后，通过蚀刻该绝缘膜而保留侧壁绝缘膜56。
接着，使用栅极54和侧壁绝缘膜56作为掩膜，n型杂质再次被离子注入到有源区51a中。因此，第一至第三n型杂质扩散区55a至55c被形成为LDD结构。
相应地，形成具有第一和第二n型杂质扩散区55a、55b和一个栅极54的第一nMOS晶体管T1以及具有第二和第三n型杂质扩散区55b、55c以及另一个栅极54的第二nMOS晶体管T2。
然后，通过CVD方法用于覆盖nMOS晶体管T1、T2的绝缘覆盖膜58形成在硅基片51上。例如，氮氧化硅(SiON)膜被形成为覆盖膜58。
接着，通过CVD方法使用TEOS在覆盖膜58上形成约1.0微米厚的氧化硅膜。该氧化硅膜被作为第一层间绝缘膜59。
然后，通过对第一层间绝缘膜59和覆盖膜58进行构图而在第一和第三n型杂质扩散区55a、55c上形成第一和第二接触孔59a、59b。
然后，通过溅射方法在第一和第二接触孔59a、59b中以及第一层间绝缘膜59上顺序地形成20nm厚的Ti膜和50nm厚的TiN膜作为胶膜。接着，通过CVD方法，在该胶膜上形成具有完全埋住第一和第二接触孔59a、59b的厚度的W膜。然后，通过CMP方法对W膜和胶膜进行抛光，以从第一层间绝缘膜59的上表面上除去。因此，保留在第一和第二接触孔59a、59b中的钨膜和胶膜被分别用作为第一和第二导电插塞60a、60b。
接着，通过溅射方法在第一层间绝缘膜59以及第一和第二导电插塞60a、60b上顺序地形成10至30nm厚的Ti膜以及100至300nm厚的Pt膜。
然后，通过RF溅射方法在第一导电膜81上形成100至300nm厚的PZT膜作为铁电膜82。作为形成铁电膜82的方法，除了上述方法之外还有MOD方法、MOCVD方法、凝胶方法等等。并且，作为铁电膜82的材料，除了PZT之外还可以采用在第五实施例中所示的PZT材料、Bi分层结构组合物或者其它金属氧化物铁电材料。
接着，作为构成铁电膜82的PZT膜的结晶处理，在氧气环境中，在650至850℃的温度下执行30至120秒的RTA处理。
然后，通过溅射方法在铁电膜82上形成100至300nm厚的氧化铱(IrO2)膜，作为第二导电膜83。
接着，分别在第一和第二导电插塞60a、60b上方的第二导电膜83及其***区域上形成第一硬掩膜84a和第二硬掩膜84b。第一硬掩膜84a和第二硬掩膜84b具有一种结构，其中分别顺序地形成TiN膜和SiO2膜。并且，第二硬掩膜84b形成在位于存储单元区域的四个角中的第一导电插塞60a或第二导电插塞60b上，并且具有比第一硬掩膜84a更宽的底部面积。例如，第一硬掩膜84a具有1.0微米×1.0微米的平面尺寸，并且第二硬掩膜84b具有1.5微米×1.0微米的平面尺寸。
然后，位于不被第一硬掩膜84a和第二硬掩膜84b所覆盖的区域中的第二导电膜83、铁电膜82和第一导电膜85被蚀刻。通过使用感应耦合等离子体蚀刻装置来蚀刻这些薄膜81至83。包含HBr和O2的混合气体被用于蚀刻第一和第二导电膜81、83，并且包含氯气(Cl2)和氩气(Ar)的混合气体被用于蚀刻铁电膜82。
结果，如图27B中所示，被保留在第一硬掩膜84a下方的第二导电膜83作为上电极84a，铁电膜82作为绝缘膜82a，并且第一导电膜81作为下电极81a。然后，第一电容器Q01由下电极81a、绝缘膜82a和上电极83a所构成。并且，被保留在第二硬掩膜84b下方的第二导电膜83作为上电极83b，铁电极82作为绝缘膜82b，并且第一导电膜81作为下电极81b。然后，第二电容器Q02由下电极81b、绝缘膜82b和上电极83b所构成。
在存储单元区域中第一和第二电容器Q01、Q02与有源区51a之间的位置关系在作为平面视图的图29中示出。
然后，为了恢复由于蚀刻所破坏的铁电膜82的薄膜质量，在氧气环境中对第一和第二电容器Q01、Q02进行退火。
接着，如图28A中所示，例如氧化铝膜被形成为覆盖第一层间绝缘膜59上的第一和第二电容器Q01、Q02的一个电容器保护绝缘膜62。然后，由SiO2所制成的第二层间绝缘膜63形成在第一层间绝缘膜59上。第二层间绝缘膜63的表面被通过CMP方法而平面化。
然后，如图28B中所示，通过蚀刻第二层间绝缘膜63、绝缘电容器保护膜62、第一层间绝缘膜59、以及在第二n型杂质扩散区55b上的覆盖膜58而形成第三接触孔63a。然后，在第三接触孔63a中形成由Ti层、TiN层和W层所制成的第三导电插塞64。另外，当用防氧化膜(未示出)覆盖第三导电插塞64时，分别在第一和第二电容器Q01、Q02的上电极83a、83b上形成通孔63b、63c。
然后，为了恢复在形成通孔63b、63c中被破坏的第一和第二电容器Q01、Q02的薄膜质量，在氧气环境中对第一和第二电容器Q01、Q02进行退火。在这种情况中，由于第二电容器Q02的平坦表面比第一电容器Q01的平坦表面更宽，因此在第二电容器Q02上的通孔63c的直径被设置为比第一电容器Q01上的通孔63b的直径更大，以增强退火效果。
接着，除去防氧化膜。然后，在第二层间绝缘膜63上形成通过通孔63b连接到第一电容器Q01的上电极83a的第一布线65a以及通过通孔63c连接到第二电容器Q02的上电极83b的第二布线65c。并且连接到第三导电插塞64的导电焊盘65b形成在第二层间绝缘膜63上。
然后，通过CVD方法在第二层间绝缘膜63上形成用于覆盖布线65a、65c和导电焊盘65b的第三层间绝缘膜66。接着，在导电焊盘65b上的第三层间绝缘膜66中形成通孔66b，然后把由TiN膜和W膜所构成的第四导电插塞67埋在通孔66b中。然后，在第三层间绝缘膜66上形成在与字线WL正交的方向上延伸并且连接到第四导电插塞67的条状位线。
根据上述步骤所形成的第二电容器Q02被设置在存储单元区域的四个角中，并且具有比形成在除了四个角之外的其它部分中的第一电容器Q01更宽的面积以及更大的所存储电荷量QSW。
结果，可以防止在存储单元区域A的四个角中的电容器的所存储电荷量QSW减小，如图4和图5中所示，因此可以使第一和第二电容器Q01、Q02的所存储电荷量QSW的数值一致。因此，在存储单元区域A中的第一和第二电容器Q01、Q02可以不用作为为电容器，而是作为由读出放大器所驱动的实际操作电容器。
在这种情况中，第二电容器Q02的分布不限于存储单元区域的四个角。与第六至第九实施例相同，第二电容器Q02可以沿着存储单元区域A的最***排列，或者两个或更多的第二电容器Q02可以形成在接近存储单元区域A的对角方向的四个角的位置处，或者第二电容器Q02可以形成在电容器密度稀疏的区域中。
在上述例子中，第一电容器Q01和第二电容器Q02被同时形成。但是这些电容器可以通过分离的步骤形成。并且，第二电容器Q02的上电极83b的平面形状可以形成为多边形，如果该平面形状比第一电容器Q01的上电极83a的平面形状更宽即可。
(第十二实施例)
在上述实施例中，通过使用最接近于方形存储单元区域的四个角的电容器作为伪电容器，或者通过比其它电容器增加最接近于四个角的电容器的面积而抑制实际操作电容器的所存储电荷量的减小。
在本实施例中，下面将描述不在存储单元区域中提供伪电容器或者增加一部分电容器的面积，而是比其它电容器增加施加在存储单元区域的四个角或最***上的电容器的电压，而实际操作具有较小地存储电荷的电容器。
首先，在图30A中示出构成存储单元的MOS晶体管、铁电电容器、字线以及极板线之间的电连接关系。
在图30A中，可变电压被施加到极板线PL上以写入或读出信息。并且，MOS晶体管的栅极连接到字线WL。铁电电容器Cfer被连接在MOS晶体管的源极/漏极之一与极板线PL之间。并且，位线BL连接到MOS晶体管的源极/漏极中的另一个。位线BL处于位线电容Cbit被相等的连接在位线BL与接地或设置为固定电压的部分GND之间的状态。一个数位的电路被重新写入到图30B或30C中所示的等效电路中。
接着，通过使用图30C中的等效电路提取施加到位线电容Cbit的电压。
铁电电容器的电压-电荷特性具有图31中所示的滞后回线。假设数据“1”被写入到铁电电容器Cfer。然后，如图30C所示，如果电压Vcc被施加到极板线PL，以从铁电电容器Cfer读取数据，一个电压Vfer被施加到位线电容Cbit。即，Vcc＝Vfer+Vbit。在这种情况中，Vcc、Vfer和Vbit的单位为伏特。
当Vcc被施加到极板线PL时，在存储于铁电电容器Cfer中的电荷量的改变量ΔQ11由方程(1)给出。在这种情况中，在方程(1)中，Q(Vfer)为存储在被施加电压Vfer的铁电电容器Cfer中的所存储电荷量。
ΔQ11＝Q(Vfer)-(-Pr)＝Q(Vfer)+Pr     ...(1)
并且，由于位线电容Cbit的电荷量与铁电电容器Cfer的电荷量相同，则满足如下方程(2)
ΔQ11＝Cbit×(Vcc-Vfer)  ...(2)
根据方程(1)、(2)，满足如下方程(3)、(4)。
Q(Vfer)+Pr＝Cbit×(Vcc-Vfer)...(3)
Q(Vfer)＝-Cbit×(Vfer-Vcc)-Pr...(4)
相应地，被施加到铁电电容器Cfer上的电压Vf11被导出作为在图31中所示的滞后曲线与直线y之间的交叉点。
并且，位线BL的电势ΔVH11被给出为ΔVH11＝Vcc-Vf11，该电势被由如下方程(5)、(6)导出。
Vf11＝Vref＝-((Q(Vfer)+Pr)/Cbit+Vcc ...(5)
ΔVH11＝Vcc-Vf11＝(Q(Vfer)+Pr)/Cbit...(6)
根据上述方程，位线BL的电势ΔVH11根据位线电容Cbit的大小而改变。因此，如果施加到铁电电容器Cfer的电压被增加位线电容Cbit的量，则在读取数据时可以增加在铁电电容器Cfer中的视在所存储电荷量。
相应地，在图4中所示的存储单元区域A中，为了读取在所在座电荷量较小的电容器中存储的数据，则通过MOS晶体管电连接到在四个角中形成的电容器的位线容量应当被设置为大于其它位线。
因此，如图32A中所示，MOS晶体管85形成在接近硅基片1的四个角的存储单元区域的外部。然后，如图32B中所示，在存储单元区域中的开头和末端位线20连接到MOS晶体管85的栅极85g。这些位线20通过设置在存储单元区域的四个角中的MOS晶体管T1、T2连接到电容器10。并且MOS晶体管85的源极/漏极85s、85d被保持在地电势或固定电势。
相应地，MOS晶体管85等效地作为电容器元件，因此通过存储单元区域的开头和末端位线20的电容可以被增加到大于其它位线20的电容。在这种情况中，多个MOS晶体管85可以连接到位线20。
并且，如图33中所示，用于改变位线电容Cbit的电容器86形成在四个角附近的存储单元区域的外部。电容器86形成在第一层间绝缘膜9上，以具有与图2中的右侧所示的存储单元电容器相同的结构。并且，位线20通过形成在第二和第三层间绝缘膜13、18中的通孔(未示出)连接到电容增加电容器86的上电极86c。在这种情况中，电容增加电容器86的下电极86a固定在地电势或者固定电势。
并且，如图34中所示，两个或更多的电容增加电容器86连接到通过存储单元区域的多条位线20中的开头和末端位线20。在这种情况中，该电容增加电容器86可以连接到数目少于开头和末端位线20的数目的其它位线20。在这种情况中，连接到位线20的电容增加电容器86的数目可以向着存储单元区域的中央逐步减小。结果，可以从内向外逐步地增加在存储单元区域中的电容器的数据读取电压。
在此，电容增加电容器86和MOS晶体管85都可以连接到位线20，以改变位线电容Cbit。这是因为电容器86和MOS晶体管85都作为电容增加元件。
在上述图32A、图33和图34中，形成在除了元件隔离绝缘膜2之外的上侧的绝缘膜被从图中省略，并且在图2和图3中相同的标号表示相同的元件，并且在存储单元区域中的所有电容器被用作为实际操作铁电电容器。
另外，为了提高形成在存储单元区域的四个角上的电容器的电压，如下的升压电路可以连接到极板线PL。例如，升压电路形成在***电路区域中，然后该升压电路分别连接到在存储单元区域中的开头和末端极板线10a。
图35中所示的升压电路具有MOS晶体管87和一个电容器88或者两个或更多电容器88。MOS晶体管87的栅极连接到分别形成于存储单元区域中的开头和末端字线WL。并且，电容器88的一个电极连接到MOS晶体管87的源极/漏极之一。如果存在多个电容器88，则这些电容器88相并联。另外，从***电路延伸的极板线升压信号线连接到电容器88的其它电极。则MOS晶体管87的源极/漏极都连接到从极板线驱动器22延伸的信号线的中部。
然后，在电压Vcc施加到开头和末端极板线PL(10a)时的时间点处，通过极板线升压信号线施加升压信号，并且ON电压被施加到开头和末端字线WL。结果，相应于升压信号的电压和电容器88的数目，在极板线PL上的电压被升高。相应地，施加到图30中所示的铁电电容器Cfer的电压Vf11增加，因此不容易出现读取错误。
在这种情况中，极板线升压电路可以连接到存储单元区域中除了开头和末端极板线之外的其它极板线10a。在这种情况中，通过向着存储单元区域的中央减少在连接到极板线10a的极板线升压电路中的电容器88的数目可以逐步减小提升电压。
如上文所述，根据本发明，伪电容器可以有选择地形成在存储单元区域的四个角处。因此，可以避免在设置于存储单元区域的多个实际操作电容器中在存储单元区域的容易出现退化的四个角处的实际操作电容器发生退化。
并且，可以采用导电图案连接到伪电容器的上电极的结构。因此，可以容易地使用于在存储单元区域中形成实际操作电容器等等的反应气体分布变为均匀，并且可以避免实际操作电容器的性能退化。
结果，可以抑制具有铁电膜的实际操作电容器发生退化，并且可以减小单元阵列的所占用面积，并且保持较高的成品率和性能。
根据上述发明，在垂直和水平地形成在存储单元区域中的多个电容器中最接近于存储单元区域的四个角的电容器的面积被设置为比其它电容器的面积更宽。
因此，可以抑制这样一种情况，即，如果最接近于存储单元区域的四个角的电容器的存储电容局布地降低，则最接近于四个角的电容器中的所存储电荷量被减少到小于其它电容器的电荷量。
并且，电容补充元件形成在通过晶体管与最接近存储单元区域的四个角的电容器相连接的位线中。因此，即使最接近于四个角的电容器的存储电容局部地减小，也可以抑制在该电容器中所存储的数据读取错误的情况。
另外，升压电路连接到与最接近于存储单元区域的四个角处的电容器相连接的极板线。因此，即使位于最接近四个角处的电容器的存储电容被局部地降低，也可以防止在电容器中所存储的数据读取错误。

Claims (38)

1.一种半导体器件，其中包括：
形成在半导体基片上的第一绝缘膜；
垂直和水平地形成在存储单元区域中的第一绝缘膜上的实际操作电容器；
有选择地形成在该存储单元区域的四个角上的伪电容器；以及
形成在该实际操作晶体管和伪电容器上的第二绝缘膜。
2.根据权利要求1所述的半导体器件，其中该伪电容器至少形成在该存储单元区域的四个角的内部和外部之一上。
3.根据权利要求1所述的半导体器件，其中任何操作电容器沿着在存储单元区域的侧面形成在该伪电容器之间的区域中。
4.根据权利要求1所述的半导体器件，其中该伪电容器被形成为从外部的三侧包围该存储单元区的四个角。
5.根据权利要求1所述的半导体器件，其中该伪电容器被形成在该存储单元区的最***上，并且在向外方向上双重或多重地设置在该存储单元区的四个角上。
6.根据权利要求1所述的半导体器件，其中当该伪电容器被设置为接近在存储单元区域的四个角时，该伪电容器被形成为较高密度或较大数目或者较宽面积。
7.根据权利要求1所述的半导体器件，其中该伪电容器和实际操作电容器包括下电极、铁电膜、以及上电极，这两个电容器分别由相同的材料所制成。
8.根据权利要求1所述的半导体器件，其中伪电容器的上电极通过形成在第二绝缘膜中的通孔连接到在第二绝缘膜上的导电图案。
9.根据权利要求8所述的半导体器件，其中该导电图案是电绝缘图案。
10.根据权利要求8所述的半导体器件，其中该导电图案电连接到多个伪电容器的上电极。
11.根据权利要求8所述的半导体器件，其中该导电图案是通过该存储单元区域的极板线和位线之一。
12.根据权利要求1所述的半导体器件，其中该伪电容器的下电极是一个导电板，其还被用作为实际操作电容器的下电极。
13.根据权利要求1所述的半导体器件，其中多个伪电容器被形成为共同使用一个下电极。
14.根据权利要求1所述的半导体器件，其中该伪电容器被形成为比实际操作电容器更宽，并且形成在伪电容器的上电极上的第二绝缘膜中的第一通孔比形成在实际操作电容器的上电极上的第二通孔更宽。
15.根据权利要求1所述的半导体器件，其中该伪电容器形成在除了存储单元区域之外的其他区域中。
16.根据权利要求1所述的半导体器件，其中该伪电容器的下电极从上侧电延伸。
17.根据权利要求1所述的半导体器件，其中构成伪电容器的下电极、铁电膜和上电极的各个侧表面被形成为相互连续。
18.根据权利要求1所述的半导体器件，其中伪电容器的下电极的底表面直接连接到形成在第一绝缘膜中的导电插塞。
19.根据权利要求1所述的半导体器件，其中该伪电容器的上电极和下电极之一电连接到形成在该半导体基片的表面层上的杂质扩散区，并且被电绝缘。
20.根据权利要求1所述的半导体器件，其中该伪电容器的形状与实际操作电容器不同。
21.一种半导体器件，其中包括：
形成在半导体基片上的第一绝缘膜；
形成在第一绝缘膜上的存储单元区域中的第一实际操作电容器，并且其具有第一上电极、第一绝缘膜，以及第一下电极；
形成在该第一绝缘膜上的存储单元区域的四个角中的第二实际操作电容器，其具有面积大于该第一上电极的第二上电极、第二绝缘膜和第二下电极；以及
用于覆盖该第一实际操作电容器和第二实际操作电容器的第二绝缘膜。
22.根据权利要求21所述的半导体器件，其中至少一个第二下电极与至少其它的第二下电极和第一下电极之一整体形成，以构成第一极板线。
23.根据权利要求22所述的半导体器件，其中位于第一上电极下方的部分的宽度被设置为在正交方向上的第一极板线中的第二上电极下的部分的宽度相等，该正交方向与该第一电极和第二下电极相邻设置的沿线方向相交。
24.根据权利要求22所述的半导体器件，其中位于第二上电极下方的部分的宽度被设置比在正交方向上的第一极板线中的第一上电极下的部分的宽度更宽，该正交方向与该第一电极和第二下电极相邻设置的沿线方向相交。
25.根据权利要求21所述的半导体器件，其中进一步包括：
通过整体地形成第二下电极而构成的第二极板线；以及
通过整体地形成宽度比第二极板线更窄的第一下电极而构成的第三极板线。
26.根据权利要求21所述的半导体器件，其中进一步包括：
紧接着形成第一下电极下方的第一绝缘膜中第一通孔；
形成在第一通孔中并且连接到第一下电极的第一导电插塞；
紧接着形成在第二下电极下方的第一绝缘膜中的第二通孔；以及
形成在第二通孔中并且连接到的第二下电极的第二导电插塞。
27.根据权利要求21所述的半导体器件，其中进一步包括：
形成在第一下电极上的第二绝缘膜中的第一通孔；
通过第一通孔电连接到第一实际操作电容器的第一布线；
形成在第二上电极上的第二绝缘膜中并且具有比第一通孔更大的直径的第二通孔；以及
通过第二通孔电连接到的第二实际操作电容器的第二布线。
28.根据权利要求21所述的半导体器件，其中该第二实际操作电容器不但形成在第二实际操作电容器的四个角上，而且还沿着该存储单元区域的最***形成。
29.根据权利要求21所述的半导体器件，其中该第二实际操作电容器从该存储单元区的四个角向中央区域形成为多个。
30.根据权利要求21所述的半导体器件，其中第一下电极和第二下电极具有通过分别对第一导电膜进行构图而形成的结构，并且该第一上电极和第二上电极具有通过分别对第二导电膜进行构图而形成的结构。
31.根据权利要求21所述的半导体器件，其中该第二实际操作电容器还形成在电容器密度较稀疏的区域，形成在除了存储单元区域的四个角之外的内侧上。
32.根据权利要求21所述的半导体器件，其中该第二实际操作电容器还形成在使得电容器重复结构被无序排列的区域中，形成在该存储单元区的四个角之外的内侧上。
33.一种半导体器件，其中包括：
形成在半导体基片上的第一绝缘膜；
形成在第一绝缘膜上的存储单元区中的第一实际操作电容器，其具有第一上电极、第一绝缘膜和第一下电极；
形成在第一绝缘膜上的存储单元区域中的四个角处的第二实际操作电容器，其具有第二上电极、第二绝缘膜和第二下电极；
用于覆盖第一实际操作电容器和第二实际操作电容器的第二绝缘膜；
通过第一晶体管电连接到第一实际操作电容器的第一上电极的第一位线；
通过第二晶体管电连接到第二实际操作电容器的第二上电极的第二位线；以及
连接到每个第二位线的一个或两个或多个电容补充元件。
34.根据权利要求33所述的半导体器件，其中第二实际操作电容器还形成在该存储单元区域的四个角之间；以及
连接到每个第二位线的电容补充元件的数目每隔逐渐远离四个角的一条位线而减小。
35.根据权利要求33所述的半导体器件，其中该电容补充元件具有与第一或第二实际操作电容器相同的结构。
36.根据权利要求33所述的半导体器件，其中该电容补充元件为MOS晶体管。
37.一种半导体器件，其中包括：
形成在半导体基片上的第一绝缘膜；
形成在存储单元区中的第一绝缘膜上的极板线；
分别连接到该极板线的电容器；
连接到每个第一极板线的升压电路，该第一极板线在极板线中被设置为最接近该存储单元区域的四个角。
38.根据权利要求37所述的半导体器件，其中在升压电路还连接到第二极板线，该第二极板线在极板线中被形成在该存储单元区域的四个角之间，以及
连接到每个第一和第二极板线的该升压电路的提升电压随着与四个角的距离增加而减小。
CNB031072550A 2002-03-20 2003-03-19 半导体器件 Expired - Fee Related CN1283008C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002079415 2002-03-20
JP79415/2002 2002-03-20
JP67654/2003 2003-03-13
JP2003067654A JP2004047943A (ja) 2002-03-20 2003-03-13 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN 200610005095 Division CN1825595A (zh) 2002-03-20 2003-03-19 半导体器件

Publications (2)

Publication Number Publication Date
CN1445856A true CN1445856A (zh) 2003-10-01
CN1283008C CN1283008C (zh) 2006-11-01

Family

ID=27791044

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031072550A Expired - Fee Related CN1283008C (zh) 2002-03-20 2003-03-19 半导体器件

Country Status (6)

Country Link
US (1) US6841819B2 (zh)
EP (4) EP1347516A3 (zh)
JP (1) JP2004047943A (zh)
KR (1) KR20030076386A (zh)
CN (1) CN1283008C (zh)
TW (1) TW584856B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101194362B (zh) * 2005-06-13 2011-11-16 富士通半导体股份有限公司 半导体器件
CN103378073A (zh) * 2012-04-12 2013-10-30 旺宏电子股份有限公司 半导体结构及其制造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4156827B2 (ja) * 2001-11-21 2008-09-24 松下電器産業株式会社 半導体装置、半導体装置用パターンの生成方法、半導体装置の製造方法、および半導体装置用パターン生成装置
US7291897B2 (en) * 2003-10-30 2007-11-06 Texas Instruments Incorporated One mask high density capacitor for integrated circuits
JP2005260082A (ja) * 2004-03-12 2005-09-22 Toshiba Corp 磁気ランダムアクセスメモリ
JP4308691B2 (ja) 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
JP4787152B2 (ja) * 2004-04-28 2011-10-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2006001064A1 (ja) * 2004-06-29 2006-01-05 Fujitsu Limited 半導体装置及びその製造方法
JP2006128471A (ja) * 2004-10-29 2006-05-18 Toshiba Corp 半導体メモリ
JP4558557B2 (ja) * 2005-03-31 2010-10-06 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
JP4746357B2 (ja) 2005-06-09 2011-08-10 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5258167B2 (ja) * 2006-03-27 2013-08-07 株式会社沖データ 半導体複合装置、ｌｅｄヘッド、及び画像形成装置
KR100781546B1 (ko) * 2006-07-18 2007-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5168869B2 (ja) * 2006-09-29 2013-03-27 富士通株式会社 ＲｅＲＡＭ
JP2008198885A (ja) 2007-02-15 2008-08-28 Fujitsu Ltd 半導体装置およびその製造方法
US8225255B2 (en) * 2008-05-21 2012-07-17 International Business Machines Corporation Placement and optimization of process dummy cells
US9536822B2 (en) * 2008-10-13 2017-01-03 Texas Instruments Incorporated Drawn dummy FeCAP, via and metal structures
US8866260B2 (en) * 2009-02-27 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. MIM decoupling capacitors under a contact pad
JP5390337B2 (ja) * 2009-10-26 2014-01-15 株式会社東芝 半導体記憶装置
JP5582166B2 (ja) * 2012-05-18 2014-09-03 富士通セミコンダクター株式会社 半導体装置
JP6142710B2 (ja) * 2013-07-24 2017-06-07 富士通セミコンダクター株式会社 半導体装置及びその設計方法
JP2016072502A (ja) * 2014-09-30 2016-05-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
KR102650424B1 (ko) * 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
US11393547B2 (en) * 2019-11-26 2022-07-19 Piecemakers Technology, Inc. Anti-fuse one-time programmable memory cell and related array structure
JP2022148858A (ja) * 2021-03-24 2022-10-06 キオクシア株式会社 半導体記憶装置
CN115568206A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 存储单元及其制备方法、存储器及其制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728012B2 (ja) * 1988-12-23 1995-03-29 日本電気株式会社 半導体メモリ
JPH0590489A (ja) * 1991-09-30 1993-04-09 Fujitsu Ltd 半導体集積回路
JPH065803A (ja) * 1992-06-16 1994-01-14 Sony Corp 半導体メモリ
US5406510A (en) * 1993-07-15 1995-04-11 Symetrix Corporation Non-volatile memory
JPH0923009A (ja) 1995-05-01 1997-01-21 Ricoh Co Ltd 半導体装置の製造方法
JPH0945089A (ja) * 1995-05-25 1997-02-14 Sony Corp 強誘電体記憶装置
JP3616179B2 (ja) * 1995-11-09 2005-02-02 株式会社ルネサステクノロジ 半導体記憶装置
JPH09246492A (ja) * 1996-03-13 1997-09-19 Toshiba Corp 半導体記憶装置およびその製造方法
US6163043A (en) 1996-04-19 2000-12-19 Matsushita Electronics Corp. Semiconductor device
JP2875777B2 (ja) * 1996-05-31 1999-03-31 松下電子工業株式会社 半導体装置
US6028783A (en) * 1997-11-14 2000-02-22 Ramtron International Corporation Memory cell configuration for a 1T/1C ferroelectric memory
JP3618532B2 (ja) * 1997-12-03 2005-02-09 株式会社ルネサステクノロジ 半導体記憶装置
JPH11251554A (ja) * 1997-12-24 1999-09-17 Matsushita Electron Corp 半導体装置およびその製造方法
US6320214B1 (en) * 1997-12-24 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a ferroelectric TFT and a dummy element
KR100301038B1 (ko) * 1998-03-02 2001-09-06 윤종용 씨오비(cob)를구비한반도체메모리장치및그제조방법
JPH11345946A (ja) * 1998-06-01 1999-12-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3249470B2 (ja) * 1998-06-05 2002-01-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP3965801B2 (ja) * 1998-10-05 2007-08-29 富士ゼロックス株式会社 面発光レーザアレイ装置
JP2000124421A (ja) * 1998-10-20 2000-04-28 Nec Corp 半導体記憶装置とその製造方法
JP3169920B2 (ja) * 1998-12-22 2001-05-28 日本電気アイシーマイコンシステム株式会社 半導体記憶装置、その装置製造方法
IT1308465B1 (it) * 1999-04-30 2001-12-17 St Microelectronics Srl Struttura di cella di memoriadi tipo impilato, in particolare cellaferroelettrica
KR100317241B1 (ko) * 1999-11-16 2001-12-24 윤종용 강유전체 커패시터 및 그 제조 방법
US6603161B2 (en) * 2000-03-10 2003-08-05 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and method for manufacturing the same
JP4034492B2 (ja) * 2000-03-10 2008-01-16 株式会社東芝 半導体記憶装置の製造方法
JP2001319472A (ja) * 2000-05-10 2001-11-16 Toshiba Corp 半導体記憶装置
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101194362B (zh) * 2005-06-13 2011-11-16 富士通半导体股份有限公司 半导体器件
CN103378073A (zh) * 2012-04-12 2013-10-30 旺宏电子股份有限公司 半导体结构及其制造方法
CN103378073B (zh) * 2012-04-12 2015-09-30 旺宏电子股份有限公司 半导体结构及其制造方法

Also Published As

Publication number Publication date
EP1724836A3 (en) 2007-07-25
US6841819B2 (en) 2005-01-11
TW200306568A (en) 2003-11-16
TW584856B (en) 2004-04-21
EP1722418A3 (en) 2007-07-25
JP2004047943A (ja) 2004-02-12
EP1347516A3 (en) 2005-07-13
EP1347516A2 (en) 2003-09-24
EP1722418A2 (en) 2006-11-15
EP1724836A2 (en) 2006-11-22
US20030185068A1 (en) 2003-10-02
EP1724829A3 (en) 2007-07-25
KR20030076386A (ko) 2003-09-26
CN1283008C (zh) 2006-11-01
EP1724829A2 (en) 2006-11-22

Similar Documents

Publication Publication Date Title
CN1283008C (zh) 半导体器件
CN1284242C (zh) 半导体器件及其制造方法
CN100352039C (zh) 强电介质存储装置及其制造方法
CN1132228C (zh) 半导体集成电路装置及其制造方法
CN1290194C (zh) 电容元件、半导体存储器及其制备方法
CN1171304C (zh) 半导体存储器及其制造方法
CN1242489C (zh) 半导体器件及其制造方法
CN1155062C (zh) 半导体器件
CN1729572A (zh) 电容器装置制造方法及电容器装置
CN1449045A (zh) 半导体装置及其制造方法
CN1525553A (zh) 半导体装置的制造方法
CN1162912C (zh) 半导体装置及其制造方法
CN1338114A (zh) 半导体集成电路器件及其制造方法
CN1619815A (zh) 带有电容器和熔断层的半导体器件及其制造方法
CN1221220A (zh) 具备电容器的半导体装置及其制造方法
CN1299357C (zh) 半导体器件及其制造方法
CN1610118A (zh) 半导体装置组及其制造方法、半导体装置及其制造方法
CN1471181A (zh) 压电元件、喷墨头、角速度传感器及其制法、喷墨式记录装置
CN1149678C (zh) 强电介质存储元件及其制造方法
CN1898749A (zh) 具有可变电阻的存储器件、存储电路及半导体集成电路
CN101030585A (zh) 半导体存储器件以及其制造方法
CN1610119A (zh) 半导体装置及其制造方法
CN1914733A (zh) 变电阻元件和使用其的非易失性存储器
CN1591877A (zh) 半导体存储器件及其制造方法
CN1613153A (zh) 半导体存储装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee