CN103378073B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。半导体结构包括对组的第一芯片和第二芯片；第一芯片包括相互平行设置的N条第一导线、M条第二导线于第一导线上方、N条第三导线垂直于第二导线上方并与第一导线平行、N个第一通孔分别连接第一导线、M组第二通孔分别连接第二导线、和N组第三通孔分别连接第三导线。其中，第二导线和第一导线形成一重叠区域；第三导线和N组第三通孔都至少分成两部份，分别位于重叠区域中一对角方向的第一区域和第三区域；M组第二通孔亦分成两部份，分别位于另一对角方向的第二区域和第四区域。

Description

半导体结构及其制造方法

技术领域

本发明是有关于半导体结构及其制造方法，特别是有关于阵列区域和***区域独立制作于两芯片的半导体结构及其制造方法。

背景技术

图1绘示一种传统芯片的示意图。传统芯片1包括了一阵列区域(arrayregion)10和一***区域(periphery region)20，阵列区域10中位线103和字线101行列相互交叉而构成存储器阵列(memory array)，并通过字线101和位线103末端的接触点(contact)101c、103c电性连接至存储器阵列外的***区域20。***区域20依其应用型态可包括各种***相关电路，例如是字线译码器(WL decoders)201和位线页缓冲器(BL page buffer)203。

若以Cp代表每单位芯片面积的工艺耗费，Cp＝Cpa+Cpp，Cpa为每单位阵列区域面积的工艺耗费，Cpp为每单位***区域面积的工艺耗费。A代表芯片面积，A＝Aa+Ap，Aa为阵列区域面积，Ap为***区域面积。则总工艺耗费C＝Cp×A可示意为(Cpa+Cpp)×(Aa+Ap)＝Cpa×Aa+Cpa×Ap+Cpp×Aa+Cpp×Ap。若能将阵列区域与***区域分开，则可减少第2项Cpa×Ap和第3项Cpp×Aa的耗费，降低总工艺耗费C。

再者，在芯片尺寸日益小型化的趋势下，芯片内各元件的尺寸，包括字线101和位线103的密度变高，阵列区域10和***区域20之间的面积也需对应减缩，而使得字线101和位线103末端的接触点101c、103c之间的距离变得更小，应用时要连接该些接触点101c、103c至其他芯片的困难度也更高。即使相邻接触点101c/103c利用x方向/y方向上的不同位置而错开以降低短路的机率，但仍需要一定的面积来放置该些接触点，因而限制了芯片尺寸的缩小幅度。

发明内容

本发明是有关于半导体结构及其制造方法，是在一阵列芯片(arraychip)的阵列区域里形成多个通孔，将此阵列区域芯片与一***芯片(periphery chip)对组，利用通孔完成两芯片之间的电性连接。

本发明提出一种半导体结构，包括对组的一第一芯片和一第二芯片；第一芯片包括相互平行设置的N条第一导线、相互平行设置的M条第二导线于第一导线上方、相互平行设置的N条第三导线位于第二导线上方、N个第一通孔分别连接第一导线、M组第二通孔分别连接第二导线、和N组第三通孔分别连接第三导线；其中，第二导线和第一导线形成一重叠区域；N条第三导线是与第二导线垂直而与第一导线平行，该多条第三导线至少分成两部份分别位于重叠区域中一对角方向的一第一区域和一第三区域；M组第二通孔亦分成两部份，分别位于该重叠区域中另一对角方向的一第二区域和一第四区域，并与第二导线电性连接；N组第三通孔亦分成两部份，分别位于第一区域和第三区域，并与第三导线电性连接。

本发明提出一种半导体结构的制造方法，包括形成如上述的一第一芯片(如一阵列芯片)，和提供一第二芯片(如一***芯片)，并对组第一芯片与第二芯片。

下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示一种传统芯片的示意图。

图2为依照本发明一实施例的阵列区域芯片的上视图。

图3A为图2的阵列区域芯片中N条第一导线的掩模图案的示意图。

图3B为图2的阵列区域芯片中M条第二导线的掩模图案的示意图。

图3C为图2的阵列区域芯片中N个第一通孔的掩模图案的示意图。

图3D为图2的阵列区域芯片中N条第三导线的掩模图案的示意图。

图3E为图2的阵列区域芯片中M组第二通孔和N组第三通孔的掩模图案的示意图。

图3F为图2的阵列区域芯片中多个导垫的掩模图案的示意图。

图4为依照本发明另一实施例的阵列区域芯片的上视图。

图5为本发明一实施例的一阵列区域芯片与一***区域芯片对组的示意图。

图6为本发明另一实施例的多个阵列区域芯片与一***区域芯片对组的示意图。

图7为实施例的阵列芯片中第二、四区域中导垫与位线的关系示意图。

图8为实施例的阵列芯片中第一、三区域中导垫与第三导线的关系示意图。

【主要元件符号说明】

1：传统芯片

10：阵列区域

101：字线

103：位线

101c、103c：接触点

20：***区域

201：字线译码器

203：位线页缓冲器

301：第一导线

303：第二导线

305：第三导线

322、324：第二通孔

331、333：第三通孔

41：第一区域

42：第二区域

43：第三区域

44：第四区域

431、422、433、424：导垫

50、71、72、73、74：阵列区域芯片

60、80：***区域芯片

601、801：讯号传送区

610、620、630、640：连接垫

WL1～WL32：字线

BL1～BL32：位线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

实施例的半导体结构及其制造方法，是独立制作一阵列区域芯片(array chip)，并在阵列区域里形成多个通孔，再将此阵列区域芯片与一具有***电路的***区域芯片(periphery chip)对组(assembled to each other，面对面组装)，利用通孔完成两芯片之间的电性连接。一实施例中，阵列区域芯片可更形成多个导垫分别与该些通孔电性连接，***区域芯片亦可对应地具有多个接垫，使两芯片对组后，较大面积的导垫与接垫接触可提高两芯片电性连接的稳定度(reliability)。

请同时参照图2、图3A-图3F和图4。图2为依照本发明一实施例的阵列区域芯片的上视图。图3A-图3F为实施例的阵列区域芯片中各元件的掩模图案。其中，图3A为N条第一导线的掩模图案的示意图；图3B为M条第二导线的掩模图案的示意图；图3C为N个第一通孔(first Via)的掩模图案的示意图；图3D为N条第三导线的掩模图案的示意图；图3E为M组第二通孔(second Via)和N组第三通孔(third Via)的掩模图案的示意图；图3F为多个导垫的掩模图案的示意图。图4为依照本发明另一实施例的阵列区域芯片的上视图。

实施例中是以N＝32条第一导线(如字线)和M＝32条第二导线(如位线)为例绘制图示以做说明，当然本发明并不限于此。

如图2所示，阵列区域芯片包括相互平行设置的N条第一导线(如字线WL)301、相互平行设置的M条第二导线(如位线BL)303、相互平行设置的N条第三导线305、N个第一通孔304、M组第二通孔322、324和N组第三通孔331、333。N、M为正整数。其中，第二导线303位于第一导线301上方并与之垂直，而第二导线303和第一导线301形成一重叠区域，重叠区域中又可划分为四个区域：第一区域41、第二区域42、第三区域43和包括第四区域44。

N个第一通孔(first Via)304分别连接该多条第一导线301。一实施例中，以32条第一导线301为例，N个第一通孔304可分成两部份，包括第1个至第16个(第N/2个)第一通孔304位于第1条至第16条(第N/2条)第一导线301的右端进行电性连接。而第17个(第(N+1)/2个)至第32个(第N个)的第一通孔304位于第17条至第32条(第N/2条)第一导线301的左端进行电性连接。

N条第三导线305则位于第二导线303上方，且与第二导线303垂直而与第一导线301平行，第三导线至少分成两部份，分别位于重叠区域中呈一对角方向的第一区域41和第三区域43。以32条第一/三导线为例，第1条至第16条(第N/2条)的第三导线305位于第一区域41，第17条(第(N+1)/2条)至第32条(第N条)的第三导线305位于第三区域43。一实施例中，每条第三导线305的长度例如是小于每条第一导线301的长度的一半。

M组第二通孔(Second Via)322、324可分成两部份，分别位于重叠区域中呈另一对角方向的第二区域42和43第四区域，且分别连接第二导线303。其中，第1组至第M/2组的第二通孔322是平均分布于第二区域42内，第(M+1)/2组至第M组的第二通孔324是平均分布位于第四区域44内。而每组第二通孔可包括一至多个通孔，每组第二通孔连接同一条第二导线303。如图2所示，实施例中每组第二通孔包括2个通孔，每个通孔的位置是对应于第二导线303与第一导线301的交错(intersection)位置，并连接同一条的第二导线。

以32条字线为第一导线301和32条位线为第二导线303为例。16组第二通孔324是平均分布位于第四区域44内，第1组第二通孔324位于第1条位线BL1处并对应第1、2条字线WL1、WL2；第2组第二通孔324位于第2条位线BL2处并对应第8、9条字线WL8、WL9；第3组第二通孔324位于第3条位线BL3处并对应第4、5条字线WL4、WL5；第4组第二通孔324位于第4条位线BL4处并对应第11、12条字线WL11、WL12；其他组第二通孔324的排列分布依此类推。同样的，16组第二通孔322是平均分布位于第二区域42内，如第17组第二通孔322位于第17条位线BL17处并对应第21、22条字线WL21、WL22；第18组第二通孔322位于第18条位线BL18处并对应第28、29条字线WL28、WL29；第19组第二通孔322位于第19条位线BL19处并对应第24、25条字线WL24、WL25；第20组第二通孔322位于第20条位线BL20处并对应第31、32条字线WL31、WL32；其他组第二通孔322的排列分布亦依此类推。当然，各组第二通孔的数目与排列分布位置并没有特别限制，可依实际应用条件所需做适当选择与布置。以各组通孔之间相距越远为适宜的选择。

类似地，N组第三通孔(third Via)331、333亦分成两部份，分别位于第一区域41和第三区域43，并分别连接第三导线305。其中，第1组至第N/2组的第三通孔331是平均分布于第一区域41内，第(N+1)/2组至第N组的第三通孔333是平均分布位于第三区域43内。而每组第三通孔可包括一至多个通孔，每组第三通孔连接同一条第三导线305。如图2所示，实施例中每组第三通孔也是包括2个通孔，每个通孔的位置是对应于第三导线303与第二导线303的交错(intersection)位置，并连接同一条的第三导线305。

以32条字线为第一导线301和32条位线为第二导线303为例。16组第三通孔331是平均分布位于第一区域41内，第1组第三通孔331位于第1条字线WL1处并对应第31、32条位线BL31、BL32；第2组第三通孔331位于第2条字线WL2处并对应第25、26条位线BL25、BL26；第3组第三通孔331位于第3条字线WL3处并对应第28、29条位线BL28、BL29；第4组第三通孔331位于第4条字线WL4处并对应第22、23条位线BL22、BL23；其他组第三通孔331的排列分布依此类推。同样的，16组第三通孔333是平均分布位于第三区域43内，如第17组第三通孔333位于第17条字线WL17处并对应第10、11条位线BL10、BL11；第18组第三通孔333位于第18条字线WL18处并对应第4、5条位线BL4、BL5；第19组第三通孔333位于第19条字线WL19处并对应第7、8条位线BL7、BL8；第20组第三通孔333位于第20条字线WL20处并对应第1、2条位线BL1、BL2；其他组第三通孔333的排列分布亦依此类推。当然，各组第三通孔的数目与排列分布位置并没有特别限制，可依实际应用条件所需做适当选择与布置。以各组通孔之间相距越远为适宜的选择。

图4为依照本发明另一实施例的阵列区域芯片的上视图。与图2相较，图4的阵列区域芯片更具有一第四导电层，包括多个导垫(conductivepads)431、422、433、424(可参照图3F，为导垫的掩模图案)，位于第二通孔和第三通孔上方，且每一导垫是与每组第二通孔或每组第三通孔电性连接。如图4所示，导垫431位于第一区域41处并与第三通孔331电性连接；导垫422位于第二区域42处并与第二通孔322电性连接；导垫433位于第三区域43处并与第三通孔333电性连接；导垫424位于第四区域44处并与第二通孔324电性连接。透过导垫431、422、433、424的设置，使阵列区域芯片与另一芯片对组时可提升电性连接的稳定度，增加元件工艺可靠度。

图5为本发明一实施例的一阵列区域芯片与一***区域芯片对组的示意图。图5中阵列区域芯片50如图4所示的实施态样；但本发明不限于此，也可以是如图2或其他实施态样。阵列区域芯片50中的阵列可以是一立体结构或立体阵列，也可以是NAND结构，本发明并不特别限制。图5中，***区域芯片60具有多个连接垫(bonding pads)610、620、630、640，对应阵列区域芯片50中的第一至第四区域41-44。实施例中，阵列区域芯片50尺寸略小一些，可与***区域芯片60利用面对面(face-to-face)方式和(或是不需要)利用导电微凸块(microbumps)对组。导电微凸块例如是包括锡、镍、铅、银、金、铜(Sn/Ni/Pb/Ag/Au/Cu)等其中之一或多个元素。如图5所示，连接垫610、620、630、640分别与导垫431、422、433、424对组。而有缺陷的连接垫(如图中标示B处)可以利用错误校正码(ErrorCorrecting Code，ECC)的除错特殊电路进行校正和修复。***区域芯片60中更具有一讯号传送区601，内含有多个接垫以将讯号传送出去，讯号传送区601里例如是包括I/O连接器、电源、地址传送器及接地等元件。讯号传送区601里例如是也有ECC的除错电路进行校正和修复，可容许一或几个接垫的缺陷；也可以具备一电荷泵浦电路(charge bumping circuit)。

图6为本发明另一实施例的多个阵列区域芯片与一***区域芯片对组的示意图。实施例中亦可将如图4所示的阵列区域切割成多个小阵列区域，每一小阵列区域例如是具有如图4所示的阵列区域芯片50的态样。图6中是以四个小阵列区域芯片71-74与***区域芯片80对组做说明。***区域芯片80中更具有一讯号传送区801，可包括多个接垫以将讯号传送出去。如此做法可减少电容性负载(capacitive loading)，而可执行同时读写(RWW)(即同时读取、编码和抹除)的操作；也可用来隔离有缺陷的块体(“block”)。

实际应用时，也可以是不同型态的阵列芯片与***芯片进行组装，例如因应***整合芯片(SOC)的需求，将一随机存取存储器(RAM)和一非易失性存储器(NVM)组装于一***芯片上；或者是存储器与其它元件如电容或非硅元件组装于一逻辑衬底(/***芯片)上。

以下是对阵列芯片的元件位置的排列分布提出一示范态样，但具有通常知识者可知本发明并不以此为限，亦可依实际应用条件所需做适当选择与变化。以下同样以32条字线(第一导线301)、32条位线(第二导线303)、32组第二通孔322、324、第三通孔331、333、和32个导垫(431、422、433、424)为例做说明。图标中与前图同样元件是沿用相同标号。

图7为实施例的阵列芯片中第二、四区域中导垫与位线的关系示意图。阵列芯片具有一第一中心线C1(与第一导线301/第三导线305平行，图2)，位于第四区域44内最接近第三区域43的该多组第二通孔324(例如位于BL4/BL8/BL12/BL16)，其上方的导垫424的所在位置是距离第一中心线C1一间距Y1。位于第二区域42内最接近第一区域41的该多组第二通孔322(例如位于BL17/BL21/BL25/BL29)，其上方的导垫422的所在位置是距离该第一中心线一间距Y2。另外，第1条位线和第32条位线与阵列芯片的边缘分别呈一间距X1和一间距X3；这也是其上方导垫424和422能延伸到位线外侧的距离。而第16条位线(BL16)上的第二通孔324和第17条位线(BL17)上的第二通孔322，其上方导垫424和422可以超出位线一X2的重叠间距。其中，X1＞0，X2＞0，X3＞0。

图8为实施例的阵列芯片中第一、三区域中导垫与第三导线的关系示意图。由于第三导线305也与字线(第一导线301)位置对应，因此图8中32条第三导线305的位置即为32条字线的位置。阵列芯片具有一第二中心线C2(与第二导线303平行，图2)。位于第三区域43和第一区域41的第三导线305，分别距离第二中心线C2至少一间距X4和一间距X5。位于第三区域43内最接近第二区域42的该多组第三通孔333(例如位于WL17/WL21/WL25/WL29)，其上方的导垫433的所在位置是距离第二中心线C2一间距X6。位于第一区域41内最接近第四区域44的该多组第三通孔331(例如位于WL4/WL8/WL12/WL16)，其上方的导垫431的所在位置是距离第二中心线C2一间距X7。其中，X4＞0，X5＞0，X6＞0，X7＞0；且X6＞X4，X7＞X5。另外，第1条字线和第32条字线与阵列芯片的边缘分别呈一间距Y5和一间距Y3；这也是其上方导垫431和433能延伸到字线外侧的距离。而第16条字线(WL16)上的第三通孔331和第17条字线(WL17)上的第三通孔333，其上方导垫431和433可以超出字线一Y4的重叠间距。其中，Y3＞0，Y4＞0，Y5＞0。

实际应用时，字线可包括选择晶体管(selector transistor)，且选择晶体管也可具备修复功能。一实施例中，字线可包括虚拟字线(dummy WL)，位线可包括虚拟位线(dummy BL)，以选择性修复存储器阵列。

实施例的半导体结构及其制造方法，利用阵列区域与***区域分开制作于两芯片上，并于阵列区域里形成多个通孔，使两芯片对组后透过通孔完成两芯片之间的电性连接。此方式可解决传统芯片在尺寸小型化后其阵列区域和***区域其接点连接不易的问题，并在芯片尺寸日益小型化的趋势下仍可维持阵列区域和***区域电性连接的优异稳定度。再者一实施例中，较大的接垫(即阵列区域芯片上的导垫和***区域芯片上的连接垫)，进行面对面组装后可降低制作成本。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (12)

1.一种半导体结构，包括：

一第一芯片，包括：

相互平行设置的N条第一导线，N为正整数；

相互平行设置的M条第二导线，垂直位于该N条第一导线的上方，其中该M条第二导线和该N条第一导线形成一重叠区域，M为正整数；

相互平行设置的N条第三导线，位于该M条第二导线上方，且与该M条第二导线垂直而与该N条第一导线平行，该N条第三导线至少分成两部份分别位于该重叠区域中一对角方向的一第一区域和一第三区域；

N个第一通孔(first Via)，分别连接该N条第一导线；

M组第二通孔(second Via)，分成两部份分别位于该重叠区域中另一对角方向的一第二区域和一第四区域，并分别连接该M条第二导线；和

N组第三通孔(third Via)，分成两部份分别位于该第一区域和该第三区域，并分别连接该N条第三导线；和

一第二芯片，该第一芯片是与该第二芯片对组。

2.根据权利要求1所述的半导体结构，更包括：

多个导垫，位于该M组第二通孔和该N组第三通孔上方，且每个导垫是与每组第二通孔或每组第三通孔电性连接。

3.根据权利要求1所述的半导体结构，其中每组第二通孔包括至少2个通孔，对应该M条第二导线与该N条第一导线至少2个交错(intersection)位置，并连接同一条该第二导线。

4.根据权利要求1所述的半导体结构，其中每组第三通孔包括至少2个通孔，对应该N条第三导线与该M条第二导线至少2个交错(intersection)位置，并连接同一条该第三导线。

5.根据权利要求1所述的半导体结构，其中第1条至第N/2条的第三导线位于该第一区域，第(N+1)/2条至第N条的第三导线位于该第三区域，其中每条第三导线的长度小于每条第一导线的长度的一半。

6.根据权利要求1所述的半导体结构，其中该第二芯片上包括多个连接垫(bonding pads)，对组于该第一芯片后，是与该M组第二通孔和该N组第三通孔电性连接。

7.根据权利要求1所述的半导体结构，其中该第一芯片包括一存储器阵列芯片，该第二芯片包括一***电路芯片。

8.一种半导体结构的制造方法，包括：

提供一第一芯片，包括：

平行设置N条第一导线，N为正整数；

平行设置M条第二导线，垂直位于该N条第一导线的上方，其中该M条第二导线和该N条第一导线形成一重叠区域，M为正整数；

形成N个第一通孔，分别连接该N条第一导线；

平行设置的N条第三导线于该M条第二导线上方，且与该M条第二导线垂直而与该N条第一导线平行，该N条第三导线至少分成两部份分别位于该重叠区域中一对角方向的一第一区域和一第三区域；

形成M组第二通孔，分成两部份分别位于该重叠区域中另一对角方向的一第二区域和一第四区域，并分别连接该M条第二导线；和

形成N组第三通孔，分成两部份分别位于该第一区域和该第三区域，并分别连接该N条第三导线；和

提供一第二芯片，并对组该第一芯片与该第二芯片。

9.根据权利要求8所述的制造方法，其中提供该第一芯片的步骤更包括：

形成多个导垫于该M组第二通孔和该N组第三通孔上方并与之电性连接。

10.根据权利要求8所述的制造方法，其中所形成的每组第二通孔包括至少2个通孔，对应该M条第二导线与该N条第一导线至少2个交错位置，并连接同一条该第二导线。

11.根据权利要求8所述的制造方法，其中所形成的每组第三通孔包括至少2个通孔，对应该N条第三导线与该M条第二导线至少2个交错位置，并连接同一条该第三导线。

12.根据权利要求8所述的制造方法，其中该第二芯片包括多个连接垫(bonding pads)，对组该第一芯片与该第二芯片时，是使该多个连接垫与该M组第二通孔和该N组第三通孔电性连接。