JP5168869B2 - ReRAM - Google Patents
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Description
V1乃至V5 ビア
PL 配線ピッチ
PR ReRAM素子ピッチ
WL ワード線
SL 接地(GND)線
BL ビット線
7 ReRAM素子
11 コラム(列)系制御回路
12 接続領域
Claims (3)
- メモリセル選択トランジスタ上に形成された多層メタル配線層と、
前記多層メタル配線層の上層部分に在って且つ前記メモリセル選択トランジスタに接続されたReRAM素子と
を備え、
前記ReRAM素子の素子ピッチが、前記メモリセル選択トランジスタのソース或いはドレインに接続されるとともに前記上層部分に在る配線を介して前記ReRAM素子に接続される前記多層メタル配線層の下層部分に在る配線のピッチに比較して広いピッチである
ことを特徴とするReRAM。 - 前記メモリセル選択トランジスタ上に形成された多層メタル配線層に於いて、
下層メタル配線層から前記ReRAM素子が形成される上層メタル配線層に至る間に介在する配線層がピッチを漸増して形成されてなること
を特徴とする請求項1に記載のReRAM。 - 前記多層メタル配線層に於ける下層メタル配線層に形成されたReRAMの周辺回路と、
一部が前記周辺回路上に展延するReRAM素子と
を備えてなることを特徴とする請求項1或いは請求項2に記載のReRAM。
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JP2006269063A JP5168869B2 (ja) | 2006-09-29 | 2006-09-29 | ReRAM |
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Family Applications (1)
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