JP4787152B2

JP4787152B2 - 半導体装置及びその製造方法

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Publication number: JP4787152B2
Application number: JP2006512884A
Authority: JP
Inventors: 健吉末沢; 陽一置田; 薫西郷
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2004-04-28
Filing date: 2004-04-28
Publication date: 2011-10-05
Anticipated expiration: 2024-04-28
Also published as: WO2005109508A1; JPWO2005109508A1

Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。

従来、強誘電体キャパシタは、次のようにして形成されている。先ず、下地膜上に、下部電極膜、強誘電体膜及び上部電極膜を順次形成する。次に、上部電極膜をパターニングする。次いで、酸素雰囲気中で熱処理を行う。その後、強誘電体膜のパターニング及び下部電極膜のパターニングを行う。上部電極膜としては、ＩｒＯ_x膜が用いられる。

上部電極を形成した後の熱処理は、強誘電体膜に生じた損傷の回復等を目的として行われており、不可欠なものである。しかしながら、この熱処理の際に上部電極が異常成長し表面が荒れることがある。このような表面の荒れが生じると、その後に保護膜として形成するアルミナ膜が剥がれやすくなり、リテンション特性が劣化してしまう。

特開２００１−１２７２６２号公報特開２００２−３１４０４４号公報特開２００２−４３３１０号公報特開２００１−１２６９５５号公報特開２００２−２４６５６４号公報特開２００２−２８９７９３号公報

本発明の目的は、上部電極の表面の荒れを抑制して良好なリテンション特性を得ることができる半導体装置及びその製造方法を提供することにある。

本願発明者が上部電極膜の表面に生じる荒れの原因について研究を重ねた結果、プレーナ構造の強誘電体メモリにおいて、上部電極の面積がウェハ（半導体基板）の面積の２〜５％程度以下となると、上部電極の表面に異常な成長が発生して荒れが生じていることを見出した。そして、本願発明者は、更に研究を重ねた結果、上部電極の面積がウェハの面積の２〜５％程度以下の場合でも、同じ上部電極膜からダミー電極を形成することにより、上部電極の表面の荒れを抑制することができることに想到した。

本願発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体からなる容量絶縁膜と、前記強誘電体膜上に形成された上部電極と、を備えたプレーナ型構造の強誘電体キャパシタを有する半導体装置を対象とする。そして、本願発明に係る半導体装置は、更に、前記上部電極から離間した位置に、前記上部電極と同一の膜から形成されたダミー膜を有し、前記上部電極及び前記ダミー電極の総面積の、前記ウェハの半導体基板の面積を基準とした割合は２％以上であることを特徴とする。

本願発明に係る半導体装置の製造方法では、半導体基板の上方に下部電極膜を形成した後に、下部電極上に強誘電体膜を形成する。次に、前記強誘電体膜上に上部電極膜を形成する。次いで、前記上部電極膜をパターニングすることにより、上部電極を形成すると共に、前記上部電極から離間した位置にダミー膜を形成する。また、前記強誘電体膜をパターニングして容量絶縁膜を形成し、前記下部電極膜をパターニングして下部電極を形成し、前記上部電極、前記容量絶縁膜及び前記下部電極を備えたプレーナ型構造の強誘電体キャパシタを得る。前記上部電極及び前記ダミー電極の総面積の、前記ウェハの半導体基板の面積を基準とした割合を２％以上とする。

本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ａに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｂに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｃに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｄに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｅに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｆに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｇに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｈに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｉに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｊに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｋに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｌに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｍに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。図２Ｄと同じ工程を示す平面図である。上部電極の面積率が０．０３％である試料のＳＥＭ写真である。同じく、上部電極の面積率が０．０３％である試料のＳＥＭ写真である。同じく、上部電極の面積率が０．０３％である試料のＳＥＭ写真である。同じく、上部電極の面積率が０．０３％である試料のＳＥＭ写真である。同じく、上部電極の面積率が０．０３％である試料のＳＥＭ写真である。同じく、上部電極の面積率が０．０３％である試料のＳＥＭ写真である。上部電極の面積率が１．７６％である試料のＳＥＭ写真である。上部電極の面積率が４．８６％である試料のＳＥＭ写真である。上部電極の面積率が６．８８％である試料のＳＥＭ写真である。上部電極の面積率が１０．２９％である試料のＳＥＭ写真である。上部電極の面積率が２０％である試料のＳＥＭ写真である。同じく、上部電極の面積率が２０％である試料のＳＥＭ写真である。同じく、上部電極の面積率が２０％である試料のＳＥＭ写真である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｎは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。また、図３は、図２Ｄと同じ工程を示す平面図である。なお、以下の説明では、平面視において、ある部分の面積の、ウェハ（半導体基板）の面積を基準とした割合を当該部分の面積率という。

本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８を形成する。シリコン酸窒化膜７は、シリコン酸化膜８を形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。

その後、シリコン酸化膜８ａ上に、ＴＥＯＳを用いて、更にシリコン酸化膜８ｂを形成する。シリコン酸化膜８ｂの厚さは、例えば１００ｎｍ程度とする。続いて、シリコン酸化膜８ｂ上に下部電極膜９を形成する。下部電極膜９は、例えばＴｉ膜及びその上に形成されたＰｔ膜から構成される。Ｔｉ膜及びＰｔ膜の厚さは、例えば２０ｎｍ、１８０ｎｍとする。

次に、図２Ｂに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）膜を形成する。強誘電体膜１０の厚さは、例えば２００ｎｍ程度とする。次いで、Ａｒ及びＯ₂を含有する雰囲気中で６００℃〜７００℃程度での熱処理を行う。この結果、強誘電体膜１０が結晶化する。

その後、図２Ｃに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１としては、例えばＩｒＯ_1.4膜及びＩｒＯ₂膜等のＩｒＯｘ膜（酸化イリジウム膜）を形成する。

続いて、上部電極膜１１をパターニングすることにより、図２Ｄに示すように、上部電極１１ａを形成すると共に、図３に示すように、上部電極１１ａから離間した位置に、ダミー膜としてダミー電極１１ｂを形成する。本実施形態では、上部電極１１ａの面積率を１％とし、ダミー電極１１ｂの面積率を４％としている。従って、上部電極１１ａ及びダミー電極１１ｂの総面積率は５％である。

次に、パターニングによる損傷等を回復させるための酸素を含有する雰囲気中での熱処理を行う。このとき、本実施形態では、上部電極１１ａの面積がウェハの面積の１％であるが、ダミー電極１１ｂが形成され、上部電極１１ａ及びダミー電極１１ｂの総面積率が５％となっているため、上部電極１１ａの表面の成長及び荒れが抑制される。

その後、図２Ｅに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜１０ａを形成する。続いて、後に保護膜として形成されるＡｌ₂Ｏ₃膜の剥がれ防止用の酸素アニールを行う。なお、強誘電体膜１０のパターニングの際に用いるレジストマスク（図示せず）としては、ダミー電極１１ｂをも覆うものを用いることが好ましい。これは、ダミー電極１１ｂが露出していると、同一の条件でエッチング速度が相違する強誘電体膜１０及びダミー電極１１ｂがエッチングされることになり、終了条件の検出が困難となったり、不純物がチャンバ内に飛散したりする虞があるからである。

次に、図２Ｆに示すように、保護膜としてＡｌ₂Ｏ₃膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ₂Ｏ₃膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。

その後、図２Ｇに示すように、Ａｌ₂Ｏ₃膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に保護膜として形成されるＡｌ₂Ｏ₃膜の剥がれ防止用の酸素アニールを行う。なお、Ａｌ₂Ｏ₃膜１２及び下部電極膜９のパターニングの際に用いるレジストマスク（図示せず）としては、強誘電体膜１０のパターニングの際と同様の理由から、ダミー電極１１ｂをも覆うものを用いることが好ましい。

次に、図２Ｈに示すように、保護膜としてＡｌ₂Ｏ₃膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。

その後、図２Ｉに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。

続いて、図２Ｊに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ₂Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ₂Ｏ₃膜１３、シリコン酸化膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。

次に、図２Ｋに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。

次いで、図２Ｌに示すように、上部電極１１ａまで到達する孔及び下部電極９ａまで到達する孔を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ₂Ｏ₃膜１３及びＡｌ₂Ｏ₃膜１２に形成する。なお、このとき、ダミー電極１１ｂ又はその下の下部電極膜９まで到達する孔は形成しない。その後、損傷を回復させるために、酸素アニールを行う。

続いて、図２Ｍに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図２Ｎに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａ又は下部電極９ａとをＡｌ配線１７の一部で互いに接続する。また、ダミー電極１１ｂ又はその下の下部電極膜９とＡｌ配線１７とは接続しない。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このように、本実施形態では、上部電極１１ａを形成する際に、ダミー電極１１ｂを形成している。このため、その後の酸素を含有する雰囲気中での熱処理が行われても、上部電極１１ａの表面の成長及び荒れは生じない。

なお、ダミー電極１１ｂを形成する位置は、特に限定されないが、後に配線を形成する予定の領域及びスクライブ領域から離間した位置とすることが好ましい。また、ダミー電極１１ａを均等に分散させる必要はなく、粗密があってもよい。更に、ダミー電極１１ａの形状も特に正方形に限定されるものではなく、円又は長方形等であってもよい。

次に、本願発明者が撮影したＳＥＭ（Scanning Electron Microscope）写真について説明する。図４Ａ乃至図４Ｆは、上部電極の面積率が０．０３％である試料のＳＥＭ写真であり、図５は、上部電極の面積率が１．７６％である試料のＳＥＭ写真であり、図６は、上部電極の面積率が４．８６％である試料のＳＥＭ写真であり、図７は、上部電極の面積率が６．８８％である試料のＳＥＭ写真であり、図８は、上部電極の面積率が１０．２９％である試料のＳＥＭ写真であり、図９Ａ乃至図９Ｃは、上部電極の面積率が２０％である試料のＳＥＭ写真である。なお、これらの試料にはダミー電極は形成されていない。

上部電極の面積率が０．０３％の試料では、図４Ａ乃至図４Ｆに示すように、上部電極の表面に異常な成長が発生し、これに伴って表面が非常に荒れていた。なお、図４Ｃは、図４Ｂ中の円で囲んだ部分の拡大写真である。

また、上部面積の面積率が１．７６％の試料でも、図５に示すように、上部電極の表面に異常な成長が発生し、これに伴って表面が非常に荒れていた。

これらに対し、上部電極の面積率が４．８６％の試料では、図６に示すように、荒れが存在するものの、その程度は微小であった。

更に、上部電極の面積率が６．８８％の試料及び上部電極の面積率が１０．２９％の試料では、夫々図７及び図８に示すように、荒れが存在せず、上部電極の表面は極めて良好な状態となっていた。また、上部電極の面積率が２０％の試料でも、図９Ａ乃至図９Ｃに示すように、上部電極の表面は極めて良好な状態となっていた。

特に、図４Ｄ乃至図４Ｆと図９Ａ乃至図９Ｃとを比較すると、上部電極の面積率と上部電極の表面の荒れとの関係が顕著である。

これらのＳＥＭ写真は、上述のようにダミー電極が形成されていない試料のものであるが、上部電極とダミー電極との相違は、強誘電体キャパシタの電極として用いられるか否かであり、これらが同一の上部電極膜から形成されている限り、上部電極及びダミー電極の総面積率と上部電極の表面の荒れとの関係は同じ傾向を示すといえる。従って、上部電極及びダミー電極の面積率は、２％以上であることが好ましく、５％以上であることがより一層好ましい。

また、本発明は、スタック型構造の強誘電体キャパシタ及びプレーナ型構造の強誘電体キャパシタのいずれにも適用可能であるが、特にプレーナ型構造の強誘電体キャパシタに好適である。これは、熱処理時の強誘電体膜の露出度が大きいほど、上部電極の表面の荒れが顕著になる傾向があり、プレーナ型構造の方が露出度が大きいからである。

以上詳述したように、本発明によれば、上部電極と同一の膜からダミー膜を形成しているため、上部電極を形成した後に熱処理を行っても上部電極の表面の荒れを抑制することができる。この結果、その後に形成する保護膜が剥がれにくくなり、良好なリテンション特性を得ることができる。

Claims

半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体からなる容量絶縁膜と、
前記強誘電体膜上に形成された上部電極と、
を備えたプレーナ型構造の強誘電体キャパシタと、
前記上部電極から離間した位置に、前記上部電極と同一の膜から形成されたダミー電極と、
を有し、
前記上部電極及び前記ダミー電極の総面積の、前記ウェハの半導体基板の面積を基準とした割合は２％以上であることを特徴とする半導体装置。
前記上部電極及び前記ダミー電極の総面積の、前記ウェハの半導体基板の面積を基準とした割合は５％以上であることを特徴とする請求項１に記載の半導体装置。
前記上部電極及び前記ダミー電極は、酸化イリジウムからなることを特徴とする請求項１又は２に記載の半導体装置。
前記容量絶縁膜は、Ｐｂを含有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングすることにより、上部電極を形成すると共に、前記上部電極から離間した位置にダミー電極を形成する工程と、
前記強誘電体膜をパターニングして容量絶縁膜を形成し、前記下部電極膜をパターニングして下部電極を形成し、前記上部電極、前記容量絶縁膜及び前記下部電極を備えたプレーナ型構造の強誘電体キャパシタを得る工程と、
を有し、
前記上部電極及び前記ダミー電極の総面積の、前記ウェハの半導体基板の面積を基準とした割合を２％以上とすることを特徴とする半導体装置の製造方法。
前記上部電極及び前記ダミー電極の総面積の、前記ウェハの半導体基板の面積を基準とした割合を５％以上とすることを特徴とする請求項５に記載の半導体装置の製造方法。
前記上部電極膜として、酸化イリジウム膜を形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
前記強誘電体膜として、Ｐｂを含有する膜を形成することを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。