JP4308691B2 - 半導体基板および半導体基板の製造方法 - Google Patents
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Description
図5(A)〜図7(F)は、本発明の発明者が、本発明の基礎となる研究において見出した、前記図1のFeRAM20において前記アラインメントマークに腐食やはがれが生じるメカニズムを説明する図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また図中、説明に関係しない部分は簡単のため、省略してある。
WF6+Si→W+SiF6
により、腐食性のSiF6ガスが反応ガスとして発生してしまう。
[第1実施例]
これに対し、図8(A),(B)は、上記の課題を解決した、本発明の第1実施例によるFeRAM400が形成される半導体ウェハ401を示す。ただし図8(A)は、前記ウェハ401の全体図を、また図8(B)は図8(A)の一部を拡大して示す平面図である。
[第2実施例]
図13は、本発明の第2実施例による半導体装置を含むウェハの断面構成を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第3実施例]
図14は、本発明の第3実施例による半導体装置の構成を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
さらに、本発明はFeRAMの製造に限定されるものではなく、所定のエッチングレシピに対してエッチング速度が大きく異なる層を含む構造をエッチングする必要のある半導体装置の製造工程一般に対しても有効である。
素子領域と非素子領域とを画成されたウェハと、
前記素子領域に形成された第1の積層構造と、
前記第1の積層構造を覆う、エッチングレシピに対して第1のエッチング速度を示す第1の絶縁膜と、
前記素子領域に前記第1の絶縁膜で覆われた前記第1の絶縁構造を覆うように形成され、前記エッチングレシピに対して第1のエッチング速度をよりも大きな第2のエッチング速度を示す第2の絶縁膜と
を含む半導体基板であって、
前記非素子領域に、前記積層構造の少なくとも一部を含む第2の積層構造を有することを特徴とする半導体基板。
(付記2)
前記第2の絶縁膜には、前記第1の絶縁膜を貫通して前記第1の積層構造を露出する第1の開口部と、前記第1の開口部を充填する第1の導体パターンが形成されており、前記第2の絶縁膜には、さらに前記第2の積層構造を露出する第2の開口部と前記第2の開口部を充填する第2の導体パターンが形成されていることを特徴とする付記1記載の半導体基板。
前記第2の積層構造は、前記第2の絶縁膜に接して形成されていることを特徴とする付記1または2記載の半導体基板。
前記第2の積層構造は、前記第1の積層構造と同一の層構造を有することを特徴とする付記1〜3のうち、いずれか一項記載の半導体基板。
前記第2の積層構造は第1の位置合わせマークを形成し、前記第2の積層構造上には、前記第1の位置合わせマークに対応した第2の位置合わせマークが形成されていることを特徴とする付記1〜3のうち、いずれか一項記載の半導体基板。
前記第1の絶縁膜は、水素の浸透を阻止する膜であることを特徴とする付記1〜5のうち、いずれか一項記載の半導体基板。
前記第1の絶縁膜は、Al2O3を含むことを特徴とする付記1〜6のうち、いずれか一項記載の半導体基板。
前記第1の積層構造は、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とよりなるキャパシタ構造を形成することを特徴とする付記1〜7のうち、いずれか一項記載の半導体基板。
前記第2の積層構造は、前記下部電極に対応した、前記下部電極と同一の材料よりなり前記下部電極と同一の膜厚の第1の層と、前記第1の層上に形成され、前記強誘電体膜に対応した、前記強誘電体膜と同一の材料よりなり前記強誘電体膜と同一の膜厚の第2の層と、前記第2の層上に形成され、前記上部電極に対応した、前記上部電極と同一の材料よりなり、前記上部電極と同一の膜厚の第3の層とよりなることを特徴とする付記8記載の半導体基板。
前記非素子領域は、前記ウェハ上に形成されたスクライブラインであり、前記素子領域は前記スクライブラインにより画成されていることを特徴とする付記1〜9のうち、いずれか一項記載の半導体基板。
素子領域と非素子領域とを画成されたウェハと、
前記素子領域に形成された第1の積層構造と、
前記第1の積層構造を覆う、エッチングレシピに対して第1のエッチング速度を示す第1の絶縁膜と、
前記素子領域に前記第1の絶縁膜で覆われた前記第1の絶縁構造を覆うように形成され、前記エッチングレシピに対して第1のエッチング速度をよりも大きな第2のエッチング速度を示す第2の絶縁膜と
を含む半導体装置であって、
前記半導体装置は前記非素子領域に、前記積層構造の少なくとも一部を含む第2の積層構造を有することを特徴とする半導体装置。
非素子領域で画成されたウェハの素子領域において、下地層上に第1の積層構造を形成する工程と、
前記第1の積層構造を、エッチングレシピに対して第1のエッチング速度を示す第1の絶縁膜により覆う工程と、
前記第1の積層構造を、前記第1の絶縁膜により覆われた状態で、前記エッチングレシピに対して第2のより大きなエッチング速度を示す第2の絶縁膜により覆う工程と、
前記第2の絶縁膜中に、前記第1の積層構造を露出する第1の開口部を形成する工程と、
前記第1の開口部を充填する第1の導体プラグを形成する工程と
を含む半導体装置の製造方法において、
前記第1の積層構造を形成する工程は、前記第1の積層構造と同時に、前記第1の積層構造の少なくとも一部を含む第2の積層構造を、前記非素子領域上に形成する工程を含み、
前記第1の開口部を形成する工程は、前記第1の開口部と同時に、前記第2の絶縁膜中に前記第2の積層構造を露出する第2の開口部を形成する工程を含み、
前記第1の導体プラグを形成する工程は、前記第1の導体プラグと同時に、前記第2の開口部を充填する導体パターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。
さらに前記第2の積層構造と前記導体パターンとの位置関係を確認する工程を含むことを特徴とする付記12記載の半導体装置の製造方法。
前記第1の積層構造は、強誘電体膜を含み、前記第1の絶縁膜は水素の浸透を阻止する膜であることを特徴とする付記12または13記載の半導体装置の製造方法。
前記第1の絶縁膜はAl2O3を含むことを特徴とする付記14記載の半導体装置の製造方法。
前記非素子領域は、前記ウェハ上に形成されたスクライブ領域よりなり、前記半導体装置の製造方法は、さらに前記ウェハを前記スクライブ領域に沿って切断する工程を含むことを特徴とする付記12〜15のうち、いずれか一項記載の半導体装置の製造方法。
21A,21B,121A,121B ウェル
21a〜21d,121a〜121d 拡散領域
22,122 素子分離膜
23A,23B,123A,123B ゲート絶縁膜
24A,24B,124A,124B ゲート電極
25,125 SiON膜
26,30,34,126,130,134 層間絶縁膜
27,127 下部電極
27M,127M 位置合わせマーク
28,128 強誘電体キャパシタ絶縁膜
29,129 上部電極
30A〜30F,130A,130B コンタクトホール
30m,130m 位置合わせ開口部
31 TiN膜
31A〜31G,131A〜131F TiN密着膜
32 W層
32A〜32G,132A〜132F Wプラグ
33A〜33F,38A,38B,41A〜41E,133A〜133F,138A,138B,141A〜141E 配線パターン
330,330A,430,430A Al2O3エンキャップ膜
35,40,135,140 保護膜
36A,36B,136A,136B Ti/TiN密着膜
401 ウェハ
401A〜401I 素子領域
401S スクライブライン
430M,430N Al2O3膜
Claims (5)
- 素子領域と非素子領域とを画成されたウェハと、
前記素子領域に形成された第1の積層構造と、
前記第1の積層構造を覆う、エッチングレシピに対して第1のエッチング速度を示す第1の絶縁膜と、
前記素子領域に前記第1の絶縁膜で覆われた前記第1の絶縁構造を覆うように形成され、前記エッチングレシピに対して第1のエッチング速度をよりも大きな第2のエッチング速度を示す第2の絶縁膜と
を含む半導体基板であって、
前記非素子領域に第2の積層構造を有し、
前記第1の絶縁膜は、Al2O3膜であり、
前記第2の絶縁膜はSiO2膜であり、
前記第2の積層構造は、前記第1の積層構造と同一の層構造を有し、
前記第1の積層構造は、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とよりなるキャパシタ構造を形成し、
前記第2の積層構造は第1の位置合わせマークを形成し、前記第2の積層構造上には、前記第1の位置合わせマークに対応した第2の位置合わせマークが形成されていることを特徴とする半導体基板。 - 前記第2の絶縁膜には、前記第1の絶縁膜を貫通して前記第1の積層構造を露出する第1の開口部と、前記第1の開口部を充填する第1の導体パターンが形成されており、前記第2の絶縁膜には、さらに前記第2の積層構造を露出する第2の開口部と前記第2の開口部を充填する第2の導体パターンが形成されていることを特徴とする請求項1記載の半導体基板。
- 前記第1の絶縁膜は、水素の浸透を阻止する膜であることを特徴とする請求項1または2記載の半導体基板。
- 前記非素子領域は、前記ウェハ上に形成されたスクライブラインであり、前記素子領域は前記スクライブラインにより画成されていることを特徴とする請求項1〜3のうち、いずれか一項記載の半導体基板。
- 非素子領域で画成されたウェハの素子領域において、下地層上に第1の積層構造を形成する工程と、
前記第1の積層構造を、エッチングレシピに対して第1のエッチング速度を示す第1の絶縁膜により覆う工程と、
前記第1の積層構造を、前記第1の絶縁膜により覆われた状態で、前記エッチングレシピに対して第2のより大きなエッチング速度を示す第2の絶縁膜により覆う工程と、
前記第2の絶縁膜中に、前記第1の積層構造を露出する第1の開口部を形成する工程と、
前記第1の開口部を充填する第1の導体プラグを形成する工程と
を含む半導体基板の製造方法において、
前記第1の積層構造を形成する工程は、前記第1の積層構造と同時に第2の積層構造を、前記非素子領域上に形成する工程を含み、
前記第1の開口部を形成する工程は、前記第1の開口部と同時に、前記第2の絶縁膜中に前記第2の積層構造を露出する第2の開口部を形成する工程を含み、
前記第1の導体プラグを形成する工程は、前記第1の導体プラグと同時に、前記第2の開口部を充填する導体パターンを形成する工程とを含み、
前記第1の絶縁膜は、Al2O3膜であり、
前記第2の絶縁膜はSiO2膜であり、
前記第2の積層構造は、前記第1の積層構造と同一の層構造を有し、
前記第1の積層構造は、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とよりなるキャパシタ構造を形成し、
前記第2の積層構造は第1の位置合わせマークを形成し、前記第2の積層構造上には、前記第1の位置合わせマークに対応した第2の位置合わせマークが形成されていることを特徴とする半導体基板の製造方法。
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