TW392160B

TW392160B - Semiconductor memory device

Info

Publication number: TW392160B
Application number: TW087106489A
Authority: TW
Inventors: Yasuhiko Tsukikawa
Original assignee: Mitsubishi Electric Corp
Priority date: 1997-09-30
Filing date: 1998-04-28
Publication date: 2000-06-01
Also published as: KR100283542B1; JP4330183B2; US5905679A; DE19819039B4; KR19990029217A; JPH11111943A; DE19819039A1

Description

A7 經濟部中央標丰局負工消费合作社印製外。部速之線入信之號。信波下所從造外急置配輸之間信升之 U 準，照構從生裝 ·之當置時入上部00'©分依之M產部上，裝隨輸準內sh'L'成。 K置所要外板此憶形，'©置er1¾11感ot) 可裝，需之基因記波準H'裝ονβ 電〇， rLV ΊΜ 於憶作降置。之。體號位1¾憶越準生rs 關記動下裝高置數導信 uI9P記過位寄der 有體行和憶很裝常半入IH準體之H"育und 其導進升記成憶布到輸βν. i 導 foaMΗ在(u 尤半速上體定記分人之 ^ „1 半ms從存越 ,之高之導設體為取部是。"L到為號線下置作M號半需導成被内準準從入成信配有裝動置信到必半分，置位位始取，入之在憶行裝之加力有成時裝 / 之開 *TH輸上存記進憶置施動裝感大。憶 fIL號述VI2*板成體速記装料驅安電變大記之ev信所準t2基變導高1體憶資之際有率變體號電入上位刻在形j ) 半MU 導記將路實生化就導信有輸如位時於波 J¾]關號 U 半體W電於寄變亂半入具，，電在由號 ( 域有信 U 使導用器由的間擾示輸tl況過 ’，.信明 J明之U要半。，動，值時之表之立刻情超的時入説之發加aK著到化.此驅是等之形12。中Γ時種形樣這輸明明本施\ 為人變因號但會號波圖化圖''L在這波。同。在-發 ΐ 部 5 輸之信，信號變之在號形降Μ 五 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS〉Α4規格（21〇Χ297公釐） 4 A7 經濟部中央標準局K工消費合作社印製 ----'— B7 五、發明説明 (2 ) 1 但是，當有此種過越或下越存在於輸入信號波形時半 1 I 導體記憶裝置之動作會變為不穩定 9 在安裝有該半導體記 1 1 憶裝置之基板上 9 會影響所構成之 % 統本身之動作之穰定請先 1 閲性〇讀 4 I 面 1 匕因此，通常在半導體記憶裝置側對輸入信號波形進行整之注 ▲ I 形 9 藉K 抑制輸入信號之過越或下越之發生。意事項 1 | 圖 13是電路圖 9 用來表示在半導體記憶裝置0N 晶片之再 ▲ S T Μ 對輸入波形進行整形之定電位電路 700之構造。 > 本頁 v_^ - 參照圖 13，在用 K傳達施加在輸入襯墊702之信號之信 1 1 號配線704設有Η通道M0S電晶體Q1位於該信號配線704和電 1 1 源電位V d d之間< >在信號配線704和接地電位G N D之間更設 1 訂有 N通道M0S電晶體 Q2。N通道 M0S 電晶體 Q1之閛極形成與信 1 I m 配線704連接成為二極體連接使從信號配線704朝向電 I 1 1 源電位Vdd之方向成為順向 ϊ 1 1 | 同樣的，N通道-M0S電晶體 Q2之閘極形成與接地電位 GND »v 耦合，成為二極體連接使從該接地電位 GHD朝向信號配線 1 1 704之方向成為順向。 1 圖 14是剖面園用來說明圖 13所示之定電位電路 700之 1 1 ·>». 剖面構造〇 1 I N通道M0S電晶體 Q1和Q2均被設在形成於P型基板720之主 1 1 | 表面側之 P型阱7 2 2中。 I 1 P型畊722用來接受外部電源電位和接地電位，被偏移成 1 1 為從用K 產生負電壓之基板電位之基板電位產生電路 (圖 1 1 中未顯示 )供給之基板電位V b b 〇 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）一 5 一經濟部中央標丰局負工消費合作社印製 A7 B7五、發明説明（3 ) 在圖13和圖14所示之定電位元件700之構造中，當輸入信號之位準變成高於Vdd+Vth(Vth是N通道M0S電晶體Q1之臨界值電壓）時，N通道M0S電晶體Q1就變成導通狀態。這時，因為N通道M0S電晶體Qi之逆接偏壓為電位Vbb，所K在進行定電位動作時，Η通道M0S電晶體Q1之源極基板間電位Vsb變成為Vsb=Vdd+丨Vbbl 。因此，Ν通道M0S電晶體變成接受很大之基板效應。其中，丨Vbb丨是基板電位V b b之絕對值。因此，在通常之基板偏移狀態.，當Η通道M0S電晶體之臨界值電壓成為Vth= 0.8 V時，該臨界值電壓由於很大之基板效應，因此上升到Vth=1.2V程度。因此，在如圖13和圖14所示之定電位電路700之構造中，具有不能有效進行電位效果之缺點。另外，在圖1 3和層1 4所示之構造中，亦會有對輸入突波之耐性不良之缺點。這是因為定電位元件均KN通道M0S電晶體形成，N通道M0S電晶體之氧化膜被輸入突波破壞而引起。因此，圖13和圖14所示之定電位電路700之構造要作為實際使用之裝置會有困難。圖15是電路圖，用來表示在半導體記憶裝置內藏有0N晶片之定電位電路之另一實例之定電位電路800之構造。在該定電位電路800中，在信號配線704和電源電位Vdd 之間設有P通道M0S電晶體Q3。 P通道M0S電晶體Q3之閘極形成與電源電壓Vdd耦合，因此，Μ從該信號配線7 0 4朝向電源電壓V d d之方向作為順向 (請先閲讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家榇率（CNS ) A4規格（210X297公釐） 6 A7 B7 4 五、發明説明，形成二極體連接。其他各點因為與圖13所示之定電位電路700之構造相同，所Μ在其相同之部份附加相同之符號，而其重複之說明則加Μ省略。圖16是剖面圖，用來說明圖15所示之定電位電路800之剖面構造。在形成於Ρ型基板720之主表面側之Η型畊820中設置Ρ通道M0S電晶體Q3，在鄰接Η型阱820之Ρ型阱S22中設置Η通道 M0S電晶體Q2。 Ν型阱820被偏移成為電源電位Vdd，Ρ型阱822被偏移成為接地電位GND。這時，P型基板7 2 0必需被偏移成為接地電位。其理由如下面之說明。亦即，在圖16所示之定電位電路800之構造中，當輸入信號之電位位準變成高於V d d + V b i (電位V b i是P Η接面之順向上升電壓）時，與連接至輸入信號配線之Ρ通道M0S電晶體Q3之吸極區域對應之Ρ型擴散區域824，和Ν型阱δ20被順向偏移。另外，因為基板為Ρ型，所Μ由1>型擴散區域824 ，Ν型阱δ20和Ρ基板720所構成之ΡΗΡ雙極電晶體變成0Ν。依照這種方式，定電位電流變成從P型擴散區域824朝向 P型基板流動。因此，例如當從基板電位產生電路（圖中未顯示）將電位供給到P基板7 2 0時，會變成定電位電流流入該基板電位產生電路。；當此種定電位％;1流入到基板中時，基板變成正電位。因本紙張尺度適用中國國家摞準（CNS ) Λ4規格（210X 297公釐） "--_丨---^Q裝— — (請先閲讀背面之注意事項再填寫本頁) 訂經濟部中失標隼局負工消费合作社印製 -7 - A7 B7 經濟部中央標隼局與工消費合作社印家 8 一五、發明説明（5 ) 此產生CMOS電路之閉鎖現象，形成對DRAH之正常動作之致命缺點。因此，P基板720必需被偏移成為接地電位GND。另外一方面，在作為定電位元件進行動作之情況，PH接面之電流吸收能力大於M0S電晶體為其優點。因此，當與圖13所示之定電位電路700比較時，定電位電路800之構造最好構建成更能抑制輸入信號之過越。圖17是電路圖，用來表示在半導體記憶裝置安裝有0N晶片之定電位電路之更另一實例之定電位電路900之構造。在定電位電路900中，在輸入信號配線704和電源電位 Vdd之間連接有PN接面二極體Q4形成從信號配線704朝向電源電位Vdd之方向成為順向，另外，在接地電位GND和輸入信號配線704之間連接有PN接面二極體Q5形成從接地電位 GND朝向輸入信號配線704之方向成為順向。圖18是剖面圖，用來說明圖17所示之定電位電路900之剖面構造。在圖18中，在形成於P型基板720之主表面之N阱820被供給有電源電位Vdd。另外一方面，在被設置成與N阱920鄰接之P阱922被供給有接地電位GND。輸入信號配線704與設在N型阱920之主表面側之P型擴散區域92 4連接，另外，該輸入信號配線7 0 4亦與形成在P型阱922之主表面側之N型擴散區域926連接。 _利用此種構造，與圖16中所說明之定電位電路800同樣本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) —m nn -I— - 1 nn mu m^5Jn Is- Ini I- - -I - - , - 1 —- - ft - - --- i : -!--1 1^1. n^i Μ Β7 經濟部中央標隼局K工消f合作社印^ 五、發明説明 (6 ) 1 1 的當輸入信號之電位位準變成高於電位 Vdd+ Vbi 時，與 1 1 信號配線連接之 P型擴散區域92 4和N阱920 變成被順向偏移 1 請 1 | 〇在這種情況 9 因為基板為 P型，所Μ由Ρ 型擴散區域 924 L 閱卜 9 N阱9 2 0和 Ρ型基板720 構成之 Ρ Ν P雙極電晶體變成0 N < ) 頃背 1 面 Γ 因此，與画 16 之情況同樣的 9 定電位電流從 P型擴散區之注 | • ‘意 I 域 9 2 4流向P 型基板 720 ° 亦即在圖1δ所示之定電位電路事項 1 I 再 1 900 中， P 型基板必需連接到接地電位GND。填寫 W 未 1 在這種情況 ) 因為定電位元件為ΡΗ接面二極體所 Μ其頁 1 1 電流吸收能力比使用 M0S電晶體之情況者大< 另夕卜在使 1 用 PN 接面二極體之情況 9 因為在定電位元件中未存在有氧 1 1 I 化膜所 Μ 不會由於輸入突波使氧化膜被破壞為其優點。 I 訂因此其 Ο 取大之優點是使用 ΡΝ 接面二極體用構成定電 1 1 位電路 0 1 1 圖 19 表示半導體記憶裝置尤其是動態型隨機存取記憶 i I 器 (M下稱為DRAM) 之記憶 cn=r 単元陣列部之剖面構造圔 20是 J 1 平面圖 9 用來表示記憶單元陣列之構造。 1 1 參照圖 1£ 首先，在 P型基板720之主表面設置 Ρ型阱704 1 r 0 在該 P型阱7 4 0中配置記憶單元 0 1 f 通常各個記憶單元之構成是利用1個之H 通道 Μ 0 S電晶體 1 I 7 5 0 和 1 個之記憶單元電容器 (圖中未顯示） 0 1 1 其中 » 該 Ν通i 1 M0S ，電晶體 7 50稱為存取電e 备體，用來使 1 1 記憶單元電容器之 __. 方電極與被選擇之位元線對偶之連接 1 1 進行開閉〇 1 | P型阱7 40被固定在比接地電位低之負電壓 Vbb ，用來提 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） -9 - A7 B7 經濟部中央標準局Η工消费合作社印狀五、發明説明 (7 ) 1 I 高存取電晶體之臨界值電壓 9 和用來延長被儲存在記憶單 1 1 元之電荷之保持時間〇 f~V 1 請 1 I 另外 9 在 P型畊740內亦設有 H 型 M0S 感測放大器7 5 2，依先閱 L Γ. 讀照從記憶單元讀出之資料 9 用來對與被選擇之記憶單元連背 i r 之 r 接之位元線對偶之電位位準進行放大〇注 1 意童 I N型阱742 被設置成接近 P型阱7 4 0 〇在該 Η型阱742之區域爭項 I 再 1 設有上述之 N通道型M0S 感測放大器 7 5 2，和設有依照被選填寫 Q 本衣 I 擇之記憶單元中之記憶資料，用來對位元線對偶之電位位頁、· 1 l 準進行放大之 P通道M0S 型感測放大器 754 >該Ν型阱742之 1 I 電位位準被固 ‘定在 P通道M0S 型感測放大器之電源電位V c c 1 1 I 〇其中該電源電位 Vc c表示利用被裝載在半導體記憶裝 1 訂置之降壓電路 (圖中未顯示）對外部電源電位V d ά降壓後之 1 1 内部電源電位〇 1 I 另外在 P型阱7 40 之近傍設有另外 1個之N型阱7 44。在 1 I 該 N型阱7 4 4形成有 P通道型M0S 電晶體 756 ，用Μ構成字驅 1 V I 動器電路藉驅動被選擇之字線之電位位準。用Μ驅動字 1 i 線之字驅動器所輸出之 "H ”位準通常使用比内部電源電壓 I Vc c高之電壓V P P 之位準，用來避免由於存取電晶體之電壓 1 \ 降而受到影響 0 該電壓 Vf P經由被裝載在半導體積體電路 1 I 裝置中之升壓電路 * 由外部電源電壓 V d d產生。 1 1 I 因此 1 該 N型阱7 4 4被固定在該電位 V p p之電位位準。 1 1 其次 9 參眧圖 2C )> 記憶單元陣列被分割成多個之記憶單 1 1 元瑰 » 感測放大器帶 SAB被配置成對應到各個記憶單元塊 1 i 〇另外與各個記憶單元塊對應的 > 在字驅動器帶W D Β設 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） — 10- 經濟部中央標隼局Κ工消費合作社印？木 A7 B7 五、發明説明（8 ) 有圖19所示之字驅動器電路，該字驅動器帶WDB被設置在與感測放大器帶交叉之方向。圖21是剖面圖，用來表示習知所使用之DRAM之記憶單元陣列構造之另一實例。在圔21所示之記億單元陣列中，其平面構造與圖20所示之記憶單元陣列之構造相同。在圖21所示之構造中，在形成於P型基板720之主表面側之P型肼740內，設置被包含在記憶單元之N通道型M0S電晶體750，和用以構成感測放大器之N通道MOS感測放大器752 ，另外，亦設有用Μ構成字驅動器之N通道M0S電晶體758。該Ρ型阱740被固定在低於接地電位GND之負電壓Vbb，用來提高存取電晶體之臨界值電壓，和用來延長被儲存在記憶單元之電荷之保持時間。另外，N型阱742被設置成鄰接P型阱740。在N型阱742中設有用K構成感測放大器之P通道M0S感測放大器754。該N 型阱742之電位位準被固定在內部電源電壓Vcc。當與圖19所示之構造比較時，圖21所示之構造之不同點是用Μ驅動字線之字驅動器電只MN通道型M0S電晶體75δ 構成。因此，在圖21所示之構造中，在字驅動器以所謂之自行升壓型之電路構成。因此，在圖21所示之構造中，用Κ驅動字線之電位位準之字驅動器電路需要順序的進行預充電動作再進行升壓動作0 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

-11 經濟部中央標皁局K工消費合作社印製 Α7 Β7 五、發明説明（9 ) 因此，當與圖19所示之構造比較時，用Μ使字線活性化之時間需要較長，因此會有存取速度變慢之缺點。在圖19和圖21中，Ρ型基板之電位位準被保持在Ρ型阱之電位位準，亦即基板電位V b b。因此，對於具有圖19或圖21所示之構造之DRAM，當使用從圖15至圖18所示之定電位電路800和900時，會存在有下面所說明之缺點。亦即，在圖15所示之定電位電路800和圖17所示示之定電位電路900中，需要使P型基板之電位位準成為接地電位 G N D ° 與此相對的，在圖19所示之構造和圖21所示之構造中， P型基板之電位位準必需成為基板電位Vbb。因此，該定電位電路800和900不能直接使用作為圖19或圖21所示之DRAM。為著解決此種問題*可K使用具有如圔22所示之剖面構造之DRAM之構造。亦即，在圖22所示之DRAM之剖面構造中具有以下各點與圖19所示之DRAM之剖面構造不同。亦即，在圖22所示之DRAM之構造中，經由導入三重N型阱7 4 6用來使p型阱7 4 0和P型基板7 2 0產生電的分離。亦即，利用圖22所示之構造，可Μ將P型阱740之電位位準保持在基板電位Vbb，將H型阱744之電位位準保持在升壓電位V p p，和使P型基板之電位位準成為接地電位。但是，在圖2 2所示之構造中，會有以下所說明之問題。亦即，在圖22所示之構造中，因為N型之阱被構建成完本紙張尺度適Λ中國國家標準（CNS ) Λ4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 娜装. 訂 -12 - A7 B7 ---------——----------- 五、發明説明（10) 全包圍P型阱740，所Μ在P型阱740和N型拼742之間之區域，需要設置接近Ρ型阱740之Ν型阱748° 這時，Ν型阱744，三重Ν型阱746和Ν型拼748完全包圍Ρ 型阱740,而且其電位位準被保持在升壓電位V ρ Ρ。_ 另外一方面，設有Ρ通道M0S感測放大器754之Ν型阱7 42 因為需要將電位位準保持在内部電源電位Vcc，所Μ在Ν型阱7 48和Ν型肼742之間需要設置分離帶780。此種分雛帶之設置如圖20所示，當在記憶單元陣列中設置多個感測放大器帶時，會造成記憶單元陣列面積之增大和晶片面積之增大。為著使Ρ型阱7 4 0之電位位準成為基板電位V b b，和使Ρ型基板之電位位準成為接地電位，所Μ使用將三重N型阱746 之電位位準固定在Vcc之方法。在這種情況，P型阱7 40必需被三重阱746和N型阱748M 及被設在N型阱7 44和P型阱7 40之間之新的N型阱完全包圍請先閲 t# 背之注意事項再裝訂經濟部中央標隼局負工消费合作社印製潑分的電生在 0 板況基情與種來這用在阱型

擭 Bpaa 晶 SI 阱型 Η 的新和之器動驅該 ?圍成包構成有置成設形被道通阱型之設增中之列積陣面元之單列億陣記元在單當憶 . 記示成所造 2 會圖，如況。況情帶情之離種器分此動置在驅設，字需此個必因多間置. 大增之積面 Η 晶· 和. 大要概之明有用使載 .裝 Μ 可置裝-憶j 記體-導_ 半_ 供提i是I 的之明發一 -本一準標家國. 國適度尺張紙本釐公 13 經濟部中央標準局貝工消费合作社印聚 A7 B7 五、發明説明（π ) P N接面之定電位電路。本發明之另一目的是提供半導體記億裝置，即使在裝載使用有PN接面之定電位電路之情況，亦可K抑制晶片面積之増大。亦即，本發明是一種半導體記憶裝置，形成在第1導電型之半導體基板上，具備有輸入襯墊，第1電源襯墊，第2 .電源襯墊，基板電位產生電路，輸入信號配線，第1阱區域，第2畊區域，和第1不純物摻雜區域ΰ 輸入襯墊用來接受來自外部之信號。第1電源襯墊用來接受第1電源電位。第2電源襯墊用來接受第2電源電位。基板電位產生電路用來接受第1電源電位和第2電源電位 *藉Μ產生基板電位將其供給到半導體基板。輸入信號配線用來傳達施加在輸入襯墊之信號。第2導電型之第1肼區域形成在半導體基板之主表面*用來接受輸入信號配線之電位位準。第1導電型之第2阱區域形成在第1阱區域內，成為除了主表面外均被第ί阱區域包圍之方式，用來接受輸入信號配線之電位位準。第2導電型之第1 不純物摻雜區域形成在第2阱區域之主表面側，用來接受第2電源電位。依照本發明之另一態樣是一種半導體記憶裝置，形成在第1導電型之半導體基板上，具備有輸入襯墊，第1電源襯墊，第2電源襯墊，基板電位產生電路，輸入信號配線，第1阱區域，第2阱區域，和第2不純物摻雜區域。 __輸入襯墊用來接受來自外部之信號。第1電源襯墊用來本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） ~~~~~~ -14 - (請先閱讀背面之注意事項再填寫本頁) ,1Τ A7 B7 經濟部中央標準局貝工消費合作社印製五、發明説明（1 2: 接受第1電源電位。第2電源襯墊用來接受第2電源電位。基板電位產生電路用來接受第1電源電位和第2電源電位，藉K產生基板電位將其供給到半導體基板。輸入信號配線用來傳達施加在輸入襯墊之信號。第2導電型之第1阱區域形成在半導體基板之主表面，用來接受指定之電位。第1導電型之第2阱區域形成在第1畊區域內，成為除了主表面外均被第1阱區域包圍之方式，用來接受第1電源電位。第2導電型之第2不純物摻雜區域形成在第2畊區域之主表面側，用來接受輸入信號配線之電位位準。因此*本發明之主要優點是在指定之絕對值K上之輸入信號被施加到輸入襯墊之情況，Μ第1或第2不純物摻雜區域，和第2阱區域形成之ΡΝ接面被順向的偏移，用來對輸入信號配線之電位位準進行定電位。因為是使用ΡΝ接面之定電位電路，所Κ電流吸收能力很高，而且對突波輸入具有很高之耐性。經由下面聯合附圖之對本發明之詳细說明當可對本發明之上述和其他目的，特徵和態樣具有更清楚之瞭解。 [附圖之簡單說明] 圖1是概略方塊圖，用來表示本發明之實施例1之半導體記憶裝置1000之構造。圖2具體的表示圖1所示之1個記憶單元板之構造。画3具體的表示圖2所示之感測放大器帶之配置。圖4是剖面圖，用來表示本發明之實施例1之定電位電路本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）卜 ! f ! = _ - In 士^^ 1 n> (請先閱讀背面之注意事項再填寫本頁) 訂

1 C A7 B7 五、發明説明（〗3) 100之構造。圖5是剖面圖，用來表示本發明之實施例2之定電位電路 2 0 0之搆造。圖6是剖面圖，用來表示本發明之實施例3之定電位電路 3 00之構造。圖7是平面画，用來表示圖6所示之定電位電路300之構造。圔8表示實施例3之第1變化例之平面圖型。圔9表示實施例3之第2變化例之平面圖型。圖1 0表示實施例3之第3變化例之平面圖型。圖11表示使實施例3之定電位電路和DRAM形成在同一基板上之情況時之剖面構造。圖12是時序圖，用來表示輸入信號之隨時間之變化。 .圖13是電路圖，用來表示習知之定電位電路700之構造。圖14是剖面圖，用來表示圔13所示之定電位電路700之構造。經濟部中央標準局員工消費合竹社印製圖15是電路圖，用來表示習知之定電位電路800之構造。圖16是剖面圖，用來表示圖15所示之定電位電路800之構造。圖1 7是電路圖，用來表示習知之定電位電路9 0 0。圖18是剖面圖，用來表示圖17所示之定電位電路900之構造。_ ' 、圖19是剖面圖，用來表示習知之DRAM之構造。 ____J2 0表示習知之DRAM之記憶單元之平面圖型。_ 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -16 - A7 B7 經濟部中央標準局員工消費合作社印聚五、發明説明 (1 4) 1_ 11 21 是剖面圖 9 用來表示習知之 DRAM 之另一構造〇 1 I 圖 22 是剖面圖 > 用來表示習知之 DRAM 之 S 一質例〇 1 1 | [實施例1] 請先 1 ή 1 ·· 圖 1是概略 Ρ方塊圖，用來表示本發明之實施例1 之半導體讀背 | 面記憶裝置 1000 之構造 0 之 I a 意 1 I 參眧八V* 圖 1，半導體記憶裝置1000包含有4 個之記憶單元平事項 1 | 面 HttO~ Μΐί3 被分別沿著長邊方 1¾ 和短邊方向存在之中央區再填 Μ m 域 CR 1和CR2分離 0 寫本頁裝 1 在各個記憶單元平面 Μ # 0 〜M 3 具有如同 16 Μ位元之記億 1 1 容量 0 亦即 9 在這種情況該半導 ,wtar 體記憶裝置具有 6 4M位元 1 1 之記憶容量〇 1 訂該半導體記憶裝置 1000 設有列選擇電路 16 (列預解碼器 1 I 9 列解碼器和字線驅動器 )和行選擇電路18(行預解碼器， 1 1 1 行解碼器和 10 閘 ) 對應到各個記憶單元平面，如後面所 1 1 說明之方式 » 依照從外部施加之 U 址信號用來選擇記憶單 V 元〇 1 | 另外如後面所說明之方式 * 在圖1中，字線驅動器等 1 只存在於記憶 Ε3Χ2 早元平面之長邊之一側，但是在實際上是被 1 1 1 配置在記憶單元平面中形成多個之帶狀。 1 記憶單元平面 M#0 - MH35：各個 9 例如，被分割成為1 6個 1 1 之行群組 9 和在對 ntB 懕之每一個對 npp- Μ 之行群組配置啕全局10 1 | 線對偶 G [0F 0 在記憶單元平面各個，當該等被 1 I 選擇之情況時 9 在各個行群組之 1個位元之記憶單元就被 1 1 1 選擇 9 藉 Μ 與選擇記憶單元之全局 10線對偶 G I 0 P 耦合。 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 17 一經濟部中央標準局與工消費合作社印製 A7 B7 五、發明説明（1 5 ) 該半導體記憶裝置1 000更包含有：預放大器/寫入緩衝器7，被設置成對應到全局10線對偶GI0P，用來進行與對應之全局10線對偶GI0P之間之資料之輸入/輸出；讀出驅動器8 *被設置成對應到預放大器/寫入緩衝器7，用來對從對應之預放大器施加之内部讀出資料進行放大，藉Μ傳達到對應之讀出資料匯流排R D AB (R D ABa〜R D AB d );和驅動器電路11，用來接受讀出資料匯流排RDABa〜RDABd上之信號，藉Μ選擇性的經由輸出匯流排RDB將被施加之信號傳達到輸出緩衝器1 3。利用預放大器/寫入緩衝器7，經由讀出驅動器8將各個記憶單元平面Μ#0〜Mit3中i方良選擇行群組之記憶單元資料傳達到對應之讀出資料匯流排RDABa〜RDABd上。預放大器/寫入緩衝器7之寫入緩衝器經由輸入資料匯流排WD耦合到輸入緩衝器12。記憶單元平面M#0〜Μ#3中之被選擇記憶單元平面之對應之寫入緩衝器7變成活性狀態，在被選擇之記憶單元平面中，經由寫入緩衝器7將資料寫入到被選擇之行組群所包含之選擇記憶單元。該半導體記憶裝置1 0 00更包含有：位址緩衝器3，用來接受從外部施加之位址信號，藉以產生内部位址信號； ATD產生電路4，用來檢測從位址媛衝器3施加之内部位址信號（內部行位址信號）之變化，藉Μ產生位址變化檢測信號；ΡΑΕ產生電路，在回應來自A TD產生電路4之位址變化檢測信號ATD時，產生預放大器致能信號PAE用來使預放大器/寫入媛衝器7所包含之預放大器活性化；I0EQ產生電路本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

、1T 18 經濟部中央標準局貞工消費合作社印製 A7 B7 五、發明説明（1 6) 6，在回應來自ATD產生電路4之位址變化檢測信號ATD時，產生等化指示信號I 0 E Q用來使全局I 0線對偶G I Ο P等化；和控制電路10，用來接受從外部施加之列位址閃控信號/R AS ，行位址閃控信號/CAS，寫入致能信號/WE，和從位址緩衝器施加之內部位址信號，藉Μ輸出用Μ控制D R Α Μ 1 0 0 0之動作之信號。其中，該全局10線對偶（HOP Μ互補之信號線對偶構成，用來傳達互補之資料信號。利用該等化信號I0EQ用來使全局10線對偶GI0P之全局10線之電位相等。該半導體記憶裝置1 000更包含有：內部降壓電路29，用來接受從外部施加之電源電位V d d，藉Κ產生比該外部電源電位V d d低之內部電源電位V c c ;基板電位產生電路3 0，用來接受外部電源電位Vdd和接地電位Vss，藉Μ產生負電位之基板電位V b b ;和升壓電路3 1，用來接受外部電源電位V d d和接地電位V s s，藉Μ輸出比外部電源電位V d d高之升壓電位V p p。内部電源電Vcc施加到阱，在該阱形成有用K驅動記 I 4^ 憶簞元平面MitO〜Mit3之電路（用Μ進行位元線之充放電之感測放大器）和陣列內部之Ρ通道Μ 0 S電晶體。輸出緩衝器13和輸入緩衝器12經由共同之資料輸入/輸出端子DQo〜DQi用來進行與裝置外部之間之資料之輸入/ 輸出。另外，在輸入媛衝器1 2和資料輸入/輸出端子D Q j ( j = 〇〜i )之間設有定電位電路10 0用來進行輸入信號位準之定本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 19 I— i1-· I 1 一 1 -! - -- -II - II— (請先閱讀背面之注意事項再填寫本頁)

、1T 經濟部中央標隼局負工消費合作社印製 20 Μ Β7 五、發明説明（1 7) 電位動作。另外，此種定電位電路100分別被設在用Μ接受來自外部之信號之輸人/輸出端子。實質上，在位址信號輸入端子和外部控制信號（信號 /RAS，/CAS，/WE等）之輸人/出端子亦分別設有定電位電路 1 00。但是，在Μ下之說明中為著使說明簡化，所Κ Μ被設置成與資料輸入/輸出端子DQj對應之定電位電路100為例進行說明。 . 圖2更詳細的表示與1個記憶單元平面M#(M下KM#表示 M#o〜之總稱）有關之部份之構造。在圖2中，記憶單元平面Mtf沿著行方向被分割成為16個列塊MRB0〜MRB15。該記憶單元平面MU更沿著列方向被分割成為16個之行塊MCB0〜MCB15。亦即，記憶單元平面Mtf被構建成在列塊MRBn(n=0〜15) 和行瑰MCBn(n=0〜15)之每一個交叉區域包含有記憶單元塊MCnri。在各個記憶單元塊MCnn配置有64k位元之記憶單元形成列和行之矩陣狀。在各個列塊M R B 0〜M R B 1 5之間之區域配置有感測放大器 SAB1〜SAB15具有感測放大器在回應外部位址信號時用來進行被選擇之記憶簞元之資料之檢測和放大。在列塊M R Β 0〜M R Β 1 5之外側，更分別配置有感測放大器帶 SΑΒ0和 SAB16。 1個之列塊M R Β η ( η == 0〜1 5 )利用被配置在其兩側之感測放大器帶SABri和SAB(n+l)所包含之感測放大器，用來進本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） --r ^------裝-- (請先閲讀背面之注意事項再填寫本頁) 訂經濟部中央標準局Κ工消費合作社印製 A7 B7 五、發明説明（1 8) 行連接到被選擇之1列之記憶單元之資料之檢測和放大。因此，感測放大器帶S A B 1〜S A B 1 5被構建成由2個列塊共用0 在各個行塊MCBO〜MCB15之間之區域配置有字驅動器帶 WD1〜WD1 5具有字驅動器用來進行依照外部位址信號被選擇之字線之活性化。在行塊MCBO〜MCB15之外側更分別配置有字驅動器帶WDO 和 W D 1 6 ° 在1個之行塊M C Β η (η = 0〜1 5 )利用被配置在其兩側.之字驅動器帶WDn和WD(n+ 1)所包含之字驅動器，用來進行與被選擇列對應之字線之活性化。因此，字驅動器帶WD1〜WD15被構建成由2個行鹿共用。圖3是電路圖，用來更具體的表示圔2所示之感測放大器帶S ABN和SABN + 1之構造。在画3中代表性的顯示與1根之行選擇線C S L有關之部份之構造。在回應來自外部之位址信號時只有被選擇之行塊之行選擇線C S L變成選擇狀態，亦即其電位位準變成” Η ”位準。對於1根之行選擇線CSL配置例如4個之位元線對偶BLPO 〜B L Ρ 3。位元線對偶B L Ρ 0〜B L Ρ 3分別包含有位元線B L和 /BL用來傳達互補之信號。在位元線對偶BLPO〜BLP3和字線WL之交叉部分別配置有對應之記憶單元MC。圖3中顯示在位元線BL和特定之字線WL之交叉部配置有對應之記憶單元MC之狀態之一實例。___ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

-1T ... Ϊ-":-1--1- -21 - A7 B7 五、發明説明（1 9) 該記憶單元MC包含有：存取電晶體，經由字線WL變成導通狀態；和記憶單元電容器，經由該存取電晶體使其一方之電極與對應之位元線連接。在記億單元電容器之另外一方之電極被供給有單元板電位Vcp(—般為電位Vcc之一半大小之電位）。位元線對偶BLPO和BLP2在回應位元線分離控制信號BRIb 時進行導通，經由分離閘TGaO和TGa2分別連接到感測放大器帶SABN所包含之感測放大器SA0和SA2。位元線對偶BLp /和BLp3在回應位元線分離控制信號BLIa 時進行導通，經由分離閘TBal和TGa3分別連接到感測放大 S A B N + 1所包含之感測放大器S A 1和S A 3。感測放大器帶SABN所包含感測放大器SA在回應分離控制信號BLIb時進行導通，經由分離閘TGbO和TGb2分別連接到列塊M R B (Η — 1)所包含之位元線對偶。感測放大器帶SABN+1所包含之感測放大器SA在回應分離控制信號BRIa時進行導通’經由分離閛TGbl和TGb3連接到列塊MR B N + 1所包含之位元線對偶。感測放大器SA被設置成與各個位元線對偶對應’和被鄰接之列塊之位元線對偶共用。在1個之列塊…“中，感測放大器SA交替的配置在位元線對偁之兩側’形成所謂之交替配置型共用感測放大器配置之構造。在感測放.大p帶SABN中’局部線對偶LlOa和LlOb被配置成與 '字線WL平行.，.和涵蓋1個行掩的存在。在感測放_大器帶SAN B + 1亦同樣的配置有局部I 〇線對偶 , * * __r j--- IT I--裝-- (請先閲讀背面之注意事項再填寫本頁) 訂經濟部中央標隼局Μ工消費合作社印裝巾關家料（CNS ) A4規格（210X297公瘦) 2 2 A7 B7 經濟部中央標準局Μ工消f合作社印裝五、發明説明（2 0) L10c和 L IOd。對於各個感測放大器SAO〜S A3分別設有行選擇閘IGO〜 IG3，在回應行選擇線CSL上之信號電位時進行導通。該等行選擇閘IG 0〜IG 3在對應之行選擇線C S L上之信號電位為表示選擇狀態之”Η ”位準時，進行導通，用來將感測放大器S A 0〜S A 3分別連接到局部10線對偶L 10 a〜L I 0 b。當列塊MRBN變成選擇狀態時，位元線分雛控制信號BLIa 和B R I b變成” Η ”位準，位元線分離控制信號B R I a和B L I b變成”L”位準。利用這種方式，位元線對偶BLP0〜BLP3分別連接到感測放大器SA0〜SA3。在備用狀態，位元線分離控制信號BLIa、BLIb，BRIa和 BRIb全部變成”Η”位準，分離控制閘TGaO〜TGa3和TGbO〜' TGb3全部變成導通狀態。另外一方面，在讀出動作等之狀態，只有被選擇之列塊連接到感測放大器SA，用來減小連接到感測放大器SA之位元線對偶之容量，構建成可K進行高速之感測動作和將充分之讀出電壓（記憶單元之讀出資料）傳達到感測節點。該局部10線對偶L 10 a〜L 10 d分別連接到全局10線對偶 GlOa〜GlOd(被配置在圖中未顯示之對應之行群組）。圖4是剖面圖，用來表示在圖1所示之輸入緩衝器1 2中被設置成與各個資料輸入/輸出端子DQj U = 〇〜i )對應之定電位電路1 0 0之構造。在該定電位電路100，經由P型擴散區域122被供給由基板電位產生電路3 0供給之基板電位V b b。本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) .G裝. 訂-- -23 - 經濟部中央標芈局兵工消费合作社印^ A7 B7 ___________..._ -- - —...... ....... ； ------ 五、發明説明（2 I ) 在P型基板120之主表面側設有P型阱130，从笆圍該p型附 130之周圍之方式形成N型阱140，在PM阱150底部之基板中設有三重N型阱150。因此’ P型阱130被構建成除了主表面側外完全被H型阱1 4 0和三重N型阱1 5 0包圍。在圖4所示之定電位電路1〇〇，經由形成在N型阱140之主表面側之Η型擴散區域142連接有用Μ傳達來自資料輸入/ 輸出端子DQj之輸入信號（電位位準：Vin)之輸入信號配線 102和N型阱140。 S外，輸人信號配線102和P型阱130經由形成在P型阱之主表面側之P型擴散區域132被電連接。另外，在P型畊130之主表面側設有N型擴散區域134，在該N型擴散區域1 3 4被施加有外部電源電位V d d。在圔4所示之定.電位電路1〇〇中，利用上逑方式之構造，當輸入信號過越，其電位位準高於電位Vdd+vbi(Vbi為PN 接面之上升電壓）時，被供給有外部電源電位V d d之N型擴散區域134和P型阱130被順向偏移。因此，來自N型擴散區域1 3 4之電子流入到P型阱。依照這種方式，注入到P型阱

I 130之電子全部被P型阱130，或其周圍之N型阱140或三重N 型阱150吸收，用來使過越被定電位。另外，在P型基板120因為完全沒有電流流入，所以P型基板之電位可Μ成為基板電位Vbb° 利用上述方式之定電位電路1〇〇之構造，當輸入信號過越時，可以對傳達該輸入信號之輸入信號配線102之電位位準進行定電位，可K實琨使P型基板120之電位位準成為本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 2 4 - (請先閲讀背面之v±意事項再填寫本頁) C. 訂經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（22) 負電位之基板電位V b b。因此，定電位電路100可W如圖19所示的與DRAM同時形成在P型基板上。 [實施例2] 圖5是剖面圖*用來表示本發明之實施例2之定電位電路 200之構造。參照圖5，P型基板120經由形成在其主表面側之P型擴散區域222，接受來自基板電位產生電路30之基板電位Vbb之供給。在P型基板120之主表面側形成有P型畊230。 K包圍P型阱230之周圍之方式形成N型阱240，在P型阱 230之底面和P型基板220之境界區域形成三重N型阱250。因此> P型阱230被構建成除了其主表面側外完全被N型畊2 4 0和三重N型阱2 5 0包圚。 N型畊2 40經由形成在其主表面側之N型擴散區域242用來接受接地電位GND。 P型阱230亦經由形成在其主表面之P型擴散區域232用來接受接地電位G N D。另外，在P型阱2 3 0之主表面側形成有N型擴散區域2 3 4。 N型擴散區域23 4與輸入信號配線102電耦合，該輸入信號配線1 0 2用來傳達來自端子（用Μ接受來自外部之信號，例如，資料輸入/輸出端子0 Q j )之輸入信號。利用上述方式之構造，當輸入信號之電位位準變成低於 —Vbi時，N型擴散區域234和P型阱230被順向偏移。本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐) ~ -25 - ——_u L----装------訂------「y}. (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局負工消費合作社印製五、發明説明（23) 因此，電子從N型擴散區域2 3 4流入到P型阱2 3 0。該等電子全部被P型阱230，N型阱240，三重H型阱250吸收，用來將輸入信號定電位在接地電壓G N D。在此種構造中，因為P型基板120在定電位動作中沒有電流流入，所K可以使P型基板之電位位準成為基板電位Vbb 與此相對的，在沒有三重N型阱250存在之情況，p型阱 2 3 0之電位位準變成電位V b b。因此，在輸入信號之位準不是低於I Vbbl - Vbi時，由N型擴散層234和P型阱230構成之PN接面不會被順向偏移，會造成定電位電路200之.定電位特性之劣化。因此，利用圖5所示之構造可K將P型基板之電位位準維持在基板電位V b b，用來提高將輸入信號配線1 0 2之電位位準定電位在接地電位之定電位特性。. 另外，在Μ上之說明中是將N型阱240和三重N型阱250之電位位準保持在接地電位G H D。但是，本發明並不只限於這種情況，例如*亦可Μ使Ρ 型阱2 3 0之電位位準成為接地電位G N D，和使Ν型阱2 40和三重Ν型阱250之電位位準成為外部電源電位Vdd。 [實施例3 ] 圖6是剖面圖，用來表示本發明之實施例3之定電位電路 30 0之構造。該定電位電路3 00之構造是將實施例1所示之外部電源電位V d d側之定電位電路1 0 0和接地電位G H D側之定電位電路 2 0 0 *連接到從接受外部信號之端子（例如資料輸人/輸出本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） ——r.——t卜J---裝—— (請先閲讀背面之注意事項再填寫本頁) 、-·0 26 經滴部中央標隼局負工消費合作社印製 A7 B7 五、發明説明（24) 端子DCU)傳達信號之輸入/輸出信號配線102。但是，在圖6之P型阱130中，P型擴散區域132被設在N型擴散區域1 3 4之兩側。另外，在P型阱230中，N型擴散區域234被設在P型擴散區域232之兩側。另外，在與實施例1之定電位電路100和實施例2之定電位電路2 0 0相同之部份附加相同之符號，而其重複之說明則加Μ省略。利用圖6所示之構造，即使在輸入信號之電位位準.對外部電源電位Vdd為過越之情況，和對接地電位GND為下越之情況*該定電位電路3 0 0均可對輸入信號配線1 0 2之電位位準進行定電位。另外，在這種情況*基板120之電位位準可K維持在従基板電位產生電路30供給之基板電位Vbb。圖7表示圖6所示之定電位電路之構造之平面圖型之一實例。圖7中之B B ’剖面對應到圖6所示之定電位電路3 0 0之剖面構造。在圖7中，K包圍P型阱130之方式形成N型阱140。在P型阱130，沿著其長邊方向設置2個具有長方形形狀之P型擴散區域132。另外，Μ被該2個P型擴散區域1 3 2包夾之方式，沿著P型阱130之長邊方向形成Ν型擴散區域134。 _在Ν型阱140亦Μ包圍Ρ型阱之方式形成{型擴散區域142< 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X297公釐〉 ' ——Γ.——f卜---裝—— (請先閲讀背面之注意事項再填寫本頁)

、1T J, 27 五、發明説明（25) A7 B7 經濟部中央標準局Μ工消费合作社印製另外一方面，K包圍P型阱230之方式形成N型阱240。在P型阱區域2 3 0中，沿著其長邊方向形成2個具有長方形形狀之N型擴散區域234。另外，Μ包夾N型擴散區域234之方式，沿著P型阱230之長邊方1¾設置Ρ型擴散區域232。另外，在N型阱240 M包圍P型阱230之方式設置N型擴散區域242。在圖7所示之構造中，利用金屬配線402對N型擴散區域 134供給舛部電源電位Vdd。另外一方面*經由擴散區域242對N型阱240供給來自金屬配線404之接地電位GND。另外，經由P型擴散區域232對P型阱230供給來自金屬配線404之接地電位GND。另外，輸入信號配線102經由N型擴散區域142，N型阱 140，和P型擴散區域132，連接到P型阱130。另外，輸入信號配線1 0 2與N型擴散區域2 3 4連接。利用此種構造可以實現具有圖6所示之剖面構造之定電位電路30 0。 [實施例3之變化例1 ] 圖8表示用K實現具有與圖6所示之定電位電路（¾]樣功能之構造之另一配線圖型。在圖8中，Μ包圍P型阱130之方式形成N型阱140。在Ρ型阱130，沿著其長邊方向設置2個具有長方形形狀之Η型搪散區域1 3 4。_ __Γ 1--Ϊ- U------- (請先閱讀背面之注意事項再填寫本頁) 、1Τ 丨、J, 本紙張尺度適用中國國家標準‘（CNS ) Α4規格（210X297公釐） -28 - 28 五、發明説明（26) A7 B7 經濟部中央標準局贤工消f合作社印製另外，Μ被該2個N型擴散區域1 3 4包夾之方式，沿著P型阱130之長邊方向形成Ρ型擴散區域132。在Ν型阱140亦Μ包圍Ρ型阱之方式形成Ν型擴散區142。輸入信號配線102分別經由Ν型擴散區域142連接到Ν型阱 1 4 0，和經由Ρ型擴散區域1 3 2連接到Ρ型畊1 3 0。在Ν型擴散區域134被供給有來自金屬配線402之電源電位 Vdd。另外一方面* P型阱23 0和N型阱240部份之構造因為與圖 7所示之構造相同，所Μ在相同之部份附加相同之號_碼，而其重複之說明則加Μ省略。利用此種構造可Μ實現具有圖6所示之剖面構造之定電位電路3 0 0之同樣功能之定電位電路。 [實施例3之變化例2] .圖9是平面圖，用來表示具有與圔6所示之電路同樣功能之電路之平面圔型之另一實例。在圖9中，W包圍Ρ型阱230之方式形成Ν型阱240。在Ρ型阱230，沿著其長邊方1¾設置2個具有長方形形狀之P型擴散區域232。另外，Μ被該2個P型擴散區域2 3 2包夾之方式，沿著P型阱230之長邊方向形成Ν型擴散區域234。在Ν型阱240亦Κ包圍Ρ型阱230之方式形成Η型擴散區域 242 Η型擴散區域2 3 4與輸人信號配線1 0 2連接。另夕卜，Ρ型阱2 3 0經由Ρ型擴散區域232，和Ν型畊240經由 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 29 經濟部中央標年局貞工消費合作社印製 Α7 Β7 五、發明説明（27) N型擴散區域242，分別被供給有來自金屬配線404之接地電位G N D。另外一方面，P型阱130和Η型阱140部份之構造因為與圖 7所示之構造相同，所Κ在其相同之部份附加枏同之符號，而其重複之說明則加以省略。利用此種構造可Κ實現具有圖6所示之剖面構造之定電位電路300之同樣功能之定電位電路。 [實施例3之變化例3] 圖10是平面画，用來表示具有與圖δ所示之定電位電路 300同樣功能之定電位電路之平面圖型之另一實例。在画10中，以包圍Ρ型阱130之方式形成Ν型阱140。在Ρ型阱130，沿著其長邊方向設置2個具有長方形形狀之Ν型擴散區域134。另外，Κ被該2個Ν型擴散區域134包夾之方式，沿著Ρ型阱130之長邊方向形成Ρ型擴散區域132。在Ν型阱140亦Μ包圍Ρ型阱之方式形成{型擴散區域142。輸入信號配線1 0 2經由Ν型擴散區域1 4 2連接到Ν型阱1 4 0 ，和經由Ρ型擴散區域1 3 2連接到Ρ型阱1 3 0。 Ν型擴散區域134被供給有來自金屬配線402之電源電位 V d d 0 另外一方面，P型阱230和N型阱240部份之構造因為與圖 9所示之構造相同，所Μ在相同之部份附加相同之符號，而其重複之說明則加Κ省略。利用此種構造可Μ實現具有圖6所示之剖面構造之定電本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公釐） — „1,——L----^裝—— (請先閱讀背面之注意事項再填寫本頁) -ΤΓ 、1Τ 30 經濟部中央標準局負工消f合作社印製 A7 B7五、發明説明（2S ) 位電路300之同樣功能之定電位電路。圖11是剖面圖，用來表示將圖6所示之定電位電路3 0 0和圖19所示之DRAM電路形成在同一基板上時之構造。在圖19所示之DRAM和画6所示之定電位電路300之相同構造之部份附加相同符號，而其重複之說明則加以省略。利用此種構造，可Μ在形成有DRAM之基板上裝載定電位電路，該定電位電路使用P N接面，對電源電位側之過越和對接地電位側之下越均可進行定電位。因此，對輸入突波等具有強耐性和具有大定電位能力之定電位電路可Μ與DRAM形成在同一基板上。上面已經詳細的描逑和說明本發明 > 但宜瞭解者，上述者只作說明和擧例之用而無意用來限制本發明*本發明之精神和範圍只受所附之申請專利範圍之限制。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 31

Claims

經濟部中央標準局員工消費合作社印製 871 06 4 8S ^ C8 D8 六、申請專利範圍 1. 一種半導體記憶裝置，形成在第1導電型之半導體基板上，其特徵是具備有：输入襯墊，用來接受來自外部之信號；第1電源襯墊，用來接受第1電源電位；· 第2電源襯墊，用來接受第2電源電位；基板電位產生裝置（30)，用來接受上述之第1電源電位和上述之第2電源電位，藉K產生基板電位將其供給到上述之半導體基板；輸入信號配線（102)，用來傳達施加在上述輸入襯墊之信號； _ 第2導電型之第1阱區域（140，142，150)，形成在上述半導體基板之主表面，用來接受上述輸入信號配線之電位 '位準上述之第1導電型之第2阱區域（130)，形成在上述之第1 阱區域內，成為除了上述之主表面外均被上述第1阱區域包圍之方式/用來接受上述輸入信號配線之電位位準；和上述之第2導電型之第1不純物摻雜區域（134)，形成在上述第2畊區域之主表面側，用來接受上述之第2電源電位。如申請專利範圍第1項之半導體記憶裝置，其中上述之第1導電型為P型；上述之第2導電型為N型；上述之第2電源電位（V d d )高於上述之第1電源電位（V s s ) ;和上述之基板霉位為負電位。本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐）~' - 1 - (請先聞讀背面之注意事項再填寫本頁) -------1,--ΓΓ_---^-裝------訂------LW--- &、申請專利範圍 .3 .如申請專利範圍第2項之半導體記憶裝置，其中更具備有：降壓裝置（31)，用來接受上述之第1和第2電源電位，藉 Μ產生具有上述之第1和第2電源電位之中間之值之內部電源電位；和内部電路，依照施加在上述輸入信號配線之信號，用來保持被寫入之資料； -上述之内部電路包含有： Ρ型之第3阱區域（740)，形成在上述半導體基板之主表面； ' Ν型之第4阱區域（742)，形成在上述半導體基板之主表面成為鄰接上述之第3阱區域，被供給有上述之內部電源電位；和記憶單元陣列，形成在上述之第3阱區域；上述之記憶單元陣列具有：多個字線，被配置在上述記憶單元陣列之列方向； (請先閎讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製向之方偶行對之線列元陣位元之單述憶上記和述線上字在之置述配上被在，置 .偶配對被線.，元元位\單和個憶 ‘，多記點交器大放 .測感道通型時料資之持和保 *, 所大元放單行記之擇選被應回作動出讀在當述上對 .來用電之 09 俱對線元進差第之述上在成. 形器大. 放測. 感道通型讀上在對當來，用域’ 區時阱料 - 資之持保所元單憶記之擇選被應回作出本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 2 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製六、申請專利範圍述位元線對偶之電位差進行放大。 4. 一種半導體記憶裝置，形成在第1導電型之半導體基板上，其特徵是具備有： -輸入襯墊，用來接受來自外部之信號；第1電源襯墊，用來接受第1電源電位；第2電源襯墊，用來接受第2電源電位；基板電位產生裝置，用來接受上述之第1電源電位和上述之第2電源電位，藉產生基板電位將其供給到上述之半導體基板；輸入信號配線，用來傳達施加在上述輸入襯墊之信號；第2導電型之第1阱區域（240，242，250)，形成在上述半導體基板之主表面，用來接受指定之電位；上述第1導電型之第2阱區域（230)，形成在上述之第1附區域内，成為除了上述之主表面外均被上述第1阱區域包圍之方式，用來接受上述之第1電源電位；和上述第2導電型之第2不純物摻雜區域（234)，形成在上述第2阱區域之主表面側，用來接受上述輸入信號配線之電位位準。 .5 .如申請專利範圍第4項之半導體記憶裝置，其中上述之第1導電型為P型；上述之第2導電型為N型；上述之第2電源電位高於上述之第1電源電位；和上述之基板電位為負電位。 6 .如申請專利範圍第5項之半導體記憶裝置，其中本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----K----裝-- (請先閲讀背面之注意事項再填寫本頁) 、言 -3 - 六、申請專利範圍中其。置位裝電憶源記電一體 II:導y半之述 ±a項 La 5 為第位圍電範之利定專指請之申述如上 7 具更中其〇置位裝電憶源記電體之述 k 頃上5Γ 為第位圍電範之利定專指請之申述如上 8 有 0 第. 和產電 M源藉電，.部位內電之源值電之間中之第位之電述源上電受ί 接來用第 .’ 之' 置述裝上壓有和降，具，; 生位第和 1 來用號信之線配號信入. 輸述上在 Π 力施产· J 照料依資 ,.之路入電寫部被內持保面表主之板基 Η3 導半逑上. : 在有成含形包·，路域電區部讲內之述上第之型第之型 .述 .上接鄰域區阱第芦ill 之為成面表主之板基 .遵導半述上在成形域區阱位電源電部内之述上有給供被域區阱 3 第之述：上有在具成列形陣，元列單陣憶元記單..之憶述記上 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製向方行向之方列列陣之元列單陣憶元記單述憶上記在述置上配在被置，配偶被對，線線元. 字位個個多多之催對線元位之述上和線字之‘ 述上在置配被 f 元單和憶 ; 記點交器大放測. 感道通型憶記之擇選被應回作動出謓 .在當用時料資之持和保 *’ 所大元放單行述上對電之 0y 0 對線元進差本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4 A8 B8 C8 D8 々、申請專利範圍 P型通道感測放大器，形成在上述之第4阱區域，當在讀出動作回應被選擇之記憶單元所保持之資料時，用來對上逑位元線對偶之電位差進行放大。 (請先閱讀背面之注意事項再填寫本頁) 裝· 、tr 經濟部中央標準局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) Α·4規格（210 X 297公釐）