JPH0951078A - 半導体記憶装置および半導体装置 - Google Patents

半導体記憶装置および半導体装置

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JPH0951078A
JPH0951078A JP7241739A JP24173995A JPH0951078A JP H0951078 A JPH0951078 A JP H0951078A JP 7241739 A JP7241739 A JP 7241739A JP 24173995 A JP24173995 A JP 24173995A JP H0951078 A JPH0951078 A JP H0951078A
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diffusion region
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Yasuhiko Okasaka
康彦 岡阪
Mikio Asakura
幹雄 朝倉
Hideto Hidaka
秀人 日高
Masaaki Ura
正明 浦
Gen Morishita
玄 森下
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 サージ耐量が大きな半導体記憶装置を提供す
る。 【解決手段】 ＤＲＡＭに含まれる制御クロック信号お
よびアドレス信号用のパッド４．１〜４．Ｍ，５．１〜
５．Ｎの各々に対応して内部保護回路９用のｎ型ウェル
領域ＮＷを設け、各ｎ型ウェル領域ＮＷと電源配線２Ａ
ＬＶＣＣを電源配線１ＡＬＶＣＣのみで接続する。した
がって、ｎ型ウェル領域ＮＷ同士を電源配線１ＡＬＶＣ
Ｃ′で接続していた従来に比べ、ｐ型ウェル領域ＰＷ２
内の抵抗素子８から電源配線２ＡＬＶＣＣ２に流れる電
流が低減され、抵抗素子８の破損が防止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置お
よび半導体装置に関し、特に、サージ電流から内部を保
護するように構成された半導体記憶装置および半導体装
置に関する。
【０００２】
【従来の技術】図３０は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと称す）のチップレイ
アウトを示す一部省略した平面図である。図において、
長方形のチップの四隅の各々にメモリマット５１が設け
られる。各メモリマット５１の長辺に沿ってロウデコー
ダ５２が設けられ、各メモリマット５１の短辺に沿って
コラムデコーダ５３が設けられる。
【０００３】チップ中央部の周辺回路領域５４に、複数
のパッドが１列に配置される。パッド１．１，１．２，
１．３には、外部から接地電位ＶＳＳが与えられる。パ
ッド２．１，２．２，２．３には、外部から電源電位Ｖ
ＣＣが与えられる。パッド３．１〜３．Ｋは、データ信
号入出力用のパッドである。パッド４．１〜４．Ｍに
は、それぞれ外部から制御クロック信号／ＲＡＳ，／Ｃ
ＡＳ，…が与えられる。パッド５．１〜５．Ｎには、そ
れぞれ外部からアドレス信号Ａ１〜ＡＮが与えられる。
【０００４】複数のパッドに沿って、３つの電源配線２
ＡＬＶＣＣ，２ＡＬＶＢＢ，２ＡＬＶＳＳが設けられ
る。電源配線２ＡＬＶＣＣには、パッド２．１，２．
２，２．３を介して外部から電源電位ＶＣＣが与えられ
る。電源配線２ＡＬＶＢＢには、チップ内に設けられた
内部電源回路（図示せず）から負の電源電位ＶＢＢが与
えられる。電源配線２ＡＬＶＳＳには、パッド１．１，
１．２，１．３を介して外部から接地電位ＶＳＳが与え
られる。
【０００５】各パッドには、外部から与えられたサージ
電流からＤＲＡＭの内部回路を保護するための内部保護
回路が設けられる。
【０００６】図３１は、パッド４．１〜４．Ｍ，５．１
〜５．Ｎの各々に設けられる内部保護回路９の構成を示
す回路図である。図において、内部保護回路９は、パッ
ド（たとえば５．２）とＤＲＡＭの内部回路との間に直
列接続された２つの抵抗素子６，８と、２つの抵抗素子
６，８の接続ノードと接地電位ＶＳＳのノード（以下、
接地ノードと称す）との間に接続されたフィールドトラ
ンジスタ７とを含む。フィールドトランジスタ７のゲー
トは、接地ノードに接続される。
【０００７】パッド５．２に入力したサージ電流は抵抗
素子６によって減衰される。抵抗素子６を通過したサー
ジ電流は、パンチスルーによりフィールドトランジスタ
７を介して接地ノードに流出する。接地ノードに流出し
なかった残りのサージ電流は抵抗素子８によってさらに
減衰された後、内部回路に流入する。したがって、内部
回路はサージ電流から保護される。
【０００８】図３２は、図３０のうちパッド４．１〜
４．Ｍ，５．１〜５．Ｎを含む部分の一部省略した拡大
図である。パッド４．１〜４．Ｍ，５．１〜５．Ｎの各
々の近傍に内部保護回路９用のｎ型ウェル領域ＮＷが形
成され、各ｎ型ウェル領域ＮＷ内に２つのｐ型ウェル領
域ＰＷ１，ＰＷ２が形成される。パッド４．１〜４．
Ｍ，５．１〜５．Ｎの各々に対応して電源配線１ＡＬＶ
ＣＣ，１ＡＬＶＢＢ，１ＡＬＶＳＳが設けられる。
【０００９】各ｎ型ウェル領域ＮＷには、電源配線２Ａ
ＬＶＣＣから電源配線１ＡＬＶＣＣを介して電源電位Ｖ
ＣＣが与えられる。各ｐ型ウェル領域ＰＷ１，ＰＷ２に
は、電源配線２ＡＬＶＢＢから電源配線１ＡＬＶＢＢを
介して電源電位ＶＢＢが与えられる。各ｐ型ウェル領域
ＰＷ１には、さらに電源配線２ＡＬＶＳＳから電源配線
１ＡＬＶＳＳを介して接地電位ＶＳＳが与えられる。
【００１０】また、隣接するウェル領域ＮＷ，ＰＷ２を
接続するための電源配線１ＡＬＶＢＢ′，１ＡＬＶＣ
Ｃ′が設けられる。パッド４．１〜４．Ｍに対応する複
数のｐ型ウェル領域ＰＷ２は、電源配線１ＡＬＶＢＢ′
によって互いに接続されている。パッド５．１〜５．Ｎ
に対応する複数のｐ型ウェル領域ＰＷ２は、電源配線１
ＡＬＶＢＢ′によって互いに接続されている。パッド
５．１〜５．Ｎに対応する複数のｎ型ウェル領域ＮＷ
は、電源配線１ＡＬＶＣＣ′によって互いに接続されて
いる。パッド４．１〜４．Ｍに対応する複数のｎ型ウェ
ル領域ＮＷが電源配線１ＡＬＶＣＣ′によって互いに接
続されていないのは、レイアウト上の都合によるもので
ある。
【００１１】図３３は、図３２のうちｎ型ウェル領域Ｎ
Ｗを含む部分の拡大図である。２つのｐ型ウェル領域Ｐ
Ｗ１，ＰＷ２は、ｎ型ウェル領域ＮＷ内に互いに分離し
て形成される。ｐ型ウェル領域ＰＷ１内には内部保護回
路９のフィールドトランジスタ７が形成され、ｐ型ウェ
ル領域ＰＷ２内には内部保護回路９の抵抗素子８が形成
される。フィールドトランジスタ７のゲートおよびソー
スが電源配線１ＡＬＶＳＳに接続される。フィールドト
ランジスタ７を含むｐ型ウェル領域ＰＷ１と抵抗素子８
を含むｐ型ウェル領域ＰＷ２が分離して形成されている
のは、素子単位で配置するという設計の一般的手法に基
づいたものである。
【００１２】次に、図３４および図３５に従って、内部
保護回路９の構成をより詳細に説明する。図３４は図３
２のうちパッド５．２およびその近傍の拡大図、図３５
は図３４のＸ−Ｘ′線断面図である。
【００１３】図３４および図３５において、このＤＲＡ
Ｍチップでは、いわゆるトリプルウェル構成が採用され
る。すなわち、ｐ型シリコン基板２０の表面にボトムｎ
型ウェル領域ＢＮＷが形成され、さらにその表面にｐ型
ウェル領域ＰＷ１，ＰＷ２が形成される。ｐ型ウェル領
域ＰＷ１，ＰＷ２の周囲にｎ型ウェル領域ＮＷが形成さ
れ、ｐ型ウェル領域ＰＷ１，ＰＷ２がｐ型シリコン基板
２０と分離される。ｎ型ウェル領域ＮＷの表面に帯状の
ｎ+ 型電位固定領域２１が形成される。
【００１４】ｐ型ウェル領域ＰＷ１の表面中央部にフィ
ールドトランジスタ７のｎ+ 型ドレイン領域７ｄが形成
され、ｎ+ 型ドレイン領域７ｄを囲むようにしてｎ+ 型
ソース領域７ｓが形成される。ｐ型ウェル領域ＰＷ１の
外周に沿って帯状のｐ+ 型電位固定領域２２が形成され
る。
【００１５】ｐ型ウェル領域ＰＷ２の表面中央部にｎ+
型拡散抵抗領域８が形成される。このｎ+ 型拡散抵抗領
域８が内部保護回路９の抵抗素子８を構成する。ｐ型ウ
ェル領域ＰＷ２の外周に沿って帯状のｐ+ 型電位固定領
域２３が形成される。
【００１６】なお、ｐ型ウェル領域ＰＷ２内には、パッ
ド５．２とボンディングワイヤの接続状態をテストする
ためのＩＦトランジスタ１２も形成される。
【００１７】シリコン基板２０上にポリシリコン層Ｂ
Ｌ、下層アルミ配線層１ＡＬおよび上層アルミ配線層２
ＡＬが順次形成される。ポリシリコン層ＢＬによって、
抵抗素子６、およびクロスアンダー用の接続配線１０，
１１が形成される。下層アルミ配線層１ＡＬによって、
電源配線１ＡＬＶＣＣ１〜３，１ＡＬＶＣＣ′，１ＡＬ
ＶＢＢ，１ＡＬＶＢＢ′，１ＡＬＶＳＳ１，１ＡＬＶＳ
Ｓ２および信号配線１ＡＬＳＬ１〜３が形成される。上
層アルミ配線層２ＡＬによって、パッド５．２および電
源配線２ＡＬＶＣＣ，２ＡＬＶＢＢ，２ＡＬＶＳＳが形
成される。
【００１８】パッド５．２は、信号配線１ＡＬＳＬ１を
介して抵抗素子６の一方端に接続される。抵抗素子６の
他方端は信号配線１ＡＬＳＬ２を介してフィールドトラ
ンジスタ７のｎ+ 型ドレイン領域７ｄおよび抵抗素子８
の一方端に接続される。抵抗素子８の他方端は信号配線
１ＡＬＳＬ３を介してＤＲＡＭの内部回路に接続され
る。電源配線１ＡＬＶＳＳ１，１ＡＬＶＳＳ２がフィー
ルドトランジスタ７のゲート電極７ｇ１，７ｇ２を兼ね
る。電源配線１ＡＬＶＳＳ１，１ＡＬＶＳＳ２は、電源
配線２ＡＬＶＳＳに接続される。
【００１９】電源配線１ＡＬＶＣＣ１〜３は、ｎ型ウェ
ル領域ＮＷのｎ+ 型電位固定領域２１に沿って形成さ
れ、コンタクトホールを介してｎ+ 型電位固定領域２１
に接続される。電源配線１ＡＬＶＣＣ１と１ＡＬＶＣＣ
２、１ＡＬＶＣＣ２と１ＡＬＶＣＣ３は、それぞれ接続
配線１０，１１によって接続される。電源配線１ＡＬＶ
ＣＣ１，１ＡＬＶＣＣ３は、電源配線２ＡＬＶＣＣに接
続される。電源配線１ＡＬＶＣＣ２の両端は、それぞれ
電源配線１ＡＬＶＣＣ′を介して隣接するパッド５．
１，５．３に対応する電源配線１ＡＬＶＣＣ２に接続さ
れる。
【００２０】電源配線１ＡＬＶＢＢは、ｐ型ウェル領域
ＰＷ１，ＰＷ２のｐ+ 型電位固定領域２２，２３に沿っ
て形成され、コンタクトホールを介してｐ+ 型電位固定
領域２２，２３に接続される。電源配線１ＡＬＶＢＢ
は、電源配線２ＡＬＶＢＢに接続される。電源配線１Ａ
ＬＶＢＢは、接続配線１０，１１の上方を通過する電源
配線１ＡＬＶＢＢ′を介して隣接するパッド５．１，
５．３に対応する電源配線１ＡＬＶＢＢに接続される。
【００２１】他のパッド５．１，５．３〜５．Ｎの近傍
の構成も同様である。また、パッド４．１〜４．Ｍの近
傍の構成も、電源配線１ＡＬＶＣＣ２間が電源配線１Ａ
ＬＶＣＣ′によって接続されていない他は、同様であ
る。
【００２２】なお、図３４において、抵抗素子８の入力
側（フィールドトランジスタ７のｎ + 型ドレイン領域７
ｄと接続された側）の端部と電源配線１ＡＬＶＣＣ２の
間の距離Ｌｙは、抵抗素子８の入力側の端部と電源配線
１ＡＬＶＣＣ３の間の距離Ｌｘよりも小さくなってい
た。
【００２３】また、図３６は、トリプルウェル構成を採
用していない従来の他のＤＲＡＭのパッド５．２および
その近傍の構成を示す図、図３７は図３６のＹ−Ｙ′線
断面図、図３８は図３６のＺ−Ｚ′線断面図である。
【００２４】図において、このＤＲＡＭでは、ｐ型シリ
コン基板２０表面にフィールドトランジスタ７のｎ+ 型
ドレイン領域７ｄおよびｎ+ 型ソース領域７ｓと、ｎ+
型拡散抵抗領域８が直接形成され、ウェルＰＷ，ＮＷは
形成されない。ｎ+ 型ドレイン領域７ｄ、ｎ+ 型ソース
領域７ｓおよびｎ+ 型拡散抵抗領域８は、フィールド酸
化膜２４によって互いに分離される。ポリシリコン層Ｂ
Ｌによって抵抗素子６が形成され、下層アルミ配線層１
ＡＬによって信号配線１ＡＬＳＬ１〜３が形成され、上
層アルミ配線層２ＡＬによってパッド５．２が形成され
る。
【００２５】パッド５．２はコンタクトホールＣＨを介
して信号配線１ＡＬＳＬ１の一端に接続され、信号配線
１ＡＬＳＬ１の他端はコンタクトホールＣＨを介して抵
抗素子６の一端に接続される。抵抗素子６の他端はコン
タクトホールＣＨを介して信号配線１ＡＬＳＬ２の一端
に接続され、信号配線１ＡＬＳＬ２の他端はコンタクト
ホールＣＨを介してフィールドトランジスタ７のｎ+ 型
ドレイン領域７ｄおよびｎ+ 型拡散抵抗領域８の一端に
接続される。ｎ+ 型拡散抵抗領域８の他端はコンタクト
ホールＣＨを介して信号配線１ＡＬＳＬ３に接続され、
信号配線１ＡＬＳＬ３の他端はＤＲＡＭの内部回路に接
続される。
【００２６】このＤＲＡＭは、トリプルウェル構成を採
用していないこと以外は、図３０〜図３５で示したＤＲ
ＡＭと同じである。
【００２７】なお、図３６では、図の簡単化のため、図
３４で示したフィールドトランジスタ７のゲート電極７
ｇ１，７ｇ２およびＩＦトランジスタ１２は省略されて
いる。
【００２８】また、図３０〜図３５では、図の簡単化の
ため、図３７および図３８で示したフィールド酸化膜２
４は省略されている。
【００２９】また、図３９は、トリプルウェル構成を採
用せず、かつトレンチ分離構成を採用した従来のさらに
他のＤＲＡＭの構成を示す断面図であって、図３７と対
比される図である。このＤＲＡＭでは、ｎ+ 型ドレイン
領域７ｄ、ｎ+ 型ソース領域７ｓおよびｎ+ 型拡散抵抗
領域８は、トレンチ分離領域２５によって互いに分離さ
れる。トレンチ分離領域２５は、シリコン基板２０の表
面に、ｎ+ 型ドレイン領域７ｄとシリコン基板２０の接
合部よりも深い溝を形成した後、その溝を絶縁物で埋め
ることによって形成されている。このＤＲＡＭは、トレ
ンチ分離構成を採用していること以外は、図３６〜図３
８で示したＤＲＡＭと同じである。
【００３０】
【発明が解決しようとする課題】トリプルウェル構成を
採用した図３０〜図３５のチップにおいて、チップのサ
ージ耐量をテストするためパッド４．１〜４．Ｍ，５．
１〜５．Ｎの各々にサージ電流を与えると、パッド４．
１〜４．Ｍに対応する内部保護回路９に比べ、パッド
５．１〜５．Ｎの対応する内部保護回路９の方が破損し
やすいことがわかった。これは、電源配線１ＡＬＶＣ
Ｃ′の有無により、抵抗素子８の入力側の端部から電源
配線１ＡＬＶＣＣ２に流れる電流の値が相違することに
起因すると考えられた。
【００３１】また、トリプルウェル構成を採用した図３
０〜図３５のチップは、トリプルウェル構成を採用して
いない図３６〜図３８のチップよりもサージ耐量が小さ
いことがわかった。これは、トリプルウェル構成を採用
したチップでは抵抗素子８から漏れたサージ電流がウェ
ル領域ＰＷ１，ＮＷ，ＢＮＷ内にのみ拡散するのに対
し、トリプルウェル構成を採用していないチップでは抵
抗素子８から漏れたサージ電流がシリコン基板２０全体
に拡散すること、すなわちサージ電流を吸収する部分の
容量が相違することにあると考えられた。
【００３２】また、トリプルウェル構成を採用していな
い図３６〜図３８のチップでは、サージ電流により、ｎ
+ 型ドレイン領域７ｄおよびｎ+ 型拡散抵抗領域８とシ
リコン基板２０との接合面のうち、ｎ+ 型ドレイン領域
７ｄおよびｎ+ 型拡散抵抗領域８とコンタクトホールＣ
Ｈとの接続部に対応する部分（たとえば図３８のＱ部）
が破壊されやすいことがわかった。これは、コンタクト
ホールＣＨのアルミ原子がｎ+ 型ドレイン領域７ｄおよ
びｎ+ 型拡散抵抗領域８内に拡散することや、ｎ+ 型ド
レイン領域７ｄおよびｎ+ 型拡散抵抗領域８とシリコン
基板２０との不純物濃度の差が大きいことに起因して、
サージ電流の流入時においてＱ部の電界が大きくなり、
これによりＱ部に大電流が流れてリークパスが形成され
るためと考えられた。
【００３３】また、トリプルウェル構成を採用せず、か
つトレンチ分離構成を採用した図３９のチップは、サー
ジ電流を吸収する能力が低かった。これは、フィールド
トランジスタ７の下部に水平方向に形成されるｎｐｎバ
イポーラトランジスタにおいてベースを流れる電流がト
レンチ分離領域２５で遮られ、ｎｐｎバイポーラトラン
ジスタの電流駆動能力が減少するためと考えられた。
【００３４】それゆえに、この発明の主たる目的は、サ
ージ耐量が大きな半導体記憶装置および半導体装置を提
供することである。
【００３５】
【課題を解決するための手段】請求項１の半導体記憶装
置では、各入力端子に対応して設けられた第１のウェル
領域が対応の下層電源配線のみを介して第１の上層電源
配線に接続される。したがって、各第１のウェル領域が
他の入力端子用の下層電源配線をも介して第１の上層電
源配線に接続されていた従来に比べ、拡散抵抗素子から
第１のウェル領域に流れる電流が低減され、拡散抵抗素
子の破損が防止される。よって、サージ耐量が増大す
る。
【００３６】また、請求項２の半導体記憶装置では、サ
ージ電流の流入時に高電位となる拡散抵抗素子の入力側
の端部と、第１のウェル領域の電位固定領域との間の距
離が所定値以上に設定される。したがって、拡散抵抗素
子から第１のウェル領域の電位固定領域に流れる電流が
低減され、拡散抵抗素子の破損が防止される。よって、
サージ耐量が増大する。
【００３７】また、請求項３の半導体記憶装置では、第
１のウェル領域の電位固定領域が柱状に形成される。し
たがって、第１のウェル領域の電位固定領域が帯状に形
成されていた従来に比べ、拡散抵抗素子から第１のウェ
ル領域の電位固定領域に流れる電流が低減され、拡散抵
抗素子の破損が防止される。よって、サージ耐量が増大
する。
【００３８】また、請求項４の半導体記憶装置では、第
１のウェル領域の電位固定領域が抵抗素子を介して第１
の電源配線に接続される。したがって、第１のウェル領
域の電位固定領域が第１の電源配線に直接接続されてい
た従来に比べ、拡散抵抗素子から第１のウェル領域の電
位固定領域に流れる電流が低減され、拡散抵抗素子の破
損が防止される。よって、サージ耐量が増大する。
【００３９】また、第２および第３のウェル領域を連続
的に形成すれば、拡散抵抗素子から漏れるサージ電流を
吸収するウェル領域の容量が増大し、サージ耐量が一層
増大する。
【００４０】また、請求項６の半導体記憶装置では、内
部保護手段のフィールドトランジスタと拡散抵抗素子が
１つの第２のウェル領域内に形成される。したがって、
フィールドトランジスタ上のウェル領域と拡散抵抗素子
用のウェル領域とが分離されていた従来に比べ、拡散抵
抗素子から漏れるサージ電流を吸収するウェル領域の容
量が増大する。よって、サージ耐量が増大する。
【００４１】また、隣接する少なくとも２つの第１のウ
ェル領域を連続的に形成すれば、拡散抵抗素子から漏れ
るサージ電流を吸収するウェル領域の容量が増大し、サ
ージ耐量が一層増大する。
【００４２】また、請求項８の半導体記憶装置では、複
数の入力端子が１または２以上のグループにグループ化
され、各グループの入力端子に共通に下層電源配線およ
び第１のウェル領域が形成される。そして、各第１のウ
ェル領域が対応の下層電源配線のみを介して第１の上層
電源配線に接続される。したがって、拡散抵抗素子から
漏れるサージ電流が低減され、かつそのサージ電流を吸
収するウェル領域の容量が増大し、サージ耐量が増大す
る。
【００４３】また、請求項９の半導体記憶装置では、複
数の入力端子が１または２以上のグループにグループ化
され、各グループの入力端子に共通に第１のウェル領域
が形成される。したがって、拡散抵抗素子から漏れるサ
ージ電流を吸収するウェル領域の容量が増大し、サージ
耐量が増大する。
【００４４】また、内部保護手段の拡散抵抗素子の入力
側の端部と第１のウェル領域の電位固定領域との間の距
離を所定値以上に設定すれば、拡散抵抗素子から第１の
ウェル領域の電位固定領域に流れるサージ電流が低減さ
れ、サージ耐量が一層増大する。
【００４５】また、第１のウェル領域の電位固定領域を
柱状に形成すれば、拡散抵抗素子から第１のウェル領域
の電位固定領域に流れるサージ電流が低減され、サージ
耐量が一層増大する。
【００４６】また、第１のウェル領域の電位固定領域と
第１の電源配線の間に抵抗素子を接続すれば、拡散抵抗
素子から第１のウェル領域の電位固定領域に流れるサー
ジ電流が低減され、サージ耐量が一層増大する。
【００４７】また、第２および第３のウェル領域を連続
的に形成すれば、拡散抵抗素子から漏れるサージ電流を
吸収するウェル領域の容量が増大し、サージ耐量が一層
増大する。
【００４８】また、請求項１４の半導体装置では、内部
保護手段の第１の不純物拡散領域の下側の半導体基板部
分のうちの少なくとも第１の不純物拡散領域と金属配線
の接触部に対応する部分に、第１の不純物拡散領域より
も不純物濃度が低い第２の不純物拡散領域が形成され
る。したがって、従来よりも不純物拡散領域と半導体基
板との接合部が深くなり、かつ接合部における不純物濃
度差が小さくなる。よって、接合部の破損が防止され、
サージ耐量が増大する。
【００４９】また、請求項１５の半導体装置では、内部
保護手段の第１の不純物拡散領域に近接して形成され固
定電位が与えられる第２の不純物拡散領域が設けられ
る。したがって、第１の不純物拡散領域から漏れたサー
ジ電流が第２の不純物拡散領域に吸収されることとな
り、サージ吸収能力が増大する。
【００５０】また、さらに、内部保護手段の第１の不純
物拡散領域の下側の半導体基板部分のうちの少なくとも
第１の不純物拡散領域と金属配線との接触部に対応する
部分に、第１の不純物拡散領域よりも不純物濃度が低い
第３の不純物拡散領域を形成すれば、接合部の破損が防
止され、サージ耐量が増大する。
【００５１】また、さらに、内部保護手段の第１の不純
物拡散領域に近接して第４の不純物拡散領域を設け、第
２の不純物拡散領域を第４の不純物拡散領域の表面に形
成し、かつ第２の不純物拡散領域の不純物濃度を第４の
不純物拡散領域よりも高くすれば、不純物拡散領域と基
板との接合部の破損が防止され、サージ耐量が増大す
る。
【００５２】また、請求項１８の半導体装置では、内部
保護手段の第１の不純物拡散領域と金属配線との間に第
１の不純物拡散領域よりも不純物濃度が高い第２の不純
物拡散領域が設けられる。したがって、請求項１４の半
導体装置と同様、不純物拡散領域と半導体基板との接合
部の破損が防止され、サージ耐量が増大する。
【００５３】また、内部保護回路の第１の不純物拡散領
域は拡散抵抗素子を構成することとすると好適である。
【００５４】また、請求項２０の半導体装置では、内部
回路の第１の不純物拡散領域の下側の半導体基板部分の
うちの少なくとも第１の不純物拡散領域と金属配線との
接触部に対応する部分に、第１の不純物拡散領域よりも
不純物濃度が低い第２の不純物拡散領域が形成される。
したがって、不純物拡散領域と半導体基板との接合部が
深くなり、かつ接合部における不純物濃度差が小さくな
る。よって、接合部の破損が防止され、サージ耐量が増
大する。
【００５５】また、請求項２１の半導体装置では、内部
回路の第１の不純物拡散領域に近接して形成され固定電
位が与えられる第２の不純物拡散領域が設けられる。し
たがって、第１の不純物拡散領域から漏れたサージ電流
が第２の不純物拡散領域に吸収されることとなり、サー
ジ吸収能力が増大する。
【００５６】また、さらに、内部回路の第１の不純物拡
散領域の下側の半導体基板部分のうちの少なくとも第１
の不純物拡散領域と金属配線との接触部に対応する部分
に、第１の不純物拡散領域よりも低い第２の不純物拡散
領域を形成すれば、接合部の破損が防止され、サージ耐
量が増大する。
【００５７】また、さらに、内部回路の第１の不純物拡
散領域に近接して第４の不純物拡散領域を設け、第２の
不純物拡散領域を第４の不純物拡散領域の表面に形成
し、かつ第２の不純物拡散領域の不純物濃度を第４の不
純物拡散領域よりも高くすれば、不純物拡散領域と基板
との接合部の破損が防止され、サージ耐量が増大する。
【００５８】また、請求項２４の半導体装置では、出力
トランジスタの第１の不純物拡散領域の下側の半導体基
板部分のうちの少なくとも第１の不純物拡散領域と金属
配線との接触部に対応する部分に、第１の不純物拡散領
域よりも不純物濃度が低い第２の不純物拡散領域が形成
される。したがって、不純物拡散領域と半導体基板との
接合部が深くなり、かつ接合部における不純物の濃度差
が小さくなる。よって、接合部の破損が防止され、サー
ジ耐量が増大する。
【００５９】また、請求項２５の半導体装置では、出力
トランジスタの第１の不純物拡散領域に近接して形成さ
れ固定電位が与えられる第２の不純物拡散領域が設けら
れる。したがって、第１の不純物拡散領域から漏れたサ
ージ電流が第２の不純物拡散領域に吸収されることとな
り、サージ吸収能力が増大する。
【００６０】また、さらに、出力トランジスタの第１の
不純物拡散領域の下側の半導体基板部分のうちの少なく
とも第１の不純物拡散領域と金属配線との接触部に対応
する部分に、第１の不純物拡散領域よりも不純物濃度が
低い第３の不純物拡散領域を形成すれば、接合部分の破
損が防止され、サージ耐量が増大する。
【００６１】また、さらに、出力トランジスタの第１の
不純物拡散領域に近接して第４の不純物拡散領域を設
け、第２の不純物拡散領域を第４の不純物拡散領域の表
面に形成し、かつ第２の不純物拡散領域の不純物濃度を
第４の不純物拡散領域よりも高くすれば、不純物拡散領
域と基板との接合部分の破損が防止され、サージ耐量が
増大する。
【００６２】また、請求項２８の半導体装置では、電源
電圧供給用のトランジスタの第１の不純物拡散領域の下
側の半導体基板部分のうちの少なくとも第１の不純物拡
散領域と金属配線との接触部に対応する部分に、第１の
不純物拡散領域よりも不純物濃度が低い第２の不純物拡
散領域が形成される。したがって、不純物拡散領域と半
導体基板との接合部が深くなり、かつ接合部における不
純物濃度差が小さくなる。よって、接合部の破損が防止
され、サージ耐量が増大する。
【００６３】また、請求項２９の半導体装置では、電源
電圧供給用のトランジスタの第１の不純物拡散領域に近
接して形成され固定電位が与えられる第２の不純物拡散
領域が設けられる。したがって、第１の不純物拡散領域
から漏れたサージ電流が第２の不純物拡散領域に吸収さ
れることとなり、サージ吸収能力が増大する。
【００６４】また、さらに、電源電圧供給用のトランジ
スタの第１の不純物拡散領域の下側の半導体基板部分の
うちの少なくとも第１の不純物拡散領域と金属配線との
接触部に対応する部分に、第１の不純物拡散領域よりも
不純物濃度が低い第３の不純物拡散領域を形成すれば、
接合部の破損が防止され、サージ耐量が増大する。
【００６５】また、さらに、電源電圧供給用のトランジ
スタの第１の不純物拡散領域に近接して第４の不純物拡
散領域を設け、第２の不純物拡散領域を第４の不純物拡
散領域の表面に形成し、かつ第２の不純物拡散領域の不
純物濃度を第４の不純物拡散領域よりも高くすれば、不
純物拡散領域と基板との接合部の破損が防止され、サー
ジ耐量が増大する。
【００６６】また、請求項３２の半導体装置では、内部
保護手段は、半導体基板の表面に形成された半導体基板
と異なる導電形式の第１の不純物拡散領域と、第１の不
純物拡散領域の表面に形成され入力端子および内部回路
に接続される半導体基板と同一の導電形式の第２の不純
物拡散領域と、第１の不純物拡散領域に近接して形成さ
れた半導体基板と異なる導電形式の第３の不純物拡散領
域と、第３の不純物拡散領域の表面に形成され固定電位
が与えられる半導体基板と同一の導電形式の第４の不純
物拡散領域とを含む。したがって、水平方向のバイポー
ラトランジスタに加え、垂直方向のバイポーラトランジ
スタも形成される。よって、水平方向のバイポーラトラ
ンジスタのみが形成されていた従来に比べサージ吸収能
力が増大する。
【００６７】また、第１の不純物拡散領域に、通常時に
おける入力端子から第１の不純物拡散領域への電流の流
入を防止するためのバイアス電位を印加すれば好適であ
る。
【００６８】また、半導体装置は半導体基板上にトレン
チ分離構成で形成されることとすると好適である。
【００６９】
【発明の実施の形態】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭのパッド４．１〜４．Ｍ，５．１〜５．Ｎを
含む部分の拡大図であって、図３２と対比される図であ
る。また、図２は、図１のパッド５．２およびその近傍
の拡大図であって、図３４と対比される図である。
【００７０】図１および図２を参照して、このＤＲＡＭ
が従来のＤＲＡＭと異なる点は、パッド５．１〜５．Ｎ
の各々に対応する内部保護回路９のｎ型ウェル領域ＮＷ
同士すなわち電源配線１ＡＬＶＣＣ同士が電源配線１Ａ
ＬＶＣＣ′によって接続されていない点である。したが
って、パッド４．１〜４．Ｍ用の内部保護回路の配線
と、パッド５．１〜５．Ｎ用の内部保護回路の配線と
は、完全に同一になっている。
【００７１】この実施の形態では、電源配線１ＡＬＶＣ
Ｃ２同士が電源配線１ＡＬＶＣＣ′によって接続されて
いないので、たとえば図２の抵抗素子８から電源配線１
ＡＬＶＣＣ２に電流が流れても、その電流がさらに電源
配線１ＡＬＶＣＣ′を介して他のパッド５．１，５．３
〜５．Ｎに対応する電源配線１ＡＬＶＣＣ２に流入し、
さらに電源配線２ＡＬＶＣＣに流入することはない。ま
た、抵抗素子８から電源配線１ＡＬＶＣＣ２に流入する
電流がポリシリコン層ＢＬで形成された接続配線１０，
１１によって制限される。したがって、抵抗素子８から
電源配線１ＡＬＶＣＣ２に大電流が流れることが防止さ
れ、抵抗素子８の破損が防止される。よって、ＤＲＡＭ
のサージ耐量が増大する。
【００７２】［実施の形態２］図３は、この発明の実施
の形態２によるＤＲＡＭのパッド５．２およびその近傍
の拡大図であって、図３４と対比される図である。
【００７３】図３を参照して、このＤＲＡＭが従来のＤ
ＲＡＭと異なる点は、サージ電流の流入時に高電位とな
る抵抗素子８の入力側の端部と電源配線１ＡＬＶＣＣ２
の間の距離Ｌｙが、抵抗素子８の入力側の端部と電源配
線１ＡＬＶＣＣ３の間の距離Ｌｘと同程度に大きく設定
されている点である。
【００７４】この実施の形態では、上述のとおりＬｙを
Ｌｘと同程度に大きくしたので、抵抗素子８から電源配
線１ＡＬＶＣＣ２に流入する電流が低減される。したが
って、抵抗素子８の破損が防止され、ＤＲＡＭのサージ
耐量が増大する。
【００７５】［実施の形態３］図４は、この発明の実施
の形態３によるＤＲＡＭのパッド４．１〜４．Ｍ，５．
１〜５．Ｎの各々に対応して設けられたウェル領域の構
成を示す図であって、図３３と対比される図である。ま
た、図５は、図４で示したウェル領域の断面図であっ
て、図３５と対比される図である。
【００７６】図４および図５を参照して、このＤＲＡＭ
が従来のＤＲＡＭと異なる点は、ｐ型ウェル領域ＰＷ１
とＰＷ２が連続的に形成され、ｎ型ウェル領域ＮＷ内に
１つのｐ型ウェル領域ＰＷが形成されている点である。
内部保護回路９のフィールドトランジスタ７および抵抗
素子８は、ともにｐ型ウェル領域ＰＷ内に形成される。
【００７７】この実施の形態では、２つのｐ型ウェル領
域ＰＷ１とＰＷ２が連続的に形成されているので、２つ
のｐ型ウェル領域ＰＷ１とＰＷ２が別々に形成されてい
た従来に比べ、抵抗素子８から漏れるサージ電流を吸収
するウェル領域の容量が増大する。したがって、ＤＲＡ
Ｍのサージ耐量が増大する。
【００７８】［実施の形態４］図６は、この発明の実施
の形態４によるＤＲＡＭのパッド４．１〜４．Ｍ，５．
１〜５．Ｎの各々に対応して設けられたウェル領域Ｎ
Ｗ，ＰＷを含む部分を示す図である。
【００７９】図６を参照して、このＤＲＡＭが図４で示
したＤＲＡＭと異なる点は、電源配線１ＡＬＶＣＣと２
ＡＬＶＣＣの間に抵抗素子３０が接続されている点であ
る。
【００８０】この実施の形態では、抵抗素子３０により
ｐ型ウェル領域ＰＷ内の抵抗素子８から電源配線１ＡＬ
ＶＣＣを介して電源配線２ＡＬＶＣＣに流入する電流が
低減される。したがって、内部保護回路９の抵抗素子８
の破損が防止され、ＤＲＡＭのサージ耐量が増大する。
【００８１】［実施の形態５］図７は、この発明の実施
の形態５によるＤＲＡＭの構成を示す一部省略した図で
ある。
【００８２】図７を参照して、このＤＲＡＭが図６で示
したＤＲＡＭと異なる点は、すべてのｎ型ウェル領域Ｎ
Ｗが連続的に形成され、すべてのｐ型ウェル領域ＰＷが
１つのｎ型ウェル領域ＮＷ内に形成されている点であ
る。ｎ型ウェル領域ＮＷ用の電源配線１ＡＬＶＣＣは１
つの抵抗素子３０を介して電源配線２ＡＬＶＣＣに接続
される。
【００８３】この実施の形態では、すべてのｎ型ウェル
領域ＮＷが連続的に形成されているので、ｎ型ウェル領
域ＮＷ同士が分離されていた従来に比べ、ｐ型ウェル領
域ＰＷ内に形成されている抵抗素子８から漏れるサージ
電流を吸収するウェル領域の容量が増大する。よって、
ＤＲＡＭのサージ耐量が増大する。
【００８４】また、すべてのｐ型ウェル領域ＰＷ１に対
して１つの抵抗素子３０を設けるので、各ｐ型ウェル領
域ＰＷに対して抵抗素子３０を設けていた図６のＤＲＡ
Ｍに比べ、レイアウト面積が縮小される。
【００８５】なお、この実施の形態では、すべてのｐ型
ウェル領域ＰＷを１つのｎ型ウェル領域ＮＷ内に形成し
たが、これに限るものではなく、複数のｐ型ウェル領域
ＰＷを任意の数ずつグループ化し、各グループのｐ型ウ
ェル領域ＰＷを１つのｎ型ウェル領域ＮＷ内に形成して
もよい。たとえば、パッド４．１〜４．Ｍ用のｐ型ウェ
ル領域ＰＷを１つのｎ型ウェル領域ＮＷ内に形成し、パ
ッド５．１〜５．Ｎ用のｐ型ウェル領域ＰＷをもう１つ
のｎ型ウェル領域ＮＷ内に形成してもよい。
【００８６】［実施の形態６］図８は、この発明の実施
の形態６によるＤＲＡＭの構成を示す一部省略した図で
ある。
【００８７】図８を参照して、このＤＲＡＭが図７で示
したＤＲＡＭと異なる点は、ｎ型ウェル領域ＮＷの表面
から内部に向かって柱状のｎ+ 型電位固定領域１４が形
成され、そのｎ+ 型電位固定領域３１が電源配線１ＡＬ
ＶＣＣを介して電源配線２ＡＬＶＣＣに接続されている
点である。
【００８８】この実施の形態では、ｎ+ 型電位固定領域
３１が柱状に形成されるので、ｎ+型電位固定領域２１
が帯状に形成されていた従来に比べ、ｐ型ウェル領域Ｐ
Ｗ内の抵抗素子８からｎ+ 型電位固定領域３１および電
源配線１ＡＬＶＣＣを介して電源配線２ＡＬＶＣＣに流
れる電流が小さくなる。したがって、抵抗素子８の破損
が防止され、ＤＲＡＭのサージ耐量が増大する。
【００８９】［実施の形態７］図９は、この発明の実施
の形態７によるＤＲＡＭの構成を示す断面図であって、
図３８と対比される図である。
【００９０】図９を参照して、このＤＲＡＭが図３８で
示したＤＲＡＭと異なる点は、ｎ+型拡散抵抗領域８の
下側のシリコン基板２０部分のうちのコンタクトホール
ＣＨとｎ+ 型拡散抵抗領域８の接触部に対応する部分
に、ｎ+ 型拡散抵抗領域８よりも不純物濃度が低いｎ型
ウェル領域ＮＷが形成されている点である。
【００９１】この実施の形態では、コンタクトホールＣ
Ｈとｎ+ 型拡散抵抗領域８との接触部の下方にｎ型ウェ
ル領域ＮＷを設けたので、コンタクトホールＣＨのアル
ミニウム原子がｎ+ 型拡散抵抗領域８内に拡散しても、
そのアルミニウム原子がｎ型ウェル領域ＮＷとシリコン
基板２０との接合部に与える影響は少ない。また、コン
タクトホールＣＨとｎ+ 型拡散抵抗領域８との接触部の
下方における不純物濃度の勾配が従来よりも小さくな
る。したがって、サージ電流流入時におけるコンタクト
ホールＣＨの下方の電界が従来よりも小さくなり、コン
タクトホールＣＨからシリコン基板２０に流れる電流が
小さくなる。よって、サージ電流によるコンタクトホー
ルＣＨ下のｎ+ 型拡散抵抗領域８とシリコン基板２０と
の接合部の破損が防止され、サージ耐量が向上する。
【００９２】なお、この実施の形態では、ｎ+ 型拡散抵
抗領域８の下側のシリコン基板２０部分のうちのコンタ
クトホールＣＨとｎ+ 型拡散抵抗領域８との接触部に対
応する部分のみにｎ型ウェル領域ＮＷを設けたが、図１
０に示すように、ｎ+ 型拡散抵抗領域８の下側のシリコ
ン基板２０部分の全体にｎ型ウェル領域ＮＷを設けても
よい。ただし、この場合は、ｎ+ 型拡散抵抗領域８とｎ
型ウェル領域ＮＷの各々が拡散抵抗素子を構成すること
となり、信号配線１ＡＬＳＬ２と１ＡＬＳＬ３の間にｎ
+ 拡散抵抗領域８によって構成される拡散抵抗素子とｎ
型ウェル領域ＮＷによって構成される拡散抵抗素子とが
並列に接続されたこととなる。
【００９３】［実施の形態８］図１１は、この発明の実
施の形態８によるＤＲＡＭの構成を示す断面図であっ
て、図３８と対比される図である。
【００９４】図１１を参照して、このＤＲＡＭでは、シ
リコン基板２０の表面に図３８のｎ + 型拡散抵抗領域８
よりも不純物濃度が低くかつ深いｎ型拡散抵抗領域８′
が形成され、ｎ型拡散抵抗領域８′の両端部の表面にｎ
型拡散抵抗領域８′よりも不純物濃度が高いｎ+ 型拡散
領域３２が形成される。ｎ型拡散抵抗領域８′の一方端
部のｎ+ 型拡散領域３２はコンタクトホールＣＨを介し
て信号配線１ＡＬＳＬ２に接続され、ｎ型拡散抵抗領域
８′の他方端部のｎ+ 型拡散領域３２はコンタクトホー
ルＣＨを介して信号配線１ＡＬＳＬ３に接続される。
【００９５】この実施の形態では、拡散抵抗素子を高抵
抗のｎ型拡散抵抗領域８′で構成して拡散抵抗領域８′
とシリコン基板２０との接合部を従来よりも深くし、か
つｎ型拡散抵抗領域８′とコンタクトホールＣＨとの間
にｎ+ 型拡散領域３２を設けたので、サージ電流流入時
におけるコンタクトホールＣＨの下方の電界が従来より
も小さくなり、コンタクトホールＣＨからシリコン基板
２０へ流れる電流が小さくなる。よって、サージ電流に
よるコンタクトホールＣＨ下のｎ型拡散抵抗領域８′と
シリコン基板２０との接合部の破損が防止され、サージ
耐量が増大する。
【００９６】［実施の形態９］図１２（ａ）は、この発
明の実施の形態９によるＤＲＡＭのパッド５．２および
その近傍の構成を示す図、図１２（ｂ）は図１２（ａ）
のＡ−Ａ′線断面図である。
【００９７】図１２を参照して、このＤＲＡＭが図９の
ＤＲＡＭと異なる点は、シリコン基板２０の表面に、ｎ
+ 型拡散抵抗領域８に近接してｎ+ 型拡散抵抗領域８の
周囲にｎ型ウェル領域ＮＷが形成され、ｎ型ウェル領域
ＮＷの表面にｎ+ 型拡散領域３３が形成されている点で
ある。ｎ+ 型拡散領域３３には、フィールドトランジス
タ７のｎ+ ソース領域７ｓとともに接地電位ＧＮＤが与
えられる。ｎ+ 型拡散抵抗領域８とｎ+ 型拡散領域３３
は、フィールド酸化膜２４によって分離される。
【００９８】この実施の形態では、実施の形態７と同じ
効果が得られる他、ｎ+ 型拡散抵抗領域８の周囲にｎ+
型拡散領域３３を設けたので、ｎ+ 型拡散抵抗領域８か
らシリコン基板２０中に漏れたサージ電流をｎ+ 型拡散
領域３３に吸収させることができる。したがって、サー
ジ電流を吸収する能力が実施の形態７よりも向上する。
また、ｎ+ 型拡散領域３３の下にｎ型ウェル領域ＮＷを
設けたので、実施の形態７と同じ理由で、ｎ+ 型拡散領
域３３とシリコン基板２０との間のリークパスの発生が
防止される。
【００９９】なお、この実施の形態では、ｎ+ 型拡散抵
抗領域８の周囲全体にｎ+ 型拡散領域３３を設けたが、
ｎ+ 型拡散抵抗領域８の周囲の一部のみにｎ+ 型拡散領
域３３を設けてもよい。
【０１００】また、この実施の形態でも、図１３に示す
ように、ｎ+ 型拡散抵抗領域８の下側の全体を覆うよう
にしてｎ型ウェル領域ＮＷを設けてもよい。
【０１０１】［実施の形態１０］図１４（ａ）は、この
発明の実施の形態１０によるＤＲＡＭのパッド５．２お
よびその近傍を示す図、図１４（ｂ）は図１４（ａ）の
Ｂ−Ｂ′線断面図である。
【０１０２】図１４を参照して、このＤＲＡＭでは、Ｄ
ＲＡＭの内部回路を構成するｎチャネルＭＯＳトランジ
スタ３４のｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイ
ン領域３４ｄの各々の下に、ｎ+ 型ソース領域３４およ
びｎ+ 型ドレイン領域３４ｄよりも不純物濃度が低いｎ
型ウェル領域ＮＷが設けられる。
【０１０３】詳しく説明すると、シリコン基板２０の表
面に図示しないゲート酸化膜を介してゲート電極３４ｇ
が形成され、ゲート電極３４ｇの一方側にｎ+ 型ソース
領域３４ｓが形成され、ゲート電極３４ｇの他方側にｎ
+ 型ドレイン領域３４ｄが形成されてｎチャネルＭＯＳ
トランジスタ３４が形成される。ｎ+ 型ドレイン領域３
４ｄはコンタクトホールＣＨを介して信号配線１ＡＬＳ
Ｌ３に接続され、ｎ+型ソース領域３４ｓはコンタクト
ホールＣＨを介して信号配線１ＡＬＳＬ４に接続され
る。ｎチャネルＭＯＳトランジスタ３４は、フィールド
酸化膜２４によって他の領域と分離される。ｎ型ウェル
領域ＮＷは、ｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレ
イン領域３４ｄの下側のシリコン基板２０部分のうち
の、コンタクトホールＣＨとｎ+ 型ソース領域３４ｓお
よびｎ+ 型ドレイン領域３４ｄとの接触部に対応する部
分に形成される。
【０１０４】この実施の形態では、コンタクトホールＣ
Ｈとｎ+ 型ソース領域３４ｓおよびｎ+ 型ドレイン領域
３４ｄとの接合部の下方にｎ型ウェル領域ＮＷを設けた
ので、コンタクトホールＣＨのアルミニウム原子がｎ+
型ソース領域３４ｓおよびｎ + 型ドレイン領域３４ｄ内
に拡散してもそのアルミニウム原子がｎ型ウェル領域Ｎ
Ｗとシリコン基板２０との接合部に与える影響は少な
い。また、コンタクトホールＣＨとｎ+ 型ソース領域３
４ｓおよびｎ+ 型ドレイン領域３４ｄとの接合部の下方
における不純物濃度の勾配は従来よりも小さくなる。し
たがって、サージ電流流入時におけるコンタクトホール
ＣＨの下方の電界が小さくなり、コンタクトホールＣＨ
からシリコン基板２０に流れる電流が小さくなる。よっ
て、サージ電流によるコンタクトホールＣＨ下のｎ+ 型
ソース領域３４ｓおよびｎ+ 型ドレイン領域３４ｄとシ
リコン基板２０との接合部の破損が防止され、サージ耐
量が向上する。
【０１０５】［実施の形態１１］図１５（ａ）は、この
発明の実施の形態１１によるＤＲＡＭのパッド５．２お
よびその近傍の構成を示す図、図１５（ｂ）は図１５
（ａ）のＣ−Ｃ′線断面図である。
【０１０６】図１５を参照して、このＤＲＡＭが図１４
のＤＲＡＭと異なる点は、シリコン基板２０の表面に、
ｎチャネルＭＯＳトランジスタ３４に近接してｎチャネ
ルＭＯＳトランジスタ３４の周囲にｎ型ウェル領域ＮＷ
が形成され、ｎ型ウェル領域ＮＷの表面にｎ+ 型拡散領
域３５が形成されている点である。ｎ+ 型拡散領域３５
には、フィールドトランジスタ７のｎ+ 型ソース領域７
ｓおよびｎ+ 型拡散領域３３とともに接地電位ＧＮＤが
与えられる。ｎチャネルＭＯＳトランジスタ３４とｎ+
型拡散領域３５は、フィールド酸化膜２４によって分離
される。
【０１０７】この実施の形態では、実施の形態１０と同
じ効果が得られる他、ｎチャネルＭＯＳトランジスタ３
４の周囲にｎ+ 型拡散領域３５を設けたので、ｎチャネ
ルＭＯＳトランジスタ３４からシリコン基板２０中に漏
れたサージ電流をｎ+ 型拡散領域３５に吸収させること
ができる。したがって、サージ電流を吸収する能力が実
施の形態１０よりも向上する。また、ｎ+ 型拡散領域３
５の下にｎ型ウェル領域ＮＷを設けたので、実施の形態
１０と同じ理由で、ｎ+ 型拡散領域３５とシリコン基板
２０との間のリークパスの発生が防止される。
【０１０８】なお、この実施の形態では、ｎチャネルＭ
ＯＳトランジスタ３４の周囲全体にｎ+ 型拡散領域３５
を設けたが、ｎチャネルＭＯＳトランジスタ３４の周囲
の一部のみにｎ+ 型拡散領域３５を設けてもよい。
【０１０９】［実施の形態１２］図１６は、この発明の
実施の形態１２によるＤＲＡＭのデータ信号入出力用の
パッド３．１およびそれに接続される出力回路３６の構
成を示す回路図である。
【０１１０】図１６を参照して、出力回路３６は、電源
電位ＶＣＣのノード（以下、電源ノードと称す）と接地
ノードとの間に直列接続されたｎチャネルＭＯＳトラン
ジスタ３７，３８と、ｎチャネルＭＯＳトランジスタ３
７と３８の接続ノードとパッド３．１との間に接続され
た電流制限用の抵抗素子３９とを含む。ｎチャネルＭＯ
Ｓトランジスタ３７，３８のゲート電極には、それぞれ
内部回路からの内部データ信号φ１，φ２が入力され
る。
【０１１１】信号φ１が「Ｈ」レベルで信号φ２が
「Ｌ」レベルの場合は、トランジスタ３７が導通し、ト
ランジスタ３８が非導通となってパッド３．１は「Ｈ」
レベルとなる。逆に、信号φ１が「Ｌ」レベルで信号φ
２が「Ｈ」レベルの場合は、トランジスタ３７が非導通
となりトランジスタ３８が導通してパッド３．１は
「Ｌ」レベルとなる。
【０１１２】出力回路３６は、このように内部データ信
号φ１，φ２を増幅する機能を有するとともに、パッド
３．１に流入したサージ電流から内部回路を保護する機
能をも有する。すなわち、パッド３．１に流入したサー
ジ電流は抵抗素子３９によって減衰された後、トランジ
スタ３７または３８を介して電源ノードまたは接地ノー
ドに流出する。したがって、サージ電流が内部回路へ流
入して内部回路を破壊することが防止される。
【０１１３】しかし、出力回路３６においても、コンタ
クトホールＣＨの下方の接合部がサージ電流によって破
損されやすいという問題があった。この実施の形態は、
この問題を解決するものである。
【０１１４】図１７は、パッド３．１およびその近傍の
構成を示す図、図１８は図１７のＤ−Ｄ′断面図であ
る。
【０１１５】図１７および図１８を参照して、このＤＲ
ＡＭでは、出力回路３６を構成するｎチャネルＭＯＳト
ランジスタ３７，３８のｎ+ 型ソース領域３７ｓ，３８
ｓおよびｎ+ 型ドレイン領域３７，３８の下に、それら
よりも不純物濃度が低いｎ型ウェル領域ＮＷが設けられ
る。
【０１１６】詳しく説明すると、シリコン基板２０の表
面上に複数のゲート電極３７ｇが形成され、これらのゲ
ート電極３７ｇの間および両側にｎ+ 型ソース領域３７
ｓおよびｎ+ 型ドレイン領域３７ｄが交互に形成されて
ｎチャネルＭＯＳトランジスタ３７が形成される。ま
た、シリコン基板２０の表面上に複数のゲート電極３８
ｇが形成され、これらのゲート電極３８ｇの間および両
側にｎ+ 型ソース領域３８ｓおよびｎ+ 型ドレイン領域
３８ｄが交互に形成されてｎチャネルＭＯＳトランジス
タ３８が形成される。なお、各ゲート電極３７ｇ，３８
ｇとシリコン基板２０との間には図示しないゲート酸化
膜が設けられている。また、複数のゲート電極３７ｇ，
３８ｇを設けたのは、ｎチャネルＭＯＳトランジスタ３
７，３８のゲート幅を大きくしてｎチャネルＭＯＳトラ
ンジスタ３７，３８の電流駆動能力を大きくするためで
ある。
【０１１７】ゲート電極３７ｇの一端は共通接続されて
内部データ信号φ１を受ける。ゲート電極３８ｇの一端
は共通接続されて内部データ信号φ２を受ける。ｎ+ 型
ドレイン領域３７ｄは複数のコンタクトホールＣＨを介
して櫛型の電源配線１ＡＬＶＣＣ５に接続される。電源
配線１ＡＬＶＣＣ５には、電源電位ＶＣＣが与えられ
る。ｎ+ 型ソース領域３８ｓは複数のコンタクトホール
ＣＨを介して櫛型の電源配線１ＡＬＶＳＳ５に接続され
る。電源配線１ＡＬＶＳＳ５には、接地電位ＧＮＤが与
えられる。ｎ+ 型ソース領域３７ｓおよびｎ+ 型ソース
領域３８ｄは複数のコンタクトホールＣＨを介して櫛型
の信号配線１ＡＬＳＬ６に共通接続される。信号配線１
ＡＬＳＬ６は、ポリシリコン層ＢＬで形成された抵抗素
子３９を介してパッド３．１に接続される。
【０１１８】ｎ型ウェル領域ＮＷは、ｎ+ 型ソース領域
３７ｓ，３８ｓおよびｎ+ 型ドレイン領域３７ｄ，３８
ｄの下側のシリコン基板２０部分のうちの、各コンタク
トホールＣＨとｎ+ 型ソース領域３７ｓ，３８ｓおよび
ｎ+ 型ドレイン領域３７ｄ，３８ｄとの接触部に対応す
る部分に形成される。
【０１１９】この実施の形態では、各コンタクトホール
ＣＨとｎ+ 型ソース領域３７ｓ，３８ｓおよびｎ+ 型ド
レイン領域３７ｄ，３８ｄとの接触部の下方にｎ型ウェ
ル領域ＮＷを設けたので、コンタクトホールＣＨのアル
ミニウム原子がｎ+ 型ソース領域３７ｓ，３８ｓおよび
ｎ+ 型ドレイン領域３７ｄ，３８ｄ内に拡散してもその
アルミニウム原子がｎ型ウェル領域ＮＷとシリコン基板
２０との接合部まで達することはない。また、コンタク
トホールＣＨとｎ+ 型ソース領域３７ｓ，３８ｓおよび
ｎ+ 型ドレイン領域３７ｄ，３８ｄとの接合部の下方に
おける不純物濃度の勾配が従来よりも小さくなる。した
がって、サージ電流流入時におけるコンタクトホールＣ
Ｈの下方の電界が小さくなり、コンタクトホールＣＨか
らシリコン基板２０に流れる電流が小さくなる。よっ
て、サージ電流によるコンタクトホールＣＨ以下のｎ+
型ソース領域３７ｓ，３８ｓおよびｎ+ 型ドレイン領域
３７ｄ，３８ｄとシリコン基板２０との接合部の破損が
防止され、サージ耐量が向上する。
【０１２０】［実施の形態１３］図１９は、この発明の
実施の形態１３によるＤＲＡＭのパッド３．１およびそ
の近傍の構成を示す図、図２０は図１９のＥ−Ｅ′線断
面図、図２１は図１９のＦ−Ｆ′線断面図である。
【０１２１】図１９〜図２１を参照して、このＤＲＡＭ
が図１６〜図１８のＤＲＡＭと異なる点は、抵抗素子３
９がｎ+ 型拡散抵抗領域３９′で置換されている点と、
このｎ+ 型拡散抵抗領域３９′およびトランジスタ３
７，３８を取り囲むようにしてｎ型ウェル領域ＮＷが形
成され、ｎ型ウェル領域ＮＷの表面にｎ+ 型拡散領域４
０が形成されている点である。ｎ+ 型拡散抵抗領域３
９′の下側にはｎ型ウェル領域ＮＷが形成されている。
ｎ+ 型拡散領域４０には接地電位ＧＮＤが与えられる。
トランジスタ３７，３８と、ｎ+ 型拡散抵抗領域３９′
と、ｎ+ 型拡散領域４０とは、フィールド酸化膜２４に
よって互いに分離されている。
【０１２２】この実施の形態では、実施の形態１２と同
じ効果が得られる他、ｎ+ 型拡散抵抗領域３９′および
ｎチャネルＭＯＳトランジスタ３７，３８の周囲にｎ+
型拡散領域４０を設けたので、ｎ+ 型拡散抵抗領域３
９′およびｎチャネルＭＯＳトランジスタ３７，３８か
らシリコン基板２０中に漏れたサージ電流をｎ+ 型拡散
領域４０に吸収させることができる。したがって、サー
ジ電流を吸収する能力が実施の形態１２よりも向上す
る。また、ｎ+ 型拡散抵抗領域３９′およびｎ+ 型拡散
領域４０の下にｎ型ウェル領域ＮＷを設けたので、実施
の形態１２と同じ理由で、ｎ+ 型拡散抵抗領域３９′お
よびｎ+ 型拡散領域４０とシリコン基板２０との間のリ
ークパスの発生が防止される。
【０１２３】なお、この実施の形態では、ｎ+ 型拡散抵
抗領域３９′およびｎチャネルＭＯＳトランジスタ３
７，３８の周囲全体にｎ+ 型拡散領域４０を設けたが、
ｎ+ 型拡散抵抗領域３９′およびｎチャネルＭＯＳトラ
ンジスタ３７，３８の周囲の一部のみにｎ+ 型拡散領域
４０を設けてもよい。
【０１２４】［実施の形態１４］図２２は、この発明の
実施の形態１４によるＤＲＡＭの電源電位ＶＣＣ供給用
のパッド２．１およびそれに接続されるスイッチング回
路４１の構成を示す回路図である。
【０１２５】図２２を参照して、スイッチング回路４１
は、電源ノードと接地ノードとの間に直列接続されたｎ
チャネルＭＯＳトランジスタ４２，４３を含む。ｎチャ
ネルＭＯＳトランジスタ４２，４３のゲート電極には、
それぞれ内部回路からの制御信号φ３，φ４が入力され
る。ｎチャネルＭＯＳトランジスタ４２と４３の接続ノ
ードは内部回路内の所定のノードＮ１に接続される。
【０１２６】信号φ３が「Ｈ」レベルで信号φ４が
「Ｌ」レベルの場合は、トランジスタ４２が導通しトラ
ンジスタ４３が非導通となってノードＮ１は電源電位Ｖ
ＣＣとなる。逆に、信号φ３が「Ｌ」レベルで信号φ４
が「Ｈ」レベルの場合は、トランジスタ４２が非導通と
なりトランジスタ４３が導通してノードＮ１は接地電位
ＧＮＤとなる。
【０１２７】スイッチング回路４１は、このように内部
回路のノードＮ１を電源電位ＶＣＣまたは接地電位ＧＮ
Ｄに切換える機能を有するとともに、パッド２．１に流
入したサージ電流から内部回路を保護する機能をも有す
る。すなわち、パッド２．１に流入したサージ電流はト
ランジスタ４２，４３を介して接地ノードに流出する。
したがって、サージ電流が内部回路へ流入して内部回路
を破損させることが防止される。
【０１２８】しかし、スイッチング回路４１において
も、コンタクトホールＣＨの下方の接合部がサージ電流
によって破損されやすいという問題があった。この実施
例は、この問題を解決するものである。
【０１２９】図２３は、パッド２．１およびその近傍の
構成を示す図、図２４は図２３のＧ−Ｇ′線断面図であ
る。
【０１３０】図２３および図２４を参照して、このＤＲ
ＡＭでは、スイッチング回路４１を構成するｎチャネル
ＭＯＳトランジスタ４２，４３のｎ+ 型ソース領域４２
ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３ｄの
下に、それらよりも不純物濃度が低いｎ型ウェル領域Ｎ
Ｗが設けられる。
【０１３１】詳しく説明すると、シリコン基板２０の表
面上に複数のゲート電極４２ｇが形成され、これらのゲ
ート電極４２ｇの間および両側にｎ+ 型ソース領域４２
ｓおよびｎ+ 型ドレイン領域４２ｄが交互に形成されて
ｎチャネルＭＯＳトランジスタ４２が形成される。ま
た、シリコン基板２０の表面に複数のゲート電極４３ｇ
が形成され、これらのゲート電極４３ｇの間および両側
にｎ+ 型ソース領域４３ｓおよびｎ+ 型ドレイン領域４
３ｄが交互に形成されてｎチャネルＭＯＳトランジスタ
４３が形成される。なお、各ゲート電極４２ｇ，４３ｇ
とシリコン基板２０との間には図示しないゲート酸化膜
が設けられている。また、複数のゲート電極４２ｇ，４
３ｇを設けたのは、ｎチャネルＭＯＳトランジスタ４
２，４３のゲート幅を大きくしてｎチャネルＭＯＳトラ
ンジスタ４２，４３の電流駆動能力を大きくするためで
ある。
【０１３２】ゲート電極４２ｇの一端は共通接続されて
制御信号φ３を受ける。ゲート電極４３ｇの一端は共通
接続されて制御信号φ４を受ける。ｎ+ 型ソース領域４
３ｓは複数のコンタクトホールＣＨを介して櫛型の電源
配線１ＡＬＶＳＳ６に接続される。電源配線１ＡＬＶＳ
Ｓ６には接地電位ＶＳＳが与えられる。ｎ+ 型ソース領
域４２ｓおよびｎ+ 型ドレイン領域４３ｄは複数のコン
タクトホールＣＨを介して櫛型の信号配線１ＡＬＳＬ７
に共通接続される。ｎ+ 型ドレイン領域４２ｄは複数の
コンタクトホールＣＨを介して櫛型の電源配線１ＡＬＶ
ＣＣ６に接続され、電源配線１ＡＬＶＣＣ６はパッド
２．１に接続される。
【０１３３】ｎ型ウェル領域ＮＷは、ｎ+ 型ソース領域
４２ｓ，４３ｓおよびｎ+ 型ドレイン領域４２ｄ，４３
ｄの下側のシリコン基板２０部分のうちの、各コンタク
トホールＣＨとｎ+ 型ソース領域４２ｓ，４３ｓおよび
ｎ+ 型ドレイン領域４２ｄ，４３ｄの接触部に対応する
部分に形成される。
【０１３４】この実施の形態では、各コンタクトホール
ＣＨとｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ド
レイン領域４２ｄ，４３ｄとの接触部の下方にｎ型ウェ
ル領域ＮＷを設けたので、コンタクトホールＣＨのアル
ミニウム原子がｎ+ 型ソース領域４２ｓ，４３ｓおよび
ｎ+ 型ドレイン領域４２ｄ，４３ｄ内に拡散してもその
アルミニウム原子がｎ型ウェル領域ＮＷとシリコン基板
２０との接合部に与える影響は少ない。また、コンタク
トホールＣＨとｎ+ 型ソース領域４２ｓ，４３ｓおよび
ｎ+ 型ドレイン領域４２ｄ，４３ｄとの接合部の下方に
おける不純物濃度の勾配が従来よりも小さくなる。した
がって、サージ電流流入時におけるコンタクトホールＣ
Ｈの下方の電界が従来よりも小さくなり、コンタクトホ
ールＣＨからシリコン基板２０へ流れる電流が小さくな
る。よって、サージ電流によるコンタクトホールＣＨの
下方のｎ+ 型ソース領域４２ｓ，４３ｓおよびｎ+ 型ド
レイン領域４２ｄ，４３ｄとシリコン基板２０との接合
部の破損が防止され、サージ耐量が向上する。
【０１３５】［実施の形態１５］図２５は、この発明の
実施の形態１５によるＤＲＡＭのパッド２．１およびそ
の近傍の構成を示す図、図２６は図２５のＨ−Ｈ′線断
面図である。
【０１３６】図２５および図２６を参照して、このＤＲ
ＡＭが図２２〜図２４のＤＲＡＭと異なる点は、シリコ
ン基板２０の表面においてトランジスタ４２，４３に近
接してトランジスタ４２，４３を取り囲むようにしてｎ
型ウェル領域ＮＷが形成され、ｎ型ウェル領域ＮＷの表
面にｎ+ 型拡散領域４４が形成されている点である。ｎ
+ 型拡散領域４４には接地電位ＧＮＤが与えられる。ト
ランジスタ４２，４３とｎ+ 型拡散領域４４は、フィー
ルド酸化膜２４によって分離される。
【０１３７】この実施の形態では、実施の形態１４と同
じ効果が得られる他、トランジスタ４２，４３の周囲に
ｎ+ 型拡散領域４４を設けたので、トランジスタ４２，
４３からシリコン基板２０中に漏れたサージ電流をｎ+
型拡散領域４４に吸収させることができる。したがっ
て、サージ電流を吸収する能力は実施の形態１４よりも
向上する。また、ｎ+ 型拡散領域４４の下にｎ型ウェル
領域ＮＷを設けたので、実施の形態１４と同じ理由で、
ｎ+ 型拡散領域４４とシリコン基板２０との間のリーク
パスの発生が防止される。なお、この実施の形態では、
トランジスタ４２，４３の周囲全体にｎ+ 型拡散領域４
４を設けたが、トランジスタ４２，４３の周囲の一部の
みにｎ+ 型拡散領域４４を設けてもよい。
【０１３８】［実施の形態１６］図２７（ａ）は、この
発明の実施の形態１６によるＤＲＡＭのパッド５．２お
よびその近傍の構成を示す図、図２７（ｂ）は図２７
（ａ）のＩ−Ｉ′線断面図である。
【０１３９】図２７を参照して、このＤＲＡＭが図３９
のＤＲＡＭと異なる点は、フィールドトランジスタ７の
ｎ+ 型ソース領域７ｓおよびｎ+ 型ドレイン領域７ｄの
各々の下側に、ｎ+ 型ソース領域７ｓおよびｎ+ 型ドレ
イン領域７ｄよりも不純物濃度が低いｎ型ウェル領域Ｎ
Ｗが形成されている点である。
【０１４０】この実施の形態では、ｎ+ 型ソース領域７
ｓおよびｎ+ 型ドレイン領域７ｄの下側にｎ型ウェル領
域ＮＷを設けたので、実施の形態７などと同じ理由で、
コンタクトホールＣＨの下方の接合部の破損が防止さ
れ、サージ耐量が増大する。
【０１４１】また、ｎ+ 型ドレイン領域７ｄの下側のｎ
型ウェル領域ＮＷと、Ｐ型シリコン基板２０と、ｎ+ 型
ソース領域７ｓの下側のｎ型ウェル領域ＮＷとでｎｐｎ
バイポーラトランジスタが形成される。このｎｐｎバイ
ポーラトランジスタのベース電流は従来のようにトレン
チ分離領域２５で遮られることはないので、従来よりも
サージ吸収能力は増大する。
【０１４２】なお、実施の形態７〜１５では、ｎ+ 型拡
散領域はフィールド酸化膜２４によって分離されていた
が、ｎ+ 型拡散領域がトレンチ分離領域２５によって分
離されていても同じ効果が得られることは言うまでもな
い。
【０１４３】［実施の形態１７］図２８（ａ）は、この
発明の実施の形態１７によるＤＲＡＭのパッド５．２お
よびその近傍の構成を示す図、図２８（ｂ）は図２８
（ａ）のＪ−Ｊ′線断面図である。
【０１４４】図２８を参照して、このＤＲＡＭが図２７
のＤＲＡＭと異なる点は、フィールドトランジスタ７の
ｎ+ 型ドレイン領域７ｄがｐ+ 型ドレイン領域７ｄ′で
置換され、ｐ+ 型ドレイン領域７ｄ′の下のｎ型ウェル
領域ＮＷに電源電位ＶＣＣ以上のバイアス電位Ｖ１が印
加されている点である。ｐ+ 型ドレイン領域７ｄ′の下
のｎ型ウェル領域ＮＷにバイアス電位Ｖ１（Ｖ１≧ＶＣ
Ｃ）が印加されているのは、パッド５．２に電源電位Ｖ
ＣＣ以下の電位、たとえば電源電位ＶＣＣおよび接地電
位ＧＮＤを含む２値信号が入力されたときに、パッド
５．２からｎ型ウェル領域ＮＷに電流が流入するのを防
止するためである。また、一般的には、入力信号レベル
Ｖｉｎが電源電位ＶＣＣを超える場合もあるが、このよ
うな場合には、Ｖ１≧（Ｖｉｎの最大値）となるような
バイアス電位Ｖ１をｐ+ 型ドレイン領域７ｄ′の下のｎ
型ウェル領域ＮＷに印加すればよい。
【０１４５】この実施の形態では、ｎ+ 型ドレイン領域
７ｄをｐ+ 型ドレイン領域７ｄ′で置換したので、ｐ+
型ドレイン領域７ｄ′と、その下側のｎ型ウェル領域Ｎ
Ｗと、ｐ型シリコン基板２０とで垂直方向のｐｎｐバイ
ポーラトランジスタが形成される。したがって、サージ
電流は、実施の形態１６で説明したｎｐｎバイポーラト
ランジスタを介して水平方向に流れる他、ｐｎｐバイポ
ーラトランジスタを介して垂直方向にも流れる。よっ
て、実施の形態１６よりもさらにサージ吸収能力が増大
する。
【０１４６】なお、図２９に示すように、図２８のＤＲ
ＡＭでｐ型とｎ型を入換えても同じ効果が得られること
は言うまでもない。ただし、この場合はｎ+ 型ドレイン
領域７ｄの下側のｐ型ウェル領域ＰＷに接地電位ＧＮＤ
以下のバイアス電位Ｖ２を印加する必要がある。
【０１４７】
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭのパ
ッド４．１〜４．Ｍ，５．１〜５．Ｎを含む部分を示す
一部省略した図である。
【図２】 図１に示したＤＲＡＭのパッド５．２および
その近傍の構成を示す拡大図である。
【図３】 この発明の実施の形態２によるＤＲＡＭのパ
ッド５．２およびその近傍の構成を示す拡大図である。
【図４】 この発明の実施の形態３によるＤＲＡＭの各
パッドに対応して設けられたウェル領域ＮＷ，ＰＷの構
成を示す図である。
【図５】 図４に示したＤＲＡＭのウェル領域ＮＷ，Ｐ
Ｗの断面図である。
【図６】 この発明の実施の形態４によるＤＲＡＭの各
パッドに対応して設けられたウェル領域ＮＷ，ＰＷを含
む部分の構成を示す図である。
【図７】 この発明の実施の形態５によるＤＲＡＭの構
成を示す一部省略した図である。
【図８】 この発明の実施の形態６によるＤＲＡＭの構
成を示す一部省略した図である。
【図９】 この発明の実施の形態７によるＤＲＡＭの構
成を示す断面図である。
【図１０】 図９に示したＤＲＡＭの改良例を示す断面
図である。
【図１１】 この発明の実施の形態８によるＤＲＡＭの
構成を示す断面図である。
【図１２】 この発明の実施の形態９によるＤＲＡＭの
パッド５．２およびその近傍の構成を示す図である。
【図１３】 図１２に示したＤＲＡＭの改良例を示す断
面図である。
【図１４】 この発明の実施の形態１０によるＤＲＡＭ
のパッド５．２およびその近傍の構成を示す図である。
【図１５】 この発明の実施の形態１１によるＤＲＡＭ
のパッド５．２およびその近傍の構成を示す図である。
【図１６】 この発明の実施の形態１２によるＤＲＡＭ
のパッド３．１および出力回路３６の構成を示す回路図
である。
【図１７】 図１６に示したパッド３．１および出力回
路３６の構成を示す図である。
【図１８】 図１７のＤ−Ｄ′線断面図である。
【図１９】 この発明の実施の形態１３によるＤＲＡＭ
のパッド３．１およびその近傍の構成を示す図である。
【図２０】 図１９のＥ−Ｅ′線断面図である。
【図２１】 図１９のＦ−Ｆ′線断面図である。
【図２２】 この発明の実施の形態１４によるＤＲＡＭ
のパッド２．１およびスイッチング回路４１の構成を示
す回路図である。
【図２３】 図２２に示したＤＲＡＭのパッド２．１お
よびスイッチング回路４１の構成を示す図である。
【図２４】 図２３のＧ−Ｇ′線断面図である。
【図２５】 この発明の実施の形態１５によるＤＲＡＭ
のパッド２．１およびその近傍の構成を示す図である。
【図２６】 図２５のＨ−Ｈ′線断面図である。
【図２７】 この発明の実施の形態１６によるＤＲＡＭ
のパッド５．２およびその近傍の構成を示す図である。
【図２８】 この発明の実施の形態１７によるＤＲＡＭ
のパッド５．２およびその近傍の構成を示す図である。
【図２９】 図２８に示したＤＲＡＭの改良例を示す断
面図である。
【図３０】 従来のＤＲＡＭのチップレイアウトを示す
図である。
【図３１】 図３０に示したＤＲＡＭの各パッドに対応
して設けられた内部保護回路の構成を示す回路図であ
る。
【図３２】 図３０に示したＤＲＡＭのパッド４．１〜
４．Ｍ，５．１〜５．Ｎを含む部分の構成を示す一部省
略した拡大図である。
【図３３】 図３１に示したＤＲＡＭの各パッドに対応
して設けられたウェル領域の構成を示す拡大図である。
【図３４】 図３２に示したＤＲＡＭのパッド５．２お
よびその近傍の構成を示す拡大図である。
【図３５】 図３４のＸ−Ｘ′線断面図である。
【図３６】 従来の他のＤＲＡＭのパッド５．２および
その近傍の構成を示す図である。
【図３７】 図３６のＹ−Ｙ′線断面図である。
【図３８】 図３６のＺ−Ｚ′線断面図である。
【図３９】 従来のさらに他のＤＲＡＭの構成を示す断
面図である。
【符号の説明】
１．１〜１．３，２．１〜２．３，３．１〜３．Ｋ，
４．１〜４．Ｍ，５．１〜５．Ｎ パッド、６ 抵抗素
子、７ フィールドトランジスタ、７ｄ ｎ+ 型ドレイ
ン領域、７ｄ′ ｐ+ 型ドレイン領域、７ｓ ｎ+ 型ソ
ース領域、７ｇ１，７ｇ２ ゲート電極、８ 抵抗素子
（ｎ+ 型拡散抵抗領域）、９ 内部保護回路、１０，１
１ 接続電極、１２ ＩＦトランジスタ、２０ ｐ型シ
リコン基板、２１〜２３ ｎ+ 型電位固定領域、２４
フィールド酸化膜、２５ トレンチ分離領域、２６ ｎ
型シリコン基板、３０，３９，３９′ 抵抗素子、３１
柱状のｎ+ 型電位固定領域、３２，３３，３５，４
０，４４ ｎ+ 型拡散領域、３４，３７，３８，４２，
４３ ｎチャネルＭＯＳトランジスタ、３４ｄ，３７
ｄ，３８ｄ，４２ｄ，４３ｄ ｎ+ 型ドレイン領域、３
４ｓ，３７ｓ，３８ｓ，４２ｓ，４３ｓ ｎ+ 型ソース
領域、３４ｇ，３７ｇ，３８ｇ，４２ｇ，４３ｇゲート
電極、３６ 出力回路、４１ スイッチング回路、５１
メモリマット、５２ ロウデコーダ、５３ コラムデ
コーダ、５４ 周辺回路領域、１ＡＬＶＣＣ，１ＡＬＶ
ＣＣ′，１ＡＬＶＢＢ，１ＡＬＶＢＢ′，１ＡＬＶＳ
Ｓ，２ＡＬＶＣＣ，２ＡＬＶＢＢ，２ＡＬＶＳＳ 電源
配線、１ＡＬＳＬ 信号配線、ＮＷ，ＢＮＷ ｎ型ウェ
ル領域、ＰＷ，ＰＷ１，ＰＷ２ ｐ型ウェル領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浦 正明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森下 玄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、少なくとも複
    数の制御クロック信号および複数のアドレス信号が外部
    から与えられる半導体記憶装置であって、 それぞれが前記複数の制御クロック信号および前記複数
    のアドレス信号の各々に対応して設けられた複数の入力
    端子、 前記複数の入力端子に共通に設けられ、第１の電源電位
    が与えられる第１の上層電源配線、 前記複数の入力端子に共通に設けられ、第２の電源電位
    が与えられる第２の上層電源配線、 各入力端子に対応して設けられた下層電源配線、 各入力端子に対応して前記半導体基板の表面に形成さ
    れ、その電位固定領域が対応の下層電源配線のみを介し
    て前記第１の上層電源配線に接続される第１の導電形式
    の第１のウェル領域、 各第１のウェル領域の表面に形成され、かつそれぞれの
    電位固定領域が前記第２の上層電源配線に接続される第
    ２の導電形式の第２および第３のウェル領域、および各
    入力端子に対応して設けられ、対応の第２のウェル領域
    の表面に形成された第１の導電形式のフィールドトラン
    ジスタと、対応の第３のウェル領域の表面に形成された
    第１の導電形式の拡散抵抗素子とを含み、対応の入力端
    子に流入したサージ電流から内部を保護するための内部
    保護手段を備える、半導体記憶装置。
  2. 【請求項２】 半導体基板上に形成され、少なくとも複
    数の制御クロック信号および複数のアドレス信号が外部
    から与えられる半導体記憶装置であって、 それぞれが前記複数の制御クロック信号および前記複数
    のアドレス信号の各々に対応して設けられた複数の入力
    端子、 前記複数の入力端子に共通に設けられ、第１の電源電位
    が与えられる第１の電源配線、 前記複数の入力端子に共通に設けられ、第２の電源電位
    が与えられる第２の電源配線、 各入力端子に対応して前記半導体基板の表面に形成さ
    れ、その電位固定領域が前記第１の電源配線に接続され
    る第１の導電形式の第１のウェル領域、 各第１のウェル領域の表面に形成され、かつそれぞれの
    電位固定領域が前記第２の電源配線に接続される第２の
    導電形式の第２および第３のウェル領域、および各入力
    端子に対応して設けられ、対応の第２のウェル領域の表
    面に形成された第１の導電形式のフィールドトランジス
    タと、対応の第３のウェル領域の表面に形成され、その
    入力側の端部と前記第１のウェル領域の電位固定領域と
    の間の距離が所定値以上に設定された第１の導電形式の
    拡散抵抗素子とを含み、対応の入力端子に流入したサー
    ジ電流から内部を保護するための内部保護手段を備え
    る、半導体記憶装置。
  3. 【請求項３】 半導体基板上に形成され、少なくとも複
    数の制御クロック信号および複数のアドレス信号が外部
    から与えられる半導体記憶装置であって、 それぞれが前記複数の制御クロック信号および前記複数
    のアドレス信号の各々に対応して設けられた複数の入力
    端子、 前記複数の入力端子に共通に設けられ、第１の電源電位
    が与えられる第１の電源配線、 前記複数の入力端子に共通に設けられ、第２の電源電位
    が与えられる第２の電源配線、 各入力端子に対応して前記半導体基板の表面に形成さ
    れ、該表面から内部に向かって柱状に形成された電位固
    定領域を含み、該電位固定領域が前記第１の電源配線に
    接続される第１の導電形式の第１のウェル領域、 各入力端子に対応して前記第１のウェル領域の表面に形
    成され、かつそれぞれの電位固定領域が前記第２の電源
    配線に接続される第２の導電形式の第２および第３のウ
    ェル領域、および各入力端子に対応して設けられ、対応
    の第２のウェル領域の表面に形成された第１の導電形式
    のフィールドトランジスタと、対応の第３のウェル領域
    の表面に形成された第１の導電形式の拡散抵抗素子とを
    含み、対応の入力端子に流入したサージ電流から内部を
    保護するための内部保護手段を備える、半導体記憶装
    置。
  4. 【請求項４】 半導体基板上に形成され、少なくとも複
    数の制御クロック信号および複数のアドレス信号が外部
    から与えられる半導体記憶装置であって、 それぞれが前記複数の制御クロック信号および前記複数
    のアドレス信号の各々に対応して設けられた複数の入力
    端子、 前記複数の入力端子に共通に設けられ、第１の電源電位
    が与えられる第１の電源配線、 前記複数の入力端子に共通に設けられ、第２の電源電位
    が与えられる第２の電源配線、 各入力端子に対応して設けられた抵抗素子、 各入力端子に対応して前記半導体基板の表面に形成さ
    れ、その電位固定領域が対応の抵抗素子を介して前記第
    １の電源配線に接続される第１の導電形式の第１のウェ
    ル領域、 各入力端子に対応して前記第１のウェル領域の表面に形
    成され、かつそれぞれの電位固定領域が前記第２の電源
    配線に接続される第２の導電形式の第２および第３のウ
    ェル領域、および各入力端子に対応して設けられ、対応
    の第２のウェル領域の表面に形成された第１の導電形式
    のフィールドトランジスタと、対応の第３のウェル領域
    の表面に形成された第１の導電形式の拡散抵抗素子とを
    含み、対応の入力端子に流入したサージ電流から内部を
    保護するための内部保護手段を備える、半導体記憶装
    置。
  5. 【請求項５】 前記第２および第３のウェル領域は連続
    的に形成されている、請求項１ないし４のいずれかに記
    載の半導体記憶装置。
  6. 【請求項６】 半導体基板上に形成され、少なくとも複
    数の制御クロック信号および複数のアドレス信号が外部
    から与えられる半導体記憶装置であって、 それぞれが前記複数の制御クロック信号および前記複数
    のアドレス信号の各々に対応して設けられた複数の入力
    端子、 前記複数の入力端子に共通に設けられ、第１の電源電位
    が与えられる第１の電源配線、 前記複数の入力端子に共通に設けられ、第２の電源電位
    が与えられる第２の電源配線、 各入力端子に対応して前記半導体基板の表面に形成さ
    れ、その電位固定領域が前記第１の電源配線に接続され
    る第１の導電形式の第１のウェル領域、 各第１のウェル領域の表面に形成され、その電位固定領
    域が前記第２の電源配線に接続される第２の導電形式の
    第２のウェル領域、および各入力端子に対応して設けら
    れ、対応の第２のウェル領域の表面に形成された第１の
    導電形式のフィールドトランジスタおよび第１の導電形
    式の拡散抵抗素子を含み、対応の入力端子に流入したサ
    ージ電流から内部を保護するための内部保護手段を備え
    る、半導体記憶装置。
  7. 【請求項７】 隣接する少なくとも２つの第１のウェル
    領域が連続的に形成されている、請求項１ないし６のい
    ずれかに記載の半導体記憶装置。
  8. 【請求項８】 半導体基板上に形成され、少なくとも複
    数の制御クロック信号および複数のアドレス信号が外部
    から与えられる半導体記憶装置であって、 それぞれが前記複数の制御クロック信号および前記複数
    のアドレス信号の各々に対応して設けられ、１または２
    以上のグループにグループ化された複数の入力端子、 前記複数の入力端子に共通に設けられ、第１の電源電位
    が与えられる第１の上層電源配線、 前記複数の入力端子に共通に設けられ、第２の電源電位
    が与えられる第２の上層電源配線、 入力端子の各グループに対応して設けられた下層電源配
    線、 入力端子の各グループに対応して前記半導体基板の表面
    に形成され、その電位固定領域が対応の下層電源配線の
    みを介して前記第１の上層電源配線に接続される第１の
    導電形式の第１のウェル領域、 各入力端子に対応して対応の第１のウェル領域の表面に
    形成され、かつそれぞれの電位固定領域が第２の上層電
    源配線に接続される第２の導電形式の第２および第３の
    ウェル領域、および各入力端子に対応して設けられ、対
    応の第２のウェル領域の表面に形成された第１の導電形
    式のフィールドトランジスタと、対応の第３のウェル領
    域の表面に形成された第１の導電形式の拡散抵抗素子と
    を含み、対応の入力端子に流入したサージ電流から内部
    を保護するための内部保護手段を備える、半導体記憶装
    置。
  9. 【請求項９】 半導体基板上に形成され、少なくとも複
    数の制御クロック信号および複数のアドレス信号が外部
    から与えられる半導体記憶装置であって、 それぞれが前記複数の制御クロック信号および前記複数
    のアドレス信号の各々に対応して設けられ、１または２
    以上のグループにグループ化された複数の入力端子、 前記複数の入力端子に共通に設けられ、第１の電源電位
    が与えられる第１の電源配線、 前記複数の入力端子に共通に設けられ、第２の電源電位
    が与えられる第２の電源配線、 入力端子の各グループに対応して前記半導体基板の表面
    に形成され、その電位固定領域が前記第１の電源配線に
    接続される第１の導電形式の第１のウェル領域、 各入力端子に対応して対応の第１のウェル領域の表面に
    形成され、かつそれぞれの電位固定領域が前記第２の電
    源配線に接続される第２の導電形式の第２および第３の
    ウェル領域、および各入力端子に対応して設けられ、対
    応の第２のウェル領域の表面に形成された第１の導電形
    式のフィールドトランジスタと、対応の第３のウェル領
    域の表面に形成された第１の導電形式の拡散抵抗素子と
    を含み、対応の入力端子に流入したサージ電流から内部
    を保護するための内部保護手段を備える、半導体記憶装
    置。
  10. 【請求項１０】 前記内部保護手段の拡散抵抗素子の入
    力側の端部と前記第１のウェル領域の電位固定領域との
    間の距離が所定値以上に設定されている、請求項９に記
    載の半導体記憶装置。
  11. 【請求項１１】 前記第１のウェル領域の電位固定領域
    が該第１のウェル領域の表面から内部に向かって柱状に
    形成されている、請求項９に記載の半導体記憶装置。
  12. 【請求項１２】 さらに、入力端子の各グループに対応
    して設けられた抵抗素子を備え、前記第１のウェル領域
    の電位固定領域が対応の抵抗素子を介して前記第１の電
    源配線に接続されている、請求項９に記載の半導体記憶
    装置。
  13. 【請求項１３】 前記第２および第３のウェル領域は連
    続的に形成されている、請求項８ないし１２のいずれか
    に記載の半導体記憶装置。
  14. 【請求項１４】 半導体基板上に形成された半導体装置
    であって、 外部から信号が入力される入力端子、 前記入力端子に入力された信号に応答して所定の動作を
    行なう内部回路、 前記半導体基板の表面に形成され金属配線によって前記
    入力端子および前記内部回路に接続される第１の不純物
    拡散領域を含み、前記入力端子に流入したサージ電流か
    ら前記内部回路を保護するための内部保護手段、および
    前記内部保護手段の前記第１の不純物拡散領域の下側の
    半導体基板部分のうちの少なくとも該第１の不純物拡散
    領域と前記金属配線との接触部に対応する部分に形成さ
    れた該第１の不純物拡散領域よりも不純物濃度が低い第
    ２の不純物拡散領域を備える、半導体装置。
  15. 【請求項１５】 半導体基板上に形成された半導体装置
    であって、 外部から信号が入力される入力端子、 前記入力端子に入力された信号に応答して所定の動作を
    行なう内部回路、 前記半導体基板の表面に形成され金属配線によって前記
    入力端子および前記内部回路に接続される第１の不純物
    拡散領域を含み、前記入力端子に流入したサージ電流か
    ら前記内部回路を保護するための内部保護手段、および
    前記内部保護手段の前記第１の不純物拡散領域に近接し
    て形成され固定電位が与えられる第２の不純物拡散領域
    を備える、半導体装置。
  16. 【請求項１６】 さらに、前記内部保護手段の前記第１
    の不純物拡散領域の下側の半導体基板部分のうちの少な
    くとも該第１の不純物拡散領域と前記金属配線との接触
    部に対応する部分に形成された該第１の不純物拡散領域
    よりも不純物濃度が低い第３の不純物拡散領域を備え
    る、請求項１５に記載の半導体装置。
  17. 【請求項１７】 さらに、前記内部保護手段の前記第１
    の不純物拡散領域に近接して形成された第４の不純物拡
    散領域を備え、 前記第２の不純物拡散領域は、前記第４の不純物拡散領
    域の表面に形成され、かつ前記第４の不純物拡散領域よ
    りも不純物濃度が高い、請求項１６に記載の半導体装
    置。
  18. 【請求項１８】 半導体基板上に形成された半導体装置
    であって、 外部から信号が入力される入力端子、 前記入力端子に入力された信号に応答して所定の動作を
    行なう内部回路、 前記半導体基板の表面に形成された第１の不純物拡散領
    域を含み、前記入力端子に入力したサージ電流から前記
    内部回路を保護するための内部保護手段、および前記内
    部保護手段の前記第１の不純物拡散領域の表面に形成さ
    れ、金属配線によって前記入力端子および前記内部保護
    手段に接続される前記第１の不純物拡散領域よりも不純
    物濃度が高い第２の不純物拡散領域を備える、半導体装
    置。
  19. 【請求項１９】 前記内部保護手段の前記第１の不純物
    拡散領域は拡散抵抗素子を構成する、請求項１４ないし
    １８のいずれかに記載の半導体装置。
  20. 【請求項２０】 半導体基板上に形成された半導体装置
    であって、 外部から信号が入力される入力端子、 前記入力端子に流入したサージ電流から内部を保護する
    ための内部保護手段、 金属配線によって前記入力端子に接続される第１の不純
    物拡散領域を含み、前記入力端子に入力された信号に応
    答して所定の動作を行なう内部回路、および前記内部回
    路の前記第１の不純物拡散領域の下側の半導体基板部分
    のうちの少なくとも該第１の不純物拡散領域と前記金属
    配線との接触部に対応する部分に形成された該第１の不
    純物拡散領域よりも不純物濃度が低い第２の不純物拡散
    領域を備える、半導体装置。
  21. 【請求項２１】 半導体基板上に形成された半導体装置
    であって、 外部から信号が入力される入力端子、 前記入力端子に入力したサージ電流から内部を保護する
    ための内部保護手段、 金属配線によって前記入力端子に接続される第１の不純
    物拡散領域を含み、前記入力端子に入力された信号に応
    答して所定の動作を行なう内部回路、および前記内部回
    路の前記第１の不純物拡散領域に近接して形成され固定
    電位が与えられる第２の不純物拡散領域を備える、半導
    体装置。
  22. 【請求項２２】 さらに、前記内部回路の前記第１の不
    純物拡散領域の下側の半導体基板部分のうちの少なくと
    も該第１の不純物拡散領域と前記金属配線との接触部に
    対応する部分に形成された該第１の不純物拡散領域より
    も不純物濃度が低い第３の不純物拡散領域を備える、請
    求項２１に記載の半導体装置。
  23. 【請求項２３】 さらに、前記内部回路の前記第１の不
    純物拡散領域に近接して形成された第４の不純物拡散領
    域を備え、 前記第２の不純物拡散領域は、前記第４の不純物拡散領
    域の表面に形成され、かつ前記第４の不純物拡散領域よ
    りも不純物濃度が高い、請求項２２に記載の半導体装
    置。
  24. 【請求項２４】 半導体基板上に形成された半導体装置
    であって、 外部から入力された信号に応答して所定の動作を行なう
    内部回路、 前記半導体基板の表面に形成される第１の不純物拡散領
    域を含み、前記内部手段の出力信号を増幅するための出
    力トランジスタ、 金属配線によって前記出力トランジスタの前記第１の不
    純物拡散領域に接続され、前記出力トランジスタによっ
    て増幅された前記内部回路の出力信号を外部に出力する
    ための出力端子、および前記出力トランジスタの前記第
    １の不純物拡散領域の下側の半導体基板部分のうちの少
    なくとも該第１の不純物拡散領域と前記金属配線との接
    触部に対応する部分に形成された該第１の不純物を拡散
    領域よりも不純物濃度が低い第２の不純物拡散領域を備
    える、半導体装置。
  25. 【請求項２５】 半導体基板上に形成された半導体装置
    であって、 外部から入力された信号に応答して所定の動作を行なう
    内部回路、 前記半導体基板の表面に形成される第１の不純物拡散領
    域を含み、前記内部回路の出力信号を増幅するための出
    力トランジスタ、 金属配線によって前記出力トランジスタの前記第１の不
    純物拡散領域に接続され、前記出力トランジスタによっ
    て増幅された前記内部回路の出力信号を外部に出力する
    ための出力端子、および前記出力トランジスタの前記第
    １の不純物拡散領域に近接して形成され固定電位が与え
    られる第２の不純物拡散領域を備える、半導体装置。
  26. 【請求項２６】 さらに、前記出力トランジスタの前記
    第１の不純物拡散領域の下側の半導体基板部分のうちの
    少なくとも該第１の不純物拡散領域と前記金属配線との
    接触部に対応する部分に形成された該第１の不純物拡散
    領域よりも不純物濃度が低い第３の不純物拡散領域を備
    える、請求項２５に記載の半導体装置。
  27. 【請求項２７】 さらに、前記出力トランジスタの前記
    第１の不純物拡散領域に近接して形成された第４の不純
    物拡散領域を備え、 前記第２の不純物拡散領域は、前記第４の不純物拡散領
    域の表面に形成され、かつ前記第４の不純物拡散領域よ
    りも不純物濃度が高い、請求項２６に記載の半導体装
    置。
  28. 【請求項２８】 半導体基板上に形成された半導体装置
    であって、 外部から入力された信号に応答して所定の動作を行なう
    内部回路、 外部から前記内部回路に電源電圧を与えるための電源端
    子、 前記半導体基板の表面に形成され金属配線によって前記
    内部回路および前記電源端子に接続される第１の不純物
    拡散領域を含み、前記電源端子から前記内部回路へ前記
    電源電圧を供給し、またはその供給を停止するためのト
    ランジスタ、および前記トランジスタのうちの前記第１
    の不純物拡散領域の下側の半導体基板部分のうちの少な
    くとも該第１の不純物拡散領域と前記金属配線との接触
    部に対応する部分に形成された該第１の不純物拡散領域
    よりも不純物濃度が低い第２の不純物拡散領域を備え
    る、半導体装置。
  29. 【請求項２９】 半導体基板上に形成された半導体装置
    であって、 外部から入力された信号に応答して所定の動作を行なう
    内部回路、 外部から前記内部回路に電源電圧を与えるための電源端
    子、 前記半導体基板の表面に形成され金属配線によって前記
    内部回路および前記電源端子に接続される第１の不純物
    拡散領域を含み、前記電源端子から前記内部回路へ前記
    電源電圧を供給し、またはその供給を停止するためのト
    ランジスタ、および前記トランジスタの前記第１の不純
    物拡散領域に近接して形成され固定電位が与えられる第
    ２の不純物拡散領域を備える、半導体装置。
  30. 【請求項３０】 さらに、前記トランジスタの前記第１
    の不純物拡散領域の下側の半導体基板部分のうちの少な
    くとも該第１の不純物拡散領域と前記金属配線との接触
    部に対応する部分に形成された該第１の不純物拡散領域
    よりも不純物濃度が低い第３の不純物拡散領域を備え
    る、請求項２９に記載の半導体装置。
  31. 【請求項３１】 さらに、前記トランジスタの前記第１
    の不純物拡散領域に近接して形成された第４の不純物拡
    散領域を備え、 前記第２の不純物拡散領域は、前記第４の不純物拡散領
    域の表面に形成され、かつ前記第４の不純物拡散領域よ
    りも不純物濃度が高い、請求項３０に記載の半導体装
    置。
  32. 【請求項３２】 半導体基板上に形成された半導体装置
    であって、 外部から信号が入力される入力端子、 前記入力端子に入力された信号に応答して所定の動作を
    行なう内部回路、 前記半導体基板の表面に形成された前記半導体基板と異
    なる導電形式の第１の不純物拡散領域と、前記第１の不
    純物拡散領域の表面に形成され前記入力端子および前記
    内部回路に接続される前記半導体基板と同一の導電形式
    の第２の不純物拡散領域と、前記第１の不純物拡散領域
    に近接して形成された前記半導体基板と異なる導電形式
    の第３の不純物拡散領域と、前記第３の不純物拡散領域
    の表面に形成され固定電位が与えられる前記半導体基板
    と同一の導電形式の第４の不純物拡散領域とを含み、前
    記入力端子に入力したサージ電流から前記内部回路を保
    護するための内部保護手段を備える、半導体装置。
  33. 【請求項３３】 前記第１の不純物拡散領域には、通常
    時における前記入力端子から該第１の不純物拡散領域へ
    の電流の流入を防止するためのバイアス電位が与えられ
    る、請求項３２に記載の半導体装置。
  34. 【請求項３４】 前記半導体装置は、前記半導体基板上
    にトレンチ分離構成で形成される、請求項１４ないし３
    ３のいずれかに記載の半導体装置。
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