JPH0955483A - 半導体記憶装置 - Google Patents
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-
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-
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】
【課題】 半導体記憶装置において、ラッチアップの発
生の防止などを図ることによってトリプルウェル構造の
改良を図る。 【解決手段】 半導体記憶装置のメモリセル領域のＰ型
ウェル領域１４には、Ｐ + 型不純物領域１４ｂを通じて
基板電位を印加し、周辺回路領域のＰ型ウェル領域１３
にはＰ+ 型不純物領域１３ｂを通じて接地電位を印加す
る。
生の防止などを図ることによってトリプルウェル構造の
改良を図る。 【解決手段】 半導体記憶装置のメモリセル領域のＰ型
ウェル領域１４には、Ｐ + 型不純物領域１４ｂを通じて
基板電位を印加し、周辺回路領域のＰ型ウェル領域１３
にはＰ+ 型不純物領域１３ｂを通じて接地電位を印加す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に半導体基板の表面に設けられたウェル領域の
構造に関する。
関し、特に半導体基板の表面に設けられたウェル領域の
構造に関する。
【０００２】
【従来の技術】図５３は、従来の周辺回路領域とメモリ
セル領域とを有する半導体記憶装置の断面図を示す。図
５３を参照して、Ｐ型の半導体基板１０１の主表面上に
はｎ型ウェル１０３と１０５とが所定の間隔を隔てて形
成されている。ｎ型ウェル１０３の主表面上の所定領域
にはＰ型ＭＯＳ電界効果トランジスタ（以下、「ＦＥ
Ｔ」という。）が形成されている。ｎ型ウェル１０５の
主表面上の所定領域にはＰ型ＭＯＳＦＥＴが形成されて
いる。一方、ｎ型ウェル１０３とｎ型ウェル１０５との
間に位置する半導体基板１０１の主表面上にはｎ型ＭＯ
ＳＦＥＴが形成されている。以上の２個のＰ型ＭＯＳＦ
ＥＴと１個のｎ型ＭＯＳＦＥＴとによって周辺回路領域
が構成されている。
セル領域とを有する半導体記憶装置の断面図を示す。図
５３を参照して、Ｐ型の半導体基板１０１の主表面上に
はｎ型ウェル１０３と１０５とが所定の間隔を隔てて形
成されている。ｎ型ウェル１０３の主表面上の所定領域
にはＰ型ＭＯＳ電界効果トランジスタ（以下、「ＦＥ
Ｔ」という。）が形成されている。ｎ型ウェル１０５の
主表面上の所定領域にはＰ型ＭＯＳＦＥＴが形成されて
いる。一方、ｎ型ウェル１０３とｎ型ウェル１０５との
間に位置する半導体基板１０１の主表面上にはｎ型ＭＯ
ＳＦＥＴが形成されている。以上の２個のＰ型ＭＯＳＦ
ＥＴと１個のｎ型ＭＯＳＦＥＴとによって周辺回路領域
が構成されている。
【０００３】また、周辺回路領域とは素子分離絶縁膜１
０７によって隔てられた位置に、半導体基板１０１の主
表面上の所定領域に直接、ｎ型ＭＯＳＦＥＴが形成され
ている。そのｎ型ＭＯＳＦＥＴの一方のソース／ドレイ
ン領域に接続するようにトレンチタイプキャパシタが形
成されている。そのｎ型ＭＯＳＦＥＴと、トレンチタイ
プキャパシタとによってメモリセル領域が構成されてい
る。
０７によって隔てられた位置に、半導体基板１０１の主
表面上の所定領域に直接、ｎ型ＭＯＳＦＥＴが形成され
ている。そのｎ型ＭＯＳＦＥＴの一方のソース／ドレイ
ン領域に接続するようにトレンチタイプキャパシタが形
成されている。そのｎ型ＭＯＳＦＥＴと、トレンチタイ
プキャパシタとによってメモリセル領域が構成されてい
る。
【０００４】また、半導体基板１０１、ｎ型ウェル１０
３、およびｎ型ウェル１０５にはそれぞれ電位を固定す
るための不純物領域１０１ａ、１０３ａおよび１０５ａ
が形成されている。
３、およびｎ型ウェル１０５にはそれぞれ電位を固定す
るための不純物領域１０１ａ、１０３ａおよび１０５ａ
が形成されている。
【０００５】さらに、半導体基板１０１の主表面上に
は、必要な領域に素子分離絶縁膜１０９、１１１、１１
３、１１５および１１７が形成されている。
は、必要な領域に素子分離絶縁膜１０９、１１１、１１
３、１１５および１１７が形成されている。
【０００６】一般に、トランジスタの高速化のためには
バックゲートバイアスをかけない方が好ましい。しか
し、ダイナミックランダムアクセスメモリ（以下、「Ｄ
ＲＡＭ」という。）のメモリセル部のようにソフトエラ
ー対策や素子分離耐圧の向上のためにバックゲートバイ
アスをかけた方が良い場合もある。このため、それぞれ
のトランジスタのそれぞれに対して最も適したバックゲ
ートバイアスをかけることが最も望ましい。
バックゲートバイアスをかけない方が好ましい。しか
し、ダイナミックランダムアクセスメモリ（以下、「Ｄ
ＲＡＭ」という。）のメモリセル部のようにソフトエラ
ー対策や素子分離耐圧の向上のためにバックゲートバイ
アスをかけた方が良い場合もある。このため、それぞれ
のトランジスタのそれぞれに対して最も適したバックゲ
ートバイアスをかけることが最も望ましい。
【０００７】この点において、前述の図５３に示された
従来の半導体記憶装置では、それぞれのトランジスタ１
３１、１３３および１３５のバックゲートバイアスは半
導体基板１０１の電圧によってすべて同一に固定され
る。このため、従来では、それぞれのトランジスタのそ
れぞれに対して最適なバックゲートバイアスをかけるこ
とは困難であった。
従来の半導体記憶装置では、それぞれのトランジスタ１
３１、１３３および１３５のバックゲートバイアスは半
導体基板１０１の電圧によってすべて同一に固定され
る。このため、従来では、それぞれのトランジスタのそ
れぞれに対して最適なバックゲートバイアスをかけるこ
とは困難であった。
【０００８】また、従来の半導体記憶装置では、素子の
微細化に伴ってラッチアップ現象およびソフトエラーな
どの問題が発生した。
微細化に伴ってラッチアップ現象およびソフトエラーな
どの問題が発生した。
【０００９】さらに、半導体記憶装置の高性能化に伴っ
て入力保護回路特性についても問題が生じる場合があっ
た。
て入力保護回路特性についても問題が生じる場合があっ
た。
【００１０】
【発明が解決しようとする課題】従来の半導体記憶装置
では、前述のようにそれぞれのトランジスタに対して、
独立に最適なバックゲートバイアスをかけることが困難
であった。
では、前述のようにそれぞれのトランジスタに対して、
独立に最適なバックゲートバイアスをかけることが困難
であった。
【００１１】その一方で、メモリセル部には内部回路に
より発生する基板電位（以下、「ＶＢＢ」という。）を
印加したいが、相補型電界効果トランジスタ（以下、
「ＣＭＯＳＦＥＴ」という。）部分も同様にＶＢＢを印
加するとラッチアップ発生の問題がある。
より発生する基板電位（以下、「ＶＢＢ」という。）を
印加したいが、相補型電界効果トランジスタ（以下、
「ＣＭＯＳＦＥＴ」という。）部分も同様にＶＢＢを印
加するとラッチアップ発生の問題がある。
【００１２】ここで、一般的にラッチアップとは、バル
クＣＭＯＳ構造において、寄生のサイリスタ素子が導通
状態となり、ＣＭＯＳ回路の電源端子間などに大電流が
流れ、回路動作が阻害されたり、ＩＣ自体が破壊される
現象をいう。図５４はＮウェル構造のバルクＣＭＯＳ
ＩＣの寄生サイリスタ構造を示す。このような構造でた
とえば、ｎ+ のドレイン１３０２にＶｓｓよりも低い電
圧が印加され、ｎ+ 領域１３０２からｐ型基板１３００
に電子が注入されたとする。その一部はｎウェル１３０
３（横型ｎｐｎトランジスタＴｎｐｎのコレクタ）に集
められ、ｎウェル１３０３の中を通ってｎ+ 領域１３０
４に達する。この電流は、図５４においてウェル１３０
３の抵抗１３０５を流れることになる。この電流が十分
大きく、抵抗１３０５による電圧降下により、ｐＭＯＳ
のソース側のｐｎ接合が順バイアスされると、縦型のｐ
ｎｐのトランジスタ１３０６が導通状態となり、ｐ型基
板１３００内をホールによるコレクタ電流が流れる。こ
の電流が、抵抗１３０９による電圧降下によりｎＭＯＳ
トランジスタのソース側のｐｎ接合が順バイアスされる
ほどに大きいと、今度は横型ｎｐｎトランジスタが導通
状態となり、そのコレクタ電流がｐｎｐトランジスタ１
３０６をより深い導通状態にする。このようにして正帰
還が加わった状態では、始めにトリガとなったｎ+ のド
レインからの電流とは無関係にＶｃｃとＶｓｓ間に大電
流が流れたままの状態になる。この状態から抜け出すに
は寄生サイリスタに流れ込む電流（ホールディング電
流）自体を切らなければならない。ラッチアップは、Ｃ
ＭＯＳ ＩＣが微細化されるにつれて、寄生サイリスタ
の特性が向上するという傾向があり、ＣＭＯＳ ＩＣの
高集積化のためには重大な問題になっている。
クＣＭＯＳ構造において、寄生のサイリスタ素子が導通
状態となり、ＣＭＯＳ回路の電源端子間などに大電流が
流れ、回路動作が阻害されたり、ＩＣ自体が破壊される
現象をいう。図５４はＮウェル構造のバルクＣＭＯＳ
ＩＣの寄生サイリスタ構造を示す。このような構造でた
とえば、ｎ+ のドレイン１３０２にＶｓｓよりも低い電
圧が印加され、ｎ+ 領域１３０２からｐ型基板１３００
に電子が注入されたとする。その一部はｎウェル１３０
３（横型ｎｐｎトランジスタＴｎｐｎのコレクタ）に集
められ、ｎウェル１３０３の中を通ってｎ+ 領域１３０
４に達する。この電流は、図５４においてウェル１３０
３の抵抗１３０５を流れることになる。この電流が十分
大きく、抵抗１３０５による電圧降下により、ｐＭＯＳ
のソース側のｐｎ接合が順バイアスされると、縦型のｐ
ｎｐのトランジスタ１３０６が導通状態となり、ｐ型基
板１３００内をホールによるコレクタ電流が流れる。こ
の電流が、抵抗１３０９による電圧降下によりｎＭＯＳ
トランジスタのソース側のｐｎ接合が順バイアスされる
ほどに大きいと、今度は横型ｎｐｎトランジスタが導通
状態となり、そのコレクタ電流がｐｎｐトランジスタ１
３０６をより深い導通状態にする。このようにして正帰
還が加わった状態では、始めにトリガとなったｎ+ のド
レインからの電流とは無関係にＶｃｃとＶｓｓ間に大電
流が流れたままの状態になる。この状態から抜け出すに
は寄生サイリスタに流れ込む電流（ホールディング電
流）自体を切らなければならない。ラッチアップは、Ｃ
ＭＯＳ ＩＣが微細化されるにつれて、寄生サイリスタ
の特性が向上するという傾向があり、ＣＭＯＳ ＩＣの
高集積化のためには重大な問題になっている。
【００１３】すなわち、ＣＭＯＳＦＥＴを含む部分に、
内部回路により発生する基板電位ＶＢＢを印加すると、
図５５に示すように、電源の投入時の電源電位Ｖｃｃの
立上がりの際に、ＶＢＢが急激に変動する。この際、ラ
ッチアップが発生する場合がある。
内部回路により発生する基板電位ＶＢＢを印加すると、
図５５に示すように、電源の投入時の電源電位Ｖｃｃの
立上がりの際に、ＶＢＢが急激に変動する。この際、ラ
ッチアップが発生する場合がある。
【００１４】すなわち、ＣＭＯＳ回路系では、Ｐチャネ
ルトランジスタ領域とｎチャネルトランジスタ領域が混
在することによって、寄生サイリスタ構造を持つので、
前述のようにいわゆるラッチアップ現象が発生する。特
に、基板電位が、外部から印加された接地電位などの強
い供給能力を持つ場合以外に内部回路により発生する基
板電位ＶＢＢを印加する場合には、そのＶＢＢの電位の
変動がラッチアップの発生原因となる場合が多い。すな
わち、電源投入時に、まだ内部回路により発生する基板
電位ＶＢＢが確定していないとき、電源投入によって電
源線ノードの電位が急速に立上がる。このため、これと
基板との結合容量を介して、基板電位が上昇する。その
結果、基板電位が正電位となると、Ｐ型基板とＮ型のソ
ース／ドレイン領域との接合が順方向バイアスとなり、
ラッチアップが発生する。
ルトランジスタ領域とｎチャネルトランジスタ領域が混
在することによって、寄生サイリスタ構造を持つので、
前述のようにいわゆるラッチアップ現象が発生する。特
に、基板電位が、外部から印加された接地電位などの強
い供給能力を持つ場合以外に内部回路により発生する基
板電位ＶＢＢを印加する場合には、そのＶＢＢの電位の
変動がラッチアップの発生原因となる場合が多い。すな
わち、電源投入時に、まだ内部回路により発生する基板
電位ＶＢＢが確定していないとき、電源投入によって電
源線ノードの電位が急速に立上がる。このため、これと
基板との結合容量を介して、基板電位が上昇する。その
結果、基板電位が正電位となると、Ｐ型基板とＮ型のソ
ース／ドレイン領域との接合が順方向バイアスとなり、
ラッチアップが発生する。
【００１５】また、素子の微細化に伴って顕著となるソ
フトエラーの発生、素子分離構造の複雑化および、半導
体装置の高性能化に伴って発生する入力保護回路の低い
性能も問題となる。
フトエラーの発生、素子分離構造の複雑化および、半導
体装置の高性能化に伴って発生する入力保護回路の低い
性能も問題となる。
【００１６】
【課題を解決するための手段】請求項１ないし３におけ
る半導体記憶装置は、メモリセル領域と周辺回路領域と
を含む半導体記憶装置であって、第１のウェル領域と、
メモリセル電界効果トランジスタと、第２のウェル領域
と、半導体領域と、第１の電界効果トランジスタと、第
２の電界効果トランジスタとを備えている。第１のウェ
ル領域は第１導電型を有している。メモリセル電界効果
トランジスタは、第１のウェル領域の表面に形成されて
おり、第２導電型を有している。第２のウェル領域は、
第２導電型を有している。半導体領域は第１導電型を有
している。第１の電界効果トランジスタは、第２のウェ
ル領域の表面に形成されており、第１導電型を有してい
る。第２の電界効果トランジスタは半導体領域の表面に
形成されており、第２導電型を有している。第１の電界
効果トランジスタと第２の電界効果トランジスタは相補
型電界効果トランジスタを構成している。メモリセル領
域の第１のウェル領域には、内部回路により発生する基
板電位が印加されており、かつ周辺回路領域の半導体領
域には接地電位が印加されている。
る半導体記憶装置は、メモリセル領域と周辺回路領域と
を含む半導体記憶装置であって、第１のウェル領域と、
メモリセル電界効果トランジスタと、第２のウェル領域
と、半導体領域と、第１の電界効果トランジスタと、第
２の電界効果トランジスタとを備えている。第１のウェ
ル領域は第１導電型を有している。メモリセル電界効果
トランジスタは、第１のウェル領域の表面に形成されて
おり、第２導電型を有している。第２のウェル領域は、
第２導電型を有している。半導体領域は第１導電型を有
している。第１の電界効果トランジスタは、第２のウェ
ル領域の表面に形成されており、第１導電型を有してい
る。第２の電界効果トランジスタは半導体領域の表面に
形成されており、第２導電型を有している。第１の電界
効果トランジスタと第２の電界効果トランジスタは相補
型電界効果トランジスタを構成している。メモリセル領
域の第１のウェル領域には、内部回路により発生する基
板電位が印加されており、かつ周辺回路領域の半導体領
域には接地電位が印加されている。
【００１７】請求項４における半導体記憶装置は、メモ
リセル領域と周辺回路領域とを含む半導体記憶装置であ
って、半導体基板と、第１のウェル領域と、メモリセル
電界効果トランジスタと、第２のウェル領域と、第３の
ウェル領域と、第４のウェル領域と、第１の電界効果ト
ランジスタと、第２の電界効果トランジスタとを備えて
いる。半導体基板は、主表面を有し、第１導電型を有す
る。第１のウェル領域は、半導体基板の主表面上に形成
されており、第１導電型を有する。メモリセル電界効果
トランジスタは、第１のウェル領域の表面に形成されて
おり、第２導電型を有する。第２のウェル領域は、半導
体基板の主表面に形成されており、第２導電型を有す
る。第３のウェル領域は、半導体基板の主表面に形成さ
れており、第１導電型を有する。第４のウェル領域は、
第３のウェル領域を覆うように形成されており、第２導
電型を有する。第１の電界効果トランジスタは、第２の
ウェル領域の表面に形成されており、第１導電型を有す
る。第２の電界効果トランジスタは第３のウェル領域に
形成されており、第２導電型を有する。第１の電界効果
トランジスタと第２の電界効果トランジスタは相補型電
界効果トランジスタを構成している。第２導電型の第２
のウェル領域と第２導電型の第４のウェル領域とが所定
の間隔を隔てて第１導電型の半導体基板によって分離さ
れるように形成されている。
リセル領域と周辺回路領域とを含む半導体記憶装置であ
って、半導体基板と、第１のウェル領域と、メモリセル
電界効果トランジスタと、第２のウェル領域と、第３の
ウェル領域と、第４のウェル領域と、第１の電界効果ト
ランジスタと、第２の電界効果トランジスタとを備えて
いる。半導体基板は、主表面を有し、第１導電型を有す
る。第１のウェル領域は、半導体基板の主表面上に形成
されており、第１導電型を有する。メモリセル電界効果
トランジスタは、第１のウェル領域の表面に形成されて
おり、第２導電型を有する。第２のウェル領域は、半導
体基板の主表面に形成されており、第２導電型を有す
る。第３のウェル領域は、半導体基板の主表面に形成さ
れており、第１導電型を有する。第４のウェル領域は、
第３のウェル領域を覆うように形成されており、第２導
電型を有する。第１の電界効果トランジスタは、第２の
ウェル領域の表面に形成されており、第１導電型を有す
る。第２の電界効果トランジスタは第３のウェル領域に
形成されており、第２導電型を有する。第１の電界効果
トランジスタと第２の電界効果トランジスタは相補型電
界効果トランジスタを構成している。第２導電型の第２
のウェル領域と第２導電型の第４のウェル領域とが所定
の間隔を隔てて第１導電型の半導体基板によって分離さ
れるように形成されている。
【００１８】請求項５における半導体記憶装置は、メモ
リセル領域と周辺回路領域とを含む半導体記憶装置であ
って、半導体基板と、第１のウェル領域と、メモリセル
電界効果トランジスタと、第２のウェル領域と、第１の
電界効果トランジスタと、第２の電界効果トランジスタ
とを備えている。半導体基板は、主表面を有し、第１導
電型を有する。第１のウェル領域は、半導体基板の主表
面上に形成されており、第１導電型を有する。メモリセ
ル電界効果トランジスタは、第１のウェル領域の表面に
形成されており、第２導電型を有する。第２のウェル領
域は、半導体基板の主表面に形成されており、第２導電
型を有する。第１の電界効果トランジスタは、第２のウ
ェル領域の表面に形成されており、第１導電型を有す
る。第２の電界効果トランジスタは半導体基板の表面に
形成されており、第２導電型を有する。第１の電界効果
トランジスタと第２の電界効果トランジスタは相補型電
界効果トランジスタを構成している。周辺回路領域の第
２のウェル領域は、外部電源の電圧を内部電源発生手段
により降下した後の電圧を有する内部電源に接続されて
いる。
リセル領域と周辺回路領域とを含む半導体記憶装置であ
って、半導体基板と、第１のウェル領域と、メモリセル
電界効果トランジスタと、第２のウェル領域と、第１の
電界効果トランジスタと、第２の電界効果トランジスタ
とを備えている。半導体基板は、主表面を有し、第１導
電型を有する。第１のウェル領域は、半導体基板の主表
面上に形成されており、第１導電型を有する。メモリセ
ル電界効果トランジスタは、第１のウェル領域の表面に
形成されており、第２導電型を有する。第２のウェル領
域は、半導体基板の主表面に形成されており、第２導電
型を有する。第１の電界効果トランジスタは、第２のウ
ェル領域の表面に形成されており、第１導電型を有す
る。第２の電界効果トランジスタは半導体基板の表面に
形成されており、第２導電型を有する。第１の電界効果
トランジスタと第２の電界効果トランジスタは相補型電
界効果トランジスタを構成している。周辺回路領域の第
２のウェル領域は、外部電源の電圧を内部電源発生手段
により降下した後の電圧を有する内部電源に接続されて
いる。
【００１９】請求項７ないし１１における半導体記憶装
置は、半導体基板と、第１のウェル領域と、第１のソー
ス／ドレイン領域と、第１のゲート電極とを備えてい
る。半導体基板は主表面を有する。第１のウェル領域
は、半導体基板の主表面から第１の深さで半導体基板の
主表面の所定領域に形成されており、第１導電型を有す
る。第１のソース／ドレイン領域は、第１のウェル領域
の主表面の所定領域に第１のウェル領域の主表面から第
１のチャネル領域を挟むように所定の間隔を隔てて形成
されており、第２導電型を有する。第１のゲート電極
は、第１のチャネル領域上に第１のゲート絶縁膜を介し
て形成されている。第１のウェル領域の第１の深さが、
第１のソース／ドレイン領域底面からのファネリング長
よりも小さい。
置は、半導体基板と、第１のウェル領域と、第１のソー
ス／ドレイン領域と、第１のゲート電極とを備えてい
る。半導体基板は主表面を有する。第１のウェル領域
は、半導体基板の主表面から第１の深さで半導体基板の
主表面の所定領域に形成されており、第１導電型を有す
る。第１のソース／ドレイン領域は、第１のウェル領域
の主表面の所定領域に第１のウェル領域の主表面から第
１のチャネル領域を挟むように所定の間隔を隔てて形成
されており、第２導電型を有する。第１のゲート電極
は、第１のチャネル領域上に第１のゲート絶縁膜を介し
て形成されている。第１のウェル領域の第１の深さが、
第１のソース／ドレイン領域底面からのファネリング長
よりも小さい。
【００２０】請求項１２ないし１５における半導体記憶
装置は、半導体基板と、第１のウェル領域と、第２のウ
ェル領域と、第１のソース／ドレイン領域と、第１のゲ
ート電極と、第２のソース／ドレイン領域と、第２のゲ
ート電極と、素子分離膜とを備えている。半導体基板は
主表面を有する。第１のウェル領域は、半導体基板の主
表面から第１の深さで半導体基板の主表面の所定領域に
形成されており、第１導電型を有する。第２のウェル領
域は、第１のウェル領域の主表面から第２の深さで第１
のウェル領域の主表面の所定領域に形成されており、第
２導電型を有する。第１のソース／ドレイン領域は、第
２のウェル領域の主表面の所定領域に第２のウェル領域
の主表面から所定の深さで、第１のチャネル領域を挟む
ように所定の間隔を隔てて形成されており、第１導電型
を有する。第１のゲート電極は、第１のチャネル領域上
に第１のゲート絶縁膜を介して形成されている。第２の
ソース／ドレイン領域は、半導体基板の主表面の所定領
域に半導体基板の主表面から所定の深さで、第２のチャ
ネル領域を挟むように所定の間隔を隔てて形成されてお
り、第１導電型を有する。第２のゲート電極は、第２の
チャネル領域上に第２のゲート絶縁膜を介して形成され
ている。素子分離膜は、第１のソース／ドレイン領域
と、第２のソース／ドレイン領域との間に位置する、半
導体基板の主表面上と、第１のウェル領域上と、第２の
ウェル領域上とに形成されている。
装置は、半導体基板と、第１のウェル領域と、第２のウ
ェル領域と、第１のソース／ドレイン領域と、第１のゲ
ート電極と、第２のソース／ドレイン領域と、第２のゲ
ート電極と、素子分離膜とを備えている。半導体基板は
主表面を有する。第１のウェル領域は、半導体基板の主
表面から第１の深さで半導体基板の主表面の所定領域に
形成されており、第１導電型を有する。第２のウェル領
域は、第１のウェル領域の主表面から第２の深さで第１
のウェル領域の主表面の所定領域に形成されており、第
２導電型を有する。第１のソース／ドレイン領域は、第
２のウェル領域の主表面の所定領域に第２のウェル領域
の主表面から所定の深さで、第１のチャネル領域を挟む
ように所定の間隔を隔てて形成されており、第１導電型
を有する。第１のゲート電極は、第１のチャネル領域上
に第１のゲート絶縁膜を介して形成されている。第２の
ソース／ドレイン領域は、半導体基板の主表面の所定領
域に半導体基板の主表面から所定の深さで、第２のチャ
ネル領域を挟むように所定の間隔を隔てて形成されてお
り、第１導電型を有する。第２のゲート電極は、第２の
チャネル領域上に第２のゲート絶縁膜を介して形成され
ている。素子分離膜は、第１のソース／ドレイン領域
と、第２のソース／ドレイン領域との間に位置する、半
導体基板の主表面上と、第１のウェル領域上と、第２の
ウェル領域上とに形成されている。
【００２１】請求項１６ないし１９における半導体記憶
装置は、半導体基板と、第１のウェル領域と、第２のウ
ェル領域と、素子分離膜と、第１の導電領域と、第２の
導電領域とを備えている。半導体基板は主表面を有す
る。第１のウェル領域は、半導体基板の主表面から第１
の深さで半導体基板の主表面の所定領域に形成されてお
り、第２導電型を有する。第２のウェル領域は、第１の
ウェル領域の主表面から第２の深さで第１のウェル領域
の主表面の所定領域に形成されており、第１導電型を有
する。素子分離膜は、半導体基板の主表面上と、第１の
ウェル領域上と、第２のウェル領域上とに形成され、第
１および第２のウェル領域上にそれぞれ第１および第２
の開口を有する。第１の導電領域は、第１の開口に位置
する第１のウェル領域の表面に形成されている。第２の
導電領域は、第２の開口に位置する第２のウェル領域の
表面に形成されている。
装置は、半導体基板と、第１のウェル領域と、第２のウ
ェル領域と、素子分離膜と、第１の導電領域と、第２の
導電領域とを備えている。半導体基板は主表面を有す
る。第１のウェル領域は、半導体基板の主表面から第１
の深さで半導体基板の主表面の所定領域に形成されてお
り、第２導電型を有する。第２のウェル領域は、第１の
ウェル領域の主表面から第２の深さで第１のウェル領域
の主表面の所定領域に形成されており、第１導電型を有
する。素子分離膜は、半導体基板の主表面上と、第１の
ウェル領域上と、第２のウェル領域上とに形成され、第
１および第２のウェル領域上にそれぞれ第１および第２
の開口を有する。第１の導電領域は、第１の開口に位置
する第１のウェル領域の表面に形成されている。第２の
導電領域は、第２の開口に位置する第２のウェル領域の
表面に形成されている。
【００２２】請求項２０〜２８における半導体記憶装置
は、入力保護回路を備えている。その入力保護回路は、
主表面を有する第１導電型の半導体基板と、第１導電型
の第１の不純物領域と、第１導電型の第１のウェル領域
と、第２導電型の第２のウェル領域とを含んでいる。第
１の不純物領域は半導体基板の主表面に形成されてい
る。第１のウェル領域は、半導体基板の主表面に第１の
不純物領域と電気的に接続するとともに、第１の不純物
領域よりも深くなるように形成されている。第２のウェ
ル領域は、半導体基板の主表面に第１のウェル領域を覆
うように形成されている。また、上記の請求項２０の構
成において請求項２１に記載のように、第１のウェル領
域の不純物濃度を第１の不純物領域の不純物濃度よりも
低くなるようにしてもよい。さらに請求項２０の構成に
おいて請求項２２に記載したように、第１のウェル領域
を第１の不純物領域を覆うように形成してもよい。ま
た、請求項２０の構成において請求項２３に記載したよ
うに、第１のウェル領域を第１の不純物領域の一部のみ
を覆うように形成してもよい。さらに、請求項２０の構
成において請求項２４に記載したように、第２のウェル
領域に半導体記憶装置に外部から印加される第１および
第２の電源電位のうちの少なくともいずれかの電位を印
加するようにしてもよい。さらに、請求項２０の構成に
おいて請求項２５に記載したように、第２のウェル領域
に、半導体装置に外部から印加される第１および第２の
電源電位のうちの高い電位以上の電位と、外部から印加
される第１および第２の電源電位のうちの低い電位以下
の電位とのうちの少なくともいずれかの電位を印加する
ようにしてもよい。また、請求項２０の構成において、
請求項２６に記載したように、第１の不純物領域を、外
部信号入力ノード、外部電源ノードおよび外部信号出力
ノードのうちのいずれかを構成するようにしてもよい。
また、請求項２０の構成において、請求項２７に記載し
たように、半導体基板の主表面に第１の不純物領域を挟
むようにトレンチ分離からなる素子分離領域を形成する
ようにしてもよい。さらに、請求項２０の構成におい
て、請求項２８に記載したように、第１のウェル領域の
主表面に第１の不純物領域を挟むようにトレンチ分離か
らなる素子分離領域を形成し、第１のウェル領域を素子
分離領域の底面および両側面を覆うように形成してもよ
い。
は、入力保護回路を備えている。その入力保護回路は、
主表面を有する第１導電型の半導体基板と、第１導電型
の第１の不純物領域と、第１導電型の第１のウェル領域
と、第２導電型の第２のウェル領域とを含んでいる。第
１の不純物領域は半導体基板の主表面に形成されてい
る。第１のウェル領域は、半導体基板の主表面に第１の
不純物領域と電気的に接続するとともに、第１の不純物
領域よりも深くなるように形成されている。第２のウェ
ル領域は、半導体基板の主表面に第１のウェル領域を覆
うように形成されている。また、上記の請求項２０の構
成において請求項２１に記載のように、第１のウェル領
域の不純物濃度を第１の不純物領域の不純物濃度よりも
低くなるようにしてもよい。さらに請求項２０の構成に
おいて請求項２２に記載したように、第１のウェル領域
を第１の不純物領域を覆うように形成してもよい。ま
た、請求項２０の構成において請求項２３に記載したよ
うに、第１のウェル領域を第１の不純物領域の一部のみ
を覆うように形成してもよい。さらに、請求項２０の構
成において請求項２４に記載したように、第２のウェル
領域に半導体記憶装置に外部から印加される第１および
第２の電源電位のうちの少なくともいずれかの電位を印
加するようにしてもよい。さらに、請求項２０の構成に
おいて請求項２５に記載したように、第２のウェル領域
に、半導体装置に外部から印加される第１および第２の
電源電位のうちの高い電位以上の電位と、外部から印加
される第１および第２の電源電位のうちの低い電位以下
の電位とのうちの少なくともいずれかの電位を印加する
ようにしてもよい。また、請求項２０の構成において、
請求項２６に記載したように、第１の不純物領域を、外
部信号入力ノード、外部電源ノードおよび外部信号出力
ノードのうちのいずれかを構成するようにしてもよい。
また、請求項２０の構成において、請求項２７に記載し
たように、半導体基板の主表面に第１の不純物領域を挟
むようにトレンチ分離からなる素子分離領域を形成する
ようにしてもよい。さらに、請求項２０の構成におい
て、請求項２８に記載したように、第１のウェル領域の
主表面に第１の不純物領域を挟むようにトレンチ分離か
らなる素子分離領域を形成し、第１のウェル領域を素子
分離領域の底面および両側面を覆うように形成してもよ
い。
【００２３】請求項１から３に係る半導体記憶装置で
は、メモリセル領域に形成された第１のウェル領域には
内部回路により発生する基板電位が印加されており、か
つ周辺回路領域の半導体領域には電源投入時などにおい
ても安定した接地電位が印加されているので、ラッチア
ップの発生の問題がある相補型電界効果トランジスタを
含む周辺回路領域は、電源投入時にも安定した電位に保
たれる。また、メモリセル領域の第１のウェル領域には
内部回路より発生する基板電位が印加されているので、
確実なメモリセル領域の動作が保たれる。
は、メモリセル領域に形成された第１のウェル領域には
内部回路により発生する基板電位が印加されており、か
つ周辺回路領域の半導体領域には電源投入時などにおい
ても安定した接地電位が印加されているので、ラッチア
ップの発生の問題がある相補型電界効果トランジスタを
含む周辺回路領域は、電源投入時にも安定した電位に保
たれる。また、メモリセル領域の第１のウェル領域には
内部回路より発生する基板電位が印加されているので、
確実なメモリセル領域の動作が保たれる。
【００２４】請求項４に係る半導体記憶装置では、ラッ
チアップの発生原因となる相補型電界効果トランジスタ
を構成する第１の電界効果トランジスタが形成された第
２導電型の第２のウェル領域と、第２の電界効果トラン
ジスタが形成された第２導電型の第４のウェル領域とが
所定の間隔を隔てて第１導電型の半導体基板によって分
離されるように形成されているので、ラッチアップ発生
の原因となる寄生トランジスタが形成されにくい。
チアップの発生原因となる相補型電界効果トランジスタ
を構成する第１の電界効果トランジスタが形成された第
２導電型の第２のウェル領域と、第２の電界効果トラン
ジスタが形成された第２導電型の第４のウェル領域とが
所定の間隔を隔てて第１導電型の半導体基板によって分
離されるように形成されているので、ラッチアップ発生
の原因となる寄生トランジスタが形成されにくい。
【００２５】請求項５または６に係る半導体記憶装置で
は、周辺回路領域の第１導電型の第２のソース／ドレイ
ン領域が表面に形成された第２導電型の第２のウェル領
域は外部電源の電圧を内部電源発生手段により降下した
後の電源を有する制御可能な安定した内部電源に接続さ
れているので、電源投入時にも安定した電位が保たれ
る。
は、周辺回路領域の第１導電型の第２のソース／ドレイ
ン領域が表面に形成された第２導電型の第２のウェル領
域は外部電源の電圧を内部電源発生手段により降下した
後の電源を有する制御可能な安定した内部電源に接続さ
れているので、電源投入時にも安定した電位が保たれ
る。
【００２６】請求項７から１１に係る半導体記憶装置で
は、第１のウェル領域の深さが、第１のソース／ドレイ
ン領域底面からのファネリング長よりも小さいので、上
方からのα粒子の入射により発生する電荷の大部分は第
１のソース／ドレイン領域に達しない。このため、α粒
子の入射による影響が小さくなる。
は、第１のウェル領域の深さが、第１のソース／ドレイ
ン領域底面からのファネリング長よりも小さいので、上
方からのα粒子の入射により発生する電荷の大部分は第
１のソース／ドレイン領域に達しない。このため、α粒
子の入射による影響が小さくなる。
【００２７】請求項１２から１５に係る半導体記憶装置
では、第１のソース／ドレイン領域と第２のソース／ド
レイン領域との間に位置する、半導体基板の主表面上
と、第１のウェル領域上と、第２のウェル領域上とに形
成された素子分離膜を備えているので、各ウェル間およ
びウェルと半導体基板間の分離が確実に行なわれ、かつ
分離部の構造が簡単になる。
では、第１のソース／ドレイン領域と第２のソース／ド
レイン領域との間に位置する、半導体基板の主表面上
と、第１のウェル領域上と、第２のウェル領域上とに形
成された素子分離膜を備えているので、各ウェル間およ
びウェルと半導体基板間の分離が確実に行なわれ、かつ
分離部の構造が簡単になる。
【００２８】請求項１６から１９に係る半導体記憶装置
では、半導体基板の主表面上と第１のウェル領域上と第
２のウェル領域上とに形成され、第１および第２のウェ
ル領域上にそれぞれ第１および第２の開口を有する素子
分離膜と、第１の開口に位置する第１のウェル領域の表
面に形成された第１の導電領域と、第２の開口に位置す
る第２のウェル領域の表面に形成された第２の導電領域
とを備えているので、入力保護回路の構造が簡素化され
る。
では、半導体基板の主表面上と第１のウェル領域上と第
２のウェル領域上とに形成され、第１および第２のウェ
ル領域上にそれぞれ第１および第２の開口を有する素子
分離膜と、第１の開口に位置する第１のウェル領域の表
面に形成された第１の導電領域と、第２の開口に位置す
る第２のウェル領域の表面に形成された第２の導電領域
とを備えているので、入力保護回路の構造が簡素化され
る。
【００２９】請求項２０から２８に係る半導体記憶装置
では、半導体基板の主表面に形成された第１導電型の第
１の不純物領域に電気的に接続するとともにその第１の
不純物領域よりも深くなるように第１導電型の第１のウ
ェル領域が形成され、その第１のウェル領域を覆うよう
に第２導電型の第２のウェル領域が形成されているの
で、第１のウェル領域によって接合部が深くなるため、
上記した第１のウェル領域がない構造と異なり、第１の
不純物領域から基板方向へ大電流が流れた場合にも、コ
ンタクト部下の接合が破壊されて基板へのリークパスが
形成されるのが防止される。また、請求項２１に記載の
ように、第１のウェル領域の不純物濃度を第１の不純物
領域の不純物濃度よりも低くすれば、第１のウェル領域
と第２のウェル領域との接合部での不純物分布の勾配が
緩やかになるので、より基板へのリークパスが形成され
にくくなる。また、請求項２８に記載のように、第１の
ウェル領域をトレンチ分離からなる素子分離領域の底面
および両側面を覆うように形成すれば、トレンチ分離の
場合にも、第１のウェル領域と第２のウェル領域と半導
体基板とによって縦方向のバイポーラトランジスタのみ
ならず横方向のバイポーラトランジスタも構成され、そ
れらを保護回路として作用させることが可能となる。こ
れにより、保護回路特性が向上される。
では、半導体基板の主表面に形成された第１導電型の第
１の不純物領域に電気的に接続するとともにその第１の
不純物領域よりも深くなるように第１導電型の第１のウ
ェル領域が形成され、その第１のウェル領域を覆うよう
に第２導電型の第２のウェル領域が形成されているの
で、第１のウェル領域によって接合部が深くなるため、
上記した第１のウェル領域がない構造と異なり、第１の
不純物領域から基板方向へ大電流が流れた場合にも、コ
ンタクト部下の接合が破壊されて基板へのリークパスが
形成されるのが防止される。また、請求項２１に記載の
ように、第１のウェル領域の不純物濃度を第１の不純物
領域の不純物濃度よりも低くすれば、第１のウェル領域
と第２のウェル領域との接合部での不純物分布の勾配が
緩やかになるので、より基板へのリークパスが形成され
にくくなる。また、請求項２８に記載のように、第１の
ウェル領域をトレンチ分離からなる素子分離領域の底面
および両側面を覆うように形成すれば、トレンチ分離の
場合にも、第１のウェル領域と第２のウェル領域と半導
体基板とによって縦方向のバイポーラトランジスタのみ
ならず横方向のバイポーラトランジスタも構成され、そ
れらを保護回路として作用させることが可能となる。こ
れにより、保護回路特性が向上される。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００３１】（実施形態１）図１は本発明の実施形態１
による半導体記憶装置を示した断面図である。図１を参
照して、メモリセル領域には、Ｎ型のＭＯＳトランジス
タ２０ｄが形成されている。一方、周辺回路領域には、
Ｎ型とＰ型のＭＯＳトランジスタ２０ｂ、２０ｃからな
るＣＭＯＳ（Complementary MOS ）トランジスタが形成
されている。
による半導体記憶装置を示した断面図である。図１を参
照して、メモリセル領域には、Ｎ型のＭＯＳトランジス
タ２０ｄが形成されている。一方、周辺回路領域には、
Ｎ型とＰ型のＭＯＳトランジスタ２０ｂ、２０ｃからな
るＣＭＯＳ（Complementary MOS ）トランジスタが形成
されている。
【００３２】具体的には、メモリセル領域には、半導体
基板１の主表面にＰ型のウェル領域１４が形成されてい
る。Ｐ型ウェル領域１４の主表面の所定領域にチャネル
領域１４ｃを挟むように、所定の間隔を隔てて１対のＮ
型ソース／ドレイン領域１４ａが形成されている。チャ
ネル領域１４ｃ上にゲート絶縁膜を介してゲート電極２
４が形成されている。また、Ｐ型ウェル領域１４の電位
を固定するためのｐ+型不純物領域１４ｂがＰ型ウェル
領域１４の主表面の所定領域に形成されている。
基板１の主表面にＰ型のウェル領域１４が形成されてい
る。Ｐ型ウェル領域１４の主表面の所定領域にチャネル
領域１４ｃを挟むように、所定の間隔を隔てて１対のＮ
型ソース／ドレイン領域１４ａが形成されている。チャ
ネル領域１４ｃ上にゲート絶縁膜を介してゲート電極２
４が形成されている。また、Ｐ型ウェル領域１４の電位
を固定するためのｐ+型不純物領域１４ｂがＰ型ウェル
領域１４の主表面の所定領域に形成されている。
【００３３】また、周辺回路領域には、３つのウェル領
域が直線上に配列されている。具体的には、２つのｎ型
のウェル領域１２、１６の間に１つのＰ型のウェル領域
１３が挟まれた形となっている。さらに、バックゲート
バイアスを印加するためのＰ型ウェル領域１５がｎ型ウ
ェル領域１６ｂに隣接して形成されている。また、Ｐ型
ウェル領域１３、ｎ型ウェル領域１６およびＰ型ウェル
領域１５の下面に接するようにＰ型ウェル領域１７が形
成されている。
域が直線上に配列されている。具体的には、２つのｎ型
のウェル領域１２、１６の間に１つのＰ型のウェル領域
１３が挟まれた形となっている。さらに、バックゲート
バイアスを印加するためのＰ型ウェル領域１５がｎ型ウ
ェル領域１６ｂに隣接して形成されている。また、Ｐ型
ウェル領域１３、ｎ型ウェル領域１６およびＰ型ウェル
領域１５の下面に接するようにＰ型ウェル領域１７が形
成されている。
【００３４】Ｐ型ウェル領域１５のＰ+ 型不純物領域１
５ａには電源電位ＶＢＢが印加される。ｎ型ウェル領域
１２のｎ+ 型不純物領域１２ｂには電源電位Ｖｅｘｔが
印加される。Ｐ型ウェル領域１３のＰ+ 型不純物領域１
３ｂには接地電位ＧＮＤが印加される。ｎ型ウェル領域
１６のｎ+ 型不純物領域１６ｂには内部電源電位Ｖｉｎ
ｔが印加される。このＶｉｎｔは、電源電位Ｖｅｘｔを
内部電源発生回路によって降下させたものを意味する。
また、メモリセル領域のＰ型ウェル領域１４の導電領域
１４ｂには内部回路より発生する基板電位ＶＢＢが印加
される。
５ａには電源電位ＶＢＢが印加される。ｎ型ウェル領域
１２のｎ+ 型不純物領域１２ｂには電源電位Ｖｅｘｔが
印加される。Ｐ型ウェル領域１３のＰ+ 型不純物領域１
３ｂには接地電位ＧＮＤが印加される。ｎ型ウェル領域
１６のｎ+ 型不純物領域１６ｂには内部電源電位Ｖｉｎ
ｔが印加される。このＶｉｎｔは、電源電位Ｖｅｘｔを
内部電源発生回路によって降下させたものを意味する。
また、メモリセル領域のＰ型ウェル領域１４の導電領域
１４ｂには内部回路より発生する基板電位ＶＢＢが印加
される。
【００３５】ここで、一般にはＤＲＡＭでは、メモリセ
ル領域には内部回路により発生する基板電位ＶＢＢを印
加する必要がある。しかし、前述のラッチアップの発生
の可能性を有する周辺回路領域には必ずしも内部回路に
より発生する基板電位ＶＢＢを印加する必要はないの
で、より安定した電位である接地電位ＧＮＤを印加する
ことも可能である。
ル領域には内部回路により発生する基板電位ＶＢＢを印
加する必要がある。しかし、前述のラッチアップの発生
の可能性を有する周辺回路領域には必ずしも内部回路に
より発生する基板電位ＶＢＢを印加する必要はないの
で、より安定した電位である接地電位ＧＮＤを印加する
ことも可能である。
【００３６】接地電位ＧＮＤは、ラッチアップの発生の
問題が多い非定常時、すなわち、電源投入時などにおい
ても安定しており、周辺回路領域に接地電位を印加すれ
ば、電源投入時におけるラッチアップの発生を解消する
ことができる。
問題が多い非定常時、すなわち、電源投入時などにおい
ても安定しており、周辺回路領域に接地電位を印加すれ
ば、電源投入時におけるラッチアップの発生を解消する
ことができる。
【００３７】この点から、図１に示される実施形態１
は、メモリセル領域には内部回路により発生する基板電
位ＶＢＢをＰ+ 型不純物領域１４ｂにより印加する。そ
の一方、周辺回路領域にはラッチアップ防止のために接
地電位ＧＮＤをＰ+ 型不純物領域１３ｂにより印加す
る。このようにして、メモリセル領域の機能は従来例と
同様に保ちながら、周辺回路領域のＣＭＯＳ構造部で発
生するラッチアップを有効に防止することができる。
は、メモリセル領域には内部回路により発生する基板電
位ＶＢＢをＰ+ 型不純物領域１４ｂにより印加する。そ
の一方、周辺回路領域にはラッチアップ防止のために接
地電位ＧＮＤをＰ+ 型不純物領域１３ｂにより印加す
る。このようにして、メモリセル領域の機能は従来例と
同様に保ちながら、周辺回路領域のＣＭＯＳ構造部で発
生するラッチアップを有効に防止することができる。
【００３８】（実施形態２）図２は本発明の実施形態２
による半導体記憶装置を示した断面図である。図２を参
照して、メモリセル領域にはＮ型のＭＯＳトランジスタ
３６が形成されている。一方、周辺回路領域には、Ｎ型
とＰ型のＭＯＳトランジスタ３８、３９からなるＣＭＯ
Ｓトランジスタが形成されている。
による半導体記憶装置を示した断面図である。図２を参
照して、メモリセル領域にはＮ型のＭＯＳトランジスタ
３６が形成されている。一方、周辺回路領域には、Ｎ型
とＰ型のＭＯＳトランジスタ３８、３９からなるＣＭＯ
Ｓトランジスタが形成されている。
【００３９】具体的には、メモリセル領域には、半導体
基板１の主表面にＰ型のウェル領域３５が形成されてい
る。Ｐ型のウェル領域３５の主表面には、Ｎ型のＭＯＳ
ＦＥＴ３６が形成されている。そのＮ型のＭＯＳＦＥＴ
３６の一方のソース／ドレイン領域にはキャパシタが接
続されている。また、Ｐ型のウェル領域３５の電位を固
定するためにＰ+ 型不純物領域３７が形成され、これに
は内部回路により発生する基板電位ＶＢＢが印加されて
いる。
基板１の主表面にＰ型のウェル領域３５が形成されてい
る。Ｐ型のウェル領域３５の主表面には、Ｎ型のＭＯＳ
ＦＥＴ３６が形成されている。そのＮ型のＭＯＳＦＥＴ
３６の一方のソース／ドレイン領域にはキャパシタが接
続されている。また、Ｐ型のウェル領域３５の電位を固
定するためにＰ+ 型不純物領域３７が形成され、これに
は内部回路により発生する基板電位ＶＢＢが印加されて
いる。
【００４０】一方周辺回路領域には、半導体基板１の主
表面にＮ型のＭＯＳＦＥＴ３８が形成されている。ま
た、半導体基板１の電位を固定するためのＰ+ 型不純物
領域４０が半導体基板の主表面上に形成されており、Ｐ
+ 型不純物領域４０には接地電位が印加されている。さ
らに、半導体基板１の主表面上に、メモリセル領域のＰ
型のウェル領域３５を覆うように、かつ周辺回路領域に
まで延びるようにＮ型のウェル領域３３が形成されてい
る。Ｎ型ウェル領域３３の主表面上には、周辺回路領域
を構成するＰ型のＭＯＳＦＥＴ３９が形成されている。
また、Ｎ型のウェル領域３３の電位を固定するためのｎ
+ 型不純物領域４１が形成されている。
表面にＮ型のＭＯＳＦＥＴ３８が形成されている。ま
た、半導体基板１の電位を固定するためのＰ+ 型不純物
領域４０が半導体基板の主表面上に形成されており、Ｐ
+ 型不純物領域４０には接地電位が印加されている。さ
らに、半導体基板１の主表面上に、メモリセル領域のＰ
型のウェル領域３５を覆うように、かつ周辺回路領域に
まで延びるようにＮ型のウェル領域３３が形成されてい
る。Ｎ型ウェル領域３３の主表面上には、周辺回路領域
を構成するＰ型のＭＯＳＦＥＴ３９が形成されている。
また、Ｎ型のウェル領域３３の電位を固定するためのｎ
+ 型不純物領域４１が形成されている。
【００４１】以上のような図２に示される実施形態２で
は、周辺回路領域は、Ｎ型のＭＯＳＦＥＴ３８とＰ型の
ＭＯＳＦＥＴ３９とによってＣＭＯＳ構造が形成される
ので、実施形態１と同様にラッチアップの発生の可能性
がある。このため、前述のように、メモリセル領域には
Ｐ+ 型不純物領域３７によって内部回路により発生する
基板電位ＶＢＢを印加する。その一方、周辺回路領域に
は、Ｐ+ 型不純物領域４０に接地電位ＧＮＤを印加する
ことによって、実施形態１と同様にラッチアップの発生
を防止することができる。
は、周辺回路領域は、Ｎ型のＭＯＳＦＥＴ３８とＰ型の
ＭＯＳＦＥＴ３９とによってＣＭＯＳ構造が形成される
ので、実施形態１と同様にラッチアップの発生の可能性
がある。このため、前述のように、メモリセル領域には
Ｐ+ 型不純物領域３７によって内部回路により発生する
基板電位ＶＢＢを印加する。その一方、周辺回路領域に
は、Ｐ+ 型不純物領域４０に接地電位ＧＮＤを印加する
ことによって、実施形態１と同様にラッチアップの発生
を防止することができる。
【００４２】図３ないし図１１は、図２に示した実施形
態２の製造方法を説明するための断面図である。図３な
いし図１１を参照して、以下実施形態２の半導体記憶装
置の製造方法について説明する。
態２の製造方法を説明するための断面図である。図３な
いし図１１を参照して、以下実施形態２の半導体記憶装
置の製造方法について説明する。
【００４３】図３は、半導体記憶装置を製造するための
半導体基板１を示す。図４に示すように、半導体基板１
の主表面上の所定領域にＮ型の不純物を注入することに
よって所定の深さを有するＮ型ウェル領域１ａ、１ｂを
形成する。
半導体基板１を示す。図４に示すように、半導体基板１
の主表面上の所定領域にＮ型の不純物を注入することに
よって所定の深さを有するＮ型ウェル領域１ａ、１ｂを
形成する。
【００４４】図５に示すように、半導体基板１の主表面
上の所定領域に、Ｎ型の不純物を注入することによっ
て、Ｎ型ウェル領域１ａと１ｂとを接続するように埋め
込まれたＮ型のウェル領域１ｃを形成する。
上の所定領域に、Ｎ型の不純物を注入することによっ
て、Ｎ型ウェル領域１ａと１ｂとを接続するように埋め
込まれたＮ型のウェル領域１ｃを形成する。
【００４５】図６に示すように、Ｎ型のウェル領域１
ａ、１ｂおよび１ｃの３つのウェル領域によって取囲ま
れた領域にＰ型の不純物を注入することによって、Ｐ型
のウェル領域３５を形成する。
ａ、１ｂおよび１ｃの３つのウェル領域によって取囲ま
れた領域にＰ型の不純物を注入することによって、Ｐ型
のウェル領域３５を形成する。
【００４６】図７に示すように、半導体基板１の主表面
上の所定領域に、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法を用いて素子分離絶縁膜４９を形成する。
上の所定領域に、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法を用いて素子分離絶縁膜４９を形成する。
【００４７】図８に示すように、半導体基板１の主表面
上の所定領域にゲート絶縁膜を介してゲート電極４７
ａ、４７ｂ、４７ｃおよび４７ｄを形成する。
上の所定領域にゲート絶縁膜を介してゲート電極４７
ａ、４７ｂ、４７ｃおよび４７ｄを形成する。
【００４８】図９に示すように、ゲート電極４７ａ、４
７ｂ、４７ｃおよび４７ｄをマスクとして不純物を注入
することによって、ソース／ドレイン領域３６ａ、３９
ａおよび３８ａを形成する。また、ウェル領域の電位固
定用の不純物領域３７も形成する。
７ｂ、４７ｃおよび４７ｄをマスクとして不純物を注入
することによって、ソース／ドレイン領域３６ａ、３９
ａおよび３８ａを形成する。また、ウェル領域の電位固
定用の不純物領域３７も形成する。
【００４９】以上のようにして、図２に示す実施形態２
の半導体記憶装置が完成される。 （実施形態３）図１０は本発明の実施形態３による半導
体記憶装置を示した断面図である。図１０を参照して、
メモリセル領域にはＮ型のＭＯＳトランジスタ５６が形
成されている。一方、周辺回路領域には、Ｎ型とＰ型の
ＭＯＳトランジスタ６０、６１からなるＣＭＯＳトラン
ジスタが形成されている。
の半導体記憶装置が完成される。 （実施形態３）図１０は本発明の実施形態３による半導
体記憶装置を示した断面図である。図１０を参照して、
メモリセル領域にはＮ型のＭＯＳトランジスタ５６が形
成されている。一方、周辺回路領域には、Ｎ型とＰ型の
ＭＯＳトランジスタ６０、６１からなるＣＭＯＳトラン
ジスタが形成されている。
【００５０】具体的には、メモリセル領域には、半導体
基板１の主表面にＰ型のウェル領域５５が形成されてい
る。Ｐ型のウェル領域５５の主表面にはＮ型のＭＯＳＦ
ＥＴ５６が形成されている。また、Ｐ型のウェル領域５
５の電位を固定するためのＰ + 型不純物領域５９が形成
されており、Ｐ+ 型不純物領域５９には内部回路により
発生する基板電位ＶＢＢが印加されている。
基板１の主表面にＰ型のウェル領域５５が形成されてい
る。Ｐ型のウェル領域５５の主表面にはＮ型のＭＯＳＦ
ＥＴ５６が形成されている。また、Ｐ型のウェル領域５
５の電位を固定するためのＰ + 型不純物領域５９が形成
されており、Ｐ+ 型不純物領域５９には内部回路により
発生する基板電位ＶＢＢが印加されている。
【００５１】一方、周辺回路領域には、半導体基板１の
主表面に直接Ｎ型のＭＯＳＦＥＴ５８が形成されてい
る。また、半導体基板１の主表面にＰ型のウェル領域５
３が形成されている。Ｐ型のウェル領域５３の主表面に
はＮ型のＭＯＳＦＥＴ６０が形成されている。Ｐ型のウ
ェル領域５３の電位を固定するためのＰ+ 型不純物領域
５３ａが形成されており、Ｐ+ 型不純物領域５３ａには
接地電位ＧＮＤが印加されている。
主表面に直接Ｎ型のＭＯＳＦＥＴ５８が形成されてい
る。また、半導体基板１の主表面にＰ型のウェル領域５
３が形成されている。Ｐ型のウェル領域５３の主表面に
はＮ型のＭＯＳＦＥＴ６０が形成されている。Ｐ型のウ
ェル領域５３の電位を固定するためのＰ+ 型不純物領域
５３ａが形成されており、Ｐ+ 型不純物領域５３ａには
接地電位ＧＮＤが印加されている。
【００５２】さらに、Ｐ型のウェル領域５３とＰ型のウ
ェル領域５５の両方を覆うように、Ｎ型のウェル領域５
７が形成されている。Ｎ型のウェル領域５７の主表面に
はＰ型のＭＯＳＦＥＴ６１が形成されている。Ｎ型のウ
ェル領域５７の電位を固定するためのｎ+ 型不純物領域
５７ａが形成されており、ｎ+ 型不純物領域５７ａには
電源電位Ｖｃｃが印加されている。
ェル領域５５の両方を覆うように、Ｎ型のウェル領域５
７が形成されている。Ｎ型のウェル領域５７の主表面に
はＰ型のＭＯＳＦＥＴ６１が形成されている。Ｎ型のウ
ェル領域５７の電位を固定するためのｎ+ 型不純物領域
５７ａが形成されており、ｎ+ 型不純物領域５７ａには
電源電位Ｖｃｃが印加されている。
【００５３】以上の図１０に示される実施形態３では、
前述の実施形態２のラッチアップを防止する効果に加え
て、以下のような効果をも奏する。すなわち、周辺回路
領域のＣＭＯＳ構造以外のラッチアップの発生の可能性
がない部分は、必要に応じて内部回路により発生する基
板電位ＶＢＢが印加された半導体基板の表面部分に形成
できる。このため、実施形態３によれば、周辺回路領域
を一様に接地電位ＧＮＤに印加する場合に比べ、しきい
値電圧の使い分けなどが容易に可能となる。すなわち、
各トランジスタの電気的な特性のパラメータの最適化が
容易に実施できる。
前述の実施形態２のラッチアップを防止する効果に加え
て、以下のような効果をも奏する。すなわち、周辺回路
領域のＣＭＯＳ構造以外のラッチアップの発生の可能性
がない部分は、必要に応じて内部回路により発生する基
板電位ＶＢＢが印加された半導体基板の表面部分に形成
できる。このため、実施形態３によれば、周辺回路領域
を一様に接地電位ＧＮＤに印加する場合に比べ、しきい
値電圧の使い分けなどが容易に可能となる。すなわち、
各トランジスタの電気的な特性のパラメータの最適化が
容易に実施できる。
【００５４】（実施形態４）図１１は本発明の実施形態
４による半導体記憶装置を示した断面図である。図１１
を参照して、メモリセル領域にはＮ型のＭＯＳトランジ
スタ８０が形成されている。一方、周辺回路領域には、
Ｎ型とＰ型のＭＯＳトランジスタ８２、８３からなるＣ
ＭＯＳトランジスタが形成されている。
４による半導体記憶装置を示した断面図である。図１１
を参照して、メモリセル領域にはＮ型のＭＯＳトランジ
スタ８０が形成されている。一方、周辺回路領域には、
Ｎ型とＰ型のＭＯＳトランジスタ８２、８３からなるＣ
ＭＯＳトランジスタが形成されている。
【００５５】具体的には、メモリセル領域には、半導体
基板１の主表面にＰ型のウェル領域７９が形成されてい
る。Ｐ型のウェル領域７９の主表面にはＮ型のＭＯＳＦ
ＥＴ８０が形成されている。また、Ｐ型のウェル領域７
９の電位を固定するためのＰ + 型不純物領域７９ａが形
成されており、Ｐ+ 型不純物領域７９ａには内部回路に
より発生する基板電位ＶＢＢが印加されている。
基板１の主表面にＰ型のウェル領域７９が形成されてい
る。Ｐ型のウェル領域７９の主表面にはＮ型のＭＯＳＦ
ＥＴ８０が形成されている。また、Ｐ型のウェル領域７
９の電位を固定するためのＰ + 型不純物領域７９ａが形
成されており、Ｐ+ 型不純物領域７９ａには内部回路に
より発生する基板電位ＶＢＢが印加されている。
【００５６】一方、周辺回路領域には、半導体基板１の
主表面に直接Ｎ型のＭＯＳＦＥＴ８１が形成されてい
る。また、半導体基板１の主表面にＰ型のウェル領域７
７が形成されている。Ｐ型のウェル領域７７の主表面に
はＮ型のＭＯＳＦＥＴ８２が形成されている。Ｐ型のウ
ェル領域７７の電位を固定するためのＰ+ 型不純物領域
７７ａが形成されており、Ｐ+ 型不純物領域７７ａには
内部回路により発生する基板電位ＶＢＢが印加されてい
る。さらに、Ｐ型のウェル領域７９を覆うように、Ｎ型
のウェル領域７５が形成されている。Ｎ型のウェル領域
７５の主表面にはＰ型のＭＯＳＦＥＴ８３が形成されて
いる。Ｎ型のウェル領域７５の電位を固定するためのＮ
+ 型不純物領域７５ａが形成されており、Ｎ+ 型不純物
領域７５ａには電源電位Ｖｃｃが印加されている。
主表面に直接Ｎ型のＭＯＳＦＥＴ８１が形成されてい
る。また、半導体基板１の主表面にＰ型のウェル領域７
７が形成されている。Ｐ型のウェル領域７７の主表面に
はＮ型のＭＯＳＦＥＴ８２が形成されている。Ｐ型のウ
ェル領域７７の電位を固定するためのＰ+ 型不純物領域
７７ａが形成されており、Ｐ+ 型不純物領域７７ａには
内部回路により発生する基板電位ＶＢＢが印加されてい
る。さらに、Ｐ型のウェル領域７９を覆うように、Ｎ型
のウェル領域７５が形成されている。Ｎ型のウェル領域
７５の主表面にはＰ型のＭＯＳＦＥＴ８３が形成されて
いる。Ｎ型のウェル領域７５の電位を固定するためのＮ
+ 型不純物領域７５ａが形成されており、Ｎ+ 型不純物
領域７５ａには電源電位Ｖｃｃが印加されている。
【００５７】一方、Ｐ型のウェル領域７７を覆うよう
に、Ｎ型のウェル領域７３が形成されている。Ｎ型のウ
ェル領域７３の主表面には、Ｎ型のウェル領域７３の電
位を固定するためのＮ+ 型不純物領域７３ａが形成され
ており、Ｎ+ 型不純物領域７３ａには電源電位Ｖｃｃが
印加されている。
に、Ｎ型のウェル領域７３が形成されている。Ｎ型のウ
ェル領域７３の主表面には、Ｎ型のウェル領域７３の電
位を固定するためのＮ+ 型不純物領域７３ａが形成され
ており、Ｎ+ 型不純物領域７３ａには電源電位Ｖｃｃが
印加されている。
【００５８】ここで、Ｎ型のウェル領域７３とＮ型のウ
ェル領域７５とは、半導体基板１の主表面上にＬＯＣＯ
Ｓ法によって形成された素子分離絶縁膜８５によって分
離され、Ｐ型の半導体基板１によって完全に分離されて
いるため、直接接する部分を有さない。
ェル領域７５とは、半導体基板１の主表面上にＬＯＣＯ
Ｓ法によって形成された素子分離絶縁膜８５によって分
離され、Ｐ型の半導体基板１によって完全に分離されて
いるため、直接接する部分を有さない。
【００５９】このため、周辺回路領域によってラッチア
ップの発生原因となるＮ型のＭＯＳＦＥＴ８２とＰ型の
ＭＯＳＦＥＴ８３とからなるＣＭＯＳ構造によって形成
される寄生トランジスタが構成されないため、ラッチア
ップの発生を回避することができる。
ップの発生原因となるＮ型のＭＯＳＦＥＴ８２とＰ型の
ＭＯＳＦＥＴ８３とからなるＣＭＯＳ構造によって形成
される寄生トランジスタが構成されないため、ラッチア
ップの発生を回避することができる。
【００６０】さらに、Ｎ型のＭＯＳＦＥＴ８１とＰ型の
ＭＯＳＦＥＴ８３とによって形成される可能性のある寄
生トランジスタは、Ｎ型のウェル領域７３によって分断
され、また距離も遠いため、ラッチアップの発生を回避
することができる。
ＭＯＳＦＥＴ８３とによって形成される可能性のある寄
生トランジスタは、Ｎ型のウェル領域７３によって分断
され、また距離も遠いため、ラッチアップの発生を回避
することができる。
【００６１】以上のように、図１１に示された実施形態
４では、ラッチアップ発生の問題がないため、前述のよ
うに、周辺回路領域を構成するＰ型のウェル領域７７に
内部回路により発生する基板電位ＶＢＢを印加すること
ができる。
４では、ラッチアップ発生の問題がないため、前述のよ
うに、周辺回路領域を構成するＰ型のウェル領域７７に
内部回路により発生する基板電位ＶＢＢを印加すること
ができる。
【００６２】図１２は、以下述べる図１５に示される実
施形態５、図１６に示される実施形態６、図１７に示さ
れる実施形態７、および図１８に示される実施形態８に
使用されている内部電源Ｉｎｔ．Ｖｃｃについて説明す
るための概念図である。図１３は、図１２に示した内部
電源発生回路の詳細を示した回路図である。
施形態５、図１６に示される実施形態６、図１７に示さ
れる実施形態７、および図１８に示される実施形態８に
使用されている内部電源Ｉｎｔ．Ｖｃｃについて説明す
るための概念図である。図１３は、図１２に示した内部
電源発生回路の詳細を示した回路図である。
【００６３】図１２を参照して、外部電源によって供給
される電圧Ｖｅｘｔを内部電源発生回路１０００によっ
て降下させ内部電源電圧Ｉｎｔ．Ｖｃｃとして供給す
る。
される電圧Ｖｅｘｔを内部電源発生回路１０００によっ
て降下させ内部電源電圧Ｉｎｔ．Ｖｃｃとして供給す
る。
【００６４】図１３を参照して、内部電源発生回路１０
００は、比較回路（コンパレータ）によって構成されて
いる。この場合、外部電源によって供給される電圧Ｖｅ
ｘｔをたとえば３．３Ｖとし、参照電圧Ｖｒｅｆを２．
５Ｖとしている。そしてこのような比較回路を用いるこ
とによって、Ｖｅｘｔを降下させて内部電源電圧Ｉｎ
ｔ．Ｖｃｃとして供給することができる。
００は、比較回路（コンパレータ）によって構成されて
いる。この場合、外部電源によって供給される電圧Ｖｅ
ｘｔをたとえば３．３Ｖとし、参照電圧Ｖｒｅｆを２．
５Ｖとしている。そしてこのような比較回路を用いるこ
とによって、Ｖｅｘｔを降下させて内部電源電圧Ｉｎ
ｔ．Ｖｃｃとして供給することができる。
【００６５】内部電源電位Ｉｎｔ．Ｖｃｃは、図１４の
点線で示されるように、電源投入時から定常状態となる
までの期間を含めて安定している。このため、変動の激
しい内部回路により発生する基板電位ＶＢＢを印加する
場合に比し、内部電源電位Ｉｎｔ．Ｖｃｃを印加する場
合は事実上ラッチアップの発生は問題とならない。
点線で示されるように、電源投入時から定常状態となる
までの期間を含めて安定している。このため、変動の激
しい内部回路により発生する基板電位ＶＢＢを印加する
場合に比し、内部電源電位Ｉｎｔ．Ｖｃｃを印加する場
合は事実上ラッチアップの発生は問題とならない。
【００６６】（実施形態５）図１５は本発明の実施形態
５による半導体記憶装置を示した断面図である。図１５
を参照して、メモリセル領域には、Ｎ型のＭＯＳトラン
ジスタ２１６が形成されている。一方、周辺回路領域に
は、Ｎ型とＰ型のＭＯＳトランジスタ２１７、２１８か
らなるＣＭＯＳトランジスタが形成されている。
５による半導体記憶装置を示した断面図である。図１５
を参照して、メモリセル領域には、Ｎ型のＭＯＳトラン
ジスタ２１６が形成されている。一方、周辺回路領域に
は、Ｎ型とＰ型のＭＯＳトランジスタ２１７、２１８か
らなるＣＭＯＳトランジスタが形成されている。
【００６７】具体的には、メモリセル領域には、半導体
基板１の主表面にＰ型のウェル領域２１５が形成されて
いる。Ｐ型のウェル領域２１５の主表面には、Ｎ型のＭ
ＯＳＦＥＴ２１６が形成されている。また、Ｐ型のウェ
ル領域の電位を固定するためにＰ+ 型不純物領域２１５
ａが形成され、これには内部回路により発生する基板電
位ＶＢＢが印加されている。
基板１の主表面にＰ型のウェル領域２１５が形成されて
いる。Ｐ型のウェル領域２１５の主表面には、Ｎ型のＭ
ＯＳＦＥＴ２１６が形成されている。また、Ｐ型のウェ
ル領域の電位を固定するためにＰ+ 型不純物領域２１５
ａが形成され、これには内部回路により発生する基板電
位ＶＢＢが印加されている。
【００６８】一方、周辺回路領域には、半導体基板１の
主表面に直接Ｎ型のＭＯＳＦＥＴ２１７が形成されてい
る。また、半導体基板１の電位を固定するためのＰ+ 型
不純物領域１ａが半導体基板の主表面上に形成されてお
り、Ｐ+ 型不純物領域１ａには内部回路により発生する
基板電位ＶＢＢが印加されている。さらに、半導体基板
１の主表面上に、メモリセル領域のＰ型のウェル領域２
１５を覆うように、かつ周辺回路領域にまで延びるよう
にＮ型のウェル領域２１３が形成されている。Ｎ型のウ
ェル領域２１３の主表面上には、周辺回路領域を構成す
るＰ型のＭＯＳＦＥＴ２１８が形成されている。また、
Ｎ型のウェル領域２１３の電位を固定するためのＮ+ 型
不純物領域２１３ａが形成されている。Ｎ+ 型不純物領
域２１３ａには、図１３に示される内部電源電圧Ｉｎ
ｔ．Ｖｃｃを印加している。安定した内部電源電圧Ｉｎ
ｔ．Ｖｃｃにより、ラッチアップの発生が回避できるた
め、前述のように半導体基板１は内部回路により発生す
る基板電位ＶＢＢを印加することができる。
主表面に直接Ｎ型のＭＯＳＦＥＴ２１７が形成されてい
る。また、半導体基板１の電位を固定するためのＰ+ 型
不純物領域１ａが半導体基板の主表面上に形成されてお
り、Ｐ+ 型不純物領域１ａには内部回路により発生する
基板電位ＶＢＢが印加されている。さらに、半導体基板
１の主表面上に、メモリセル領域のＰ型のウェル領域２
１５を覆うように、かつ周辺回路領域にまで延びるよう
にＮ型のウェル領域２１３が形成されている。Ｎ型のウ
ェル領域２１３の主表面上には、周辺回路領域を構成す
るＰ型のＭＯＳＦＥＴ２１８が形成されている。また、
Ｎ型のウェル領域２１３の電位を固定するためのＮ+ 型
不純物領域２１３ａが形成されている。Ｎ+ 型不純物領
域２１３ａには、図１３に示される内部電源電圧Ｉｎ
ｔ．Ｖｃｃを印加している。安定した内部電源電圧Ｉｎ
ｔ．Ｖｃｃにより、ラッチアップの発生が回避できるた
め、前述のように半導体基板１は内部回路により発生す
る基板電位ＶＢＢを印加することができる。
【００６９】（実施形態６）図１６は本発明の実施形態
６による半導体記憶装置を示した断面図である。図１６
を参照して、メモリセル領域にはＮ型のＭＯＳトランジ
スタ２３８が形成されている。一方周辺回路領域には、
Ｎ型とＰ型のＭＯＳトランジスタ２３９、２４０からな
るＣＭＯＳトランジスタが形成されている。
６による半導体記憶装置を示した断面図である。図１６
を参照して、メモリセル領域にはＮ型のＭＯＳトランジ
スタ２３８が形成されている。一方周辺回路領域には、
Ｎ型とＰ型のＭＯＳトランジスタ２３９、２４０からな
るＣＭＯＳトランジスタが形成されている。
【００７０】具体的には、メモリセル領域には、半導体
基板１の主表面にＰ型のウェル領域２３７が形成されて
いる。Ｐ型のウェル領域２３７の主表面にはＮ型のＭＯ
ＳＦＥＴ２３８が形成されている。また、Ｐ型のウェル
領域２３７の電位を固定するためのＰ+ 型不純物領域２
３７ａが形成されており、Ｐ+ 型不純物領域２３７ａに
は内部回路により発生する基板電位ＶＢＢが印加されて
いる。
基板１の主表面にＰ型のウェル領域２３７が形成されて
いる。Ｐ型のウェル領域２３７の主表面にはＮ型のＭＯ
ＳＦＥＴ２３８が形成されている。また、Ｐ型のウェル
領域２３７の電位を固定するためのＰ+ 型不純物領域２
３７ａが形成されており、Ｐ+ 型不純物領域２３７ａに
は内部回路により発生する基板電位ＶＢＢが印加されて
いる。
【００７１】一方、周辺回路領域には、半導体基板１の
主表面に直接Ｎ型のＭＯＳＦＥＴ２３９が形成されてい
る。また、半導体基板１の主表面にＮ型のウェル領域２
３３が形成されている。Ｎ型のウェル領域２３３の主表
面にはＰ型のＭＯＳＦＥＴ２４０が形成されている。Ｎ
型のウェル領域２３３の電位を固定するためのＮ+ 型不
純物領域２３３ａが形成されており、Ｎ+ 型不純物領域
２３３ａには安定した内部電源電位Ｉｎｔ．Ｖｃｃが印
加されている。
主表面に直接Ｎ型のＭＯＳＦＥＴ２３９が形成されてい
る。また、半導体基板１の主表面にＮ型のウェル領域２
３３が形成されている。Ｎ型のウェル領域２３３の主表
面にはＰ型のＭＯＳＦＥＴ２４０が形成されている。Ｎ
型のウェル領域２３３の電位を固定するためのＮ+ 型不
純物領域２３３ａが形成されており、Ｎ+ 型不純物領域
２３３ａには安定した内部電源電位Ｉｎｔ．Ｖｃｃが印
加されている。
【００７２】さらに、Ｐ型のウェル領域２３７を覆うよ
うにＮ型のウェル領域２３５が形成されている。Ｎ型の
ウェル領域２３５の電位を固定するためのＮ+ 型不純物
領域２３５ａが形成されており、Ｎ+ 型不純物領域２３
５ａには電源電位Ｖｃｃが印加されている。
うにＮ型のウェル領域２３５が形成されている。Ｎ型の
ウェル領域２３５の電位を固定するためのＮ+ 型不純物
領域２３５ａが形成されており、Ｎ+ 型不純物領域２３
５ａには電源電位Ｖｃｃが印加されている。
【００７３】ここで、Ｎ型のウェル領域２３５とＮ型の
ウェル領域２３３とは、半導体基板１の主表面上にＬＯ
ＣＯＳ法によって形成された素子分離絶縁膜２４９によ
って分離され、Ｐ型の半導体基板１によって完全に分離
されているため、直接接する部分を有さない。
ウェル領域２３３とは、半導体基板１の主表面上にＬＯ
ＣＯＳ法によって形成された素子分離絶縁膜２４９によ
って分離され、Ｐ型の半導体基板１によって完全に分離
されているため、直接接する部分を有さない。
【００７４】このため、周辺回路領域においてラッチア
ップの発生原因となるＰ型のＭＯＳＦＥＴ２４０とＮ型
のＭＯＳＦＥＴ２３８とによって形成される寄生トラン
ジスタが構成されないため、ラッチアップの発生を回避
することができる。
ップの発生原因となるＰ型のＭＯＳＦＥＴ２４０とＮ型
のＭＯＳＦＥＴ２３８とによって形成される寄生トラン
ジスタが構成されないため、ラッチアップの発生を回避
することができる。
【００７５】以上のように、実施形態６によれば、内部
電源電位Ｉｎｔ．Ｖｃｃの安定性に加え、寄生トランジ
スタの形成を構造的に防止することができるため、ラッ
チアップの発生をより完全に防止することができる。
電源電位Ｉｎｔ．Ｖｃｃの安定性に加え、寄生トランジ
スタの形成を構造的に防止することができるため、ラッ
チアップの発生をより完全に防止することができる。
【００７６】（実施形態７）図１７は本発明の実施形態
７による半導体記憶装置を示した断面図である。図１７
を参照して、メモリセル領域には、Ｎ型のＭＯＳトラン
ジスタ２５６が形成されている。一方、周辺回路領域に
は、Ｎ型とＰ型のＭＯＳトランジスタ２５７、２５８か
らなるＣＭＯＳトランジスタが形成されている。
７による半導体記憶装置を示した断面図である。図１７
を参照して、メモリセル領域には、Ｎ型のＭＯＳトラン
ジスタ２５６が形成されている。一方、周辺回路領域に
は、Ｎ型とＰ型のＭＯＳトランジスタ２５７、２５８か
らなるＣＭＯＳトランジスタが形成されている。
【００７７】具体的には、メモリセル領域には、半導体
基板１の主表面にＰ型のウェル領域２５５が形成されて
いる。Ｐ型のウェル領域２５５の主表面には、Ｎ型のＭ
ＯＳＦＥＴ２５６が形成されている。また、Ｐ型のウェ
ル領域２５５の電位を固定させるためにＰ+ 型不純物領
域２５５ａが形成され、これには内部回路により発生す
る基板電位ＶＢＢが印加されている。
基板１の主表面にＰ型のウェル領域２５５が形成されて
いる。Ｐ型のウェル領域２５５の主表面には、Ｎ型のＭ
ＯＳＦＥＴ２５６が形成されている。また、Ｐ型のウェ
ル領域２５５の電位を固定させるためにＰ+ 型不純物領
域２５５ａが形成され、これには内部回路により発生す
る基板電位ＶＢＢが印加されている。
【００７８】一方、周辺回路領域には、半導体基板１の
主表面に直接Ｎ型のＭＯＳＦＥＴ２５７が形成されてい
る。また、半導体基板１の電位を固定するためのＰ+ 型
不純物領域１ａが半導体基板の主表面上に形成されてお
り、Ｐ+ 型不純物領域１ａには内部回路により発生する
基板電位ＶＢＢが印加されている。さらに、半導体基板
１の主表面上に、メモリセル領域のＰ型のウェル領域２
５５を覆うように、かつ周辺回路領域にまで延びるよう
にＮ型のウェル領域２５３が形成されている。Ｎ型ウェ
ル領域２５３の主表面上には、周辺回路領域を構成する
Ｐ型のＭＯＳＦＥＴ２５８が形成されている。また、Ｎ
型のウェル領域２５３の電位を固定するためのＮ+ 型不
純物領域２５３ａが形成されている。
主表面に直接Ｎ型のＭＯＳＦＥＴ２５７が形成されてい
る。また、半導体基板１の電位を固定するためのＰ+ 型
不純物領域１ａが半導体基板の主表面上に形成されてお
り、Ｐ+ 型不純物領域１ａには内部回路により発生する
基板電位ＶＢＢが印加されている。さらに、半導体基板
１の主表面上に、メモリセル領域のＰ型のウェル領域２
５５を覆うように、かつ周辺回路領域にまで延びるよう
にＮ型のウェル領域２５３が形成されている。Ｎ型ウェ
ル領域２５３の主表面上には、周辺回路領域を構成する
Ｐ型のＭＯＳＦＥＴ２５８が形成されている。また、Ｎ
型のウェル領域２５３の電位を固定するためのＮ+ 型不
純物領域２５３ａが形成されている。
【００７９】Ｎ+ 型不純物領域２５３ａには、図１２に
示される内部電源電圧Ｉｎｔ．Ｖｃｃを印加している。
安定した内部電源電圧Ｉｎｔ，Ｖｃｃにより、ラッチア
ップの発生が回避できるため、前述のように半導体基板
１は内部回路により発生する基板電位ＶＢＢを印加する
ことができる。
示される内部電源電圧Ｉｎｔ．Ｖｃｃを印加している。
安定した内部電源電圧Ｉｎｔ，Ｖｃｃにより、ラッチア
ップの発生が回避できるため、前述のように半導体基板
１は内部回路により発生する基板電位ＶＢＢを印加する
ことができる。
【００８０】（実施形態８）図１８は本発明の実施形態
８による半導体記憶装置を示した断面図である。図１８
を参照して、メモリセル領域にはＮ型のＭＯＳトランジ
スタ２７８が形成されている。一方、周辺回路領域に
は、Ｎ型とＰ型のＭＯＳトランジスタ２７９、２８０か
らなるＣＭＯＳトランジスタが形成されている。
８による半導体記憶装置を示した断面図である。図１８
を参照して、メモリセル領域にはＮ型のＭＯＳトランジ
スタ２７８が形成されている。一方、周辺回路領域に
は、Ｎ型とＰ型のＭＯＳトランジスタ２７９、２８０か
らなるＣＭＯＳトランジスタが形成されている。
【００８１】具体的には、メモリセル領域には、半導体
基板１の主表面にＰ型のウェル領域２７７が形成されて
いる。Ｐ型のウェル領域２７７の主表面にはＮ型のＭＯ
ＳＦＥＴ２７８が形成されている。また、Ｐ型のウェル
領域２７７の電位を固定するためのＰ+ 型不純物領域２
７７ａが形成されており、Ｐ+ 型不純物領域２７７ａに
は内部回路により発生する基板電位ＶＢＢが印加されて
いる。
基板１の主表面にＰ型のウェル領域２７７が形成されて
いる。Ｐ型のウェル領域２７７の主表面にはＮ型のＭＯ
ＳＦＥＴ２７８が形成されている。また、Ｐ型のウェル
領域２７７の電位を固定するためのＰ+ 型不純物領域２
７７ａが形成されており、Ｐ+ 型不純物領域２７７ａに
は内部回路により発生する基板電位ＶＢＢが印加されて
いる。
【００８２】一方、周辺回路領域には、半導体基板１の
主表面にＮ型のＭＯＳＦＥＴ２７９が形成されている。
また、半導体基板１の主表面にＮ型のウェル領域２７３
が形成されている。Ｎ型のウェル領域２７３の主表面に
はＰ型のＭＯＳＦＥＴ２８０が形成されている。Ｎ型の
ウェル領域２７３の電位を固定するためのＮ+ 型不純物
領域２７３ａが形成されており、Ｎ+ 型不純物領域２３
７ａには安定した内部電源電位Ｉｎｔ．Ｖｃｃが印加さ
れている。
主表面にＮ型のＭＯＳＦＥＴ２７９が形成されている。
また、半導体基板１の主表面にＮ型のウェル領域２７３
が形成されている。Ｎ型のウェル領域２７３の主表面に
はＰ型のＭＯＳＦＥＴ２８０が形成されている。Ｎ型の
ウェル領域２７３の電位を固定するためのＮ+ 型不純物
領域２７３ａが形成されており、Ｎ+ 型不純物領域２３
７ａには安定した内部電源電位Ｉｎｔ．Ｖｃｃが印加さ
れている。
【００８３】さらに、Ｐ型のウェル領域２７７を覆うよ
うにＮ型のウェル領域２５が形成されている。Ｎ型のウ
ェル領域２７５の電位を固定するためのＮ+ 型不純物領
域２７５ａが形成されており、Ｎ+ 型不純物領域２７５
ａには電源電位Ｖｃｃが印加されている。
うにＮ型のウェル領域２５が形成されている。Ｎ型のウ
ェル領域２７５の電位を固定するためのＮ+ 型不純物領
域２７５ａが形成されており、Ｎ+ 型不純物領域２７５
ａには電源電位Ｖｃｃが印加されている。
【００８４】ここで、Ｎ型のウェル領域２７５、Ｎ型の
ウェル２７３とは、半導体基板１の主表面上にすべてＬ
ＯＣＯＳ法によって形成された素子分離絶縁膜２８９に
よって分離され、Ｐ型の半導体基板１によって完全に分
離されているため、直接接する部分を有さない。
ウェル２７３とは、半導体基板１の主表面上にすべてＬ
ＯＣＯＳ法によって形成された素子分離絶縁膜２８９に
よって分離され、Ｐ型の半導体基板１によって完全に分
離されているため、直接接する部分を有さない。
【００８５】このため、周辺回路領域においてラッチア
ップの発生原因となるＰ型のＭＯＳＦＥＴ２８０とＮ型
のＭＯＳＦＥＴ２７８とによって形成される寄生トラン
ジスタが構成されないため、ラッチアップの発生を回避
することができる。
ップの発生原因となるＰ型のＭＯＳＦＥＴ２８０とＮ型
のＭＯＳＦＥＴ２７８とによって形成される寄生トラン
ジスタが構成されないため、ラッチアップの発生を回避
することができる。
【００８６】以上のように、実施形態８によれば、内部
電源電位Ｉｎｔ．Ｖｃｃの安定性に加え、寄生トランジ
スタの形成を構造的に防止することができるため、ラッ
チアップの発生をより完全に防止することができる。
電源電位Ｉｎｔ．Ｖｃｃの安定性に加え、寄生トランジ
スタの形成を構造的に防止することができるため、ラッ
チアップの発生をより完全に防止することができる。
【００８７】以上のように、ラッチアップの発生の可能
性のないものは、内部回路により発生する基板電位ＶＢ
Ｂが印加された半導体基板の表面部に形成することがで
きる。この例として、図２０に示される実施形態９およ
び図２１に示される実施形態１０が挙げられる。
性のないものは、内部回路により発生する基板電位ＶＢ
Ｂが印加された半導体基板の表面部に形成することがで
きる。この例として、図２０に示される実施形態９およ
び図２１に示される実施形態１０が挙げられる。
【００８８】（実施形態９）図２０に示される回路は、
図１９に示される半導体記憶装置の中のイコライズ回路
３０３に相当する。イコライズ回路はＮ型ＭＯＳＦＥＴ
のみで構成されているので、ＣＭＯＳ構造は形成され
ず、その結果ラッチアップの発生の可能性はない。
図１９に示される半導体記憶装置の中のイコライズ回路
３０３に相当する。イコライズ回路はＮ型ＭＯＳＦＥＴ
のみで構成されているので、ＣＭＯＳ構造は形成され
ず、その結果ラッチアップの発生の可能性はない。
【００８９】（実施形態１０）また、図２１に示される
回路は、図１９に示される半導体記憶装置の中のセンス
アンプ３０１に相当する。センスアンプは直接電源電位
または接地電位に接続されないＣＭＯＳ構造を形成する
ので、ラッチアップの発生の可能性はない。
回路は、図１９に示される半導体記憶装置の中のセンス
アンプ３０１に相当する。センスアンプは直接電源電位
または接地電位に接続されないＣＭＯＳ構造を形成する
ので、ラッチアップの発生の可能性はない。
【００９０】（実施形態１１）図２２および図２３は本
発明の実施形態１１による半導体記憶装置を示した断面
図である。
発明の実施形態１１による半導体記憶装置を示した断面
図である。
【００９１】一般にＤＲＡＭなどの記憶素子では、チッ
プに入射するα粒子により基板から電子、正孔対が発生
し、これがメモリセルのストレージノードに入ることに
より、記憶データが破壊されるソフトエラー現象があ
る。α線によるソフトエラー発生のメカニズムは以下の
とおりである。ＤＲＡＭではメモリ作用にＭＯＳキャパ
シタが使用されるので、キャパシタ電極の下に空乏層が
発生するが、メモリの信号である“１”と“０”はここ
（キャパシタ）に電荷がない場合とある場合に対応して
いる。今、電荷のない“１”の状態のときに外部からα
線のような高エネルギの粒子がＳｉウェハ内に入射する
と、これによって電子−正孔対が発生するが、このうち
電子はキャパシタに引寄せられる（正孔は基板に流れ
る）。その結果、外部から何らメモリを操作しないのに
電荷のある“０”の状態に変化してしまう。この状態は
時間がたつともとの状態に戻り、ハード（半導体装置）
が破壊されたわけではないので、ソフトエラーと呼ばれ
る。しかし、これによってメモリが誤動作することには
変わりはない。
プに入射するα粒子により基板から電子、正孔対が発生
し、これがメモリセルのストレージノードに入ることに
より、記憶データが破壊されるソフトエラー現象があ
る。α線によるソフトエラー発生のメカニズムは以下の
とおりである。ＤＲＡＭではメモリ作用にＭＯＳキャパ
シタが使用されるので、キャパシタ電極の下に空乏層が
発生するが、メモリの信号である“１”と“０”はここ
（キャパシタ）に電荷がない場合とある場合に対応して
いる。今、電荷のない“１”の状態のときに外部からα
線のような高エネルギの粒子がＳｉウェハ内に入射する
と、これによって電子−正孔対が発生するが、このうち
電子はキャパシタに引寄せられる（正孔は基板に流れ
る）。その結果、外部から何らメモリを操作しないのに
電荷のある“０”の状態に変化してしまう。この状態は
時間がたつともとの状態に戻り、ハード（半導体装置）
が破壊されたわけではないので、ソフトエラーと呼ばれ
る。しかし、これによってメモリが誤動作することには
変わりはない。
【００９２】このα線の発生源はパッケージ、配線など
のＬＳＩ材料の中にごく微量に含まれるＵ、Ｔｈなどの
放射性不純物元素である。最初にこれが問題になったと
きのＵ、Ｔｈの量はｐｐｍ（１００万分の１）のオーダ
であったが、今ではｐｐｂ（１０億分の１）のオーダの
量が問題になってきている。この理由は、メモリの集積
度が上がって、１つのメモリに蓄えられる電荷（信号）
量が少なくなったからである。ｐｐｂオーダのＵ、Ｔｈ
は特別に純度を挙げない限りあらゆる材料に含まれてい
る。このことは、ＬＳＩ材料として新しい材料の使用を
考える場合には純度を上げてＵ、Ｔｈの濃度を低下させ
ない限り、利用しようとする特性がどんなに優れていて
も、これを使用できないことを示している。詳細な説明
は略すが、α線の障害はＤＲＡＭなどのメモリＬＳＩだ
けでなく、メモリ以外のＬＳＩデバイスにもノイズ源そ
の他として悪影響をもたらすものである。
のＬＳＩ材料の中にごく微量に含まれるＵ、Ｔｈなどの
放射性不純物元素である。最初にこれが問題になったと
きのＵ、Ｔｈの量はｐｐｍ（１００万分の１）のオーダ
であったが、今ではｐｐｂ（１０億分の１）のオーダの
量が問題になってきている。この理由は、メモリの集積
度が上がって、１つのメモリに蓄えられる電荷（信号）
量が少なくなったからである。ｐｐｂオーダのＵ、Ｔｈ
は特別に純度を挙げない限りあらゆる材料に含まれてい
る。このことは、ＬＳＩ材料として新しい材料の使用を
考える場合には純度を上げてＵ、Ｔｈの濃度を低下させ
ない限り、利用しようとする特性がどんなに優れていて
も、これを使用できないことを示している。詳細な説明
は略すが、α線の障害はＤＲＡＭなどのメモリＬＳＩだ
けでなく、メモリ以外のＬＳＩデバイスにもノイズ源そ
の他として悪影響をもたらすものである。
【００９３】以上のように、放射性物質の崩壊により放
出された数ＭｅＶのエネルギを有するα粒子は、半導体
基板を形成しているシリコン中を電離衝突によって電
子、正孔対を生成させながら数十μｍの距離を移動して
停止する。α粒子のエネルギをＥ、電子、正孔対の生成
エネルギをεとすると、発生する電荷Ｑは、次の式
（１）で示される。
出された数ＭｅＶのエネルギを有するα粒子は、半導体
基板を形成しているシリコン中を電離衝突によって電
子、正孔対を生成させながら数十μｍの距離を移動して
停止する。α粒子のエネルギをＥ、電子、正孔対の生成
エネルギをεとすると、発生する電荷Ｑは、次の式
（１）で示される。
【００９４】Ｑ＝ｅＥ／ε ……（１） 通常、シリコンではε＝３．６ｅＶ、Ｅ＝５ＭｅＶ程度
であるので、Ｑ＝２２０ｆＣとなる。
であるので、Ｑ＝２２０ｆＣとなる。
【００９５】これは、通常のメモリセルに蓄えられてい
る電荷量と同じオーダであり、発生したキャリアの流入
によりメモリセルの蓄積データが破壊される可能性があ
る。
る電荷量と同じオーダであり、発生したキャリアの流入
によりメモリセルの蓄積データが破壊される可能性があ
る。
【００９６】発生したキャリアがメモリセルに収集され
る量Ｑｔは以下の式（２）のように示される。
る量Ｑｔは以下の式（２）のように示される。
【００９７】 Ｑｔ＝Ｑｄｒ＋Ｑｄｉ＋Ｑｆ ……（２） ここで、Ｑｄｒはｐｎ接合における空乏層内の電荷でド
リフトしてくる成分、Ｑｄｉは少数キャリア濃度の局所
的な勾配により拡散してくる成分、およびＱｆはファネ
リング効果による成分である。
リフトしてくる成分、Ｑｄｉは少数キャリア濃度の局所
的な勾配により拡散してくる成分、およびＱｆはファネ
リング効果による成分である。
【００９８】第３項のファネリング効果は、α粒子が幅
Ｗの空乏層を貫通したときに一時的に高電界領域が漏斗
状（funnel）に延びることで収集されるキャリアであ
る。これはもともと高抵抗の空乏層で接合バイアスを支
えていたところにα粒子が入射して、一時的に空乏層が
低抵抗状態になってしまうために接合バイアスを支えら
れるところまで瞬間的に空乏層が延びることで生じる現
象である。この現象によって、誘起電子の収集という点
から見た見かけの空乏層幅は、Ｗから次式（３）のよう
に拡大する。
Ｗの空乏層を貫通したときに一時的に高電界領域が漏斗
状（funnel）に延びることで収集されるキャリアであ
る。これはもともと高抵抗の空乏層で接合バイアスを支
えていたところにα粒子が入射して、一時的に空乏層が
低抵抗状態になってしまうために接合バイアスを支えら
れるところまで瞬間的に空乏層が延びることで生じる現
象である。この現象によって、誘起電子の収集という点
から見た見かけの空乏層幅は、Ｗから次式（３）のよう
に拡大する。
【００９９】Ｗ（１＋μｎ／μｐ） ……（３） ただしμｎ、μｐはそれぞれ電子と空孔の移動度であ
り、シリコンの場合、μｎ／μｐは通常３以上の値にな
るので、ファネリング効果により空乏層幅が４倍くらい
になったと同等のキャリア収集効果になる。ここで、代
表的な半導体材料におけるμｎ／μｐは、Ｓｉの場合は
約３、Ｇｅの場合は約２、ＧａＡｓの場合は約２１、Ｇ
ａＰの場合は約２、ＧａＳｂの場合は約５、ＩｎＰの場
合は約４０、およびＩｎＡｓの場合は約１１３である。
り、シリコンの場合、μｎ／μｐは通常３以上の値にな
るので、ファネリング効果により空乏層幅が４倍くらい
になったと同等のキャリア収集効果になる。ここで、代
表的な半導体材料におけるμｎ／μｐは、Ｓｉの場合は
約３、Ｇｅの場合は約２、ＧａＡｓの場合は約２１、Ｇ
ａＰの場合は約２、ＧａＳｂの場合は約５、ＩｎＰの場
合は約４０、およびＩｎＡｓの場合は約１１３である。
【０１００】このように、物質によっては、μｎ／μｐ
が大きく、ファネリング効果の寄与が大きく現われるこ
とによって、キャリア収集効果が上がり、ソフトエラー
率が増大する問題が発生する。
が大きく、ファネリング効果の寄与が大きく現われるこ
とによって、キャリア収集効果が上がり、ソフトエラー
率が増大する問題が発生する。
【０１０１】以上の点に鑑みて、ファネリング現象によ
るキャリア収集効果を下げてソフトエラー率を減少させ
るために図２２および図２３に示す実施形態１１がなさ
れた。
るキャリア収集効果を下げてソフトエラー率を減少させ
るために図２２および図２３に示す実施形態１１がなさ
れた。
【０１０２】図２に示したようないわゆるトリプルウェ
ル構造においてのメモリセル領域の拡大図が図２２およ
び図２３である。図２２に示される実施形態１１では、
半導体基板４１１の主表面上にｎ型のウェル領域４１３
が形成され、そのｎ型のウェル領域４１３に覆われるよ
うにＰ型のウェル領域４１５が半導体基板４１１の主表
面上に形成されている。Ｐ型のウェル領域４１５の主表
面上には、Ｎ型のＭＯＳＦＥＴ４１８が形成されてい
る。さらに、Ｐ型のウェル領域４１５およびＮ型のウェ
ル領域４１３の電位をそれぞれ固定するためのＰ+ 型不
純物領域４１５ａとｎ+ 型不純物領域４１３ａが形成さ
れている。
ル構造においてのメモリセル領域の拡大図が図２２およ
び図２３である。図２２に示される実施形態１１では、
半導体基板４１１の主表面上にｎ型のウェル領域４１３
が形成され、そのｎ型のウェル領域４１３に覆われるよ
うにＰ型のウェル領域４１５が半導体基板４１１の主表
面上に形成されている。Ｐ型のウェル領域４１５の主表
面上には、Ｎ型のＭＯＳＦＥＴ４１８が形成されてい
る。さらに、Ｐ型のウェル領域４１５およびＮ型のウェ
ル領域４１３の電位をそれぞれ固定するためのＰ+ 型不
純物領域４１５ａとｎ+ 型不純物領域４１３ａが形成さ
れている。
【０１０３】また、図２３は、図２２において示される
メモリセル領域のＮ型ＭＯＳＦＥＴの周辺部分を説明す
るための詳細図である。
メモリセル領域のＮ型ＭＯＳＦＥＴの周辺部分を説明す
るための詳細図である。
【０１０４】以上ような構造において、Ｐ型ウェル領域
４１５の深さであるＬｗ、ストレージノードの厚みＬｊ
およびメモリセルノードにＨｉｇｈレベルが蓄積された
場合の空乏層の厚さＷＨについて、以下の式（４）の関
係が成立するように構成する。
４１５の深さであるＬｗ、ストレージノードの厚みＬｊ
およびメモリセルノードにＨｉｇｈレベルが蓄積された
場合の空乏層の厚さＷＨについて、以下の式（４）の関
係が成立するように構成する。
【０１０５】 ＷＨ＜Ｌｗ−Ｌｊ＜ＷＨ（１＋μｕ／μｐ） ……（４） この場合では、α粒子が入射していない通常の動作状態
では空乏層の底部より下にＰ型ウェル領域４１５底部が
存在するので、通常の動作には支障を与えない。
では空乏層の底部より下にＰ型ウェル領域４１５底部が
存在するので、通常の動作には支障を与えない。
【０１０６】一方、α粒子が入射してファネリング効果
により実質的な空乏層の延びがＷ（１＋μｎ／μｐ）に
なると、空乏層の延びがＰ型ウェル領域４１５の底部に
達して、さらにその下に形成されているＮ型ウェル領域
４１３との境界の空乏層に達する。このため、発生した
電荷は上部に存在するメモリセルの方向と、下部のＮ型
ウェル領域４１３との方向に分かれて移動する。このた
め、メモリセルノードへの電荷収集効率は低下し、ソフ
トエラー率が減少する。メモリセルへ収集される電荷
は、メモリセルノードの初期電位、下部に位置するＮ型
ウェル領域の電位および各部分の寸法などによって決定
される。以下、その概要について述べる。第１の場合、
すなわち、 ＷＨ＜Ｌｗ−Ｌｊ＜ＷＨ（１＋μｎ／μｐ） ……
（４）かつ、（ＷＨ：メモリセルノードにＨレベルが蓄
積されている場合の空乏層厚さ） ＷＬ（１＋μｎ／μｐ）＜Ｌｗ−Ｌｊ ……（５）
かつ、（ＷＬ：メモリセルノードにＬレベルが蓄積され
ている場合の空乏層厚さ） Ｖ（ｎ−ｗｅｌｌ）＝ＶＨ ……（６） （Ｖ（ｎ−ｗｅｌｌ）：下部ｎウェルの印加電位、Ｖ
Ｈ：メモリセルＨデータ時の電位）が成り立つ場合は、
以下のように考えられる。
により実質的な空乏層の延びがＷ（１＋μｎ／μｐ）に
なると、空乏層の延びがＰ型ウェル領域４１５の底部に
達して、さらにその下に形成されているＮ型ウェル領域
４１３との境界の空乏層に達する。このため、発生した
電荷は上部に存在するメモリセルの方向と、下部のＮ型
ウェル領域４１３との方向に分かれて移動する。このた
め、メモリセルノードへの電荷収集効率は低下し、ソフ
トエラー率が減少する。メモリセルへ収集される電荷
は、メモリセルノードの初期電位、下部に位置するＮ型
ウェル領域の電位および各部分の寸法などによって決定
される。以下、その概要について述べる。第１の場合、
すなわち、 ＷＨ＜Ｌｗ−Ｌｊ＜ＷＨ（１＋μｎ／μｐ） ……
（４）かつ、（ＷＨ：メモリセルノードにＨレベルが蓄
積されている場合の空乏層厚さ） ＷＬ（１＋μｎ／μｐ）＜Ｌｗ−Ｌｊ ……（５）
かつ、（ＷＬ：メモリセルノードにＬレベルが蓄積され
ている場合の空乏層厚さ） Ｖ（ｎ−ｗｅｌｌ）＝ＶＨ ……（６） （Ｖ（ｎ−ｗｅｌｌ）：下部ｎウェルの印加電位、Ｖ
Ｈ：メモリセルＨデータ時の電位）が成り立つ場合は、
以下のように考えられる。
【０１０７】式（４）により、メモリセルノードにＨレ
ベルが蓄積されている場合は、ファネリング現象による
空乏層の延びがｐウェル底部に達し、しかも、式（６）
により下部ｎウェル電位がメモリセルノードにＨレベル
電位と同じである。したがって、この空乏層中には電界
が発生せず、発生した電子、正孔対はお互いに再結合し
て終了し、その結果、メモリセルノードに電荷収集され
ず、ソフトエラー現象は起こらないことになる。
ベルが蓄積されている場合は、ファネリング現象による
空乏層の延びがｐウェル底部に達し、しかも、式（６）
により下部ｎウェル電位がメモリセルノードにＨレベル
電位と同じである。したがって、この空乏層中には電界
が発生せず、発生した電子、正孔対はお互いに再結合し
て終了し、その結果、メモリセルノードに電荷収集され
ず、ソフトエラー現象は起こらないことになる。
【０１０８】式（５）により、メモリセルノードにＬレ
ベルが蓄積されている場合は、ファネリング現象による
空乏層の延びがｐウェル底部には達しないので、発生し
た電子はメモリセルノードに収集され、正孔は下部ｎウ
ェル方向へ移動する。これは、メモリセルノード電位を
下げる方向に働き、Ｌレベルをさらに下げることにな
り、ソフトエラー現象は起こらないことになる。
ベルが蓄積されている場合は、ファネリング現象による
空乏層の延びがｐウェル底部には達しないので、発生し
た電子はメモリセルノードに収集され、正孔は下部ｎウ
ェル方向へ移動する。これは、メモリセルノード電位を
下げる方向に働き、Ｌレベルをさらに下げることにな
り、ソフトエラー現象は起こらないことになる。
【０１０９】なお、上記は以下の式（７）である場合に
は、メモリセルノードにＨレベルが蓄積されている場合
は、Ｈレベルがさらに上がることになり、同じくソフト
エラー現象は起こらないことになる。
は、メモリセルノードにＨレベルが蓄積されている場合
は、Ｈレベルがさらに上がることになり、同じくソフト
エラー現象は起こらないことになる。
【０１１０】 Ｖ（ｎ−ｗｅｌｌ）＞ＶＨ ……（７） 第２の場合、すなわち、 ＷＨ＜Ｌｗ−Ｌｊ＜ＷＨ（１＋μｎ／μｐ） ……
（４）かつ、（ＷＨ：メモリセルノードにＨレベルが蓄
積されている場合の空乏層厚さ） Ｌｗ−Ｌｊ＜ＷＬ（１＋μｎ／μｐ） ……（８） （ＷＬ：メモリセルノードにＬレベルが蓄積されている
場合の空乏層厚さ） Ｖ（ｎ−ｗｅｌｌ）≧（ＶＨ＋ＶＬ）／２ ……（９） （Ｖ（ｎ−ｗｅｌｌ）：下部ｎウェルの印加電位、Ｖ
Ｈ：メモリセルＨデータ時の電位）が成り立つ場合は、
以下のように考えられる。
（４）かつ、（ＷＨ：メモリセルノードにＨレベルが蓄
積されている場合の空乏層厚さ） Ｌｗ−Ｌｊ＜ＷＬ（１＋μｎ／μｐ） ……（８） （ＷＬ：メモリセルノードにＬレベルが蓄積されている
場合の空乏層厚さ） Ｖ（ｎ−ｗｅｌｌ）≧（ＶＨ＋ＶＬ）／２ ……（９） （Ｖ（ｎ−ｗｅｌｌ）：下部ｎウェルの印加電位、Ｖ
Ｈ：メモリセルＨデータ時の電位）が成り立つ場合は、
以下のように考えられる。
【０１１１】メモリセルデータがＨでもＬでも、α粒子
入射時のファネリング現象による電界は、下部ウェルに
達するが、Ｈデータ蓄積時の方がこの電界の達し方が強
く、Ｌデータ蓄積時の方が弱い。したがって、下部ウェ
ル電位Ｖ（ｎ−ｗｅｌｌ）が（９）のような関係を持つ
ときにはＶＨは下方に、ＶＬは上方に電位変化が生じ
る。しかし、いずれも（ＶＨ＋ＶＬ）／２を超えるほど
の変化にはならない（なりにくい）。したがって、蓄積
データの反転は生じないことになる。実際には、上記第
１および第２の場合以外にも、この中間的設定において
も、相応の効果を有する。
入射時のファネリング現象による電界は、下部ウェルに
達するが、Ｈデータ蓄積時の方がこの電界の達し方が強
く、Ｌデータ蓄積時の方が弱い。したがって、下部ウェ
ル電位Ｖ（ｎ−ｗｅｌｌ）が（９）のような関係を持つ
ときにはＶＨは下方に、ＶＬは上方に電位変化が生じ
る。しかし、いずれも（ＶＨ＋ＶＬ）／２を超えるほど
の変化にはならない（なりにくい）。したがって、蓄積
データの反転は生じないことになる。実際には、上記第
１および第２の場合以外にも、この中間的設定において
も、相応の効果を有する。
【０１１２】なお、上記各部寸法の典型的な値は、シリ
コン中では、 ＷＨ＝０．２μｍ ＬＷ＝０．５μｍ Ｌｊ＝０．１μｍ ＷＬ＝０．１μｍ ＶＨ＝３．０Ｖ ＶＬ＝０Ｖ であり、上記を満足する条件である。
コン中では、 ＷＨ＝０．２μｍ ＬＷ＝０．５μｍ Ｌｊ＝０．１μｍ ＷＬ＝０．１μｍ ＶＨ＝３．０Ｖ ＶＬ＝０Ｖ であり、上記を満足する条件である。
【０１１３】（実施形態１２）図２４および図２５は、
本発明の実施形態１２による半導体記憶装置を示した断
面図である。
本発明の実施形態１２による半導体記憶装置を示した断
面図である。
【０１１４】前述の図２２および図２３に示された実施
形態１１において、μｎ／μｐが大きな値を持つほどＰ
型のウェル領域の深さの上限が大きくなるので、半導体
装置を形成する工程が容易となる。この点に着目する
と、実施形態１１の説明で述べたように、ＧａＡｓの場
合はμｎ／μｐが２１と大きく、実施形態１１の構造を
容易に構成することができる。
形態１１において、μｎ／μｐが大きな値を持つほどＰ
型のウェル領域の深さの上限が大きくなるので、半導体
装置を形成する工程が容易となる。この点に着目する
と、実施形態１１の説明で述べたように、ＧａＡｓの場
合はμｎ／μｐが２１と大きく、実施形態１１の構造を
容易に構成することができる。
【０１１５】以上の点に鑑みて、ＧａＡｓを用いた半導
体記憶装置の断面図を図２４および図２５に示した。図
２４および図２５は、ＭＥＳＦＥＴを用いたスタティッ
クＲＡＭの例であり、基板物質が化合物半導体などであ
っても、同様な効果が得られる。
体記憶装置の断面図を図２４および図２５に示した。図
２４および図２５は、ＭＥＳＦＥＴを用いたスタティッ
クＲＡＭの例であり、基板物質が化合物半導体などであ
っても、同様な効果が得られる。
【０１１６】（実施形態１３）図２６は、本発明の実施
形態１３による半導体記憶装置を示した断面図である。
実施形態１３では、図２２から図２５に示した実施形態
１１または実施形態１２のいずれかの構造をメモリセル
領域に採用した半導体装置を示している。また、周辺回
路領域を構成するＮ型のウェル領域４５１は、他のＮ型
のウェル領域４１３とは別個に形成されている。このた
め、それぞれ独立にウェル電位を設定できるので、メモ
リセル領域と周辺回路領域との最適化を容易に行なうこ
とができる。
形態１３による半導体記憶装置を示した断面図である。
実施形態１３では、図２２から図２５に示した実施形態
１１または実施形態１２のいずれかの構造をメモリセル
領域に採用した半導体装置を示している。また、周辺回
路領域を構成するＮ型のウェル領域４５１は、他のＮ型
のウェル領域４１３とは別個に形成されている。このた
め、それぞれ独立にウェル電位を設定できるので、メモ
リセル領域と周辺回路領域との最適化を容易に行なうこ
とができる。
【０１１７】さらに、メモリセル領域を構成するＮ型の
ウェル領域４１３と同様に浅く、周辺回路領域のＮ型の
ウェル領域４５１を形成すると、Ｎ型のウェル領域４５
１のウェル抵抗が高くなりラッチアップの発生が問題と
なる。このため、周辺回路領域のＮ型のウェル領域４５
１は従来と同様に深いウェル領域としている。
ウェル領域４１３と同様に浅く、周辺回路領域のＮ型の
ウェル領域４５１を形成すると、Ｎ型のウェル領域４５
１のウェル抵抗が高くなりラッチアップの発生が問題と
なる。このため、周辺回路領域のＮ型のウェル領域４５
１は従来と同様に深いウェル領域としている。
【０１１８】（実施形態１４）図２７は、本発明の実施
形態１４による半導体記憶装置を示した断面図である。
実施形態１４では、図２２〜図２５に示した実施形態１
１または実施形態１２のいずれかの構造をメモリセル領
域に採用した半導体装置を示している。また、周辺回路
領域を構成するＮ型のウェル領域４６１は、他のＮ型の
ウェル領域４１３とは別個に形成されている。このた
め、それぞれ独立にウェル電位を設定できるので、メモ
リセル領域と周辺回路領域との最適化を容易に行なうこ
とができる。
形態１４による半導体記憶装置を示した断面図である。
実施形態１４では、図２２〜図２５に示した実施形態１
１または実施形態１２のいずれかの構造をメモリセル領
域に採用した半導体装置を示している。また、周辺回路
領域を構成するＮ型のウェル領域４６１は、他のＮ型の
ウェル領域４１３とは別個に形成されている。このた
め、それぞれ独立にウェル電位を設定できるので、メモ
リセル領域と周辺回路領域との最適化を容易に行なうこ
とができる。
【０１１９】さらに、メモリセル領域を形成するＮ型の
ウェル領域４１３と同様に浅く周辺回路領域のＮ型のウ
ェル領域４６１を形成すると、Ｎ型のウェル領域４６１
に覆われるように形成されたＰ型のウェル領域４６３の
深さを浅くする必要があり、それによりＰ型のウェル領
域４６３のウェル抵抗が高くなりラッチアップの発生が
問題となる。このため、周辺回路領域のＮ型のウェル領
域４６１は従来と同様に深いウェル領域としている。
ウェル領域４１３と同様に浅く周辺回路領域のＮ型のウ
ェル領域４６１を形成すると、Ｎ型のウェル領域４６１
に覆われるように形成されたＰ型のウェル領域４６３の
深さを浅くする必要があり、それによりＰ型のウェル領
域４６３のウェル抵抗が高くなりラッチアップの発生が
問題となる。このため、周辺回路領域のＮ型のウェル領
域４６１は従来と同様に深いウェル領域としている。
【０１２０】（実施形態１５）図２８は、本発明の実施
形態１５による半導体記憶装置を示した断面図である。
実施形態１５では、図２２から図２５に示した実施形態
１１または実施形態１２のいずれかの構造をメモリセル
領域に採用した半導体装置を示している。また、周辺回
路領域を構成するＮ型のウェル領域４７１は、他のＮ型
のウェル領域４１３とは別個に形成されている。このた
め、それぞれ独立にウェル電位を設定できるので、メモ
リセル領域と周辺回路領域との最適化を容易に行なうこ
とができる。
形態１５による半導体記憶装置を示した断面図である。
実施形態１５では、図２２から図２５に示した実施形態
１１または実施形態１２のいずれかの構造をメモリセル
領域に採用した半導体装置を示している。また、周辺回
路領域を構成するＮ型のウェル領域４７１は、他のＮ型
のウェル領域４１３とは別個に形成されている。このた
め、それぞれ独立にウェル電位を設定できるので、メモ
リセル領域と周辺回路領域との最適化を容易に行なうこ
とができる。
【０１２１】さらに、メモリセル領域を形成するＮ型の
ウェル領域４１３と同様に浅く周辺回路領域のＮ型のウ
ェル領域４７１を形成すると、Ｎ型のウェル領域４７１
に覆われるように形成されたＰ型のウェル領域４７３の
深さを浅くする必要があり、このためＰ型のウェル領域
４７３のウェル抵抗が高くなりラッチアップの発生が問
題となる。このため、周辺回路領域のＮ型のウェル領域
４７１は従来と同様に深いウェル領域としている。
ウェル領域４１３と同様に浅く周辺回路領域のＮ型のウ
ェル領域４７１を形成すると、Ｎ型のウェル領域４７１
に覆われるように形成されたＰ型のウェル領域４７３の
深さを浅くする必要があり、このためＰ型のウェル領域
４７３のウェル抵抗が高くなりラッチアップの発生が問
題となる。このため、周辺回路領域のＮ型のウェル領域
４７１は従来と同様に深いウェル領域としている。
【０１２２】さらに、実施形態１５では、周辺回路領域
内でソフトエラーが発生する可能性のある部分４７５、
たとえばトランジスタサイズの小さいラッチ回路部など
では、メモリセル領域と同様に浅いウェル４１５として
ソフトエラー率を低減させている。
内でソフトエラーが発生する可能性のある部分４７５、
たとえばトランジスタサイズの小さいラッチ回路部など
では、メモリセル領域と同様に浅いウェル４１５として
ソフトエラー率を低減させている。
【０１２３】（実施形態１６）図２９は、本発明の実施
形態１６による半導体記憶装置を示した平面図である。
素子分離構造には、Field ・Shield（ＦＳ）方式と呼ば
れるものがある。これは、ＦＳゲートとその下に存在す
る酸化膜とによって、いわばオフ状態にあるＭＯＳＦＥ
Ｔと同様に分離構造を有するものである。
形態１６による半導体記憶装置を示した平面図である。
素子分離構造には、Field ・Shield（ＦＳ）方式と呼ば
れるものがある。これは、ＦＳゲートとその下に存在す
る酸化膜とによって、いわばオフ状態にあるＭＯＳＦＥ
Ｔと同様に分離構造を有するものである。
【０１２４】このＦＳ方式によって、トリプルウェル構
造の各ウェル間の分離を行なったものが図２９に示され
ている。Ｐ型ウェル領域５０３を覆うように、Ｎ型ウェ
ル領域５００が形成されている。また、Ｎ型ウェル領域
５００はＰ型の半導体基板５０１の所定領域に形成され
ている。また、Ｎ型ウェル領域５００の所定領域には、
Ｎ型ウェル領域５００の電位を固定するためのＮ+ 型不
純物領域５０５が形成されている。以上の構造におい
て、Ｐ型ウェル領域５０３とＮ型ウェル領域５００、お
よびＮ型ウェル領域５００とＰ型半導体基板５０１の境
界部５０７、５０４をＦＳ方式によって分離している。
造の各ウェル間の分離を行なったものが図２９に示され
ている。Ｐ型ウェル領域５０３を覆うように、Ｎ型ウェ
ル領域５００が形成されている。また、Ｎ型ウェル領域
５００はＰ型の半導体基板５０１の所定領域に形成され
ている。また、Ｎ型ウェル領域５００の所定領域には、
Ｎ型ウェル領域５００の電位を固定するためのＮ+ 型不
純物領域５０５が形成されている。以上の構造におい
て、Ｐ型ウェル領域５０３とＮ型ウェル領域５００、お
よびＮ型ウェル領域５００とＰ型半導体基板５０１の境
界部５０７、５０４をＦＳ方式によって分離している。
【０１２５】図３０は、図２９に示した実施形態１６に
よる半導体記憶装置の２０００−２０００線に沿った断
面図である。図３０を参照して、半導体基板５１１の主
表面には、Ｎ型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦ
ＥＴ５２１が形成されている。Ｎ型のＭＯＳＦＥＴ５１
９は半導体基板５１１の主表面に直接形成されている。
もう一方のＮ型のＭＯＳＦＥＴ５２１は、半導体基板５
１１の主表面の所定領域に形成されたＰ型のウェル領域
５１５の主表面の所定領域に形成されている。さらに、
Ｐ型のウェル領域５１５を覆うように、半導体基板５１
５の主表面上にＮ型のウェル領域５１３が形成されてい
る。半導体基板５１３の主表面とＮ型のウェル領域５１
３とＰ型のウェル領域５１５の所定領域に素子分離膜と
してＦＳ素子分離膜５１７ａ、５１７ｂおよび５１７ｃ
が形成されている。
よる半導体記憶装置の２０００−２０００線に沿った断
面図である。図３０を参照して、半導体基板５１１の主
表面には、Ｎ型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦ
ＥＴ５２１が形成されている。Ｎ型のＭＯＳＦＥＴ５１
９は半導体基板５１１の主表面に直接形成されている。
もう一方のＮ型のＭＯＳＦＥＴ５２１は、半導体基板５
１１の主表面の所定領域に形成されたＰ型のウェル領域
５１５の主表面の所定領域に形成されている。さらに、
Ｐ型のウェル領域５１５を覆うように、半導体基板５１
５の主表面上にＮ型のウェル領域５１３が形成されてい
る。半導体基板５１３の主表面とＮ型のウェル領域５１
３とＰ型のウェル領域５１５の所定領域に素子分離膜と
してＦＳ素子分離膜５１７ａ、５１７ｂおよび５１７ｃ
が形成されている。
【０１２６】ＦＳ素子分離膜５１７ａ、５１７ｂおよび
５１７ｃのそれぞれには接地電位ＧＮＤが印加されてい
る。このため、半導体基板５１１の主表面のＰ型領域５
１１ａおよび５１１ｃにおいては、オフ状態であるため
電気的に分離される。一方、半導体基板５１１の主表面
のＮ型の領域５１１ｂではオン状態となっているため、
分離はされない。しかし、半導体基板５１１とＰ型のウ
ェル領域５１５の電位が等しい場合であれば何ら問題は
発生しない。
５１７ｃのそれぞれには接地電位ＧＮＤが印加されてい
る。このため、半導体基板５１１の主表面のＰ型領域５
１１ａおよび５１１ｃにおいては、オフ状態であるため
電気的に分離される。一方、半導体基板５１１の主表面
のＮ型の領域５１１ｂではオン状態となっているため、
分離はされない。しかし、半導体基板５１１とＰ型のウ
ェル領域５１５の電位が等しい場合であれば何ら問題は
発生しない。
【０１２７】以上のような作用によって、いわゆるトリ
プルウェル構造における境界部の構造を非常に簡単にす
る効果が得られる。
プルウェル構造における境界部の構造を非常に簡単にす
る効果が得られる。
【０１２８】（実施形態１７）図３１は、本発明の実施
形態１７による半導体記憶装置を示した断面図である。
図３１を参照して、半導体基板５１１の主表面には、Ｎ
型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１と
が形成されている。Ｎ型のＭＯＳＦＥＴ５１９は半導体
基板５１１の主表面に直接形成されている。もう一方の
Ｎ型のＭＯＳＦＥＴ５２１は、半導体基板５１１の主表
面の所定領域に形成されたＰ型のウェル領域５１５の主
表面の所定領域に形成されている。さらに、Ｐ型のウェ
ル領域５１５を覆うように、半導体基板５１５の主表面
上にＮ型のウェル領域５１３が形成されている。半導体
基板５１５の主表面上とＮ型のウェル領域５１３の主表
面上とＰ型のウェル領域５１５の主表面上とに素子分離
膜としてＦＳ素子分離膜５１７ａ、５１７ｂおよび５１
７ｃが形成されている。
形態１７による半導体記憶装置を示した断面図である。
図３１を参照して、半導体基板５１１の主表面には、Ｎ
型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１と
が形成されている。Ｎ型のＭＯＳＦＥＴ５１９は半導体
基板５１１の主表面に直接形成されている。もう一方の
Ｎ型のＭＯＳＦＥＴ５２１は、半導体基板５１１の主表
面の所定領域に形成されたＰ型のウェル領域５１５の主
表面の所定領域に形成されている。さらに、Ｐ型のウェ
ル領域５１５を覆うように、半導体基板５１５の主表面
上にＮ型のウェル領域５１３が形成されている。半導体
基板５１５の主表面上とＮ型のウェル領域５１３の主表
面上とＰ型のウェル領域５１５の主表面上とに素子分離
膜としてＦＳ素子分離膜５１７ａ、５１７ｂおよび５１
７ｃが形成されている。
【０１２９】ＦＳ素子分離膜５１７ａ、５１７ｂおよび
５１７ｃのそれぞれには接地電位ＧＮＤ、基板電位Ｖｃ
ｃおよび接地電位ＧＮＤが印加されている。このため、
半導体基板５１１の主表面のＮ型の領域５１１ｂにおい
ては、オフ状態であるため電気的に分離される。一方、
半導体基板５１１の主表面のＰ型の領域５１１ａおよび
５１１ｃではオン状態となっているため分離されない。
しかし、前述のようにＮ型の領域５１１ｂでは十分な分
離が得られるため、Ｐ型のウェル領域５１５と半導体基
板５１１との電位が異なっている場合にも適用できる。
５１７ｃのそれぞれには接地電位ＧＮＤ、基板電位Ｖｃ
ｃおよび接地電位ＧＮＤが印加されている。このため、
半導体基板５１１の主表面のＮ型の領域５１１ｂにおい
ては、オフ状態であるため電気的に分離される。一方、
半導体基板５１１の主表面のＰ型の領域５１１ａおよび
５１１ｃではオン状態となっているため分離されない。
しかし、前述のようにＮ型の領域５１１ｂでは十分な分
離が得られるため、Ｐ型のウェル領域５１５と半導体基
板５１１との電位が異なっている場合にも適用できる。
【０１３０】以上のような作用によって、いわゆるトリ
プルウェル構造における境界部の構造を非常に簡単にす
る効果が得られる。
プルウェル構造における境界部の構造を非常に簡単にす
る効果が得られる。
【０１３１】（実施形態１８）図３２は、本発明の実施
形態１８による半導体記憶装置を示した平面図である。
実施形態１８による半導体記憶装置は、実施形態１６で
示したと同様にＦＳ方式によってウェル間の分離を行な
うものである。
形態１８による半導体記憶装置を示した平面図である。
実施形態１８による半導体記憶装置は、実施形態１６で
示したと同様にＦＳ方式によってウェル間の分離を行な
うものである。
【０１３２】図３２を参照して、Ｐ型のウェル領域５１
５を覆うように、Ｎ型ウェル領域５１３が形成されてい
る。また、Ｎ型ウェル領域５１３の所定領域には、Ｎ型
のウェル領域５１３の電位を固定するためのＮ+ 型不純
物領域５３１が形成されている。Ｎ型ウェル領域５１３
はＰ型の半導体基板５１１の所定領域に形成されてい
る。
５を覆うように、Ｎ型ウェル領域５１３が形成されてい
る。また、Ｎ型ウェル領域５１３の所定領域には、Ｎ型
のウェル領域５１３の電位を固定するためのＮ+ 型不純
物領域５３１が形成されている。Ｎ型ウェル領域５１３
はＰ型の半導体基板５１１の所定領域に形成されてい
る。
【０１３３】以上の構造において、Ｐ型のウェル領域５
１５とＮ型のウェル領域５１３とＰ型の半導体基板５１
１の境界部をＦＳ方式によって分離している。
１５とＮ型のウェル領域５１３とＰ型の半導体基板５１
１の境界部をＦＳ方式によって分離している。
【０１３４】図３３は、図３２に示した実施形態１８に
よる半導体記憶装置を示した断面図である。図３３を参
照して、半導体基板５１１の主表面には、Ｎ型のＭＯＳ
ＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１が形成されて
いる。Ｎ型のＭＯＳＦＥＴ５１９は半導体基板５１１の
主表面に直接形成されている。もう一方のＮ型のＭＯＳ
ＦＥＴ５２１は、半導体基板５１１の主表面の所定領域
に形成されたＰ型のウェル領域５１５の主表面の所定領
域に形成されている。さらに、Ｐ型のウェル領域５１５
を覆うように、半導体基板５１５の主表面上にＮ型のウ
ェル領域５１３が形成されている。また、Ｎ型のウェル
領域５１３の主表面の所定領域には、Ｎ型のウェル領域
５１３の電位を固定するためのＮ+ 型不純物領域５３１
が形成されている。半導体基板５１３の主表面とＮ型の
ウェル領域５１３とＰ型のウェル領域５１５の所定領域
に素子分離膜としてＦＳ素子分離膜５３７ａ、５３７
ｂ、５３７ｃおよび５３７ｄが形成されている。
よる半導体記憶装置を示した断面図である。図３３を参
照して、半導体基板５１１の主表面には、Ｎ型のＭＯＳ
ＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１が形成されて
いる。Ｎ型のＭＯＳＦＥＴ５１９は半導体基板５１１の
主表面に直接形成されている。もう一方のＮ型のＭＯＳ
ＦＥＴ５２１は、半導体基板５１１の主表面の所定領域
に形成されたＰ型のウェル領域５１５の主表面の所定領
域に形成されている。さらに、Ｐ型のウェル領域５１５
を覆うように、半導体基板５１５の主表面上にＮ型のウ
ェル領域５１３が形成されている。また、Ｎ型のウェル
領域５１３の主表面の所定領域には、Ｎ型のウェル領域
５１３の電位を固定するためのＮ+ 型不純物領域５３１
が形成されている。半導体基板５１３の主表面とＮ型の
ウェル領域５１３とＰ型のウェル領域５１５の所定領域
に素子分離膜としてＦＳ素子分離膜５３７ａ、５３７
ｂ、５３７ｃおよび５３７ｄが形成されている。
【０１３５】Ｎ+ 型不純物領域５３１には、電源電位Ｖ
ｃｃが印加される。ＦＳ素子分離膜５３７ａ、５３７
ｂ、５３７ｃおよび５３７ｄのそれぞれには接地電位Ｇ
ＮＤが印加されている。このため、半導体基板５１１の
主表面のＰ型の領域５１１ｂおよび５１１ｅにおいて
は、オフ状態であるため電気的に分離される。一方、半
導体基板５１１の主表面のＮ型の領域５１１ｃおよび５
１１ｄではオン状態となっているため分離されない。し
かし、ＦＳ素子分離膜下のチャネルがＮ+ 型不純物領域
５３１によって分断される。このため、半導体基板５１
１とＰ型のウェル領域５１５は電気的に分離され、両者
の電位が異なる場合も問題はない。
ｃｃが印加される。ＦＳ素子分離膜５３７ａ、５３７
ｂ、５３７ｃおよび５３７ｄのそれぞれには接地電位Ｇ
ＮＤが印加されている。このため、半導体基板５１１の
主表面のＰ型の領域５１１ｂおよび５１１ｅにおいて
は、オフ状態であるため電気的に分離される。一方、半
導体基板５１１の主表面のＮ型の領域５１１ｃおよび５
１１ｄではオン状態となっているため分離されない。し
かし、ＦＳ素子分離膜下のチャネルがＮ+ 型不純物領域
５３１によって分断される。このため、半導体基板５１
１とＰ型のウェル領域５１５は電気的に分離され、両者
の電位が異なる場合も問題はない。
【０１３６】以上のような作用によって、いわゆるトリ
プルウェル構造における境界部の構造を非常に簡単にす
る効果が得られる。
プルウェル構造における境界部の構造を非常に簡単にす
る効果が得られる。
【０１３７】さらに、Ｎ+ 型不純物領域５３１に印加し
た電源電位ＶｃｃがＮ型ウェル領域５１３に印加される
ので、ウェル領域の電位を安定に固定することができ
る。このため、ラッチアップに対する耐性を増すなどの
効果も得られる。
た電源電位ＶｃｃがＮ型ウェル領域５１３に印加される
ので、ウェル領域の電位を安定に固定することができ
る。このため、ラッチアップに対する耐性を増すなどの
効果も得られる。
【０１３８】（実施形態１９）図３４は、本発明の実施
形態１９による半導体記憶装置を示した断面図である。
図３４を参照して、半導体基板５１１の主表面には、Ｎ
型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１と
が形成されている。Ｎ型のＭＯＳＦＥＴ５１９は半導体
基板５１１の主表面に直接形成されている。もう一方の
Ｎ型のＭＯＳＦＥＴ５２１は、半導体基板５１１の主表
面の所定領域に形成されたＰ型のウェル領域５１５の主
表面の所定領域に形成されている。さらに、Ｐ型のウェ
ル領域５１５を覆うように、半導体基板５１５の主表面
上にＮ型のウェル領域５１３が形成されている。また、
Ｎ型のウェル領域５１３の主表面の所定領域には、Ｎ型
のウェル領域５１３の電位を固定するためのＮ+ 型不純
物領域５３１が形成されている。半導体基板５１１の主
表面上と、Ｎ型のウェル領域５１３およびＰ型のウェル
領域５１５の主表面上の所定領域とに素子分離膜として
ＦＳ素子分離膜５３７ａ、５３７ｂ、５３７ｃおよび５
３７ｄが形成されている。Ｎ+ 型不純物領域５３１に
は、電源電位Ｖｃｃが印加される。
形態１９による半導体記憶装置を示した断面図である。
図３４を参照して、半導体基板５１１の主表面には、Ｎ
型のＭＯＳＦＥＴ５１９とＮ型のＭＯＳＦＥＴ５２１と
が形成されている。Ｎ型のＭＯＳＦＥＴ５１９は半導体
基板５１１の主表面に直接形成されている。もう一方の
Ｎ型のＭＯＳＦＥＴ５２１は、半導体基板５１１の主表
面の所定領域に形成されたＰ型のウェル領域５１５の主
表面の所定領域に形成されている。さらに、Ｐ型のウェ
ル領域５１５を覆うように、半導体基板５１５の主表面
上にＮ型のウェル領域５１３が形成されている。また、
Ｎ型のウェル領域５１３の主表面の所定領域には、Ｎ型
のウェル領域５１３の電位を固定するためのＮ+ 型不純
物領域５３１が形成されている。半導体基板５１１の主
表面上と、Ｎ型のウェル領域５１３およびＰ型のウェル
領域５１５の主表面上の所定領域とに素子分離膜として
ＦＳ素子分離膜５３７ａ、５３７ｂ、５３７ｃおよび５
３７ｄが形成されている。Ｎ+ 型不純物領域５３１に
は、電源電位Ｖｃｃが印加される。
【０１３９】ＦＳ素子分離膜５３７ａ、５３７ｂ、５３
７ｃおよび５３７ｄのそれぞれには接地電位ＧＮＤ、電
源電位Ｖｃｃ、および接地電位ＧＮＤが印加されてい
る。このため、半導体基板５１１の主表面のＮ型の領域
５１１ｃおよび５１１ｄにおいては、オフ状態であるた
め電気的に分離される。一方、半導体基板５１１の主表
面のＰ型の領域５１１ｂおよび５１１ｅではオン状態と
なっているため、分離さない。しかし、前述のようにＮ
型の領域５１１ｃおよび５１１ｄで分離することに加
え、ＦＳ下のチャネルがＮ+ 型不純物領域５３１によっ
て分断される。このため、半導体基板５１１とＰ型のウ
ェル領域５１５は電気的に分離され、両者の電位が異な
る場合も問題はない。
７ｃおよび５３７ｄのそれぞれには接地電位ＧＮＤ、電
源電位Ｖｃｃ、および接地電位ＧＮＤが印加されてい
る。このため、半導体基板５１１の主表面のＮ型の領域
５１１ｃおよび５１１ｄにおいては、オフ状態であるた
め電気的に分離される。一方、半導体基板５１１の主表
面のＰ型の領域５１１ｂおよび５１１ｅではオン状態と
なっているため、分離さない。しかし、前述のようにＮ
型の領域５１１ｃおよび５１１ｄで分離することに加
え、ＦＳ下のチャネルがＮ+ 型不純物領域５３１によっ
て分断される。このため、半導体基板５１１とＰ型のウ
ェル領域５１５は電気的に分離され、両者の電位が異な
る場合も問題はない。
【０１４０】以上のような作用によって、いわゆるトリ
プルウェル構造における境界部の構造を非常に簡単にす
る効果が得られる。
プルウェル構造における境界部の構造を非常に簡単にす
る効果が得られる。
【０１４１】さらに、導電領域５３１に印加した電源電
位ＶｃｃがＮ型ウェル領域５１３に印加されるので、ウ
ェル領域の電位を安定に固定することができる。このた
め、ラッチアップに対する耐性を増すなどの効果も得ら
れる。
位ＶｃｃがＮ型ウェル領域５１３に印加されるので、ウ
ェル領域の電位を安定に固定することができる。このた
め、ラッチアップに対する耐性を増すなどの効果も得ら
れる。
【０１４２】（実施形態２０）図３５は、本発明の実施
形態２０による半導体記憶装置を示した断面図である。
形態２０による半導体記憶装置を示した断面図である。
【０１４３】一般に、半導体装置の外部信号入力に接続
される入力段には、外部からの高電圧サージ印加によ
り、内部回路部が破壊される、いわゆる静電破壊を防止
するための保護回路を備えている。一方、入力ピンのノ
ードには、入力ピン容量を減少させるために、トリプル
ウェル構造を用いる。この場合、当該ノードには、ウェ
ル電位を接地電位ではなく、内部回路により発生する基
板電位ＶＢＢを印加して、接合容量を軽減する。以上の
ように構成すると、入力保護回路が浅いウェル内にあ
り、このウェルには浮遊容量が小さいために、入力保護
回路としての能力を損うことがあった。
される入力段には、外部からの高電圧サージ印加によ
り、内部回路部が破壊される、いわゆる静電破壊を防止
するための保護回路を備えている。一方、入力ピンのノ
ードには、入力ピン容量を減少させるために、トリプル
ウェル構造を用いる。この場合、当該ノードには、ウェ
ル電位を接地電位ではなく、内部回路により発生する基
板電位ＶＢＢを印加して、接合容量を軽減する。以上の
ように構成すると、入力保護回路が浅いウェル内にあ
り、このウェルには浮遊容量が小さいために、入力保護
回路としての能力を損うことがあった。
【０１４４】図３５は、前述の入力保護回路の能力を向
上させるためになされたものである。図３５を参照し
て、半導体基板６１１の主表面には、Ｎ+ 型不純物領域
６１７および信号入力ノードとしてのＮ+ 型不純物領域
６１９が形成されている。Ｎ+型不純物領域６１９は、
半導体基板６１１の主表面の所定領域に形成されたＰ型
のウェル領域６１５の主表面の所定領域に形成されてい
る。さらに、Ｐ型のウェル領域６１５を覆うように、半
導体基板６１１の主表面上にＮ型のウェル領域６１３が
形成されている。Ｎ型のウェル領域６１３の主表面の所
定領域には、Ｎ+型不純物領域６１７が形成されてい
る。半導体基板６１１の主表面上と、Ｎ型のウェル領域
６１３およびＰ型のウェル領域６１５上の所定領域とに
素子分離絶縁膜としてＦＳ素子分離膜６２１ａ、６２１
ｂおよび６２１ｃが形成されている。
上させるためになされたものである。図３５を参照し
て、半導体基板６１１の主表面には、Ｎ+ 型不純物領域
６１７および信号入力ノードとしてのＮ+ 型不純物領域
６１９が形成されている。Ｎ+型不純物領域６１９は、
半導体基板６１１の主表面の所定領域に形成されたＰ型
のウェル領域６１５の主表面の所定領域に形成されてい
る。さらに、Ｐ型のウェル領域６１５を覆うように、半
導体基板６１１の主表面上にＮ型のウェル領域６１３が
形成されている。Ｎ型のウェル領域６１３の主表面の所
定領域には、Ｎ+型不純物領域６１７が形成されてい
る。半導体基板６１１の主表面上と、Ｎ型のウェル領域
６１３およびＰ型のウェル領域６１５上の所定領域とに
素子分離絶縁膜としてＦＳ素子分離膜６２１ａ、６２１
ｂおよび６２１ｃが形成されている。
【０１４５】ＦＳ素子分離膜６２１ａ、６２１ｂおよび
６２１ｃには接地電位ＧＮＤが印加されている。このた
め、前述の実施形態１６のように半導体基板６１１とＰ
型のウェル領域６１５とを有効に電気的に分離すること
ができる。
６２１ｃには接地電位ＧＮＤが印加されている。このた
め、前述の実施形態１６のように半導体基板６１１とＰ
型のウェル領域６１５とを有効に電気的に分離すること
ができる。
【０１４６】このため、図３５に示す入力保護回路は、
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によれば、これらの構造を
簡単にすることができる。
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によれば、これらの構造を
簡単にすることができる。
【０１４７】（実施形態２１）図３６は、前述の入力保
護回路の能力を向上させるためになされたものである。
図３６を参照して、半導体基板６１１の主表面には、Ｎ
+ 型不純物領域６３１および信号入力ノードとしてのＮ
+ 型不純物領域６１９が形成されている。Ｎ+型不純物
領域６１９は、半導体基板６１１の主表面の所定領域に
形成されたＰ型のウェル領域６１５の主表面の所定領域
に形成されている。さらに、Ｐ型のウェル領域６１５を
覆うように、半導体基板６１１の主表面上にＮ型のウェ
ル領域６１３が形成されている。Ｎ型のウェル領域６１
３とＰ型のウェル領域６１５の境界部分にＮ+ 型不純物
領域６３１が形成されている。半導体基板６１１の主表
面と、Ｎ型のウェル領域６１３およびおよびＰ型のウェ
ル領域６１５の所定領域に素子分離膜としてＦＳ素子分
離膜６３３ａ、６３３ｂおよび６３３ｃが形成されてい
る。
護回路の能力を向上させるためになされたものである。
図３６を参照して、半導体基板６１１の主表面には、Ｎ
+ 型不純物領域６３１および信号入力ノードとしてのＮ
+ 型不純物領域６１９が形成されている。Ｎ+型不純物
領域６１９は、半導体基板６１１の主表面の所定領域に
形成されたＰ型のウェル領域６１５の主表面の所定領域
に形成されている。さらに、Ｐ型のウェル領域６１５を
覆うように、半導体基板６１１の主表面上にＮ型のウェ
ル領域６１３が形成されている。Ｎ型のウェル領域６１
３とＰ型のウェル領域６１５の境界部分にＮ+ 型不純物
領域６３１が形成されている。半導体基板６１１の主表
面と、Ｎ型のウェル領域６１３およびおよびＰ型のウェ
ル領域６１５の所定領域に素子分離膜としてＦＳ素子分
離膜６３３ａ、６３３ｂおよび６３３ｃが形成されてい
る。
【０１４８】ＦＳ素子分離膜６３３ａ、６３３ｂおよび
６３３ｃのそれぞれには接地電位ＧＮＤが印加されてい
る。
６３３ｃのそれぞれには接地電位ＧＮＤが印加されてい
る。
【０１４９】このため、前述の実施形態１６のように半
導体基板６１１とＰ型のウェル領域６１５とを有効に電
気的に分離することができる。
導体基板６１１とＰ型のウェル領域６１５とを有効に電
気的に分離することができる。
【０１５０】このため、図３６に示す入力保護回路は、
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によればこれらの構造を簡
単にすることができる。
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によればこれらの構造を簡
単にすることができる。
【０１５１】さらに、Ｎ型ウェル領域の電位固定のため
のＮ+ 型不純物領域６３１を、Ｐ型ウェル領域６１５に
延びるように形成している。このため、ｎｐｎ接合トラ
ンジスタがオン状態になったときの電流駆動能力を増し
て、入力保護回路特性を向上できる構造を容易に形成し
ている。
のＮ+ 型不純物領域６３１を、Ｐ型ウェル領域６１５に
延びるように形成している。このため、ｎｐｎ接合トラ
ンジスタがオン状態になったときの電流駆動能力を増し
て、入力保護回路特性を向上できる構造を容易に形成し
ている。
【０１５２】（実施形態２２）図３７は、前述の入力保
護回路の能力を向上させるためになされたものである。
図３７を参照して、半導体基板６１１の主表面には、Ｎ
+ 型不純物領域６５１、Ｐ+ 型不純物領域６５３、およ
び信号入力ノードとしてのＮ+ 型不純物領域６１９が形
成されている。Ｎ+ 型不純物領域６１９は、半導体基板
６１１の主表面の所定領域に形成されたＰ型のウェル領
域６１５の主表面の所定領域に形成されている。さら
に、Ｐ型のウェル領域６１５を覆うように、半導体基板
６１１の主表面上にＮ型のウェル領域６１３が形成され
ている。Ｎ型のウェル領域６１３とＰ型のウェル領域６
１５の境界部分にＰ+ 型不純物領域６５３が形成されて
いる。さらに、Ｎ型ウェル領域６１３の主表面の所定領
域には、電位固定のためのＮ + 型不純物領域６５１が、
Ｐ+ 型不純物領域６５３とは別個に形成されている。半
導体基板６１１の主表面と、Ｎ型のウェル領域６１３お
よびＰ型のウェル領域６１５の所定領域に素子分離膜と
してＦＳ素子分離膜６５５ａ、６５５ｂ、６５５ｃおよ
び６５５ｄが形成されている。
護回路の能力を向上させるためになされたものである。
図３７を参照して、半導体基板６１１の主表面には、Ｎ
+ 型不純物領域６５１、Ｐ+ 型不純物領域６５３、およ
び信号入力ノードとしてのＮ+ 型不純物領域６１９が形
成されている。Ｎ+ 型不純物領域６１９は、半導体基板
６１１の主表面の所定領域に形成されたＰ型のウェル領
域６１５の主表面の所定領域に形成されている。さら
に、Ｐ型のウェル領域６１５を覆うように、半導体基板
６１１の主表面上にＮ型のウェル領域６１３が形成され
ている。Ｎ型のウェル領域６１３とＰ型のウェル領域６
１５の境界部分にＰ+ 型不純物領域６５３が形成されて
いる。さらに、Ｎ型ウェル領域６１３の主表面の所定領
域には、電位固定のためのＮ + 型不純物領域６５１が、
Ｐ+ 型不純物領域６５３とは別個に形成されている。半
導体基板６１１の主表面と、Ｎ型のウェル領域６１３お
よびＰ型のウェル領域６１５の所定領域に素子分離膜と
してＦＳ素子分離膜６５５ａ、６５５ｂ、６５５ｃおよ
び６５５ｄが形成されている。
【０１５３】ＦＳ素子分離膜６５５ａ、６５５ｂ、６５
５ｃおよび６５５ｄのそれぞれには接地電位ＧＮＤ、電
源電位Ｖｃｃ、接地電位ＧＮＤおよび接地電位ＧＮＤが
印加されている。このため、前述の実施形態１６のよう
に半導体基板６１１とＰ型のウェル領域６１５とを有効
に電気的に分離することができる。
５ｃおよび６５５ｄのそれぞれには接地電位ＧＮＤ、電
源電位Ｖｃｃ、接地電位ＧＮＤおよび接地電位ＧＮＤが
印加されている。このため、前述の実施形態１６のよう
に半導体基板６１１とＰ型のウェル領域６１５とを有効
に電気的に分離することができる。
【０１５４】このため、図３７に示す入力保護回路は、
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によれば、これらの構造を
簡単にすることができる。
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によれば、これらの構造を
簡単にすることができる。
【０１５５】さらに、Ｎ型ウェル領域の電位固定のため
のＰ+ 型不純物領域６５３を、Ｐ型ウェル領域６１５に
延びるように形成している。このため、ｎｐｎ接合トラ
ンジスタがオン状態になったときの電流駆動能力を増し
て、入力保護回路特性を向上できる構造を容易に形成し
ている。
のＰ+ 型不純物領域６５３を、Ｐ型ウェル領域６１５に
延びるように形成している。このため、ｎｐｎ接合トラ
ンジスタがオン状態になったときの電流駆動能力を増し
て、入力保護回路特性を向上できる構造を容易に形成し
ている。
【０１５６】（実施形態２３）図３８は、前述の入力保
護回路の能力を向上させるためになされたものである。
図３８を参照して、半導体基板６１１の主表面には、Ｎ
+ 型不純物領域６３１および信号入力ノードとしてのＮ
+ 型不純物領域６１９が形成されている。Ｎ+型不純物
領域６１９は、半導体基板６１１の主表面の所定領域に
形成されたＰ型のウェル領域６１５の主表面の所定領域
に形成されている。さらに、Ｐ型のウェル領域６１５を
覆うように、半導体基板６１１の主表面上にＮ型のウェ
ル領域６１３が形成されている。Ｎ型のウェル領域６１
３とＰ型のウェル領域６１５の境界部分にＮ+ 型不純物
領域６３１が形成されている。半導体基板６１１の主表
面と、Ｎ型のウェル領域６１３およびＰ型のウェル領域
６１５の所定領域に素子分離膜として酸化法によって形
成されたシリコン酸化膜６７１ａ、６７１ｂおよび６７
１ｃが形成されている。
護回路の能力を向上させるためになされたものである。
図３８を参照して、半導体基板６１１の主表面には、Ｎ
+ 型不純物領域６３１および信号入力ノードとしてのＮ
+ 型不純物領域６１９が形成されている。Ｎ+型不純物
領域６１９は、半導体基板６１１の主表面の所定領域に
形成されたＰ型のウェル領域６１５の主表面の所定領域
に形成されている。さらに、Ｐ型のウェル領域６１５を
覆うように、半導体基板６１１の主表面上にＮ型のウェ
ル領域６１３が形成されている。Ｎ型のウェル領域６１
３とＰ型のウェル領域６１５の境界部分にＮ+ 型不純物
領域６３１が形成されている。半導体基板６１１の主表
面と、Ｎ型のウェル領域６１３およびＰ型のウェル領域
６１５の所定領域に素子分離膜として酸化法によって形
成されたシリコン酸化膜６７１ａ、６７１ｂおよび６７
１ｃが形成されている。
【０１５７】本実施形態によれば、図３６に示した入力
保護回路を従来から用いられている酸化による工程で形
成することができる。
保護回路を従来から用いられている酸化による工程で形
成することができる。
【０１５８】このため、前述の実施形態１６のように半
導体基板６１１とＰ型のウェル領域６１５とを電気的に
分離することができる。
導体基板６１１とＰ型のウェル領域６１５とを電気的に
分離することができる。
【０１５９】このため、図３８に示す入力保護回路は、
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によれば、これらの構造を
簡単にすることができる。
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によれば、これらの構造を
簡単にすることができる。
【０１６０】さらに、Ｎ型ウェル領域の電位固定のため
のＮ+ 型不純物領域６３１を、Ｐ型ウェル領域６１５に
延びるように形成している。このため、ｎｐｎ接合トラ
ンジスタがオン状態になったときの電流駆動能力を増し
て、入力保護回路特性を向上できる構造を容易に形成し
ている。
のＮ+ 型不純物領域６３１を、Ｐ型ウェル領域６１５に
延びるように形成している。このため、ｎｐｎ接合トラ
ンジスタがオン状態になったときの電流駆動能力を増し
て、入力保護回路特性を向上できる構造を容易に形成し
ている。
【０１６１】（実施形態２４）図３９は、前述の入力保
護回路の能力を向上させるためになされたものである。
図３９を参照して、半導体基板６１１の主表面には、Ｎ
+ 型不純物領域６５１、Ｐ+ 型不純物領域６５３および
信号入力ノードとしてのＮ+ 型不純物領域６１９が形成
されている。Ｎ+ 型不純物領域６１９は、半導体基板６
１１の主表面の所定領域に形成されたＰ型のウェル領域
６１５の主表面の所定領域に形成されている。さらに、
Ｐ型のウェル領域６１５を覆うように、半導体基板６１
１の主表面上にＮ型のウェル領域６１３が形成されてい
る。Ｎ型のウェル領域６１３とＰ型のウェル領域６１５
の境界部分にＰ+ 型不純物領域６５３が形成されてい
る。さらに、Ｎ型ウェル領域６１３の主表面の所定領域
には、電位固定のためのＮ+型不純物領域６５１が、Ｐ
+ 型不純物領域６５３とは別個に形成されている。半導
体基板６１１の主表面と、Ｎ型のウェル領域６１３およ
びＰ型のウェル領域６１５の所定領域に素子分離膜とし
て酸化法によって形成されたシリコン酸化膜６９１ａ、
６９１ｂ、６９１ｃおよび６９１ｄが形成されている。
護回路の能力を向上させるためになされたものである。
図３９を参照して、半導体基板６１１の主表面には、Ｎ
+ 型不純物領域６５１、Ｐ+ 型不純物領域６５３および
信号入力ノードとしてのＮ+ 型不純物領域６１９が形成
されている。Ｎ+ 型不純物領域６１９は、半導体基板６
１１の主表面の所定領域に形成されたＰ型のウェル領域
６１５の主表面の所定領域に形成されている。さらに、
Ｐ型のウェル領域６１５を覆うように、半導体基板６１
１の主表面上にＮ型のウェル領域６１３が形成されてい
る。Ｎ型のウェル領域６１３とＰ型のウェル領域６１５
の境界部分にＰ+ 型不純物領域６５３が形成されてい
る。さらに、Ｎ型ウェル領域６１３の主表面の所定領域
には、電位固定のためのＮ+型不純物領域６５１が、Ｐ
+ 型不純物領域６５３とは別個に形成されている。半導
体基板６１１の主表面と、Ｎ型のウェル領域６１３およ
びＰ型のウェル領域６１５の所定領域に素子分離膜とし
て酸化法によって形成されたシリコン酸化膜６９１ａ、
６９１ｂ、６９１ｃおよび６９１ｄが形成されている。
【０１６２】本実施形態によれば、図３７に示された入
力保護回路を従来から用いられている酸化による工程で
形成することができる。
力保護回路を従来から用いられている酸化による工程で
形成することができる。
【０１６３】このため、前述の実施形態１６のように半
導体基板６１１とＰ型のウェル領域６１５とを電気的に
分離することができる。
導体基板６１１とＰ型のウェル領域６１５とを電気的に
分離することができる。
【０１６４】このため、図３９に示す入力保護回路は、
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によれば、これらの構造を
簡単にすることができる。
入力ノード６１９からＰ型ウェル領域６１５を介してＮ
型ウェル領域６１３へ至るｎｐｎ接合トランジスタによ
って形成される。本実施形態によれば、これらの構造を
簡単にすることができる。
【０１６５】さらに、Ｎ型ウェル領域の電位固定のため
のＰ+ 型不純物領域６５３を、Ｐ型ウェル領域６１５に
延びるように形成している。このため、ｎｐｎ接合トラ
ンジスタがオン状態になったときの電流駆動能力を増し
て、入力保護回路特性を向上できる構造を容易に形成し
ている。
のＰ+ 型不純物領域６５３を、Ｐ型ウェル領域６１５に
延びるように形成している。このため、ｎｐｎ接合トラ
ンジスタがオン状態になったときの電流駆動能力を増し
て、入力保護回路特性を向上できる構造を容易に形成し
ている。
【０１６６】（実施の形態２５）本実施形態は、半導体
集積回路の信号入力端子に外部から与えられる過渡的な
高電圧印加（サージ）に対する保護回路に関する。図４
０は、本実施形態を説明するために用いる従来のトリプ
ルウェル構造を有するＤＲＡＭの入力保護回路部の構造
を示した断面図である。図４０を参照して、この従来の
構造では、Ｐ型半導体基板７１１の主表面に、信号入力
ノードとしてのＮ+ 型不純物領域７１４と、Ｎ+ 型不純
物領域７１５と７１６とが所定の間隔を隔てて形成され
ている。Ｎ + 型不純物領域７１４、７１５および７１６
をそれぞれ電気的に分離するようにＬＯＣＯＳ酸化膜７
１７ａ、７１７ｂ、７１７ｃおよび７１７ｄが形成され
ている。信号入力ノードを構成するＮ+ 型不純物領域７
１４を覆うようにＰウェル領域７１３が形成されてい
る。Ｐ- ウェル領域７１３を覆うようにＮ- ウェル領域
７１２が形成されている。Ｎ+ 型不純物領域７１５およ
び７１６には、ＧＮＤまたはＶｃｃの電位が印加され
る。図４０に示した従来の入力保護回路部の構造では、
信号入力ノードからサージが入力されたときに、入力ノ
ード金属配線（図示せず）からＮ+ 型不純物領域７１４
へのコンタクト部で、基板方向へ大電流が流れる。これ
により、コンタクト部下のＮ+ 型不純物領域７１４とＰ
- 型ウェル領域７１３とのＰ−Ｎ接合が破壊されて、基
板へのリークパスが形成されて不良になるという欠点が
ある。
集積回路の信号入力端子に外部から与えられる過渡的な
高電圧印加（サージ）に対する保護回路に関する。図４
０は、本実施形態を説明するために用いる従来のトリプ
ルウェル構造を有するＤＲＡＭの入力保護回路部の構造
を示した断面図である。図４０を参照して、この従来の
構造では、Ｐ型半導体基板７１１の主表面に、信号入力
ノードとしてのＮ+ 型不純物領域７１４と、Ｎ+ 型不純
物領域７１５と７１６とが所定の間隔を隔てて形成され
ている。Ｎ + 型不純物領域７１４、７１５および７１６
をそれぞれ電気的に分離するようにＬＯＣＯＳ酸化膜７
１７ａ、７１７ｂ、７１７ｃおよび７１７ｄが形成され
ている。信号入力ノードを構成するＮ+ 型不純物領域７
１４を覆うようにＰウェル領域７１３が形成されてい
る。Ｐ- ウェル領域７１３を覆うようにＮ- ウェル領域
７１２が形成されている。Ｎ+ 型不純物領域７１５およ
び７１６には、ＧＮＤまたはＶｃｃの電位が印加され
る。図４０に示した従来の入力保護回路部の構造では、
信号入力ノードからサージが入力されたときに、入力ノ
ード金属配線（図示せず）からＮ+ 型不純物領域７１４
へのコンタクト部で、基板方向へ大電流が流れる。これ
により、コンタクト部下のＮ+ 型不純物領域７１４とＰ
- 型ウェル領域７１３とのＰ−Ｎ接合が破壊されて、基
板へのリークパスが形成されて不良になるという欠点が
ある。
【０１６７】そこで、実施形態２５では、図４１に示す
ように、信号入力ノードをＰ+ 型不純物領域７２０によ
って形成し、このＰ+ 型不純物領域７２０を覆うように
同じ導電型のＰ- 型ウェル領域７１３を形成する。また
このＰ- 型ウェル領域７１３を覆うようにＮ- 型ウェル
領域７１４を形成する。このように実施形態２５では、
Ｐ+ 型不純物領域７２０の下に、より深いＰ- 型ウェル
領域７１３を形成することによって、Ｐ−Ｎ接合の深さ
が深くなる。これにより、信号入力ノード（Ｐ + 型不純
物領域７２０）へサージが入力されたときに信号入力ノ
ードから基板方向へ大電流が流れたとしてもＰ−Ｎ接合
が破壊されて基板へのリークパスが形成されてしまうの
が防止される。さらに、Ｐ- 型ウェル領域７１３はＰ+
型不純物領域７２０よりも不純物濃度が低くなるように
形成されているので、Ｐ- 型ウェル領域７１３とＮ- 型
ウェル領域７１４との接合部での不純物分布の勾配が緩
くなる。これによっても、信号入力ノードから基板方向
へ大電流が流れたとしてもコンタクト部下のＰ−Ｎ接合
が破壊されるのが防止される。
ように、信号入力ノードをＰ+ 型不純物領域７２０によ
って形成し、このＰ+ 型不純物領域７２０を覆うように
同じ導電型のＰ- 型ウェル領域７１３を形成する。また
このＰ- 型ウェル領域７１３を覆うようにＮ- 型ウェル
領域７１４を形成する。このように実施形態２５では、
Ｐ+ 型不純物領域７２０の下に、より深いＰ- 型ウェル
領域７１３を形成することによって、Ｐ−Ｎ接合の深さ
が深くなる。これにより、信号入力ノード（Ｐ + 型不純
物領域７２０）へサージが入力されたときに信号入力ノ
ードから基板方向へ大電流が流れたとしてもＰ−Ｎ接合
が破壊されて基板へのリークパスが形成されてしまうの
が防止される。さらに、Ｐ- 型ウェル領域７１３はＰ+
型不純物領域７２０よりも不純物濃度が低くなるように
形成されているので、Ｐ- 型ウェル領域７１３とＮ- 型
ウェル領域７１４との接合部での不純物分布の勾配が緩
くなる。これによっても、信号入力ノードから基板方向
へ大電流が流れたとしてもコンタクト部下のＰ−Ｎ接合
が破壊されるのが防止される。
【０１６８】また、図４１に示すように、この実施形態
２５では、Ｐウェル−Ｎウェル−Ｐ基板構造のバイポー
ラトランジスタを形成することができる。これにより、
サージ入力時にこのトランジスタがオン状態になること
によってサージ耐量が向上する。その結果、入力ノード
コンタクト部から基板方向へ大電流が流れた場合に、コ
ンタクト部下のＰ−Ｎ接合が破壊されるのが有効に防止
される。
２５では、Ｐウェル−Ｎウェル−Ｐ基板構造のバイポー
ラトランジスタを形成することができる。これにより、
サージ入力時にこのトランジスタがオン状態になること
によってサージ耐量が向上する。その結果、入力ノード
コンタクト部から基板方向へ大電流が流れた場合に、コ
ンタクト部下のＰ−Ｎ接合が破壊されるのが有効に防止
される。
【０１６９】図４１に示した実施形態２５の場合、Ｎ-
ウェル領域７１４に印加する電圧は、信号入力レベルに
応じて以下のように設定する。信号入力ノードにＧＮＤ
〜Ｖｃｃのレベルの信号が印加される場合にはＮ- 型ウ
ェル領域７１４にＮ+ 型不純物領域７１５を介してＶｃ
ｃレベルの電圧を印加する。また、信号入力ノードにＶ
ｃｃ以上のレベルの信号が印加される場合にはＮ- 型ウ
ェル領域７１４にＮ+型不純物領域７１５および７１６
を介してＶｃｃレベル以上の電圧であるＶｐｐレベルの
電圧を印加する。
ウェル領域７１４に印加する電圧は、信号入力レベルに
応じて以下のように設定する。信号入力ノードにＧＮＤ
〜Ｖｃｃのレベルの信号が印加される場合にはＮ- 型ウ
ェル領域７１４にＮ+ 型不純物領域７１５を介してＶｃ
ｃレベルの電圧を印加する。また、信号入力ノードにＶ
ｃｃ以上のレベルの信号が印加される場合にはＮ- 型ウ
ェル領域７１４にＮ+型不純物領域７１５および７１６
を介してＶｃｃレベル以上の電圧であるＶｐｐレベルの
電圧を印加する。
【０１７０】（実施形態２６）図４２に示す実施形態２
６では、上記した実施形態２５とは逆に、信号入力ノー
ドをＮ+ 型不純物領域７２４によって形成し、このＮ+
型不純物領域７２４を覆うようにＮ- 型ウェル領域７２
３を形成し、さらにこのＮ- 型ウェル領域７２３を覆う
ようにＰ- 型ウェル領域７２２を形成する。このように
信号入力ノードコンタクト部を構成するＮ+ 型不純物領
域７２４の下により深くかつより不純物濃度の低いＮ-
型ウェル領域７２３を形成することによって、信号入力
ノードにサージが入力されたときにＮ+ 型不純物領域７
２４から基板方向に向かって大電流が流れた場合にもＰ
−Ｎ接合が破壊されて基板へのリークパスが形成される
のが防止される。また、図４２に示すように、Ｎウェル
−Ｐウェル−Ｎ基板構造のバイポーラトランジスタを形
成することができ、サージ入力時にこのトランジスタが
オン状態になることによってサージ耐量を向上させるこ
とができる。
６では、上記した実施形態２５とは逆に、信号入力ノー
ドをＮ+ 型不純物領域７２４によって形成し、このＮ+
型不純物領域７２４を覆うようにＮ- 型ウェル領域７２
３を形成し、さらにこのＮ- 型ウェル領域７２３を覆う
ようにＰ- 型ウェル領域７２２を形成する。このように
信号入力ノードコンタクト部を構成するＮ+ 型不純物領
域７２４の下により深くかつより不純物濃度の低いＮ-
型ウェル領域７２３を形成することによって、信号入力
ノードにサージが入力されたときにＮ+ 型不純物領域７
２４から基板方向に向かって大電流が流れた場合にもＰ
−Ｎ接合が破壊されて基板へのリークパスが形成される
のが防止される。また、図４２に示すように、Ｎウェル
−Ｐウェル−Ｎ基板構造のバイポーラトランジスタを形
成することができ、サージ入力時にこのトランジスタが
オン状態になることによってサージ耐量を向上させるこ
とができる。
【０１７１】この実施形態２６の場合、信号入力ノード
にＧＮＤ〜Ｖｃｃのレベルの信号が印加される場合には
Ｐ- 型ウェル領域７２２にはＰ+ 型不純物領域７２５ま
たは７２６を介してＧＮＤレベルの電圧が与えられる。
また、信号入力ノードにＧＮＤ以下のレベルの信号が印
加される場合には、Ｐ- 型ウェル領域７２２にはＧＮＤ
レベル以下の電位であるＶＢＢの電位をＰ+ 型不純物領
域７２５または７２６を介して印加する。
にＧＮＤ〜Ｖｃｃのレベルの信号が印加される場合には
Ｐ- 型ウェル領域７２２にはＰ+ 型不純物領域７２５ま
たは７２６を介してＧＮＤレベルの電圧が与えられる。
また、信号入力ノードにＧＮＤ以下のレベルの信号が印
加される場合には、Ｐ- 型ウェル領域７２２にはＧＮＤ
レベル以下の電位であるＶＢＢの電位をＰ+ 型不純物領
域７２５または７２６を介して印加する。
【０１７２】（実施形態２７）この実施形態２７では、
図４３に示すように、信号入力ノードをＰ+ 型不純物領
域７２０によって形成し、そのＰ+ 型不純物領域７２０
を部分的に覆うようにＰ- 型ウェル領域７３０を形成す
る。Ｐ+ 型不純物領域７２０の表面には配線層７３２と
の電気的接続を図るための接続配線７３１が接触してい
る。Ｐ- 型ウェル領域７３０は、接続配線７３１とＰ+
型不純物領域７２０との接続部分の下方に位置するＰ+
型不純物領域７２０の底面を少なくとも覆うように形成
されている。Ｐ+ 型不純物領域７２０およびＰ- 型ウェ
ル領域７３０を覆うようにＮ- 型ウェル領域７１４が形
成されている。
図４３に示すように、信号入力ノードをＰ+ 型不純物領
域７２０によって形成し、そのＰ+ 型不純物領域７２０
を部分的に覆うようにＰ- 型ウェル領域７３０を形成す
る。Ｐ+ 型不純物領域７２０の表面には配線層７３２と
の電気的接続を図るための接続配線７３１が接触してい
る。Ｐ- 型ウェル領域７３０は、接続配線７３１とＰ+
型不純物領域７２０との接続部分の下方に位置するＰ+
型不純物領域７２０の底面を少なくとも覆うように形成
されている。Ｐ+ 型不純物領域７２０およびＰ- 型ウェ
ル領域７３０を覆うようにＮ- 型ウェル領域７１４が形
成されている。
【０１７３】この実施形態２７の構造では、Ｐ+ 型不純
物領域７２０下にＰ+ 型不純物領域７２０よりも深さが
深くかつ不純物濃度が低いＰ- 型ウェル領域７３０を形
成することによって、Ｐ+ 型不純物領域７２０にサージ
が入力されたときにＰ+ 型不純物領域７２０から基板方
向へ大電流が流れたとしてもＰ+ 型不純物領域７２０下
の接合が破壊されて基板へのリークパスが形成されるの
を防止することができる。
物領域７２０下にＰ+ 型不純物領域７２０よりも深さが
深くかつ不純物濃度が低いＰ- 型ウェル領域７３０を形
成することによって、Ｐ+ 型不純物領域７２０にサージ
が入力されたときにＰ+ 型不純物領域７２０から基板方
向へ大電流が流れたとしてもＰ+ 型不純物領域７２０下
の接合が破壊されて基板へのリークパスが形成されるの
を防止することができる。
【０１７４】また、この実施形態２７では、上記した実
施形態２５と異なり、Ｐ- 型ウェル領域７３０がＰ+ 型
不純物領域７２０のすべてを覆わず、Ｐ+ 型不純物領域
７２０のコンタクト部下にのみ形成されている。これに
より、Ｐウェル−Ｎウェル−Ｐ基板構造のバイポーラト
ランジスタ（Ｂｉｐ．Ｔｒ１）の他に、Ｐ+ 不純物領域
−Ｎウェル−Ｐ基板構造のバイポーラトランジスタ（Ｂ
ｉｐ．Ｔｒ２）をも形成することができる。このＢｉ
ｐ．Ｔｒ２によって電流増幅率が増加する。具体的に
は、サージ入力時にこのトランジスタ（Ｂｉｐ．Ｔｒ
２）がオン状態になり、より大きな電流を流すことによ
って、サージ耐量がさらに向上する。
施形態２５と異なり、Ｐ- 型ウェル領域７３０がＰ+ 型
不純物領域７２０のすべてを覆わず、Ｐ+ 型不純物領域
７２０のコンタクト部下にのみ形成されている。これに
より、Ｐウェル−Ｎウェル−Ｐ基板構造のバイポーラト
ランジスタ（Ｂｉｐ．Ｔｒ１）の他に、Ｐ+ 不純物領域
−Ｎウェル−Ｐ基板構造のバイポーラトランジスタ（Ｂ
ｉｐ．Ｔｒ２）をも形成することができる。このＢｉ
ｐ．Ｔｒ２によって電流増幅率が増加する。具体的に
は、サージ入力時にこのトランジスタ（Ｂｉｐ．Ｔｒ
２）がオン状態になり、より大きな電流を流すことによ
って、サージ耐量がさらに向上する。
【０１７５】（実施形態２８）この実施形態２８では、
図４４に示すように、信号入力ノードをＮ+ 型不純物領
域７２４によって形成し、このＮ+ 型不純物領域７２４
を部分的に覆うようにＮ- 型ウェル領域７４０を形成す
る。さらにＮ+ 型不純物領域７２４およびＮ-型ウェル
領域７４０を覆うようにＰ- 型ウェル領域７２２を形成
する。このように、Ｎ+ 型不純物領域７２４の少なくと
もコンタクト部下にＮ+ 型不純物領域７２４よりも深く
かつ不純物濃度が低いＮ- 型ウェル領域７４０を形成す
ることによって、コンタクト部へのサージ入力時にコン
タクト部から基板方向へ大電流が流れたとしてもコンタ
クト部下の接合が破壊されて基板へのリークパスが形成
されるのが防止される。また、この実施形態２８では、
上記した実施形態２７と同様に、Ｎ- 型ウェル領域７４
０がＮ+ 型不純物領域７２４のすべてを覆わずにＮ + 型
不純物領域７２４のコンタクト部下にのみ形成されてい
るので、Ｎウェル−Ｐウェル−Ｎ基板構造のバイポーラ
トランジスタ（Ｂｉｐ．Ｔｒ１）の他に、Ｎ + 型不純物
領域−Ｐウェル−Ｎ基板構造のバイポーラトランジスタ
（Ｂｉｐ．Ｔｒ２）をも形成することができる。このト
ランジスタＢｉｐ．Ｔｒ２によって電流増幅率が増加す
る。具体的には、サージ入力時にこのトランジスタＢｉ
ｐ．Ｔｒ２もオン状態になり、より大きな電流を流すこ
とによって、サージ耐量がさらに向上する。
図４４に示すように、信号入力ノードをＮ+ 型不純物領
域７２４によって形成し、このＮ+ 型不純物領域７２４
を部分的に覆うようにＮ- 型ウェル領域７４０を形成す
る。さらにＮ+ 型不純物領域７２４およびＮ-型ウェル
領域７４０を覆うようにＰ- 型ウェル領域７２２を形成
する。このように、Ｎ+ 型不純物領域７２４の少なくと
もコンタクト部下にＮ+ 型不純物領域７２４よりも深く
かつ不純物濃度が低いＮ- 型ウェル領域７４０を形成す
ることによって、コンタクト部へのサージ入力時にコン
タクト部から基板方向へ大電流が流れたとしてもコンタ
クト部下の接合が破壊されて基板へのリークパスが形成
されるのが防止される。また、この実施形態２８では、
上記した実施形態２７と同様に、Ｎ- 型ウェル領域７４
０がＮ+ 型不純物領域７２４のすべてを覆わずにＮ + 型
不純物領域７２４のコンタクト部下にのみ形成されてい
るので、Ｎウェル−Ｐウェル−Ｎ基板構造のバイポーラ
トランジスタ（Ｂｉｐ．Ｔｒ１）の他に、Ｎ + 型不純物
領域−Ｐウェル−Ｎ基板構造のバイポーラトランジスタ
（Ｂｉｐ．Ｔｒ２）をも形成することができる。このト
ランジスタＢｉｐ．Ｔｒ２によって電流増幅率が増加す
る。具体的には、サージ入力時にこのトランジスタＢｉ
ｐ．Ｔｒ２もオン状態になり、より大きな電流を流すこ
とによって、サージ耐量がさらに向上する。
【０１７６】（実施形態２９）この実施形態２９では、
トレンチ分離領域７５０ａ、７５０ｂ、７５０ｃおよび
７５０ｄによって素子分離を行なうトレンチ分離方式を
用いた例を示す。ここで、図４０に示した従来の構造で
は、Ｎ+ 型不純物領域７１４を覆うようにＰ-型ウェル
領域７１３が形成されているので、バイポーラトランジ
スタのベース部はＰ- ウェル領域７１３によって構成さ
れる。この場合、図４０に示したＬＯＣＯＳ酸化膜７１
７ａ〜７１７ｄを図４５に示すようなトレンチ分離領域
７５０ａ〜７５０ｄで置換えると、図４０に示した構造
でベース部を構成するＰ- 型ウェル領域７１３の横方向
のベース部は分離領域で遮られる。その結果、電流駆動
能力が減少してサージ吸収能力は弱くなる。図４５に示
した実施形態２９では、Ｐ + 型不純物領域７２０を覆う
ようにＰ- 型ウェル領域７１３が形成され、さらにその
Ｐ- 型ウェル領域７１３を覆うようにＮ- 型ウェル領域
７１４が形成されているので、バイポーラトランジスタ
のベース領域はＮ- 型ウェル領域７１４によって構成さ
れる。そして、Ｐ−Ｎ接合は、Ｐ- 型ウェル領域７１３
とＮ- 型ウェル領域７１４との界面に形成されるので、
従来に比べてＰ−Ｎ接合の深さが深くなる。
トレンチ分離領域７５０ａ、７５０ｂ、７５０ｃおよび
７５０ｄによって素子分離を行なうトレンチ分離方式を
用いた例を示す。ここで、図４０に示した従来の構造で
は、Ｎ+ 型不純物領域７１４を覆うようにＰ-型ウェル
領域７１３が形成されているので、バイポーラトランジ
スタのベース部はＰ- ウェル領域７１３によって構成さ
れる。この場合、図４０に示したＬＯＣＯＳ酸化膜７１
７ａ〜７１７ｄを図４５に示すようなトレンチ分離領域
７５０ａ〜７５０ｄで置換えると、図４０に示した構造
でベース部を構成するＰ- 型ウェル領域７１３の横方向
のベース部は分離領域で遮られる。その結果、電流駆動
能力が減少してサージ吸収能力は弱くなる。図４５に示
した実施形態２９では、Ｐ + 型不純物領域７２０を覆う
ようにＰ- 型ウェル領域７１３が形成され、さらにその
Ｐ- 型ウェル領域７１３を覆うようにＮ- 型ウェル領域
７１４が形成されているので、バイポーラトランジスタ
のベース領域はＮ- 型ウェル領域７１４によって構成さ
れる。そして、Ｐ−Ｎ接合は、Ｐ- 型ウェル領域７１３
とＮ- 型ウェル領域７１４との界面に形成されるので、
従来に比べてＰ−Ｎ接合の深さが深くなる。
【０１７７】これにより、従来に比べて縦方向のバイポ
ーラトランジスタのＰ−Ｎ接合が破壊されにくくなる。
言い換えると、縦方向のバイポーラトランジスタの保護
回路能力が増加するので、トレンチ分離領域の作用によ
って横方向のバイポーラトランジスタの電流駆動能力が
減少したとしても従来のような問題は生じない。さら
に、Ｐ- 型ウェル領域７１３はＰ+ 型不純物領域７２０
よりも不純物濃度が低く形成されるので、Ｐ- 型ウェル
領域７１３とＮ- 型ウェル領域７１４とのＰ−Ｎ接合部
での不純物濃度の勾配が緩くなる。これによっても、Ｐ
−Ｎ接合が破壊されにくくなり、縦方向のバイポーラト
ランジスタの保護回路能力が図４０に示した構造に比べ
て増加する。なお、図４１〜図４４に示した構造におい
てＬＯＣＯＳ酸化膜７１７ａ〜７１７ｄによる分離の代
わりに図４５に示すようなトレンチ分離領域７５０ａ〜
７５０ｄを用いても同様の効果を得ることが可能であ
る。
ーラトランジスタのＰ−Ｎ接合が破壊されにくくなる。
言い換えると、縦方向のバイポーラトランジスタの保護
回路能力が増加するので、トレンチ分離領域の作用によ
って横方向のバイポーラトランジスタの電流駆動能力が
減少したとしても従来のような問題は生じない。さら
に、Ｐ- 型ウェル領域７１３はＰ+ 型不純物領域７２０
よりも不純物濃度が低く形成されるので、Ｐ- 型ウェル
領域７１３とＮ- 型ウェル領域７１４とのＰ−Ｎ接合部
での不純物濃度の勾配が緩くなる。これによっても、Ｐ
−Ｎ接合が破壊されにくくなり、縦方向のバイポーラト
ランジスタの保護回路能力が図４０に示した構造に比べ
て増加する。なお、図４１〜図４４に示した構造におい
てＬＯＣＯＳ酸化膜７１７ａ〜７１７ｄによる分離の代
わりに図４５に示すようなトレンチ分離領域７５０ａ〜
７５０ｄを用いても同様の効果を得ることが可能であ
る。
【０１７８】図４５に示した構造では、トレンチ分離領
域７５０ａ〜７５０ｄを、ＳｉＯ2膜７５１ａ〜７５１
ｄによって形成している。このようなＳｉＯ2 膜７５１
ａ〜７５１ｄからなる分離領域７５０ａ〜７５０ｄの形
成方法としては、まずトレンチ（溝）を形成するために
エッチングする。そして、ＳｉＯ2 膜をＣＶＤ法などに
よって堆積した後その表面をエッチングで除去する。こ
れにより、図４５に示されるような形状が得られる。
域７５０ａ〜７５０ｄを、ＳｉＯ2膜７５１ａ〜７５１
ｄによって形成している。このようなＳｉＯ2 膜７５１
ａ〜７５１ｄからなる分離領域７５０ａ〜７５０ｄの形
成方法としては、まずトレンチ（溝）を形成するために
エッチングする。そして、ＳｉＯ2 膜をＣＶＤ法などに
よって堆積した後その表面をエッチングで除去する。こ
れにより、図４５に示されるような形状が得られる。
【０１７９】図４５に示した構造においてトレンチ分離
領域７５０ａ〜７５０ｄを、それぞれポリシリコン膜７
５２ａ〜７５２ｄとＳｉＯ2 膜７５３ａ〜７５３ｄとに
よって形成した例が図４６に示される。図４６に示した
トレンチ分離領域７５０ａ〜７５０ｄの製造プロセスと
しては、まずトレンチ分離領域をエッチングしてトレン
チを形成する。そしてそのトレンチの壁面を熱酸化する
ことによってトレンチの底面および側面にＳｉＯ2 膜７
５３ａ〜７５３ｄを形成する。そして、ＣＶＤ法などを
用いてポリシリコン膜７５２ａ〜７５２ｄを堆積した後
その表面をエッチングで除去する。さらに、ＣＶＤ法な
どを用いてポリシリコン膜７５２ａの上面にＳｉＯ2 膜
７５３ａを形成する。このようにして図４６に示される
ようなトレンチ分離領域７５０ａ〜７５０ｄが得られ
る。以下に示す実施形態でのトレンチ分離領域は図４５
または図４６に示した構造のいずれの構造を用いてもよ
い。
領域７５０ａ〜７５０ｄを、それぞれポリシリコン膜７
５２ａ〜７５２ｄとＳｉＯ2 膜７５３ａ〜７５３ｄとに
よって形成した例が図４６に示される。図４６に示した
トレンチ分離領域７５０ａ〜７５０ｄの製造プロセスと
しては、まずトレンチ分離領域をエッチングしてトレン
チを形成する。そしてそのトレンチの壁面を熱酸化する
ことによってトレンチの底面および側面にＳｉＯ2 膜７
５３ａ〜７５３ｄを形成する。そして、ＣＶＤ法などを
用いてポリシリコン膜７５２ａ〜７５２ｄを堆積した後
その表面をエッチングで除去する。さらに、ＣＶＤ法な
どを用いてポリシリコン膜７５２ａの上面にＳｉＯ2 膜
７５３ａを形成する。このようにして図４６に示される
ようなトレンチ分離領域７５０ａ〜７５０ｄが得られ
る。以下に示す実施形態でのトレンチ分離領域は図４５
または図４６に示した構造のいずれの構造を用いてもよ
い。
【０１８０】（実施形態３０）この実施形態３０では、
図４７に示すように、Ｐ+ 型不純物領域７２０を覆うＰ
- 型ウェル領域７１３を、トレンチ分離領域７５０ｂお
よび７５０ｃをも覆うように形成する。これにより、縦
方向のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ１）の他
に横方向のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ２）
をも保護回路として作用させることができる。これによ
り、入力保護回路特性をより向上させることができる。
図４７に示すように、Ｐ+ 型不純物領域７２０を覆うＰ
- 型ウェル領域７１３を、トレンチ分離領域７５０ｂお
よび７５０ｃをも覆うように形成する。これにより、縦
方向のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ１）の他
に横方向のバイポーラトランジスタ（Ｂｉｐ．Ｔｒ２）
をも保護回路として作用させることができる。これによ
り、入力保護回路特性をより向上させることができる。
【０１８１】（実施形態３１）図４８に示す実施形態３
１が上述した実施形態２９の構造と異なるのは、Ｎ-型
ウェル領域７１４の側端部がＮ+ 型不純物領域７１５お
よび７１６の中央部分に交わることである。すなわち、
図４５に示した実施形態２９の構造ではＮ- 型ウェル領
域７１４の側端部はトレンチ分離領域７５０ａおよび７
５０ｄの下面をも覆うように形成されているのに対し
て、図４８に示す実施形態３１ではＮ- 型ウェル領域７
１４の側端部はＮ+ 型不純物領域７１５および７１６の
一部のみを覆うように形成されている。このような構造
にしても上記した実施形態２９と同様の効果を得ること
ができる。
１が上述した実施形態２９の構造と異なるのは、Ｎ-型
ウェル領域７１４の側端部がＮ+ 型不純物領域７１５お
よび７１６の中央部分に交わることである。すなわち、
図４５に示した実施形態２９の構造ではＮ- 型ウェル領
域７１４の側端部はトレンチ分離領域７５０ａおよび７
５０ｄの下面をも覆うように形成されているのに対し
て、図４８に示す実施形態３１ではＮ- 型ウェル領域７
１４の側端部はＮ+ 型不純物領域７１５および７１６の
一部のみを覆うように形成されている。このような構造
にしても上記した実施形態２９と同様の効果を得ること
ができる。
【０１８２】（実施形態３２）この実施形態３２では、
図４９に示すように、Ｖｃｃ（またはＶｐｐ）ノードを
構成するＮ+ 型不純物領域７１６が片側にのみ存在す
る。このため、図４８に示した実施形態３１の構造と異
なり、横方向に長いトレンチ分離領域７５０ｅが形成さ
れる。このようにしても上述した実施形態と同様の効果
を得ることができ、従来の構造に比べて保護回路能力を
向上させることができる。
図４９に示すように、Ｖｃｃ（またはＶｐｐ）ノードを
構成するＮ+ 型不純物領域７１６が片側にのみ存在す
る。このため、図４８に示した実施形態３１の構造と異
なり、横方向に長いトレンチ分離領域７５０ｅが形成さ
れる。このようにしても上述した実施形態と同様の効果
を得ることができ、従来の構造に比べて保護回路能力を
向上させることができる。
【０１８３】（変形例）図５０に示した構造は図４５お
よび図４６に示した実施形態２９の構造においてトレン
チ分離領域７５０ａ〜７５０ｄをＬＯＣＯＳ酸化膜７１
７ａ〜７１７ｄに変形した例である。また、図５１に示
した構造は図４８に示した実施形態３１の構造において
トレンチ分離領域７５０ａ〜７５０ｄをＬＯＣＯＳ酸化
膜７１７ａ〜７１７ｄに変形した例である。また、図５
２に示した構造は、図４９に示した実施形態３２のトレ
ンチ分離領域７５０ｄおよび７５０ｅをＬＯＣＯＳ酸化
膜７１７ｄおよび７１７ｅに変形した例を示している。
このように分離領域をトレンチ分離領域からＬＯＣＯＳ
酸化膜に変更しても同様の効果を得ることができる。
よび図４６に示した実施形態２９の構造においてトレン
チ分離領域７５０ａ〜７５０ｄをＬＯＣＯＳ酸化膜７１
７ａ〜７１７ｄに変形した例である。また、図５１に示
した構造は図４８に示した実施形態３１の構造において
トレンチ分離領域７５０ａ〜７５０ｄをＬＯＣＯＳ酸化
膜７１７ａ〜７１７ｄに変形した例である。また、図５
２に示した構造は、図４９に示した実施形態３２のトレ
ンチ分離領域７５０ｄおよび７５０ｅをＬＯＣＯＳ酸化
膜７１７ｄおよび７１７ｅに変形した例を示している。
このように分離領域をトレンチ分離領域からＬＯＣＯＳ
酸化膜に変更しても同様の効果を得ることができる。
【０１８４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１８５】
【発明の効果】請求項１ないし３に記載の半導体記憶装
置によれば、周辺回路領域の半導体領域には、電源投入
時などにおいても安定した接地電位が印加されているの
で、ラッチアップの発生を防止することができ、半導体
記憶装置の信頼性を増すことができる。
置によれば、周辺回路領域の半導体領域には、電源投入
時などにおいても安定した接地電位が印加されているの
で、ラッチアップの発生を防止することができ、半導体
記憶装置の信頼性を増すことができる。
【０１８６】請求項４に記載の半導体記憶装置によれ
ば、ラッチアップ発生の原因となる寄生トランジスタを
構成するウェル領域同士が所定の間隔を隔てて分離され
るように形成されているので、寄生トランジスタが形成
されにくく、ラッチアップの発生を防止することがで
き、半導体記憶装置の信頼性を増すことができる。請求
項５または６に記載の半導体記憶装置によれば、周辺回
路領域の半導体領域には、制御可能な安定した内部電源
が接続されているので、ラッチアップの発生を防止する
ことができ、半導体記憶装置の信頼性を増すことができ
る。
ば、ラッチアップ発生の原因となる寄生トランジスタを
構成するウェル領域同士が所定の間隔を隔てて分離され
るように形成されているので、寄生トランジスタが形成
されにくく、ラッチアップの発生を防止することがで
き、半導体記憶装置の信頼性を増すことができる。請求
項５または６に記載の半導体記憶装置によれば、周辺回
路領域の半導体領域には、制御可能な安定した内部電源
が接続されているので、ラッチアップの発生を防止する
ことができ、半導体記憶装置の信頼性を増すことができ
る。
【０１８７】請求項７ないし１１に記載の半導体記憶装
置によれば、α粒子の入射により発生する電荷の大部分
は記憶に関与するソース／ドレイン領域に達しないた
め、α粒子の入射によるソフトエラーを大幅に低減する
ことができる。
置によれば、α粒子の入射により発生する電荷の大部分
は記憶に関与するソース／ドレイン領域に達しないた
め、α粒子の入射によるソフトエラーを大幅に低減する
ことができる。
【０１８８】請求項１２ないし１５に記載の半導体記憶
装置によれば、半導体基板の主表面上とウェル領域の所
定領域に素子分離膜を備えているので、各ウェル領域間
およびウェル領域と半導体基板間を電気的に容易に確実
に分離することができるので、半導体記憶装置の構造を
簡単にすることができる。
装置によれば、半導体基板の主表面上とウェル領域の所
定領域に素子分離膜を備えているので、各ウェル領域間
およびウェル領域と半導体基板間を電気的に容易に確実
に分離することができるので、半導体記憶装置の構造を
簡単にすることができる。
【０１８９】請求項１６ないし１９に記載の半導体記憶
装置によれば、半導体基板の主表面上とウェル領域の所
定領域に素子分離膜を備えているので、入力保護回路の
構造を簡単にし、性能を向上させることができるので、
半導体記憶装置の構造を簡単にし、かつ性能を向上させ
ることができる。
装置によれば、半導体基板の主表面上とウェル領域の所
定領域に素子分離膜を備えているので、入力保護回路の
構造を簡単にし、性能を向上させることができるので、
半導体記憶装置の構造を簡単にし、かつ性能を向上させ
ることができる。
【０１９０】請求項２０ないし２８に記載の半導体記憶
装置によれば、半導体基板の主表面に形成された第１導
電型の第１の不純物領域と電気的に接続するとともにそ
の第１の不純物領域よりも深くなるように第１導電型の
第１のウェル領域を形成し、その第１のウェル領域を覆
うように第２導電型の第２のウェル領域を形成すること
によって、Ｐ−Ｎ接合が深さの深い第１のウェル領域と
第２のウェル領域との間に位置するようになるので、コ
ンタクト部から基板方向へ大電流が流れた場合に従来に
比べてＰ−Ｎ接合部が破壊されにくくなる。その結果、
コンタクト部下の接合が破壊されて基板へのリークパス
が形成されるのを有効に防止することができる。また、
第１のウェル−第２のウェル−半導体基板のバイポーラ
トランジスタを形成することができ、それによりサージ
入力時にこのトランジスタがオン状態になることによっ
てサージ耐量を向上させることができる。また、請求項
２１に記載したように、第１のウェル領域の不純物濃度
を第１の不純物領域の不純物濃度よりも低く形成すれ
ば、第１のウェル領域と第２のウェル領域との接合部で
の不純物分布の勾配が緩やかになるので、大電流が流れ
た場合にもより接合が破壊されにくくなる。また、請求
項２８に記載したように、トレンチ分離からなる素子分
離領域を形成した場合にその素子分離領域の底面および
両側面を覆うように第１のウェル領域を形成すれば、横
方向のバイポーラトランジスタをも保護回路として作用
させることができ、その結果入力保護回路特性を向上さ
せることができる。
装置によれば、半導体基板の主表面に形成された第１導
電型の第１の不純物領域と電気的に接続するとともにそ
の第１の不純物領域よりも深くなるように第１導電型の
第１のウェル領域を形成し、その第１のウェル領域を覆
うように第２導電型の第２のウェル領域を形成すること
によって、Ｐ−Ｎ接合が深さの深い第１のウェル領域と
第２のウェル領域との間に位置するようになるので、コ
ンタクト部から基板方向へ大電流が流れた場合に従来に
比べてＰ−Ｎ接合部が破壊されにくくなる。その結果、
コンタクト部下の接合が破壊されて基板へのリークパス
が形成されるのを有効に防止することができる。また、
第１のウェル−第２のウェル−半導体基板のバイポーラ
トランジスタを形成することができ、それによりサージ
入力時にこのトランジスタがオン状態になることによっ
てサージ耐量を向上させることができる。また、請求項
２１に記載したように、第１のウェル領域の不純物濃度
を第１の不純物領域の不純物濃度よりも低く形成すれ
ば、第１のウェル領域と第２のウェル領域との接合部で
の不純物分布の勾配が緩やかになるので、大電流が流れ
た場合にもより接合が破壊されにくくなる。また、請求
項２８に記載したように、トレンチ分離からなる素子分
離領域を形成した場合にその素子分離領域の底面および
両側面を覆うように第１のウェル領域を形成すれば、横
方向のバイポーラトランジスタをも保護回路として作用
させることができ、その結果入力保護回路特性を向上さ
せることができる。
【図１】 本発明の実施形態１による半導体記憶装置を
示した断面図である。
示した断面図である。
【図２】 本発明の実施形態２による半導体記憶装置を
示した断面図である。
示した断面図である。
【図３】 図２に示した実施形態２の半導体記憶装置の
製造プロセスの第１工程を説明するための断面図であ
る。
製造プロセスの第１工程を説明するための断面図であ
る。
【図４】 図２に示した実施形態２の半導体記憶装置の
製造プロセスの第２工程を説明するための断面図であ
る。
製造プロセスの第２工程を説明するための断面図であ
る。
【図５】 図２に示した実施形態２の半導体記憶装置の
製造プロセスの第３工程を説明するための断面図であ
る。
製造プロセスの第３工程を説明するための断面図であ
る。
【図６】 図２に示した実施形態２の半導体記憶装置の
製造プロセスの第４工程を説明するための断面図であ
る。
製造プロセスの第４工程を説明するための断面図であ
る。
【図７】 図２に示した実施形態２の半導体記憶装置の
製造プロセスの第５工程を説明するための断面図であ
る。
製造プロセスの第５工程を説明するための断面図であ
る。
【図８】 図２に示した実施形態２の半導体記憶装置の
製造プロセスの第６工程を説明するための断面図であ
る。
製造プロセスの第６工程を説明するための断面図であ
る。
【図９】 図２に示した実施形態２の半導体記憶装置の
製造プロセスの第７工程を説明するための断面図であ
る。
製造プロセスの第７工程を説明するための断面図であ
る。
【図１０】 本発明の実施形態３による半導体記憶装置
を示した断面図である。
を示した断面図である。
【図１１】 本発明の実施形態４による半導体記憶装置
を示した断面図である。
を示した断面図である。
【図１２】 本発明の実施形態５ないし実施形態８に使
用されている内部電源について説明するための概念図で
ある。
用されている内部電源について説明するための概念図で
ある。
【図１３】 図１２に示した内部電源発生回路の詳細を
示した回路図である。
示した回路図である。
【図１４】 内部電源電位の変化を示す図である。
【図１５】 本発明の実施形態５による半導体記憶装置
を示した断面図である。
を示した断面図である。
【図１６】 本発明の実施形態６による半導体記憶装置
を示した断面図である。
を示した断面図である。
【図１７】 本発明の実施形態７による半導体記憶装置
を示した断面図である。
を示した断面図である。
【図１８】 本発明の実施形態８による半導体記憶装置
を示した断面図である。
を示した断面図である。
【図１９】 半導体記憶装置の一般的な回路図である。
【図２０】 本発明の実施形態９による半導体記憶装置
を示した回路図である。
を示した回路図である。
【図２１】 本発明の実施形態１０による半導体記憶装
置を示した回路図である。
置を示した回路図である。
【図２２】 本発明の実施形態１１による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図２３】 本発明の実施形態１１による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図２４】 本発明の実施形態１２による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図２５】 本発明の実施形態１２による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図２６】 本発明の実施形態１３による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図２７】 本発明の実施形態１４による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図２８】 本発明の実施形態１５による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図２９】 本発明の実施形態１６による半導体記憶装
置を示した平面図である。
置を示した平面図である。
【図３０】 本発明の実施形態１６による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３１】 本発明の実施形態１７による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３２】 本発明の実施形態１８による半導体記憶装
置を示した平面図である。
置を示した平面図である。
【図３３】 本発明の実施形態１８による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３４】 本発明の実施形態１９による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３５】 本発明の実施形態２０による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３６】 本発明の実施形態２１による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３７】 本発明の実施形態２２による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３８】 本発明の実施形態２３による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図３９】 本発明の実施形態２４による半導体記憶装
置を示した断面図である。
置を示した断面図である。
【図４０】 本発明の実施形態２５に対応する従来例の
入力保護回路を示した断面図である。
入力保護回路を示した断面図である。
【図４１】 本発明の実施形態２５による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図４２】 本発明の実施形態２６による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図４３】 本発明の実施形態２７による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図４４】 本発明の実施形態２８による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図４５】 本発明の実施形態２９による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図４６】 本発明の実施形態２９による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図４７】 本発明の実施形態３０による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図４８】 本発明の実施形態３１による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図４９】 本発明の実施形態３２による半導体記憶装
置の入力保護回路を示した断面図である。
置の入力保護回路を示した断面図である。
【図５０】 図４５および図４６に示した実施形態２９
による半導体記憶装置の変形例を示した断面図である。
による半導体記憶装置の変形例を示した断面図である。
【図５１】 図４８に示した実施形態３１による半導体
記憶装置の変形例を示した断面図である。
記憶装置の変形例を示した断面図である。
【図５２】 図４９に示した実施形態３２による半導体
記憶装置の変形例を示した断面図である。
記憶装置の変形例を示した断面図である。
【図５３】 従来の半導体記憶装置を示した断面図であ
る。
る。
【図５４】 バルクＣＭＯＳの寄生サイリスタ構造を説
明するための断面図である。
明するための断面図である。
【図５５】 基板電位の変化を示す図である。
１ 半導体基板、１２ Ｎ型のウェル領域、１３ Ｐ型
のウェル領域、１４Ｐ型のウェル領域、１６ Ｎ型のウ
ェル領域、１７ Ｐ型のウェル領域。
のウェル領域、１４Ｐ型のウェル領域、１６ Ｎ型のウ
ェル領域、１７ Ｐ型のウェル領域。
Claims (28)
- 【請求項１】 メモリセル領域と周辺回路領域とを備え
た半導体記憶装置であって、 前記メモリセル領域は、第１導電型の第１のウェル領域
と、前記第１のウェル領域の表面に形成された第２導電
型のメモリセル電界効果トランジスタとを含み、 前記周辺回路領域は、第２導電型の第２のウェル領域
と、第１導電型の半導体領域と、前記第２のウェル領域
の表面に形成された第１導電型の第１の電界効果トラン
ジスタおよび前記半導体領域の表面に形成された第２導
電型の第２の電界効果トランジスタから構成される相補
型電界効果トランジスタとを含み、 前記メモリセル領域の前記第１のウェル領域には内部回
路により発生する基板電位が印加されており、かつ前記
周辺回路領域の前記半導体領域には接地電位が印加され
ている、半導体記憶装置。 - 【請求項２】 前記半導体領域は、第１導電型の半導体
基板であり、 前記周辺回路領域の前記第２のウェル領域は、前記メモ
リセル領域にまで延びるとともに前記メモリセル領域の
前記第１のウェル領域を覆うように形成されている、請
求項１に記載の半導体記憶装置。 - 【請求項３】 前記周辺回路領域の前記半導体領域は、
第１導電型の第３のウェル領域であり、 前記第２のウェル領域は、前記第３のウェル領域を覆う
ように形成されるとともに、前記メモリセル領域まで延
びて前記メモリセル領域の第１のウェル領域をも覆うよ
うに形成されている、請求項１に記載の半導体記憶装
置。 - 【請求項４】 主表面を有する第１導電型の半導体基板
上に、メモリセル領域と周辺回路領域とを備えた半導体
記憶装置であって、 前記メモリセル領域は、前記半導体基板の主表面上に形
成された第１導電型の第１のウェル領域と前記第１のウ
ェル領域の表面に形成された第２導電型のメモリセル電
界効果トランジスタとを含み、 前記周辺回路領域は、前記半導体基板の主表面に形成さ
れた第２導電型の第２のウェル領域と、前記半導体基板
の主表面に形成された第１導電型の第３のウェル領域
と、前記第３のウェル領域を覆うように形成された第２
導電型の第４のウェル領域と、前記第２のウェル領域の
表面に形成された第１導電型の第１の電界効果トランジ
スタと前記第３のウェル領域の表面に形成された第２導
電型の第２の電界効果トランジスタとから構成される相
補型電界効果トランジスタとを含み、 前記第２導電型の第２のウェル領域と前記第２導電型の
第４のウェル領域とが所定の間隔を隔てて第１導電型の
半導体基板によって分離されるように形成されている、
半導体記憶装置。 - 【請求項５】 主表面を有する第１導電型の半導体基板
上に、メモリセル領域と周辺回路領域とを備えた半導体
記憶装置であって、 前記メモリセル領域は、前記半導体基板の主表面上に形
成された第１導電型の第１のウェル領域と、前記第１の
ウェル領域の表面に形成された第２導電型のメモリセル
電界効果トランジスタとを含み、 前記周辺回路領域は、前記半導体基板の主表面に形成さ
れた第２導電型の第２のウェル領域と、前記第２のウェ
ル領域の表面に形成された第１導電型の第１の電界効果
トランジスタと前記半導体基板の表面に形成された第２
導電型の第２の電界効果トランジスタとから構成される
相補型電界効果トランジスタとを含み、 前記周辺回路領域の前記第１導電型の第２のソース／ド
レイン領域が表面に形成された前記第２導電型の第２の
ウェル領域は、外部電源の電圧を内部電源発生手段によ
り降下した後の電圧を有する内部電源に接続されてい
る、半導体記憶装置。 - 【請求項６】 前記周辺回路領域は、第２導電型のソー
ス／ドレイン領域を有する入力保護回路を含み、 前記第２導電型のソース／ドレイン領域は、内部回路に
より発生する基板電位に接続された第１導電型の半導体
領域に形成されている、請求項４または５に記載の半導
体記憶装置。 - 【請求項７】 主表面を有する半導体基板と、 前記半導体基板の主表面の所定領域に形成された前記半
導体基板の主表面から第１の深さを有する第１導電型の
第１のウェル領域と、 前記第１のウェル領域の主表面の所定領域に前記第１の
ウェル領域の主表面から第１のチャネル領域を挟むよう
に所定の間隔を隔てて形成された１対の第２導電型の第
１のソース／ドレイン領域と、 前記第１のチャネル領域上に第１のゲート絶縁膜を介し
て形成された第１のゲート電極とを備え、 前記第１のウェル領域の第１の深さが、前記第１のソー
ス／ドレイン領域底面からのファネリング長よりも小さ
い半導体記憶装置。 - 【請求項８】 前記半導体基板は、半絶縁性基板であ
る、請求項７に記載の半導体記憶装置。 - 【請求項９】 前記半導体基板の主表面の所定領域に前
記第１のウェル領域を覆うように形成され、前記半導体
基板の主表面から第３の深さを有する第２導電型の第２
のウェル領域と、 前記第２のウェル領域の主表面のうち、前記第１のウェ
ル領域の主表面を除いた領域に形成された第１導電型の
ソース／ドレイン領域を有するトランジスタと、 前記半導体基板の主表面の所定領域に形成された前記半
導体基板の主表面から第３の深さよりも深い第４の深さ
を有する第２導電型の第３のウェル領域と、 前記第３のウェル領域の主表面の所定領域に前記第３の
ウェル領域の主表面から所定の深さで、チャネル領域を
挟むように所定の間隔を隔てて形成された１対の第１導
電型のソース／ドレイン領域を有するトランジスタとを
さらに備えており、 かつ前記半導体基板には接地電位が印加されている、請
求項７または８に記載の半導体記憶装置。 - 【請求項１０】 前記第１導電型の半導体基板の主表面
の所定領域に前記第１のウェル領域を含むように形成さ
れ、前記半導体基板の主表面から第３の深さを有する第
２導電型の第２のウェル領域と、 前記第２のウェル領域の主表面のうち、前記第１のウェ
ル領域の主表面を除いた領域に形成された第１導電型の
ソース／ドレイン領域を有するトランジスタと、 前記半導体基板の主表面の所定領域に形成された前記半
導体基板の主表面から第３の深さよりも深い第４の深さ
を有する第２導電型の第３のウェル領域と、 前記第３のウェル領域の主表面の所定領域に形成され
た、前記第３のウェル領域の主表面から第４の深さより
も浅い第５の深さを有する第１導電型の第４のウェル領
域と、 前記第４のウェル領域の主表面の所定領域に前記第４の
ウェル領域の主表面から所定の深さで、チャネル領域を
挟むように所定の間隔を隔てて形成された１対の第２導
電型のソース／ドレイン領域を有するトランジスタとを
さらに備えており、 かつ前記第２導電型の第２のウェル領域と前記第２導電
型の第３のウェル領域とが所定の間隔を隔てて第１導電
型の半導体基板によって分離して形成されている、請求
項７または８に記載の半導体記憶装置。 - 【請求項１１】 前記第１導電型の半導体基板の主表面
の所定領域に前記第１のウェル領域を含むように形成さ
れ、前記半導体基板の主表面から第３の深さを有する第
２導電型の第２のウェル領域と、 前記第１のウェル領域の主表面に形成された第２導電型
のソース／ドレイン領域を有するトランジスタと、 前記半導体基板の主表面の所定領域に形成された前記半
導体基板の主表面から第３の深さよりも深い第４の深さ
を有する第２導電型の第３のウェル領域と、 前記第３のウェル領域の主表面の所定領域に形成され
た、前記第３のウェル領域の主表面から第４の深さより
も浅い第５の深さを有する第１導電型の第４のウェル領
域と、 前記第４のウェル領域の主表面の所定領域に前記第４の
ウェル領域の主表面から所定の深さで、チャネル領域を
挟むように所定の間隔を隔てて形成された１対の第２導
電型のソース／ドレイン領域を有するトランジスタとを
さらに備えており、 かつ前記第２導電型の第２のウェル領域と前記第２導電
型の第３のウェル領域とが所定の間隔を隔てて第１導電
型の半導体基板によって分離して形成されている、請求
項７または８に記載の半導体記憶装置。 - 【請求項１２】 主表面を有する半導体基板と、 前記半導体基板の主表面の所定領域に形成された前記半
導体基板の主表面から第１の深さを有する第１導電型の
第１のウェル領域と、 前記第１のウェル領域の主表面の所定領域に形成され、
前記第１のウェル領域の主表面から第２の深さを有する
第２導電型の第２のウェル領域と、 前記第２のウェル領域の主表面の所定領域に前記第２の
ウェル領域の主表面から所定の深さで、第１のチャネル
領域を挟むように所定の間隔を隔てて形成された１対の
第１導電型の第１のソース／ドレイン領域と、 前記第１のチャネル領域上に第１のゲート絶縁膜を介し
て形成された第１のゲート電極と、 前記半導体基板の主表面の所定領域に前記半導体基板の
主表面から所定の深さで、第２のチャネル領域を挟むよ
うに所定の間隔を隔てて形成された１対の第１導電型の
第２のソース／ドレイン領域と、 前記第２のチャネル領域上に第２のゲート絶縁膜を介し
て形成された第２のゲート電極と、 前記第１のソース／ドレイン領域と、第２のソース／ド
レイン領域との間に位置する、半導体基板の主表面上と
前記第１のウェル領域上と前記第２のウェル領域上とに
形成された素子分離膜とを備えた、半導体記憶装置。 - 【請求項１３】 前記素子分離膜がフィールドシールド
素子分離膜である、請求項１２に記載の半導体記憶装
置。 - 【請求項１４】 前記フィールドシールド素子分離膜に
は、接地電位および電源電位のうちいずれかが印加され
る、請求項１３に記載の半導体記憶装置。 - 【請求項１５】 前記素子分離膜は、前記第１のウェル
領域上に開口を有しており、前記開口に位置する前記第
１のウェル領域の表面には電極を構成する不純物領域が
形成されている、請求項１２〜１４のうちのいずれかに
記載の半導体記憶装置。 - 【請求項１６】 主表面を有する半導体基板と、 前記半導体基板の主表面の所定領域に形成され、前記半
導体基板の主表面から第１の深さを有する第２導電型の
第１のウェル領域と、 前記第１のウェル領域の主表面の所定領域に形成され、
前記第１のウェル領域の主表面から第２の深さを有する
第１導電型の第２のウェル領域と、 前記半導体基板の主表面上と前記第１のウェル領域上と
前記第２のウェル領域上とに形成され、前記第１および
第２のウェル領域上にそれぞれ第１および第２の開口を
有する素子分離膜と、 前記第１の開口に位置する前記第１のウェル領域の表面
に形成された第１の導電領域と、 前記第２の開口に位置する前記第２のウェル領域の表面
に形成された第２の導電領域とを備えた、半導体記憶装
置。 - 【請求項１７】 前記第１の開口は前記第２のウェル領
域上にまで延びており、前記第１の導電領域は、前記第
１のウェル領域と前記第２のウェル領域とにまたがるよ
うに形成される、請求項１６に記載の半導体記憶装置。 - 【請求項１８】 前記素子分離膜には前記第１のウェル
領域と前記第２のウェル領域との境界領域近傍に第３の
開口が形成されており、 前記第３の開口において前記第１のウェル領域と前記第
２のウェル領域とにまたがるように第３の導電領域が形
成されている、請求項１６に記載の半導体記憶装置。 - 【請求項１９】 前記素子分離膜が素子分離絶縁膜であ
る、請求項１７または１８に記載の半導体記憶装置。 - 【請求項２０】 入力保護回路を備えた半導体装置であ
って、 前記入力保護回路は、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面に形成された第１導電型の第１
の不純物領域と、 前記半導体基板の主表面に、前記第１の不純物領域と電
気的に接続するとともに、前記第１の不純物領域よりも
深くなるように形成された第１導電型の第１のウェル領
域と、 前記半導体基板の主表面に、前記第１のウェル領域を覆
うように形成された第２導電型の第２のウェル領域とを
含む、半導体記憶装置。 - 【請求項２１】 前記第１のウェル領域の不純物濃度は
前記第１の不純物領域の不純物濃度よりも低い、請求項
２０に記載の半導体記憶装置。 - 【請求項２２】 前記第１のウェル領域は前記第１の不
純物領域を覆うように形成されている、請求項２０に記
載の半導体記憶装置。 - 【請求項２３】 前記第１のウェル領域は前記第１の不
純物領域の一部のみを覆うように形成されている、請求
項２０に記載の半導体記憶装置。 - 【請求項２４】 前記第２のウェル領域には、前記半導
体装置に外部から印加される第１および第２の電源電位
のうちの少なくともいずれかの電位が印加される、請求
項２０に記載の半導体記憶装置。 - 【請求項２５】 前記第２のウェル領域には、前記半導
体装置に外部から印加される第１および第２の電源電位
のうちの高い電位以上の電位と、前記外部から印加され
る第１および第２の電源電位のうちの低い電位以下の電
位とのうちの少なくともいずれかの電位が印加される、
請求項２０に記載の半導体記憶装置。 - 【請求項２６】 前記第１の不純物領域は、外部信号入
力ノード、外部電源入力ノードおよび外部信号出力ノー
ドのうちのいずれかを構成する、請求項２０〜２５のう
ちのいずれかに記載の半導体記憶装置。 - 【請求項２７】 前記半導体基板の主表面には前記第１
の不純物領域を挟むようにトレンチ分離からなる素子分
離領域が形成されている、請求項２０〜２６のうちのい
ずれかに記載の半導体記憶装置。 - 【請求項２８】 前記第１のウェル領域の主表面には前
記第１の不純物領域を挟むようにトレンチ分離からなる
素子分離領域が形成されており、 前記第１のウェル領域は、前記素子分離領域の底面およ
び両側面を覆うように形成されている、請求項２０〜２
６のうちのいずれかに記載の半導体記憶装置。
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