JPH11111943A - 半導体記憶装置 - Google Patents
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- JPH11111943A JPH11111943A JP9266057A JP26605797A JPH11111943A JP H11111943 A JPH11111943 A JP H11111943A JP 9266057 A JP9266057 A JP 9266057A JP 26605797 A JP26605797 A JP 26605797A JP H11111943 A JPH11111943 A JP H11111943A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 ＰＮ接合を用いたクランプ回路を搭載するこ
とが可能なＤＲＡＭを提供する。 【解決手段】 外部からの信号を受ける端子（たとえ
ば、データ入出力端子ＤＱｊ）に与えられた入力信号
は、入力信号配線１０２により伝達される。Ｐ型基板１
２０の主表面に形成されたＰ型ウェル１３０は、Ｎ型ウ
ェル１４０およびトリプルＮ型ウェル１５０により、Ｐ
型基板１２０とは電気的に分離されている。Ｐ型ウェル
１３０およびＮ型ウェル１４０は、信号入力配線１０２
の電位レベルを受ける。Ｐ型ウェル１３０の主表面には
Ｎ型拡散層１３４が形成され、Ｎ型拡散層１３４は、外
部電源電位Ｖｄｄを受ける。
とが可能なＤＲＡＭを提供する。 【解決手段】 外部からの信号を受ける端子（たとえ
ば、データ入出力端子ＤＱｊ）に与えられた入力信号
は、入力信号配線１０２により伝達される。Ｐ型基板１
２０の主表面に形成されたＰ型ウェル１３０は、Ｎ型ウ
ェル１４０およびトリプルＮ型ウェル１５０により、Ｐ
型基板１２０とは電気的に分離されている。Ｐ型ウェル
１３０およびＮ型ウェル１４０は、信号入力配線１０２
の電位レベルを受ける。Ｐ型ウェル１３０の主表面には
Ｎ型拡散層１３４が形成され、Ｎ型拡散層１３４は、外
部電源電位Ｖｄｄを受ける。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、高速に外部から与えられる信
号に応じて、動作することが可能な半導体記憶装置の構
成に関する。
に関し、より特定的には、高速に外部から与えられる信
号に応じて、動作することが可能な半導体記憶装置の構
成に関する。
【０００２】
【従来の技術】半導体記憶装置を高速に動作させるため
には、外部から半導体記憶装置に入力される信号の立上
がりおよび立下がりを急峻に変化させる必要が生じる。
には、外部から半導体記憶装置に入力される信号の立上
がりおよび立下がりを急峻に変化させる必要が生じる。
【０００３】このために、半導体記憶装置にデータを与
える外部の装置の信号ドライバ回路の駆動力は高く設定
されることになる。
える外部の装置の信号ドライバ回路の駆動力は高く設定
されることになる。
【０００４】しかしながら、実際に半導体記憶装置が実
装されているボード上の配線には、たとえば、等価的に
インダクタンス成分が分布定数として寄生している。こ
のため、入力信号の時間変化率が大きいほど半導体記憶
装置に取込まれる信号波形の乱れが大きくなる。
装されているボード上の配線には、たとえば、等価的に
インダクタンス成分が分布定数として寄生している。こ
のため、入力信号の時間変化率が大きいほど半導体記憶
装置に取込まれる信号波形の乱れが大きくなる。
【０００５】図１２は、半導体記憶装置内部での入力信
号波形の時間変化を示す図である。図中入力信号の
“Ｈ”レベルは、電位ＶＩＨのレベルであるものとし、
入力信号の“Ｌ”レベルは、電位ＶＩＬのレベルを有す
るものとする。
号波形の時間変化を示す図である。図中入力信号の
“Ｈ”レベルは、電位ＶＩＨのレベルであるものとし、
入力信号の“Ｌ”レベルは、電位ＶＩＬのレベルを有す
るものとする。
【０００６】時刻ｔ１において、入力信号が“Ｌ”レベ
ルから“Ｈ”レベルに向かって立上がり始めたとする。
この場合、上述したように、半導体記憶装置内部に取込
まれる信号波形は、電位レベルＶＩＨを超えていわゆる
オーバーシュートする波形となる。
ルから“Ｈ”レベルに向かって立上がり始めたとする。
この場合、上述したように、半導体記憶装置内部に取込
まれる信号波形は、電位レベルＶＩＨを超えていわゆる
オーバーシュートする波形となる。
【０００７】同様にして、時刻ｔ２においては、入力信
号が“Ｈ”レベルから“Ｌ”レベルへ立下がるものとす
る。このときも、ボード上の配線に存在する寄生インダ
クタンス成分により、入力信号波形にはアンダーシュー
トが存在することになる。
号が“Ｈ”レベルから“Ｌ”レベルへ立下がるものとす
る。このときも、ボード上の配線に存在する寄生インダ
クタンス成分により、入力信号波形にはアンダーシュー
トが存在することになる。
【０００８】しかしながら、このようなオーバーシュー
トやアンダーシュートが入力信号波形に存在すると、半
導体記憶装置の動作の不安定化をもたらし、この半導体
記憶装置が実装されているボード上に構成されるシステ
ム自体の動作の安定性も損なわれることになる。
トやアンダーシュートが入力信号波形に存在すると、半
導体記憶装置の動作の不安定化をもたらし、この半導体
記憶装置が実装されているボード上に構成されるシステ
ム自体の動作の安定性も損なわれることになる。
【０００９】したがって、一般には半導体記憶装置の側
において、入力信号波形を整形して、入力信号のオーバ
ーシュートやアンダーシュートの発生を抑制することが
行なわれる。
において、入力信号波形を整形して、入力信号のオーバ
ーシュートやアンダーシュートの発生を抑制することが
行なわれる。
【００１０】図１３は、半導体記憶装置にオンチップ内
蔵される、入力波形を整形するためのクランプ回路７０
０の構成を示す回路図である。
蔵される、入力波形を整形するためのクランプ回路７０
０の構成を示す回路図である。
【００１１】図１３を参照して、入力パッド７０２に与
えられた信号を伝達する信号配線７０４には、電源電位
Ｖｄｄとの間に、ＮチャネルＭＯＳトランジスタＱ１が
設けられる。信号配線７０４と接地電位ＧＮＤとの間に
は、さらにＮチャネルＭＯＳトランジスタＱ２が設けら
れる。ＮチャネルＭＯＳトランジスタＱ１のゲートは、
信号配線７０４と接続され、信号配線７０４から、電源
電位Ｖｄｄに向かう方向が順方向となるようにダイオー
ド接続されている。
えられた信号を伝達する信号配線７０４には、電源電位
Ｖｄｄとの間に、ＮチャネルＭＯＳトランジスタＱ１が
設けられる。信号配線７０４と接地電位ＧＮＤとの間に
は、さらにＮチャネルＭＯＳトランジスタＱ２が設けら
れる。ＮチャネルＭＯＳトランジスタＱ１のゲートは、
信号配線７０４と接続され、信号配線７０４から、電源
電位Ｖｄｄに向かう方向が順方向となるようにダイオー
ド接続されている。
【００１２】同様にして、ＮチャネルＭＯＳトランジス
タＱ２のゲートは、接地電位ＧＮＤと結合し、この接地
電位ＧＮＤから信号配線７０４に向かう方向が順方向と
なるようにダイオード接続されている。
タＱ２のゲートは、接地電位ＧＮＤと結合し、この接地
電位ＧＮＤから信号配線７０４に向かう方向が順方向と
なるようにダイオード接続されている。
【００１３】図１４は、図１３に示したクランプ回路７
００の断面構造を説明するための断面図である。
００の断面構造を説明するための断面図である。
【００１４】ＮチャネルＭＯＳトランジスタＱ１および
Ｑ２は、ともに、Ｐ型基板７２０の主表面側に形成され
たＰ型ウェル７２２中に設けられる構成となっている。
Ｑ２は、ともに、Ｐ型基板７２０の主表面側に形成され
たＰ型ウェル７２２中に設けられる構成となっている。
【００１５】Ｐ型ウェル７２２は、たとえば、外部電源
電位と接地電位とを受けて、負電圧の基板電位を発生す
る基板電位発生回路（図示せず）から供給される基板電
位Ｖｂｂにバイアスされている。
電位と接地電位とを受けて、負電圧の基板電位を発生す
る基板電位発生回路（図示せず）から供給される基板電
位Ｖｂｂにバイアスされている。
【００１６】図１３および図１４に示したようなクラン
プ素子７００の構成では、入力信号のレベルは、電位Ｖ
ｄｄ＋Ｖｔｈ（ＶｔｈはＮチャネルＭＯＳトランジスタ
Ｑ１のしきい値電圧）より高くなると、ＮチャネルＭＯ
ＳトランジスタＱ１が導通状態となる。
プ素子７００の構成では、入力信号のレベルは、電位Ｖ
ｄｄ＋Ｖｔｈ（ＶｔｈはＮチャネルＭＯＳトランジスタ
Ｑ１のしきい値電圧）より高くなると、ＮチャネルＭＯ
ＳトランジスタＱ１が導通状態となる。
【００１７】このとき、ＮチャネルＭＯＳトランジスタ
Ｑ１のバックバイアスが電位Ｖｂｂであるため、クラン
プ動作が行なわれる際には、ＮチャネルＭＯＳトランジ
スタＱ１のソース基板間電位Ｖｓｂは、Ｖｓｂ＝Ｖｄｄ
＋｜Ｖｂｂ｜となる。このため、ＮチャネルＭＯＳトラ
ンジスタは、大きな基板効果を受けることになる。ここ
で、｜Ｖｂｂ｜は、基板電位Ｖｂｂの絶対値である。
Ｑ１のバックバイアスが電位Ｖｂｂであるため、クラン
プ動作が行なわれる際には、ＮチャネルＭＯＳトランジ
スタＱ１のソース基板間電位Ｖｓｂは、Ｖｓｂ＝Ｖｄｄ
＋｜Ｖｂｂ｜となる。このため、ＮチャネルＭＯＳトラ
ンジスタは、大きな基板効果を受けることになる。ここ
で、｜Ｖｂｂ｜は、基板電位Ｖｂｂの絶対値である。
【００１８】したがって、通常の基板バイアス状態で、
ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ＝
０．８Ｖであるとすると、このしきい値電圧は、大きな
基板効果により、たとえば、Ｖｔｈ＝１．２Ｖ程度まで
上昇する。
ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ＝
０．８Ｖであるとすると、このしきい値電圧は、大きな
基板効果により、たとえば、Ｖｔｈ＝１．２Ｖ程度まで
上昇する。
【００１９】このため、図１３および図１４に示したよ
うなクランプ回路７００の構成では、クランプ効果が有
効に働かないという欠点がある。
うなクランプ回路７００の構成では、クランプ効果が有
効に働かないという欠点がある。
【００２０】また、図１３および図１４に示した構成で
は、入力サージに対しても耐性が悪いという欠点があ
る。これは、クランプ素子がともにＮチャネルＭＯＳト
ランジスタで形成されているため、入力サージに対し
て、ＮチャネルＭＯＳトランジスタの酸化膜破壊が起こ
ってしまうためである。このため、図１３および図１４
に示したようなクランプ回路７００の構成は、実際に使
用されるデバイスに用いるには困難がある。
は、入力サージに対しても耐性が悪いという欠点があ
る。これは、クランプ素子がともにＮチャネルＭＯＳト
ランジスタで形成されているため、入力サージに対し
て、ＮチャネルＭＯＳトランジスタの酸化膜破壊が起こ
ってしまうためである。このため、図１３および図１４
に示したようなクランプ回路７００の構成は、実際に使
用されるデバイスに用いるには困難がある。
【００２１】図１５は、半導体記憶装置にオンチップ内
蔵される、クランプ回路の他の例のクランプ回路８００
の構成を示す回路図である。
蔵される、クランプ回路の他の例のクランプ回路８００
の構成を示す回路図である。
【００２２】クランプ回路８００においては、信号配線
７０４と電源電位Ｖｄｄとの間には、ＰチャネルＭＯＳ
トランジスタＱ３が設けられる。
７０４と電源電位Ｖｄｄとの間には、ＰチャネルＭＯＳ
トランジスタＱ３が設けられる。
【００２３】ＰチャネルＭＯＳトランジスタＱ３のゲー
トは、電源電位Ｖｄｄと結合し、したがって、この信号
配線７０４から電源電位Ｖｄｄに向かう方向が順方向と
なるようにダイオード接続されている。
トは、電源電位Ｖｄｄと結合し、したがって、この信号
配線７０４から電源電位Ｖｄｄに向かう方向が順方向と
なるようにダイオード接続されている。
【００２４】その他の点は、図１３に示したクランプ回
路７００の構成と同様であるので、同一部分には同一符
号を付してその説明は繰返さない。
路７００の構成と同様であるので、同一部分には同一符
号を付してその説明は繰返さない。
【００２５】図１６は、図１５に示したクランプ回路８
００の断面構造を説明するための断面図である。
００の断面構造を説明するための断面図である。
【００２６】Ｐ型基板７２０の主表面側に形成されるＮ
型ウェル８２０中にＰチャネルＭＯＳトランジスタＱ３
が設けられ、Ｎ型ウェル８２０に隣接して設けられるＰ
型ウェル８２２中に、ＮチャネルＭＯＳトランジスタＱ
２が設けられる構成となっている。
型ウェル８２０中にＰチャネルＭＯＳトランジスタＱ３
が設けられ、Ｎ型ウェル８２０に隣接して設けられるＰ
型ウェル８２２中に、ＮチャネルＭＯＳトランジスタＱ
２が設けられる構成となっている。
【００２７】Ｎ型ウェル８２０は、電源電位Ｖｄｄにバ
イアスされ、Ｐ型ウェル８２２は、接地電位ＧＮＤにバ
イアスされている。
イアスされ、Ｐ型ウェル８２２は、接地電位ＧＮＤにバ
イアスされている。
【００２８】このとき、Ｐ型基板７２０は、接地電位に
バイアスされている必要がある。それは、以下に説明す
るような理由による。
バイアスされている必要がある。それは、以下に説明す
るような理由による。
【００２９】すなわち、図１６に示したクランプ回路８
００の構成においては、入力信号の電位レベルが、Ｖｄ
ｄ＋Ｖｂｉ（電位ＶｂｉはＰＮ接合の順方向立上がり電
圧）以上になると、入力信号配線が接続された、Ｐチャ
ネルＭＯＳトランジスタＱ３のドレイン領域に対応する
Ｐ型拡散領域８２４とＮ型ウェル８２０とが順方向にバ
イアスされる。さらに、基板がＰ型であるため、Ｐ型拡
散領域８２４、Ｎ型ウェル８２０およびＰ基板７２０と
により構成されるＰＮＰバイポーラトランジスタがター
ンオンする。
００の構成においては、入力信号の電位レベルが、Ｖｄ
ｄ＋Ｖｂｉ（電位ＶｂｉはＰＮ接合の順方向立上がり電
圧）以上になると、入力信号配線が接続された、Ｐチャ
ネルＭＯＳトランジスタＱ３のドレイン領域に対応する
Ｐ型拡散領域８２４とＮ型ウェル８２０とが順方向にバ
イアスされる。さらに、基板がＰ型であるため、Ｐ型拡
散領域８２４、Ｎ型ウェル８２０およびＰ基板７２０と
により構成されるＰＮＰバイポーラトランジスタがター
ンオンする。
【００３０】このようにして、クランプ電流は、Ｐ型拡
散領域８２４からＰ型基板へ流れることになる。したが
って、たとえばＰ基板７２０に基板電位発生回路（図示
せず）から電位が供給されていると、この基板電位発生
回路に対して、クランプ電流が流入してしまうことにな
る。
散領域８２４からＰ型基板へ流れることになる。したが
って、たとえばＰ基板７２０に基板電位発生回路（図示
せず）から電位が供給されていると、この基板電位発生
回路に対して、クランプ電流が流入してしまうことにな
る。
【００３１】このようなクランプ電流のが、基板中に流
入すると、基板が正電位となってしまう。このことは、
ＣＭＯＳ回路のラッチアップ現象を誘発することとな
り、ＤＲＡＭの正常動作にとっては致命的である。
入すると、基板が正電位となってしまう。このことは、
ＣＭＯＳ回路のラッチアップ現象を誘発することとな
り、ＤＲＡＭの正常動作にとっては致命的である。
【００３２】したがって、Ｐ基板７２０は接地電位ＧＮ
Ｄにバイアスされている必要がある。
Ｄにバイアスされている必要がある。
【００３３】一方で、クランプ素子として動作する場
合、ＰＮ接合は、ＭＯＳトランジスタよりも電流吸収能
力が大きいという利点がある。
合、ＰＮ接合は、ＭＯＳトランジスタよりも電流吸収能
力が大きいという利点がある。
【００３４】したがって、図１３に示したクランプ回路
７００よりも、クランプ回路８００の構成の方が入力信
号のオーバーシュートを抑制するという点では望ましい
構成といえる。
７００よりも、クランプ回路８００の構成の方が入力信
号のオーバーシュートを抑制するという点では望ましい
構成といえる。
【００３５】図１７は、半導体記憶装置にオンチップ実
装されるクランプ回路のさらに他の例のクランプ回路９
００の構成を示す回路図である。
装されるクランプ回路のさらに他の例のクランプ回路９
００の構成を示す回路図である。
【００３６】クランプ回路９００においては、入力信号
配線７０４から電源電位Ｖｄｄとの間には、信号配線７
０４から電源電位Ｖｄｄへ向かう方向が順方向となるよ
うなＰＮ接合ダイオードＱ４が接続され、接地電位ＧＮ
Ｄと入力信号配線７０４との間には、接地電位ＧＮＤか
ら入力信号配線７０４へ向かう方向が順方向となるよう
に、ＰＮ接合ダイオードＱ５が接続されている。
配線７０４から電源電位Ｖｄｄとの間には、信号配線７
０４から電源電位Ｖｄｄへ向かう方向が順方向となるよ
うなＰＮ接合ダイオードＱ４が接続され、接地電位ＧＮ
Ｄと入力信号配線７０４との間には、接地電位ＧＮＤか
ら入力信号配線７０４へ向かう方向が順方向となるよう
に、ＰＮ接合ダイオードＱ５が接続されている。
【００３７】図１８は、図１７に示したクランプ回路９
００の断面構造を説明するための断面図である。
００の断面構造を説明するための断面図である。
【００３８】図１８においては、Ｐ型基板７２０の主表
面側に形成されるＮウェル８２０には、電源電位Ｖｄｄ
が供給されている。
面側に形成されるＮウェル８２０には、電源電位Ｖｄｄ
が供給されている。
【００３９】一方、Ｎウェル９２０に隣接して設けられ
るＰウェル９２２には、接地電位ＧＮＤが供給されてい
る。
るＰウェル９２２には、接地電位ＧＮＤが供給されてい
る。
【００４０】入力信号配線７０４は、Ｎ型ウェル９２０
の主表面側に設けられるＰ型拡散領域９２４と接続し、
また、入力信号配線７０４は、Ｐ型ウェル９２２の主表
面側に形成されるＮ型拡散領域９２６とも接続してい
る。
の主表面側に設けられるＰ型拡散領域９２４と接続し、
また、入力信号配線７０４は、Ｐ型ウェル９２２の主表
面側に形成されるＮ型拡散領域９２６とも接続してい
る。
【００４１】このような構成とすることで、図１６にお
いて説明したクランプ回路８００と同様に、入力信号の
電位レベルが電位Ｖｄｄ＋Ｖｂｉ以上になると、信号配
線と接続するＰ型拡散領域９２４とＮウェル９２０とが
順方向にバイアスされることになる。この場合も、基板
がＰ型であるため、Ｐ型拡散領域９２４、Ｎウェル９２
０およびＰ型基板７２０により構成されるＰＮＰバイポ
ーラトランジスタがターンオンすることになる。
いて説明したクランプ回路８００と同様に、入力信号の
電位レベルが電位Ｖｄｄ＋Ｖｂｉ以上になると、信号配
線と接続するＰ型拡散領域９２４とＮウェル９２０とが
順方向にバイアスされることになる。この場合も、基板
がＰ型であるため、Ｐ型拡散領域９２４、Ｎウェル９２
０およびＰ型基板７２０により構成されるＰＮＰバイポ
ーラトランジスタがターンオンすることになる。
【００４２】したがって、図１６の場合と同様に、クラ
ンプ電流は、Ｐ型拡散領域９２４からＰ型基板７２０へ
と流れる。つまり、図１８に示したクランプ回路９００
においても、Ｐ型基板は接地電位ＧＮＤに接続していな
ければならない。
ンプ電流は、Ｐ型拡散領域９２４からＰ型基板７２０へ
と流れる。つまり、図１８に示したクランプ回路９００
においても、Ｐ型基板は接地電位ＧＮＤに接続していな
ければならない。
【００４３】この場合、クランプ素子がＰＮ接合ダイオ
ードであるため、ＭＯＳトランジスタを用いる場合より
も電流吸収能力が大きい。さらに、ＰＮ接合ダイオード
を用いた場合は、クランプ素子中に酸化膜が存在しない
ため、入力サージによって酸化膜が破壊されることがな
いという利点もある。
ードであるため、ＭＯＳトランジスタを用いる場合より
も電流吸収能力が大きい。さらに、ＰＮ接合ダイオード
を用いた場合は、クランプ素子中に酸化膜が存在しない
ため、入力サージによって酸化膜が破壊されることがな
いという利点もある。
【００４４】したがって、クランプ回路をＰＮ接合ダイ
オードを用いることにより構成することの利点は大き
い。
オードを用いることにより構成することの利点は大き
い。
【００４５】
【発明が解決しようとする課題】図１９は、半導体記憶
装置、特にダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭと呼ぶ）におけるメモリセルアレイ部の断
面構造を示す図であり、図２０は、メモリセルアレイの
構成を示す平面図である。
装置、特にダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭと呼ぶ）におけるメモリセルアレイ部の断
面構造を示す図であり、図２０は、メモリセルアレイの
構成を示す平面図である。
【００４６】図１９を参照して、まず、Ｐ型基板７２０
の主表面には、Ｐ型ウェル７４０が設けられる。このＰ
型ウェル７４０中に、メモリセルが配置される。
の主表面には、Ｐ型ウェル７４０が設けられる。このＰ
型ウェル７４０中に、メモリセルが配置される。
【００４７】一般に、各メモリセルは、１つのＮチャネ
ルＭＯＳトランジスタ７５０と、１つのメモリセルキャ
パシタ（図示せず）により構成される。
ルＭＯＳトランジスタ７５０と、１つのメモリセルキャ
パシタ（図示せず）により構成される。
【００４８】ここで、ＮチャネルＭＯＳトランジスタ７
５０は、メモリセルキャパシタの一方電極と、選択され
たビット線対との接続を開閉するためのトランジスタで
あり、アクセストランジスタと呼ばれる。
５０は、メモリセルキャパシタの一方電極と、選択され
たビット線対との接続を開閉するためのトランジスタで
あり、アクセストランジスタと呼ばれる。
【００４９】Ｐ型ウェル７４０は、アクセストランジス
タのしきい値電圧を高め、メモリセルに蓄積された電荷
の保持時間を長くするため、接地電位よりも低い負の電
圧Ｖｂｂに固定されている。
タのしきい値電圧を高め、メモリセルに蓄積された電荷
の保持時間を長くするため、接地電位よりも低い負の電
圧Ｖｂｂに固定されている。
【００５０】また、Ｐ型ウェル７４０内には、メモリセ
ルから読出されるデータに応じて、選択されたメモリセ
ルに接続するビット線対の電位レベルを増幅するための
Ｎ型ＭＯＳセンスアンプ７５２も設けられている。
ルから読出されるデータに応じて、選択されたメモリセ
ルに接続するビット線対の電位レベルを増幅するための
Ｎ型ＭＯＳセンスアンプ７５２も設けられている。
【００５１】Ｐ型ウェル７４０に近接して、Ｎ型ウェル
７４２が設けられる。このＮ型ウェル７４２領域には、
上述したＮチャネル型ＭＯＳセンスアンプ７５２ととも
に、選択されたメモリセル中の記憶データに応じて、ビ
ット線対の電位レベルを増幅するためのＰチャネルＭＯ
Ｓ型センスアンプ７５４が設けられている。Ｎ型ウェル
７４２の電位レベルは、ＰチャネルＭＯＳ型センスアン
プの電源電位Ｖｃｃに固定されている。ここで、電源電
位Ｖｃｃは、外部電源電圧Ｖｄｄを半導体記憶装置中に
搭載された降圧回路（図示せず）により降圧された内部
電源電位を表わすものとする。
７４２が設けられる。このＮ型ウェル７４２領域には、
上述したＮチャネル型ＭＯＳセンスアンプ７５２ととも
に、選択されたメモリセル中の記憶データに応じて、ビ
ット線対の電位レベルを増幅するためのＰチャネルＭＯ
Ｓ型センスアンプ７５４が設けられている。Ｎ型ウェル
７４２の電位レベルは、ＰチャネルＭＯＳ型センスアン
プの電源電位Ｖｃｃに固定されている。ここで、電源電
位Ｖｃｃは、外部電源電圧Ｖｄｄを半導体記憶装置中に
搭載された降圧回路（図示せず）により降圧された内部
電源電位を表わすものとする。
【００５２】さらに、Ｐ型ウェル７４０に近接して、も
う１つのＮ型ウェル７４４が設けられる。このＮ型ウェ
ル７４４には、選択されたワード線の電位レベルを駆動
するためのワードドライバ回路を構成するトランジスタ
のうち、Ｐチャネル型ＭＯＳトランジスタ７５６が形成
されている。ワード線を駆動するワードドライバが出力
する“Ｈ”レベルは、アクセストランジスタによる電圧
降下の影響を避けるために、一般には、内部電源電圧Ｖ
ｃｃよりも高い電圧Ｖｐｐのレベルが用いられる。この
電圧Ｖｐｐは、半導体集積回路装置中に搭載される昇圧
回路により、外部電源電圧Ｖｄｄより生成される。
う１つのＮ型ウェル７４４が設けられる。このＮ型ウェ
ル７４４には、選択されたワード線の電位レベルを駆動
するためのワードドライバ回路を構成するトランジスタ
のうち、Ｐチャネル型ＭＯＳトランジスタ７５６が形成
されている。ワード線を駆動するワードドライバが出力
する“Ｈ”レベルは、アクセストランジスタによる電圧
降下の影響を避けるために、一般には、内部電源電圧Ｖ
ｃｃよりも高い電圧Ｖｐｐのレベルが用いられる。この
電圧Ｖｐｐは、半導体集積回路装置中に搭載される昇圧
回路により、外部電源電圧Ｖｄｄより生成される。
【００５３】このＮ型ウェル７４４は、したがって、こ
の電位Ｖｐｐの電位レベルに固定されている。
の電位Ｖｐｐの電位レベルに固定されている。
【００５４】次に、図２０を参照して、メモリセルアレ
イは、複数のメモリセルブロックに分割され、各メモリ
セルブロックに対応して、センスアンプ帯ＳＡＢが配置
されている。さらに、メモリセルブロックの各々に対応
して、図１９に示したワードドライバ回路が設けられる
ワードドライバ帯ＷＤＢが、センスアンプ帯とは交差す
る方向に設けられている。
イは、複数のメモリセルブロックに分割され、各メモリ
セルブロックに対応して、センスアンプ帯ＳＡＢが配置
されている。さらに、メモリセルブロックの各々に対応
して、図１９に示したワードドライバ回路が設けられる
ワードドライバ帯ＷＤＢが、センスアンプ帯とは交差す
る方向に設けられている。
【００５５】図２１は、従来用いられてきたＤＲＡＭの
メモリセルアレイ構成の別の例を示す断面図である。
メモリセルアレイ構成の別の例を示す断面図である。
【００５６】図２１に示したメモリセルアレイにおいて
も、その平面構成は、図２０に示したメモリセルアレイ
の構成と同様であるものとする。
も、その平面構成は、図２０に示したメモリセルアレイ
の構成と同様であるものとする。
【００５７】図２１に示した構成においても、Ｐ型基板
７２０の主表面側に形成されたＰ型ウェル７４０内に、
メモリセルに含まれるＮチャネル型ＭＯＳトランジスタ
７５０と、センスアンプを構成するＮチャネルＭＯＳセ
ンスアンプ７５２とが設けられ、さらに、ワードドライ
バを構成するＮチャネルＭＯＳトランジスタ７５８も設
けられる構成となっている。
７２０の主表面側に形成されたＰ型ウェル７４０内に、
メモリセルに含まれるＮチャネル型ＭＯＳトランジスタ
７５０と、センスアンプを構成するＮチャネルＭＯＳセ
ンスアンプ７５２とが設けられ、さらに、ワードドライ
バを構成するＮチャネルＭＯＳトランジスタ７５８も設
けられる構成となっている。
【００５８】このＰ型ウェル７４０は、アクセストラン
ジスタのしきい値電圧を高め、メモリセルに蓄積された
電荷の保持時間を長くするため、接地電位ＧＮＤよりも
低い負の電圧Ｖｂｂに固定されている。
ジスタのしきい値電圧を高め、メモリセルに蓄積された
電荷の保持時間を長くするため、接地電位ＧＮＤよりも
低い負の電圧Ｖｂｂに固定されている。
【００５９】また、Ｐ型ウェル７４０に隣接して、Ｎ型
ウェル７４２が設けられる。Ｎ型ウェル７４２中には、
センスアンプを構成するＰチャネルＭＯＳセンスアンプ
７５４が設けられる。Ｎ型ウェル７４２の電位レベル
は、内部電源電圧Ｖｃｃに固定されている。
ウェル７４２が設けられる。Ｎ型ウェル７４２中には、
センスアンプを構成するＰチャネルＭＯＳセンスアンプ
７５４が設けられる。Ｎ型ウェル７４２の電位レベル
は、内部電源電圧Ｖｃｃに固定されている。
【００６０】ここで、図２１に示した構成は、図１９に
示した構成に比べて、ワード線を駆動するワードドライ
バ回路は、Ｎチャネル型ＭＯＳトランジスタ７５８のみ
で構成されている点で異なる。
示した構成に比べて、ワード線を駆動するワードドライ
バ回路は、Ｎチャネル型ＭＯＳトランジスタ７５８のみ
で構成されている点で異なる。
【００６１】したがって、図２１に示した構成において
は、ワードドライバには、いわゆる、セルフブーストタ
イプの回路を用いる構成となっている。
は、ワードドライバには、いわゆる、セルフブーストタ
イプの回路を用いる構成となっている。
【００６２】このため、図２１に示した構成では、ワー
ド線の電位レベルを駆動するにあたり、ワードドライバ
回路は、プリチャージ動作を行なってからブースト動作
を行なうという順序シーケンスが必要である。
ド線の電位レベルを駆動するにあたり、ワードドライバ
回路は、プリチャージ動作を行なってからブースト動作
を行なうという順序シーケンスが必要である。
【００６３】したがって、ワード線を活性化するのに図
１９に示した構成に比べると時間が余計にかかり、アク
セス速度が遅れてしまうという欠点がある。
１９に示した構成に比べると時間が余計にかかり、アク
セス速度が遅れてしまうという欠点がある。
【００６４】ここで、図１９においても図２１において
も、Ｐ型基板の電位レベルは、Ｐ型ウェルの電位レベ
ル、すなわち、基板電位Ｖｂｂに保持されている。
も、Ｐ型基板の電位レベルは、Ｐ型ウェルの電位レベ
ル、すなわち、基板電位Ｖｂｂに保持されている。
【００６５】したがって、図１９や図２１に示したよう
な構成を有するＤＲＡＭに対して、図１５から図１８に
おいて示したクランプ回路８００および９００を用いよ
うとすると、以下に説明するような問題点が存在する。
な構成を有するＤＲＡＭに対して、図１５から図１８に
おいて示したクランプ回路８００および９００を用いよ
うとすると、以下に説明するような問題点が存在する。
【００６６】すなわち、図１５に示したクランプ回路８
００においても、図１７において示したクランプ回路９
００においても、Ｐ型基板の電位レベルは接地電位ＧＮ
Ｄであることが必要である。
００においても、図１７において示したクランプ回路９
００においても、Ｐ型基板の電位レベルは接地電位ＧＮ
Ｄであることが必要である。
【００６７】これに対して、図１９に示した構成におい
ても、図２１に示した構成においても、Ｐ型基板の電位
レベルは基板電位Ｖｂｂでなければならない。したがっ
て、クランプ回路８００および９００をそのまま、図１
９または図２１に示したＤＲＡＭに適用することはでき
ない。
ても、図２１に示した構成においても、Ｐ型基板の電位
レベルは基板電位Ｖｂｂでなければならない。したがっ
て、クランプ回路８００および９００をそのまま、図１
９または図２１に示したＤＲＡＭに適用することはでき
ない。
【００６８】このような問題点を解決するために、図２
２に示したような、断面構造を有するＤＲＡＭの構成を
用いることが可能である。
２に示したような、断面構造を有するＤＲＡＭの構成を
用いることが可能である。
【００６９】すなわち、図２２に示したＤＲＡＭの断面
構造においては、図１９に示したＤＲＡＭの断面構造
と、以下の点が異なる。
構造においては、図１９に示したＤＲＡＭの断面構造
と、以下の点が異なる。
【００７０】すなわち、図２２に示したＤＲＡＭの構成
においては、Ｐ型ウェル７４０が、トリプルＮ型ウェル
７４６を導入することで、Ｐ型基板７２０と電気的に分
離される構成となっている。
においては、Ｐ型ウェル７４０が、トリプルＮ型ウェル
７４６を導入することで、Ｐ型基板７２０と電気的に分
離される構成となっている。
【００７１】すなわち、図２２に示したような構成とす
ることで、Ｐ型ウェル７４０の電位レベルは基板電位Ｖ
ｂｂに保持し、Ｎ型ウェル７４４の電位レベルは昇圧電
位Ｖｐｐに保持し、かつＰ型基板の電位レベルは接地電
位とすることが可能となる。
ることで、Ｐ型ウェル７４０の電位レベルは基板電位Ｖ
ｂｂに保持し、Ｎ型ウェル７４４の電位レベルは昇圧電
位Ｖｐｐに保持し、かつＰ型基板の電位レベルは接地電
位とすることが可能となる。
【００７２】しかしながら、図２２に示したような構成
では、以下に説明するような問題点がある。
では、以下に説明するような問題点がある。
【００７３】すなわち、図２２に示した構成では、Ｐ型
ウェル７４０をＮ型のウェルが完全に取囲む構成とする
ために、Ｐ型ウェル７４０とＮ型ウェル７４２との間の
領域にも、Ｐ型ウェル７４０に近接して、Ｎ型ウェル７
４８が設けられる必要がある。
ウェル７４０をＮ型のウェルが完全に取囲む構成とする
ために、Ｐ型ウェル７４０とＮ型ウェル７４２との間の
領域にも、Ｐ型ウェル７４０に近接して、Ｎ型ウェル７
４８が設けられる必要がある。
【００７４】このとき、Ｎ型ウェル７４４、トリプルＮ
型ウェル７４６およびＮ型ウェル７４８は、完全にＰ型
ウェル７４０を取囲み、かつ、その電位レベルは昇圧電
位Ｖｐｐに保持されることになる。
型ウェル７４６およびＮ型ウェル７４８は、完全にＰ型
ウェル７４０を取囲み、かつ、その電位レベルは昇圧電
位Ｖｐｐに保持されることになる。
【００７５】一方、ＰチャネルＭＯＳセンスアンプ７５
４が設けられるＮ型ウェル７４２は、電位レベルが内部
電源電位Ｖｃｃに保持される必要があるため、Ｎ型ウェ
ル７４８とＮ型ウェル７４２との間には、分離帯７８０
を設ける必要がある。
４が設けられるＮ型ウェル７４２は、電位レベルが内部
電源電位Ｖｃｃに保持される必要があるため、Ｎ型ウェ
ル７４８とＮ型ウェル７４２との間には、分離帯７８０
を設ける必要がある。
【００７６】このような分離帯を設けることは、図２０
に示すように、メモリセルアレイ中にセンスアンプ帯が
複数個設けられる構成となっている場合には、メモリセ
ルアレイ面積の増大をもたらし、ひいては、チップ面積
の増大を招いてしまう。
に示すように、メモリセルアレイ中にセンスアンプ帯が
複数個設けられる構成となっている場合には、メモリセ
ルアレイ面積の増大をもたらし、ひいては、チップ面積
の増大を招いてしまう。
【００７７】Ｐ型ウェル７４０の電位レベルを基板電位
Ｖｂｂとしつつ、かつＰ型基板の電位レベルを接地電位
ＧＮＤとするためには、たとえばトリプルＮ型ウェル７
４６の電位レベルをＶｃｃに固定するという方法もあ
る。
Ｖｂｂとしつつ、かつＰ型基板の電位レベルを接地電位
ＧＮＤとするためには、たとえばトリプルＮ型ウェル７
４６の電位レベルをＶｃｃに固定するという方法もあ
る。
【００７８】この場合は、Ｐ型ウェル７４０は、トリプ
ルウェル７４６とＮ型ウェル７４８と、さらに、Ｎ型ウ
ェル７４４とＰ型ウェル７４０との間に設けられる新た
なＮ型ウェルにより完全に取囲まれることで、Ｐ型基板
と電気的に分離される必要がある。
ルウェル７４６とＮ型ウェル７４８と、さらに、Ｎ型ウ
ェル７４４とＰ型ウェル７４０との間に設けられる新た
なＮ型ウェルにより完全に取囲まれることで、Ｐ型基板
と電気的に分離される必要がある。
【００７９】この場合は、ワードドライバを構成するＰ
チャネルＭＯＳトランジスタ７５６が形成されるＮ型ウ
ェル７４４とこのＰ型ウェル７４０を取囲むために設け
られた新たなＮ型ウェルとの間に分離帯が必要となる。
チャネルＭＯＳトランジスタ７５６が形成されるＮ型ウ
ェル７４４とこのＰ型ウェル７４０を取囲むために設け
られた新たなＮ型ウェルとの間に分離帯が必要となる。
【００８０】したがって、この場合も、図２０に示すよ
うに、ワードドライバがメモリセルアレイ中に複数個設
けられる構成となっている場合、メモリセルアレイの面
積の増大、ひいてはチップ面積の増大を招いてしまう。
うに、ワードドライバがメモリセルアレイ中に複数個設
けられる構成となっている場合、メモリセルアレイの面
積の増大、ひいてはチップ面積の増大を招いてしまう。
【００８１】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、ＰＮ接合
を用いたクランプ回路を搭載することが可能なＤＲＡＭ
を提供することである。
るためになされたものであって、その目的は、ＰＮ接合
を用いたクランプ回路を搭載することが可能なＤＲＡＭ
を提供することである。
【００８２】この発明のさらに他の目的は、ＰＮ接合を
用いたクランプ回路を搭載した場合でも、チップ面積の
増大を抑制することが可能なＤＲＡＭを提供することで
ある。
用いたクランプ回路を搭載した場合でも、チップ面積の
増大を抑制することが可能なＤＲＡＭを提供することで
ある。
【００８３】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、Ｐ型の半導体基板上に形成される半導体記憶
装置であって、外部からの信号を受ける入力パッドと、
第１の電源電位を受ける第１の電源パッドと、第１の電
源電位よりも高い第２の電源電位を受ける第２の電源パ
ッドと、第１の電源電位および第２の電源電位を受け
て、負電位の基板電位を生成し、半導体基板に供給する
基板電位生成手段と、入力パッドに与えられた信号を伝
達する入力信号配線と、半導体基板の主表面に形成さ
れ、入力信号配線の電位レベルを受けるＮ型の第１のウ
ェル領域と、第１のウェル領域内に、第１のウェル領域
に主表面以外を取囲まれるように形成され、入力信号配
線の電位レベルを受けるＰ型の第２のウェル領域と、第
２のウェル領域の主表面側に形成され、第２の電源電位
を受けるＮ型の第１の不純物ドーピング領域とを備え
る。
憶装置は、Ｐ型の半導体基板上に形成される半導体記憶
装置であって、外部からの信号を受ける入力パッドと、
第１の電源電位を受ける第１の電源パッドと、第１の電
源電位よりも高い第２の電源電位を受ける第２の電源パ
ッドと、第１の電源電位および第２の電源電位を受け
て、負電位の基板電位を生成し、半導体基板に供給する
基板電位生成手段と、入力パッドに与えられた信号を伝
達する入力信号配線と、半導体基板の主表面に形成さ
れ、入力信号配線の電位レベルを受けるＮ型の第１のウ
ェル領域と、第１のウェル領域内に、第１のウェル領域
に主表面以外を取囲まれるように形成され、入力信号配
線の電位レベルを受けるＰ型の第２のウェル領域と、第
２のウェル領域の主表面側に形成され、第２の電源電位
を受けるＮ型の第１の不純物ドーピング領域とを備え
る。
【００８４】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、第１および第
２の電源電位を受けて、第１および第２の電源電位の中
間の値を有する内部電源電位を発生する降圧手段と、入
力信号配線に与えられた信号に応じて、書込まれたデー
タを保持する内部回路をさらに備え、内部回路は、半導
体基板の主表面に形成されるＰ型の第３のウェル領域
と、半導体基板の主表面に第３のウェル領域に隣接して
形成され、内部電源電位が供給されるＮ型の第４のウェ
ル領域と、第３のウェル領域に形成されるメモリセルア
レイとを含み、メモリセルアレイは、メモリセルアレイ
の行方向に配置される複数のワード線と、メモリセルア
レイの列方向に配置される複数のビット線対と、ワード
線とビット線対との交点に配置されるメモリセルと、読
出動作において、ビット線対の電位差を選択されたメモ
リセルに保持されるデータに応じて、増幅するＮ型チャ
ネルセンスアンプとを有し、第４のウェル領域に形成さ
れ、読出動作において、ビット線対の電位差を選択され
たメモリセルに保持されるデータに応じて、増幅するＰ
型チャネルセンスアンプとを含む。
１記載の半導体記憶装置の構成に加えて、第１および第
２の電源電位を受けて、第１および第２の電源電位の中
間の値を有する内部電源電位を発生する降圧手段と、入
力信号配線に与えられた信号に応じて、書込まれたデー
タを保持する内部回路をさらに備え、内部回路は、半導
体基板の主表面に形成されるＰ型の第３のウェル領域
と、半導体基板の主表面に第３のウェル領域に隣接して
形成され、内部電源電位が供給されるＮ型の第４のウェ
ル領域と、第３のウェル領域に形成されるメモリセルア
レイとを含み、メモリセルアレイは、メモリセルアレイ
の行方向に配置される複数のワード線と、メモリセルア
レイの列方向に配置される複数のビット線対と、ワード
線とビット線対との交点に配置されるメモリセルと、読
出動作において、ビット線対の電位差を選択されたメモ
リセルに保持されるデータに応じて、増幅するＮ型チャ
ネルセンスアンプとを有し、第４のウェル領域に形成さ
れ、読出動作において、ビット線対の電位差を選択され
たメモリセルに保持されるデータに応じて、増幅するＰ
型チャネルセンスアンプとを含む。
【００８５】請求項３記載の半導体記憶装置は、Ｐ型の
半導体基板上に形成される半導体記憶装置であって、外
部からの信号を受ける入力パッドと、第１の電源電位を
受ける第１の電源パッドと、第１の電源電位よりも第２
の電源電位を受ける第２の電源パッドと、第１の電源電
位および第２の電源電位とを受けて、負電位の基板電位
を生成し、半導体基板に供給する基板電位生成手段と、
入力パッドに与えられた信号を伝達する入力信号配線
と、半導体基板の主表面に形成され、所定の電位を受け
るＮ型の第１のウェル領域と、第１のウェル領域内に、
第１のウェル領域に主表面以外を取囲まれるように形成
され、第１の電源電位を受けるＰ型の第２のウェル領域
と、第２のウェル領域の主表面側に形成され、入力信号
配線の電位レベルを受けるＮ型の第２の不純物ドーピン
グ領域とを備える。
半導体基板上に形成される半導体記憶装置であって、外
部からの信号を受ける入力パッドと、第１の電源電位を
受ける第１の電源パッドと、第１の電源電位よりも第２
の電源電位を受ける第２の電源パッドと、第１の電源電
位および第２の電源電位とを受けて、負電位の基板電位
を生成し、半導体基板に供給する基板電位生成手段と、
入力パッドに与えられた信号を伝達する入力信号配線
と、半導体基板の主表面に形成され、所定の電位を受け
るＮ型の第１のウェル領域と、第１のウェル領域内に、
第１のウェル領域に主表面以外を取囲まれるように形成
され、第１の電源電位を受けるＰ型の第２のウェル領域
と、第２のウェル領域の主表面側に形成され、入力信号
配線の電位レベルを受けるＮ型の第２の不純物ドーピン
グ領域とを備える。
【００８６】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成において、所定の電位
は、第１の電源電位である。
３記載の半導体記憶装置の構成において、所定の電位
は、第１の電源電位である。
【００８７】請求項５記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成において、所定の電位
は、第２の電源電位である。
３記載の半導体記憶装置の構成において、所定の電位
は、第２の電源電位である。
【００８８】請求項６記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成に加えて、第１および第
２の電源電位を受けて、第１および第２の電源電位の中
間の値を有する内部電源電位を発生する降圧手段と、入
力信号配線に与えられた信号に応じて、書込まれたデー
タを保持する内部回路をさらに備え、内部回路は、半導
体基板の主表面に形成されるＰ型の第３のウェル領域
と、半導体基板の主表面に第３のウェル領域に隣接して
形成され、内部電源電位が供給されるＮ型の第４のウェ
ル領域と、第３のウェル領域に形成されるメモリセルア
レイとを含み、メモリセルアレイは、メモリセルアレイ
の行方向に配置される複数のワード線と、メモリセルア
レイの列方向に配置される複数のビット線対と、ワード
線とビット線対との交点に配置されるメモリセルと、読
出動作において、ビット線対の電位差を選択されたメモ
リセルに保持されるデータに応じて、増幅するＮ型チャ
ネルセンスアンプとを有し、第４のウェル領域に形成さ
れ、読出動作において、ビット線対の電位差を選択され
たメモリセルに保持されるデータに応じて、増幅するＰ
型チャネルセンスアンプとを含む。
３記載の半導体記憶装置の構成に加えて、第１および第
２の電源電位を受けて、第１および第２の電源電位の中
間の値を有する内部電源電位を発生する降圧手段と、入
力信号配線に与えられた信号に応じて、書込まれたデー
タを保持する内部回路をさらに備え、内部回路は、半導
体基板の主表面に形成されるＰ型の第３のウェル領域
と、半導体基板の主表面に第３のウェル領域に隣接して
形成され、内部電源電位が供給されるＮ型の第４のウェ
ル領域と、第３のウェル領域に形成されるメモリセルア
レイとを含み、メモリセルアレイは、メモリセルアレイ
の行方向に配置される複数のワード線と、メモリセルア
レイの列方向に配置される複数のビット線対と、ワード
線とビット線対との交点に配置されるメモリセルと、読
出動作において、ビット線対の電位差を選択されたメモ
リセルに保持されるデータに応じて、増幅するＮ型チャ
ネルセンスアンプとを有し、第４のウェル領域に形成さ
れ、読出動作において、ビット線対の電位差を選択され
たメモリセルに保持されるデータに応じて、増幅するＰ
型チャネルセンスアンプとを含む。
【００８９】
［実施の形態１］図１は、本発明の実施の形態１の半導
体記憶装置１０００の構成を示す概略ブロック図であ
る。
体記憶装置１０００の構成を示す概略ブロック図であ
る。
【００９０】図１を参照して、半導体記憶装置１０００
は、長辺方向および短辺方向にそれぞれ沿って存在する
中央領域ＣＲ１およびＣＲ２により互いに分離される４
つのメモリセルプレーンＭ♯０〜Ｍ♯３を含む。
は、長辺方向および短辺方向にそれぞれ沿って存在する
中央領域ＣＲ１およびＣＲ２により互いに分離される４
つのメモリセルプレーンＭ♯０〜Ｍ♯３を含む。
【００９１】メモリセルプレーンＭ♯０〜Ｍ♯３の各々
は、たとえば、１６Ｍビットの記憶容量を有する。つま
り、この場合、半導体記憶装置１０００は、６４Ｍビッ
トの記憶容量を備える。
は、たとえば、１６Ｍビットの記憶容量を有する。つま
り、この場合、半導体記憶装置１０００は、６４Ｍビッ
トの記憶容量を備える。
【００９２】半導体記憶装置１０００は、各メモリセル
プレーンに対応して、後に説明するように外部から与え
られるアドレス信号に従って、メモリセルを選択するた
めに、行選択回路１６（ロウプリデコーダ、ロウデコー
ダおよびワード線ドライバ）および列選択回路１８（コ
ラムプリデコーダ、コラムデコーダおよびＩＯゲート）
が設けられている。
プレーンに対応して、後に説明するように外部から与え
られるアドレス信号に従って、メモリセルを選択するた
めに、行選択回路１６（ロウプリデコーダ、ロウデコー
ダおよびワード線ドライバ）および列選択回路１８（コ
ラムプリデコーダ、コラムデコーダおよびＩＯゲート）
が設けられている。
【００９３】なお、後で説明するように、図１において
は、ワード線ドライバ等は、メモリセルプレーンの長辺
の一方側にのみ存在するものとしているが、実際には、
メモリセルプレーン中に複数の帯状に配置されている。
は、ワード線ドライバ等は、メモリセルプレーンの長辺
の一方側にのみ存在するものとしているが、実際には、
メモリセルプレーン中に複数の帯状に配置されている。
【００９４】メモリセルプレーンＭ♯０〜Ｍ♯３の各々
は、たとえば、１６個の列グループに分割され、かつ対
応する列グループごとに、グローバルＩＯ線対ＧＩＯＰ
が配置される。メモリセルプレーンＭ♯０〜Ｍ♯３の各
々においては、それらが選択されている場合、各列グル
ープにおいて１ビットのメモリセルが選択されて、選択
メモリセルのグローバルＩＯ線対ＧＩＯＰと結合され
る。
は、たとえば、１６個の列グループに分割され、かつ対
応する列グループごとに、グローバルＩＯ線対ＧＩＯＰ
が配置される。メモリセルプレーンＭ♯０〜Ｍ♯３の各
々においては、それらが選択されている場合、各列グル
ープにおいて１ビットのメモリセルが選択されて、選択
メモリセルのグローバルＩＯ線対ＧＩＯＰと結合され
る。
【００９５】半導体記憶装置１０００は、さらに、グロ
ーバルＩＯ線対ＧＩＯＰに対応して設けられ、対応する
グローバルＩＯ線対ＧＩＯＰとデータの入出力を行なう
プリアンプ／書込バッファ７と、プリアンプ／書込バッ
ファ７に対応して設けられ、対応するプリアンプから与
えられた内部読出データを増幅して対応する読出データ
バスＲＤＡＢ（ＲＤＡＢａ〜ＲＤＡＢｄ）へ伝達する読
出ドライバ８と、読出データバスＲＤＡＢａ〜ＲＤＡＢ
ｄ上の信号を受け、与えられた信号を選択的に出力バス
ＲＤＢを介して出力バッファ１３へ伝達するドライバ回
路１１を含む。
ーバルＩＯ線対ＧＩＯＰに対応して設けられ、対応する
グローバルＩＯ線対ＧＩＯＰとデータの入出力を行なう
プリアンプ／書込バッファ７と、プリアンプ／書込バッ
ファ７に対応して設けられ、対応するプリアンプから与
えられた内部読出データを増幅して対応する読出データ
バスＲＤＡＢ（ＲＤＡＢａ〜ＲＤＡＢｄ）へ伝達する読
出ドライバ８と、読出データバスＲＤＡＢａ〜ＲＤＡＢ
ｄ上の信号を受け、与えられた信号を選択的に出力バス
ＲＤＢを介して出力バッファ１３へ伝達するドライバ回
路１１を含む。
【００９６】プリアンプ／書込バッファ７により、メモ
リセルプレーンＭ♯０〜Ｍ♯３のそれぞれにおいて、選
択された列グループのメモリセルデータが読出ドライバ
８を介して対応する読出データバスＲＤＡＢａ〜ＲＤＡ
Ｂｄ上に伝達される。
リセルプレーンＭ♯０〜Ｍ♯３のそれぞれにおいて、選
択された列グループのメモリセルデータが読出ドライバ
８を介して対応する読出データバスＲＤＡＢａ〜ＲＤＡ
Ｂｄ上に伝達される。
【００９７】入力データバスＷＤを介して、プリアンプ
／書込バッファ７の書込バッファが入力バッファ１２に
結合される。メモリセルプレーンＭ♯０〜Ｍ♯３のうち
選択されたメモリセルプレーンに対応する書込バッファ
７が活性状態とされ、選択されたメモリセルプレーンに
おいて、選択された列グループに含まれる選択メモリセ
ルに対して書込バッファ７を介してデータが書込まれ
る。
／書込バッファ７の書込バッファが入力バッファ１２に
結合される。メモリセルプレーンＭ♯０〜Ｍ♯３のうち
選択されたメモリセルプレーンに対応する書込バッファ
７が活性状態とされ、選択されたメモリセルプレーンに
おいて、選択された列グループに含まれる選択メモリセ
ルに対して書込バッファ７を介してデータが書込まれ
る。
【００９８】半導体記憶装置１０００は、さらに、外部
から与えられるアドレス信号を受けて、内部アドレス信
号を生成するアドレスバッファ３と、アドレスバッファ
３から与えられる内部アドレス信号（内部コラムアドレ
ス信号）の変化を検出して、アドレス変化検出信号ＡＴ
Ｄを発生するＡＴＤ発生回路４と、ＡＴＤ発生回路４か
らのアドレス変化検出信号ＡＴＤに応答して、プリアン
プ／書込バッファ７に含まれるプリアンプを活性化する
ためのプリアンプイネーブル信号ＰＡＥを発生するＰＡ
Ｅ発生回路５と、ＡＴＤ発生回路４からのアドレス変化
検出信号ＡＴＤに応答して、グローバルＩＯ線対ＧＩＯ
Ｐをイコライズするためのイコライズ指示信号ＩＯＥＱ
を発生するＩＯＥＱ発生回路６と、外部から与えられる
行アドレスストローブ信号／ＲＡＳと、列アドレススト
ローブ信号／ＣＡＳと、ライトイネーブル信号／ＷＥ
と、アドレスバッファから与えられる内部アドレス信号
とを受けて、ＤＲＡＭ１０００の動作を制御するための
信号を出力する制御回路１０とを含む。
から与えられるアドレス信号を受けて、内部アドレス信
号を生成するアドレスバッファ３と、アドレスバッファ
３から与えられる内部アドレス信号（内部コラムアドレ
ス信号）の変化を検出して、アドレス変化検出信号ＡＴ
Ｄを発生するＡＴＤ発生回路４と、ＡＴＤ発生回路４か
らのアドレス変化検出信号ＡＴＤに応答して、プリアン
プ／書込バッファ７に含まれるプリアンプを活性化する
ためのプリアンプイネーブル信号ＰＡＥを発生するＰＡ
Ｅ発生回路５と、ＡＴＤ発生回路４からのアドレス変化
検出信号ＡＴＤに応答して、グローバルＩＯ線対ＧＩＯ
Ｐをイコライズするためのイコライズ指示信号ＩＯＥＱ
を発生するＩＯＥＱ発生回路６と、外部から与えられる
行アドレスストローブ信号／ＲＡＳと、列アドレススト
ローブ信号／ＣＡＳと、ライトイネーブル信号／ＷＥ
と、アドレスバッファから与えられる内部アドレス信号
とを受けて、ＤＲＡＭ１０００の動作を制御するための
信号を出力する制御回路１０とを含む。
【００９９】ここで、グローバルＩＯ線対ＧＩＯＰは、
相補信号線対で構成されており、互いに相補なデータ信
号を伝達する。イコライズ信号ＩＯＥＱにより、グロー
バルＩＯ線対ＧＩＯＰのグローバルＩＯ線の電位が等し
くされる。
相補信号線対で構成されており、互いに相補なデータ信
号を伝達する。イコライズ信号ＩＯＥＱにより、グロー
バルＩＯ線対ＧＩＯＰのグローバルＩＯ線の電位が等し
くされる。
【０１００】半導体記憶装置１０００は、さらに、外部
から与えられる電源電位Ｖｄｄを受け、この外部電源電
位Ｖｄｄよりも低い内部電源電圧Ｖｃｃを発生する内部
降圧回路２９と、外部電源電位Ｖｄｄと接地電位Ｖｓｓ
とを受けて、負電位である基板電位Ｖｂｂを発生する基
板電位発生回路３０と、外部電源電位Ｖｄｄと接地電位
Ｖｓｓとを受け、外部電源電位Ｖｄｄよりも昇圧された
昇圧電位Ｖｐｐを出力する昇圧回路３１とを含む。
から与えられる電源電位Ｖｄｄを受け、この外部電源電
位Ｖｄｄよりも低い内部電源電圧Ｖｃｃを発生する内部
降圧回路２９と、外部電源電位Ｖｄｄと接地電位Ｖｓｓ
とを受けて、負電位である基板電位Ｖｂｂを発生する基
板電位発生回路３０と、外部電源電位Ｖｄｄと接地電位
Ｖｓｓとを受け、外部電源電位Ｖｄｄよりも昇圧された
昇圧電位Ｖｐｐを出力する昇圧回路３１とを含む。
【０１０１】内部電源電位Ｖｃｃは、メモリセルプレー
ンＭ♯０〜Ｍ♯３を駆動する回路（ビット線の充放電を
行なうセンスアンプ）およびアレイ内部のｐチャネルＭ
ＯＳトランジスタが形成されるウェルに印加される。
ンＭ♯０〜Ｍ♯３を駆動する回路（ビット線の充放電を
行なうセンスアンプ）およびアレイ内部のｐチャネルＭ
ＯＳトランジスタが形成されるウェルに印加される。
【０１０２】出力バッファ１３および入力バッファ１２
は、共通のデータ入出力端子ＤＱ０〜ＤＱｉを介して装
置外部とのデータの入出力を行なう。
は、共通のデータ入出力端子ＤＱ０〜ＤＱｉを介して装
置外部とのデータの入出力を行なう。
【０１０３】さらに、入力バッファ１２とデータ入出力
端子ＤＱｊ（ｊ＝０〜ｉ）との間には、入力信号レベル
のクランプ動作を行なうクランプ回路１００が設けられ
る。また、このようなクランプ回路１００は、外部から
の信号を受ける入出力端子には、それぞれ設けられる構
成となっている。
端子ＤＱｊ（ｊ＝０〜ｉ）との間には、入力信号レベル
のクランプ動作を行なうクランプ回路１００が設けられ
る。また、このようなクランプ回路１００は、外部から
の信号を受ける入出力端子には、それぞれ設けられる構
成となっている。
【０１０４】具体的には、アドレス信号入力端子や外部
制御信号（信号／ＲＡＳ，／ＣＡＳ，／ＷＥ等）の与え
られる入出力端子にも、それぞれクランプ回路１００が
設けられている。
制御信号（信号／ＲＡＳ，／ＣＡＳ，／ＷＥ等）の与え
られる入出力端子にも、それぞれクランプ回路１００が
設けられている。
【０１０５】ただし、以下では説明の簡単のために、デ
ータ入出力端子ＤＱｊに対応して設けられるクランプ回
路１００を例にとって説明することとする。
ータ入出力端子ＤＱｊに対応して設けられるクランプ回
路１００を例にとって説明することとする。
【０１０６】図２は、１つのメモリセルプレーンＭ♯
（以下、Ｍ♯０〜Ｍ♯３を総称する場合、Ｍ♯と記す）
に関連する部分の構成をより詳細に示す図である。
（以下、Ｍ♯０〜Ｍ♯３を総称する場合、Ｍ♯と記す）
に関連する部分の構成をより詳細に示す図である。
【０１０７】図２において、メモリセルプレーンＭ♯
は、列方向に沿って、１６個の行ブロックＭＲＢ０〜Ｍ
ＲＢ１５に分割される。メモリセルプレーンＭ♯は、さ
らに行方向に沿って、１６個の列ブロックＭＣＢ０〜Ｍ
ＣＢ１５に分割される。
は、列方向に沿って、１６個の行ブロックＭＲＢ０〜Ｍ
ＲＢ１５に分割される。メモリセルプレーンＭ♯は、さ
らに行方向に沿って、１６個の列ブロックＭＣＢ０〜Ｍ
ＣＢ１５に分割される。
【０１０８】すなわち、メモリセルプレーンＭ♯は、行
ブロックＭＲＢｎ（ｎ＝０〜１５）と列ブロックＭＣＢ
ｎ（ｎ＝０〜１５）が交差する領域ごとに、メモリセル
ブロックＭＣｎｎを含む構成となっている。メモリセル
ブロックＭＣｎｎの各々において、６４Ｋビットのメモ
リセルが行および列のマトリックス状に配置される。
ブロックＭＲＢｎ（ｎ＝０〜１５）と列ブロックＭＣＢ
ｎ（ｎ＝０〜１５）が交差する領域ごとに、メモリセル
ブロックＭＣｎｎを含む構成となっている。メモリセル
ブロックＭＣｎｎの各々において、６４Ｋビットのメモ
リセルが行および列のマトリックス状に配置される。
【０１０９】行ブロックＭＲＢ０〜ＭＲＢ１５の各々の
間の領域に、外部アドレス信号に応じて選択されたメモ
リセルのデータの検知および増幅を行なうセンスアンプ
を有するセンスアンプ帯ＳＡＢ１〜ＳＡＢ１５が配置さ
れる。
間の領域に、外部アドレス信号に応じて選択されたメモ
リセルのデータの検知および増幅を行なうセンスアンプ
を有するセンスアンプ帯ＳＡＢ１〜ＳＡＢ１５が配置さ
れる。
【０１１０】行ブロックＭＲＢ０〜ＭＲＢ１５の外側
に、さらにセンスアンプ帯ＳＡＢ０およびＳＡＢ１６が
それぞれ配置される。
に、さらにセンスアンプ帯ＳＡＢ０およびＳＡＢ１６が
それぞれ配置される。
【０１１１】１つの行ブロックＭＲＢｎ（ｎ＝０〜１
５）は、その両側に配置されたセンスアンプ帯ＳＡＢｎ
およびＳＡＢ（ｎ＋１）に含まれるセンスアンプによ
り、選択された１行に接続されるメモリセルのデータの
検知および増幅が行なわれる。
５）は、その両側に配置されたセンスアンプ帯ＳＡＢｎ
およびＳＡＢ（ｎ＋１）に含まれるセンスアンプによ
り、選択された１行に接続されるメモリセルのデータの
検知および増幅が行なわれる。
【０１１２】したがって、センスアンプ帯ＳＡＢ１〜Ｓ
ＡＢ１５は、２つの行ブロックにより共有される構成と
なっている。
ＡＢ１５は、２つの行ブロックにより共有される構成と
なっている。
【０１１３】列ブロックＭＣＢ０〜ＭＣＢ１５の各々の
間の領域に、外部アドレス信号に応じて選択されたワー
ド線の活性化を行なうワードドライバを有するワードド
ライバ帯ＷＤ１〜ＷＤ１５が配置される。
間の領域に、外部アドレス信号に応じて選択されたワー
ド線の活性化を行なうワードドライバを有するワードド
ライバ帯ＷＤ１〜ＷＤ１５が配置される。
【０１１４】列ブロックＭＣＢ０〜ＭＣＢ１５の外側
に、さらにワードドライバ帯ＷＤ０およびＷＤ１６がそ
れぞれ配置される。
に、さらにワードドライバ帯ＷＤ０およびＷＤ１６がそ
れぞれ配置される。
【０１１５】１つの列ブロックＭＣＢｎ（ｎ＝０〜１
５）では、その両側に配置されたワードドライバ帯ＷＤ
ｎおよびＷＤ（ｎ＋１）に含まれるワードドライバによ
り、選択された行に対応するワード線の活性化が行なわ
れる。
５）では、その両側に配置されたワードドライバ帯ＷＤ
ｎおよびＷＤ（ｎ＋１）に含まれるワードドライバによ
り、選択された行に対応するワード線の活性化が行なわ
れる。
【０１１６】したがって、ワードドライバ帯ＷＤ１〜Ｗ
Ｄ１５は、２つの列ブロックにより共有される構成とな
っている。
Ｄ１５は、２つの列ブロックにより共有される構成とな
っている。
【０１１７】図３は、図２に示すセンスアンプ帯ＳＡＢ
ＮおよびＳＡＢＮ＋１の構成をより具体的に示す回路図
である。
ＮおよびＳＡＢＮ＋１の構成をより具体的に示す回路図
である。
【０１１８】図３において、１本の列選択線ＣＳＬに関
連する部分の構成が代表的に示されている。
連する部分の構成が代表的に示されている。
【０１１９】外部からのアドレス信号に応じて選択され
た列ブロックにおける列選択線ＣＳＬのみが選択状態、
すなわちその電位レベルが“Ｈ”レベルとされる。
た列ブロックにおける列選択線ＣＳＬのみが選択状態、
すなわちその電位レベルが“Ｈ”レベルとされる。
【０１２０】１本の列選択線ＣＳＬに対して、たとえば
４つのビット線対ＢＬＰ０〜ＢＬＰ３が配置される。ビ
ット線対ＢＬＰ０〜ＢＬＰ３は、それぞれ、互いに相補
な信号を伝達するビット線ＢＬおよび／ＢＬを含む。ビ
ット線対ＢＬＰ０〜ＢＬＰ３とワード線ＷＬとの交差部
にそれぞれ対応するメモリセルＭＣが配置される。
４つのビット線対ＢＬＰ０〜ＢＬＰ３が配置される。ビ
ット線対ＢＬＰ０〜ＢＬＰ３は、それぞれ、互いに相補
な信号を伝達するビット線ＢＬおよび／ＢＬを含む。ビ
ット線対ＢＬＰ０〜ＢＬＰ３とワード線ＷＬとの交差部
にそれぞれ対応するメモリセルＭＣが配置される。
【０１２１】図３においては、ビット線ＢＬと特定のワ
ード線ＷＬとの交差部に対応してメモリセルＭＣが配置
される状態を一例として示す。
ード線ＷＬとの交差部に対応してメモリセルＭＣが配置
される状態を一例として示す。
【０１２２】メモリセルＭＣは、ワード線ＷＬによって
導通状態とされるアクセストランジスタと、このアクセ
ストランジスタにより、対応するビット線と一方電極が
接続されるメモリセルキャパシタとを含む。
導通状態とされるアクセストランジスタと、このアクセ
ストランジスタにより、対応するビット線と一方電極が
接続されるメモリセルキャパシタとを含む。
【０１２３】メモリセルキャパシタの他方電極には、セ
ルプレート電位Ｖｃｐ（一般には、電位Ｖｃｃの半分の
大きさの電位）が供給される。
ルプレート電位Ｖｃｐ（一般には、電位Ｖｃｃの半分の
大きさの電位）が供給される。
【０１２４】ビット線対ＢＬＰ０およびＢＬＰ２は、ビ
ット線分離制御信号ＢＲＩｂに応答して導通する分離ゲ
ートＴＧａ０およびＴＧａ２を介して、センスアンプ帯
ＳＡＢＮに含まれるセンスアンプＳＡ０およびＳＡ２に
それぞれ接続される。
ット線分離制御信号ＢＲＩｂに応答して導通する分離ゲ
ートＴＧａ０およびＴＧａ２を介して、センスアンプ帯
ＳＡＢＮに含まれるセンスアンプＳＡ０およびＳＡ２に
それぞれ接続される。
【０１２５】ビット線対ＢＬＰ１およびＢＬＰ３は、ビ
ット線分離制御信号ＢＬＩａに応答して導通する分離ゲ
ートＴＧａ１およびＴＧａ３を介して、センスアンプ帯
ＳＡＢＮ＋１に含まれるセンスアンプＳＡ１およびＳＡ
３にそれぞれ接続される。
ット線分離制御信号ＢＬＩａに応答して導通する分離ゲ
ートＴＧａ１およびＴＧａ３を介して、センスアンプ帯
ＳＡＢＮ＋１に含まれるセンスアンプＳＡ１およびＳＡ
３にそれぞれ接続される。
【０１２６】センスアンプ帯ＳＡＢＮに含まれるセンス
アンプＳＡは、分離制御信号ＢＬＩｂに応答して導通す
る分離ゲートＴＧｂ０およびＴＧｂ２を介して、行ブロ
ックＭＲＢ（Ｎ−１）に含まれるビット線対にそれぞれ
接続される。
アンプＳＡは、分離制御信号ＢＬＩｂに応答して導通す
る分離ゲートＴＧｂ０およびＴＧｂ２を介して、行ブロ
ックＭＲＢ（Ｎ−１）に含まれるビット線対にそれぞれ
接続される。
【０１２７】センスアンプ帯ＳＡＢＮ＋１に含まれるセ
ンスアンプＳＡは、分離制御信号ＢＲＩａに応答して導
通する分離ゲートＴＧｂ１およびＴＧｂ３を介して、行
ブロックＭＲＢＮ＋１に含まれるビット線対に接続され
る。
ンスアンプＳＡは、分離制御信号ＢＲＩａに応答して導
通する分離ゲートＴＧｂ１およびＴＧｂ３を介して、行
ブロックＭＲＢＮ＋１に含まれるビット線対に接続され
る。
【０１２８】センスアンプＳＡは、各ビット線対に対応
して設けられ、かつ隣接する行ブロックのビット線対に
より共通される。１つの行ブロックＭＲＢＮにおいて、
センスアンプＳＡは、ビット線対の両側に交互に配置さ
れ、いわゆる交互配置型シェアードセンスアンプ配置の
構成をとっている。
して設けられ、かつ隣接する行ブロックのビット線対に
より共通される。１つの行ブロックＭＲＢＮにおいて、
センスアンプＳＡは、ビット線対の両側に交互に配置さ
れ、いわゆる交互配置型シェアードセンスアンプ配置の
構成をとっている。
【０１２９】センスアンプ帯ＳＡＢＮにおいては、ロー
カルＩＯ線対ＬＩＯａおよびＬＩＯｂが、ワード線ＷＬ
に平行に配置され、かつ１つの列ブロックにわたって存
在する。
カルＩＯ線対ＬＩＯａおよびＬＩＯｂが、ワード線ＷＬ
に平行に配置され、かつ１つの列ブロックにわたって存
在する。
【０１３０】センスアンプ帯ＳＡＢＮ＋１においては、
ローカルＩＯ線対ＬＩＯｃおよびＬＩＯｄが同様に配置
されている。
ローカルＩＯ線対ＬＩＯｃおよびＬＩＯｄが同様に配置
されている。
【０１３１】センスアンプＳＡ０〜ＳＡ３のそれぞれに
対し、列選択線ＣＳＬ上の信号電位に応答して導通する
列選択ゲートＩＧ０〜ＩＧ３が設けられる。これらの列
選択ゲートＩＧ０〜ＩＧ３は、対応する列選択線ＣＳＬ
上の信号電位が選択状態を示す“Ｈ”レベルのときに導
通し、センスアンプＳＡ０〜ＳＡ３を、それぞれローカ
ルＩＯ線対ＬＩＯａ〜ＬＩＯｄに接続する。行ブロック
ＭＲＢＮが選択状態とされたときには、ビット線分離制
御信号ＢＬＩａおよびＢＲＩｂが“Ｈ”レベルとされ、
ビット線分離制御信号ＢＲＩａおよびＢＬＩｂが“Ｌ”
レベルとされる。これによって、ビット線対ＢＬＰ０〜
ＢＬＰ３は、それぞれセンスアンプＳＡ０〜ＳＡ３に接
続される。
対し、列選択線ＣＳＬ上の信号電位に応答して導通する
列選択ゲートＩＧ０〜ＩＧ３が設けられる。これらの列
選択ゲートＩＧ０〜ＩＧ３は、対応する列選択線ＣＳＬ
上の信号電位が選択状態を示す“Ｈ”レベルのときに導
通し、センスアンプＳＡ０〜ＳＡ３を、それぞれローカ
ルＩＯ線対ＬＩＯａ〜ＬＩＯｄに接続する。行ブロック
ＭＲＢＮが選択状態とされたときには、ビット線分離制
御信号ＢＬＩａおよびＢＲＩｂが“Ｈ”レベルとされ、
ビット線分離制御信号ＢＲＩａおよびＢＬＩｂが“Ｌ”
レベルとされる。これによって、ビット線対ＢＬＰ０〜
ＢＬＰ３は、それぞれセンスアンプＳＡ０〜ＳＡ３に接
続される。
【０１３２】スタンバイ状態においては、ビット線分離
制御信号ＢＬＩａ、ＢＬＩｂ、ＢＲＩａおよびＢＲＩｂ
はすべて“Ｈ”レベルとされ、分離制御ゲートＴＧａ０
〜ＴＧａ３およびＴＧｂ０〜ＴＧｂ３はすべて導通状態
とされる。
制御信号ＢＬＩａ、ＢＬＩｂ、ＢＲＩａおよびＢＲＩｂ
はすべて“Ｈ”レベルとされ、分離制御ゲートＴＧａ０
〜ＴＧａ３およびＴＧｂ０〜ＴＧｂ３はすべて導通状態
とされる。
【０１３３】一方、読出動作等においては、選択された
行ブロックのみをセンスアンプＳＡに接続することによ
り、センスアンプＳＡに接続されるビット線対の容量を
軽減し、高速のセンス動作およびセンスノードへの十分
な読出電圧（メモリセルの読出データ）の伝達を可能と
する構成となっている。
行ブロックのみをセンスアンプＳＡに接続することによ
り、センスアンプＳＡに接続されるビット線対の容量を
軽減し、高速のセンス動作およびセンスノードへの十分
な読出電圧（メモリセルの読出データ）の伝達を可能と
する構成となっている。
【０１３４】このローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄ
が、それぞれ図示しない対応する列グループに配置され
たグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続され
る。
が、それぞれ図示しない対応する列グループに配置され
たグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続され
る。
【０１３５】図４は、図１に示した入力バッファ１２に
おいて、データ入出力端子ＤＱｊ（ｊ＝０〜ｉ）の各々
に対応して設けられるクランプ回路１００の構成を示す
断面図である。
おいて、データ入出力端子ＤＱｊ（ｊ＝０〜ｉ）の各々
に対応して設けられるクランプ回路１００の構成を示す
断面図である。
【０１３６】クランプ回路１００においては、基板電位
発生回路３０により供給される基板電位Ｖｂｂが、Ｐ型
拡散領域１２２を介して供給されている。
発生回路３０により供給される基板電位Ｖｂｂが、Ｐ型
拡散領域１２２を介して供給されている。
【０１３７】Ｐ型基板１２０の主表面側には、Ｐ型ウェ
ル１３０が設けられ、このＰ型ウェル１３０の周囲を取
囲むように、Ｎ型ウェル１４０が形成され、Ｐ型ウェル
１５０底部の基板中には、トリプルＮ型ウェル１５０が
設けられている。したがって、Ｐ型ウェル１３０は、Ｎ
型ウェル１４０とトリプルＮ型ウェル１５０とによりそ
の主表面側を除いて完全に取囲まれる構成となってい
る。
ル１３０が設けられ、このＰ型ウェル１３０の周囲を取
囲むように、Ｎ型ウェル１４０が形成され、Ｐ型ウェル
１５０底部の基板中には、トリプルＮ型ウェル１５０が
設けられている。したがって、Ｐ型ウェル１３０は、Ｎ
型ウェル１４０とトリプルＮ型ウェル１５０とによりそ
の主表面側を除いて完全に取囲まれる構成となってい
る。
【０１３８】図４に示したクランプ回路１００において
は、さらに、データ入出力端子ＤＱｊからの入力信号
（電位レベル：Ｖｉｎ）を伝達する入力信号配線１０２
とＮ型ウェル１４０とは、Ｎ型ウェル１４０の主表面側
に形成されるＮ型拡散領域１４２を介して接続されてい
る。
は、さらに、データ入出力端子ＤＱｊからの入力信号
（電位レベル：Ｖｉｎ）を伝達する入力信号配線１０２
とＮ型ウェル１４０とは、Ｎ型ウェル１４０の主表面側
に形成されるＮ型拡散領域１４２を介して接続されてい
る。
【０１３９】また、入力信号配線１０２と、Ｐ型ウェル
１３０とは、Ｐ型ウェルの主表面側に形成されるＰ型拡
散領域１３２を介して、電気的に接続されている。
１３０とは、Ｐ型ウェルの主表面側に形成されるＰ型拡
散領域１３２を介して、電気的に接続されている。
【０１４０】さらに、Ｐ型ウェル１３０の主表面側に
は、Ｎ型拡散領域１３４が設けられ、このＮ型拡散領域
１３４には、外部電源電位Ｖｄｄが印加される構成とな
っている。
は、Ｎ型拡散領域１３４が設けられ、このＮ型拡散領域
１３４には、外部電源電位Ｖｄｄが印加される構成とな
っている。
【０１４１】図４に示したクランプ回路１００において
は、以上のような構成とすることで、入力信号がオーバ
ーシュートして、その電位レベルが電位Ｖｄｄ＋Ｖｂｉ
（ＶｂｉはＰＮ接合の立上がり電圧）よりも高くなる
と、外部電源電位Ｖｄｄが供給されるＮ型拡散領域１３
４とＰ型ウェル１３０とが順方向にバイアスされること
になる。このため、Ｎ型拡散領域１３４から電子がＰ型
ウェルに流入してくる。このようにしてＰ型ウェル１３
０に注入された電子は、Ｐ型ウェル１３０、もしくはま
わりのＮ型ウェル１４０またはトリプルＮ型ウェル１５
０にすべて吸収され、オーバーシュートがクランプされ
る。
は、以上のような構成とすることで、入力信号がオーバ
ーシュートして、その電位レベルが電位Ｖｄｄ＋Ｖｂｉ
（ＶｂｉはＰＮ接合の立上がり電圧）よりも高くなる
と、外部電源電位Ｖｄｄが供給されるＮ型拡散領域１３
４とＰ型ウェル１３０とが順方向にバイアスされること
になる。このため、Ｎ型拡散領域１３４から電子がＰ型
ウェルに流入してくる。このようにしてＰ型ウェル１３
０に注入された電子は、Ｐ型ウェル１３０、もしくはま
わりのＮ型ウェル１４０またはトリプルＮ型ウェル１５
０にすべて吸収され、オーバーシュートがクランプされ
る。
【０１４２】また、Ｐ型基板１２０には全く電流が流入
しないため、Ｐ型基板の電位は基板電位Ｖｂｂとするこ
とが可能である。
しないため、Ｐ型基板の電位は基板電位Ｖｂｂとするこ
とが可能である。
【０１４３】以上のようなクランプ回路１００の構成と
することで、入力信号がオーバーシュートしようとする
際に、その入力信号を伝達する入力信号配線１０２の電
位レベルをクランプするクランプ回路１００を、Ｐ型基
板１２０の電位レベルを負電位である基板電位Ｖｂｂと
したままで実現することが可能である。
することで、入力信号がオーバーシュートしようとする
際に、その入力信号を伝達する入力信号配線１０２の電
位レベルをクランプするクランプ回路１００を、Ｐ型基
板１２０の電位レベルを負電位である基板電位Ｖｂｂと
したままで実現することが可能である。
【０１４４】したがって、クランプ回路１００は、たと
えば、図１９に示したようなＤＲＡＭが形成されるＰ型
基板上に同時に形成することが可能である。
えば、図１９に示したようなＤＲＡＭが形成されるＰ型
基板上に同時に形成することが可能である。
【０１４５】［実施の形態２］図５は、本発明の実施の
形態２のクランプ回路２００の構成を示す断面図であ
る。
形態２のクランプ回路２００の構成を示す断面図であ
る。
【０１４６】図５を参照して、Ｐ型基板１２０は、その
主表面側に形成されるＰ型拡散領域２２２を介して、基
板電位発生回路３０から、基板電位Ｖｂｂの供給を受け
ている。
主表面側に形成されるＰ型拡散領域２２２を介して、基
板電位発生回路３０から、基板電位Ｖｂｂの供給を受け
ている。
【０１４７】Ｐ型基板１２０の主表面側には、Ｐ型ウェ
ル２３０が形成されている。Ｐ型ウェル２３０の周囲を
取囲むように、Ｎ型ウェル２４０が形成され、Ｐ型ウェ
ル２３０の底面と、Ｐ型基板２２０との境界領域には、
トリプルＮ型ウェル２５０が形成されている。
ル２３０が形成されている。Ｐ型ウェル２３０の周囲を
取囲むように、Ｎ型ウェル２４０が形成され、Ｐ型ウェ
ル２３０の底面と、Ｐ型基板２２０との境界領域には、
トリプルＮ型ウェル２５０が形成されている。
【０１４８】したがって、Ｐ型ウェル２３０は、Ｎ型ウ
ェル２４０およびトリプルＮ型ウェル２５０とにより、
その主表面側を除いて、完全に取囲まれる構成となって
いる。
ェル２４０およびトリプルＮ型ウェル２５０とにより、
その主表面側を除いて、完全に取囲まれる構成となって
いる。
【０１４９】Ｎ型ウェル２４０は、その主表面側に形成
されたＮ型拡散領域２４２を介して、接地電位ＧＮＤを
受けている。
されたＮ型拡散領域２４２を介して、接地電位ＧＮＤを
受けている。
【０１５０】Ｐ型ウェル２３０も、その主表面側に形成
されたＰ型拡散領域２３２を介して、接地電位ＧＮＤを
受けている。
されたＰ型拡散領域２３２を介して、接地電位ＧＮＤを
受けている。
【０１５１】さらに、Ｐ型ウェル２３０の主表面側に
は、Ｎ型拡散領域２３４が形成されている。
は、Ｎ型拡散領域２３４が形成されている。
【０１５２】Ｎ型拡散領域２３４は、外部からの信号を
受ける端子（たとえば、データ入出力端子ＤＱｊ）から
の入力信号を伝達する入力信号配線１０２と電気的に結
合している。
受ける端子（たとえば、データ入出力端子ＤＱｊ）から
の入力信号を伝達する入力信号配線１０２と電気的に結
合している。
【０１５３】以上のような構成とすることにより、入力
信号の電位レベルが−Ｖｂｉ以下になると、Ｎ型拡散領
域２３４とＰ型ウェル２３０とが順方向にバイアスされ
ることになる。
信号の電位レベルが−Ｖｂｉ以下になると、Ｎ型拡散領
域２３４とＰ型ウェル２３０とが順方向にバイアスされ
ることになる。
【０１５４】このため、電子が、Ｎ型拡散領域２３４か
らＰ型ウェル２３０に流入する。これらの電子は、Ｐ型
ウェル２３０、Ｎ型ウェル２４０、トリプルＮ型ウェル
２５０にすべて吸収され、入力信号は接地電位ＧＮＤに
クランプされる。
らＰ型ウェル２３０に流入する。これらの電子は、Ｐ型
ウェル２３０、Ｎ型ウェル２４０、トリプルＮ型ウェル
２５０にすべて吸収され、入力信号は接地電位ＧＮＤに
クランプされる。
【０１５５】このような構成では、Ｐ型基板１２０に
は、クランプ動作中に電流が流れないので、Ｐ型基板の
電位レベルは基板電位Ｖｂｂとすることが可能である。
は、クランプ動作中に電流が流れないので、Ｐ型基板の
電位レベルは基板電位Ｖｂｂとすることが可能である。
【０１５６】これに対して、もしもトリプルＮ型ウェル
２５０が存在しない場合は、Ｐ型ウェル２３０の電位レ
ベルは電位Ｖｂｂとなる。このため、入力信号のレベル
が−｜Ｖｂｂ｜−Ｖｂｉ以下にならないと、Ｎ型拡散層
２３４およびＰ型ウェル２３０から構成されるＰＮ接合
は順方向にならず、クランプ回路２００のクランプ特性
は劣化してしまう。
２５０が存在しない場合は、Ｐ型ウェル２３０の電位レ
ベルは電位Ｖｂｂとなる。このため、入力信号のレベル
が−｜Ｖｂｂ｜−Ｖｂｉ以下にならないと、Ｎ型拡散層
２３４およびＰ型ウェル２３０から構成されるＰＮ接合
は順方向にならず、クランプ回路２００のクランプ特性
は劣化してしまう。
【０１５７】したがって、図５に示したような構成とす
ることで、Ｐ型基板の電位レベルを基板電位Ｖｂｂに維
持したまま、入力信号配線１０２の電位レベルの接地電
位側へのクランプ特性も向上させることが可能となる。
ることで、Ｐ型基板の電位レベルを基板電位Ｖｂｂに維
持したまま、入力信号配線１０２の電位レベルの接地電
位側へのクランプ特性も向上させることが可能となる。
【０１５８】なお、以上の説明では、Ｎ型ウェル２４０
およびトリプルＮ型ウェル２５０の電位レベルは接地電
位ＧＮＤに保持されるものとした。
およびトリプルＮ型ウェル２５０の電位レベルは接地電
位ＧＮＤに保持されるものとした。
【０１５９】しかしながら、本発明はこのような場合に
限定されることなく、たとえば、Ｐ型ウェル２３０の電
位レベルを接地電位ＧＮＤとし、Ｎ型ウェル２４０およ
びトリプルＮ型ウェル２５０の電位レベルを外部電源電
位Ｖｄｄとすることも可能である。
限定されることなく、たとえば、Ｐ型ウェル２３０の電
位レベルを接地電位ＧＮＤとし、Ｎ型ウェル２４０およ
びトリプルＮ型ウェル２５０の電位レベルを外部電源電
位Ｖｄｄとすることも可能である。
【０１６０】［実施の形態３］図６は、本発明の実施の
形態３のクランプ回路３００の構成を示す断面図であ
る。
形態３のクランプ回路３００の構成を示す断面図であ
る。
【０１６１】クランプ回路３００の構成は、実施の形態
１で示した外部電源電位Ｖｄｄ側に対するクランプ回路
１００と、接地電位ＧＮＤ側に対するクランプ回路２０
０とを、ともに外部からの信号を受ける端子（たとえ
ば、データ入出力端子ＤＱｊ）からの信号を伝達する入
出信号配線１０２に接続する構成としたものである。
１で示した外部電源電位Ｖｄｄ側に対するクランプ回路
１００と、接地電位ＧＮＤ側に対するクランプ回路２０
０とを、ともに外部からの信号を受ける端子（たとえ
ば、データ入出力端子ＤＱｊ）からの信号を伝達する入
出信号配線１０２に接続する構成としたものである。
【０１６２】ただし、図６においては、Ｐ型ウェル１３
０において、Ｐ型拡散領域１３２は、Ｎ型拡散領域１３
４の両側に設けられている。
０において、Ｐ型拡散領域１３２は、Ｎ型拡散領域１３
４の両側に設けられている。
【０１６３】また、Ｐ型ウェル２３０において、Ｎ型拡
散領域２３４は、Ｐ型拡散領域２３２の両側に設けられ
ている。
散領域２３４は、Ｐ型拡散領域２３２の両側に設けられ
ている。
【０１６４】その他、実施の形態１のクランプ回路１０
０および実施の形態２のクランプ回路２００と同一部分
には同一符号を付して、その説明は繰返さない。
０および実施の形態２のクランプ回路２００と同一部分
には同一符号を付して、その説明は繰返さない。
【０１６５】図６に示したような構成とすることで、ク
ランプ回路３００は、入力信号の電位レベルが、外部電
源電位Ｖｄｄに対してオーバーシュートした場合でも、
接地電位ＧＮＤに対してアンダーシュートした場合に
も、入力信号配線１０２の電位レベルをクランプするこ
とが可能である。
ランプ回路３００は、入力信号の電位レベルが、外部電
源電位Ｖｄｄに対してオーバーシュートした場合でも、
接地電位ＧＮＤに対してアンダーシュートした場合に
も、入力信号配線１０２の電位レベルをクランプするこ
とが可能である。
【０１６６】しかも、この場合、基板１２０の電位レベ
ルは、基板電位発生回路３０から供給される基板電位Ｖ
ｂｂに維持することが可能である。
ルは、基板電位発生回路３０から供給される基板電位Ｖ
ｂｂに維持することが可能である。
【０１６７】図７は、図６に示したクランプ回路の構成
の平面パターンの一例を示す図である。
の平面パターンの一例を示す図である。
【０１６８】図７中のＢＢ’断面が、図６に示したクラ
ンプ回路３００の断面構造に対応する。
ンプ回路３００の断面構造に対応する。
【０１６９】図７においては、Ｐ型ウェル１３０を取囲
むように、Ｎ型ウェル１４０が形成されている。
むように、Ｎ型ウェル１４０が形成されている。
【０１７０】Ｐ型ウェル１３０には、その長辺方向に沿
って、長方形形状を有するＰ型拡散領域１３２が２つ設
けられている。
って、長方形形状を有するＰ型拡散領域１３２が２つ設
けられている。
【０１７１】さらに、この２つのＰ型拡散領域１３２に
挟まれるように、Ｐ型ウェル１３０の長辺方向に沿っ
て、Ｎ型拡散領域１３４が形成されている。
挟まれるように、Ｐ型ウェル１３０の長辺方向に沿っ
て、Ｎ型拡散領域１３４が形成されている。
【０１７２】Ｎ型ウェル１４０においても、Ｐ型ウェル
を取囲むように、Ｎ型拡散領域１４２が形成されてい
る。
を取囲むように、Ｎ型拡散領域１４２が形成されてい
る。
【０１７３】一方、Ｐ型ウェル２３０を取囲むように、
Ｎ型ウェル２４０が形成されている。
Ｎ型ウェル２４０が形成されている。
【０１７４】Ｐ型ウェル領域２３０中には、その長辺方
向に沿って、長方形形状を有するＮ型拡散領域２３４が
２本形成されている。
向に沿って、長方形形状を有するＮ型拡散領域２３４が
２本形成されている。
【０１７５】Ｎ型拡散領域２３４に挟まれるように、Ｐ
型ウェル２３０の長辺方向に沿って、Ｐ型拡散領域２３
２が設けられている。
型ウェル２３０の長辺方向に沿って、Ｐ型拡散領域２３
２が設けられている。
【０１７６】また、Ｎ型ウェル２４０には、Ｐ型ウェル
２３０を取囲むように、Ｎ型拡散領域２４２が設けられ
ている。
２３０を取囲むように、Ｎ型拡散領域２４２が設けられ
ている。
【０１７７】図７に示した構成においては、Ｎ型拡散領
域１３４に対して、メタル配線４０２により外部電源電
位Ｖｄｄが供給されている。
域１３４に対して、メタル配線４０２により外部電源電
位Ｖｄｄが供給されている。
【０１７８】一方、Ｎ型ウェル２４０に対しては、拡散
領域２４２を介して、メタル配線４０４から接地電位Ｇ
ＮＤが供給されている。
領域２４２を介して、メタル配線４０４から接地電位Ｇ
ＮＤが供給されている。
【０１７９】Ｐ型ウェル２３０に対しては、Ｐ型拡散領
域２３２を介して、メタル配線４０４から接地電位ＧＮ
Ｄが供給されている。
域２３２を介して、メタル配線４０４から接地電位ＧＮ
Ｄが供給されている。
【０１８０】また、入力信号配線１０２は、Ｎ型拡散領
域１４２を介して、Ｎ型ウェル１４０と、Ｐ型拡散領域
１３２を介して、Ｐ型ウェル１３０と接続されている。
域１４２を介して、Ｎ型ウェル１４０と、Ｐ型拡散領域
１３２を介して、Ｐ型ウェル１３０と接続されている。
【０１８１】さらに、入力信号配線１０２は、Ｎ型拡散
領域２３４と接続されている。このような構成とするこ
とで、図６に示した断面構造を有するクランプ回路３０
０を実現することが可能となる。
領域２３４と接続されている。このような構成とするこ
とで、図６に示した断面構造を有するクランプ回路３０
０を実現することが可能となる。
【０１８２】［実施の形態３の変形例１］図８は、図６
に示したクランプ回路と同様の機能を有する構成を実現
する他の配線パターンを示す図である。
に示したクランプ回路と同様の機能を有する構成を実現
する他の配線パターンを示す図である。
【０１８３】図８においては、Ｐ型ウェル１３０を取囲
むように、Ｎ型ウェル１４０が形成されている。
むように、Ｎ型ウェル１４０が形成されている。
【０１８４】Ｐ型ウェル１３０には、その長辺方向に沿
って、長方形形状を有するＮ型拡散領域１３４が２つ設
けられている。
って、長方形形状を有するＮ型拡散領域１３４が２つ設
けられている。
【０１８５】さらに、この２つのＮ型拡散領域１３４に
挟まれるように、Ｐ型ウェル１３０の長辺方向に沿っ
て、Ｐ型拡散領域１３２が形成されている。
挟まれるように、Ｐ型ウェル１３０の長辺方向に沿っ
て、Ｐ型拡散領域１３２が形成されている。
【０１８６】Ｎ型ウェル１４０においても、Ｐ型ウェル
を取囲むように、Ｎ型拡散領域１４２が形成されてい
る。
を取囲むように、Ｎ型拡散領域１４２が形成されてい
る。
【０１８７】入力信号配線１０２は、Ｎ型拡散領域１４
２を介してＮ型ウェル１４０と、Ｐ型拡散領域１３２を
介してＰ型ウェル１３０と、それぞれ接続されている。
２を介してＮ型ウェル１４０と、Ｐ型拡散領域１３２を
介してＰ型ウェル１３０と、それぞれ接続されている。
【０１８８】Ｎ型拡散領域１３４には、メタル配線４０
２から電源電位Ｖｄｄが供給される。
２から電源電位Ｖｄｄが供給される。
【０１８９】一方、Ｐ型ウェル２３０およびＮ型ウェル
２４０部分の構成は、図７に示した構成と同様であるの
で、同一部分には同一符号を付して説明は繰り返さな
い。
２４０部分の構成は、図７に示した構成と同様であるの
で、同一部分には同一符号を付して説明は繰り返さな
い。
【０１９０】このような構成とすることで、図６に示し
た断面構造を有するクランプ回路３００と同様の機能を
有するクランプ回路を実現することが可能となる。
た断面構造を有するクランプ回路３００と同様の機能を
有するクランプ回路を実現することが可能となる。
【０１９１】［実施の形態３の変形例２］図９は、図６
に示したクランプ回路と同様の機能を有するクランプ回
路の平面パターンの他の例を示す平面図である。
に示したクランプ回路と同様の機能を有するクランプ回
路の平面パターンの他の例を示す平面図である。
【０１９２】図９においては、Ｐ型ウェル２３０を取囲
むように、Ｎ型ウェル２４０が形成されている。
むように、Ｎ型ウェル２４０が形成されている。
【０１９３】Ｐ型ウェル２３０には、その長辺方向に沿
って、長方形形状を有するＰ型拡散領域２３２が２つ設
けられている。
って、長方形形状を有するＰ型拡散領域２３２が２つ設
けられている。
【０１９４】さらに、この２つのＰ型拡散領域２３２に
挟まれるように、Ｐ型ウェル２３０の長辺方向に沿っ
て、Ｎ型拡散領域２３４が形成されている。
挟まれるように、Ｐ型ウェル２３０の長辺方向に沿っ
て、Ｎ型拡散領域２３４が形成されている。
【０１９５】Ｎ型ウェル２４０においても、Ｐ型ウェル
２３０を取囲むように、Ｎ型拡散領域２４２が形成され
ている。
２３０を取囲むように、Ｎ型拡散領域２４２が形成され
ている。
【０１９６】Ｎ型拡散領域２３４は、入力信号配線１０
２と接続している。さらに、Ｐ型ウェル２３０はＰ型拡
散領域２３２を介して、Ｎ型ウェル２４０はＮ型拡散領
域２４２を介して、それぞれメタル配線４０４から接地
電位ＧＮＤが供給される。
２と接続している。さらに、Ｐ型ウェル２３０はＰ型拡
散領域２３２を介して、Ｎ型ウェル２４０はＮ型拡散領
域２４２を介して、それぞれメタル配線４０４から接地
電位ＧＮＤが供給される。
【０１９７】一方、Ｐ型ウェル１３０およびＮ型ウェル
１４０部分の構成は、図７に示した構成と同様であるの
で、同一部分には同一符号を付して説明は繰り返さな
い。
１４０部分の構成は、図７に示した構成と同様であるの
で、同一部分には同一符号を付して説明は繰り返さな
い。
【０１９８】このような構成とすることで、図６に示し
た断面構造を有するクランプ回路３００と同様の機能を
有するクランプ回路を実現することが可能となる。
た断面構造を有するクランプ回路３００と同様の機能を
有するクランプ回路を実現することが可能となる。
【０１９９】［実施の形態３の変形例３］図１０は、図
６に示したクランプ回路３００と同様の機能を有するク
ランプ回路の平面パターンの他の例を示す平面図であ
る。
６に示したクランプ回路３００と同様の機能を有するク
ランプ回路の平面パターンの他の例を示す平面図であ
る。
【０２００】図１０においては、Ｐ型ウェル１３０を取
囲むように、Ｎ型ウェル１４０が形成されている。
囲むように、Ｎ型ウェル１４０が形成されている。
【０２０１】Ｐ型ウェル１３０には、その長辺方向に沿
って、長方形形状を有するＮ型拡散領域１３４が２つ設
けられている。
って、長方形形状を有するＮ型拡散領域１３４が２つ設
けられている。
【０２０２】さらに、この２つのＮ型拡散領域１３４に
挟まれるように、Ｐ型ウェル１３０の長辺方向に沿っ
て、Ｐ型拡散領域１３２が形成されている。
挟まれるように、Ｐ型ウェル１３０の長辺方向に沿っ
て、Ｐ型拡散領域１３２が形成されている。
【０２０３】Ｎ型ウェル１４０においても、Ｐ型ウェル
を取囲むように、Ｎ型拡散領域１４２が形成されてい
る。
を取囲むように、Ｎ型拡散領域１４２が形成されてい
る。
【０２０４】入力信号配線１０２は、Ｎ型拡散領域１４
２を介してＮ型ウェル１４０と、Ｐ型拡散領域１３２を
介してＰ型ウェル１３０と、それぞれ接続されている。
２を介してＮ型ウェル１４０と、Ｐ型拡散領域１３２を
介してＰ型ウェル１３０と、それぞれ接続されている。
【０２０５】Ｎ型拡散領域１３４は、メタル配線４０２
から電源電位Ｖｄｄが供給される。一方、Ｐ型ウェル２
３０およびＮ型ウェル２４０部分の構成は、図９に示し
た構成と同様であるので、同一部分には同一符号を付し
て説明は繰り返さない。
から電源電位Ｖｄｄが供給される。一方、Ｐ型ウェル２
３０およびＮ型ウェル２４０部分の構成は、図９に示し
た構成と同様であるので、同一部分には同一符号を付し
て説明は繰り返さない。
【０２０６】このような構成とすることで、図６に示し
た断面構造を有するクランプ回路３００と同様の機能を
有するクランプ回路を実現することが可能となる。
た断面構造を有するクランプ回路３００と同様の機能を
有するクランプ回路を実現することが可能となる。
【０２０７】図１１は、図６に示したクランプ回路３０
０を、図１９に示したようなＤＲＡＭ回路と同一基板上
に形成した場合の構成を示す断面図である。
０を、図１９に示したようなＤＲＡＭ回路と同一基板上
に形成した場合の構成を示す断面図である。
【０２０８】図１９に示したＤＲＡＭおよび図６に示し
たクランプ回路３００の構成と同一部分には同一符号を
付してその説明は繰返さない。
たクランプ回路３００の構成と同一部分には同一符号を
付してその説明は繰返さない。
【０２０９】以上のような構成とすることで、ＤＲＡＭ
を形成している基板上に、ＰＮ接合を用いて、電源電位
側に対するオーバーシュートおよび接地電位側に対する
アンダーシュートのいずれをもクランプすることが可能
なクランプ回路を搭載することが可能となる。
を形成している基板上に、ＰＮ接合を用いて、電源電位
側に対するオーバーシュートおよび接地電位側に対する
アンダーシュートのいずれをもクランプすることが可能
なクランプ回路を搭載することが可能となる。
【０２１０】したがって、入力サージ等に対する耐性が
強く、クランプ能力の大きなクランプ回路をＤＲＡＭと
同一基板上に形成することが可能となる。
強く、クランプ能力の大きなクランプ回路をＤＲＡＭと
同一基板上に形成することが可能となる。
【０２１１】
【発明の効果】請求項１の半導体記憶装置は、第２の電
源電位以上の入力信号が入力パッドに与えられた場合、
第１の不純物ドーピング領域と、第２のウェル領域とで
形成されるＰＮ接合が順方向にバイアスされ、入力信号
配線の電位レベルはクランプされる。ＰＮ接合を用いた
クランプ回路であるため、電流吸収能力は高く、かつサ
ージ入力に対しての耐性が高い。
源電位以上の入力信号が入力パッドに与えられた場合、
第１の不純物ドーピング領域と、第２のウェル領域とで
形成されるＰＮ接合が順方向にバイアスされ、入力信号
配線の電位レベルはクランプされる。ＰＮ接合を用いた
クランプ回路であるため、電流吸収能力は高く、かつサ
ージ入力に対しての耐性が高い。
【０２１２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、メモリセルア
レイが形成される第３のウェル領域と、第２のウェル領
域とが、第１のウェル領域により電気的に分離されてい
るので、メモリセルアレイ部の基板電位を負電位に維持
することが可能である。
１記載の半導体記憶装置の構成に加えて、メモリセルア
レイが形成される第３のウェル領域と、第２のウェル領
域とが、第１のウェル領域により電気的に分離されてい
るので、メモリセルアレイ部の基板電位を負電位に維持
することが可能である。
【０２１３】請求項３ないし５記載の半導体記憶装置
は、第１の電源電位以下の入力信号が入力パッドに与え
られた場合、第２の不純物ドーピング領域と、第２のウ
ェル領域とで形成されるＰＮ接合が順方向にバイアスさ
れ、入力信号配線の電位レベルはクランプされる。ＰＮ
接合を用いたクランプ回路であるため、電流吸収能力は
高く、かつサージ入力に対しての耐性が高い。
は、第１の電源電位以下の入力信号が入力パッドに与え
られた場合、第２の不純物ドーピング領域と、第２のウ
ェル領域とで形成されるＰＮ接合が順方向にバイアスさ
れ、入力信号配線の電位レベルはクランプされる。ＰＮ
接合を用いたクランプ回路であるため、電流吸収能力は
高く、かつサージ入力に対しての耐性が高い。
【０２１４】請求項６記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成に加えて、メモリセルア
レイが形成される第３のウェル領域と、第２のウェル領
域とが、第１のウェル領域により電気的に分離されてい
るので、メモリセルアレイ部の基板電位を負電位に維持
することが可能である。
３記載の半導体記憶装置の構成に加えて、メモリセルア
レイが形成される第３のウェル領域と、第２のウェル領
域とが、第１のウェル領域により電気的に分離されてい
るので、メモリセルアレイ部の基板電位を負電位に維持
することが可能である。
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。
００の構成を示す概略ブロック図である。
【図２】 図１に示す１つのメモリセルプレーンの構成
を具体的に示す図である。
を具体的に示す図である。
【図３】 図２に示すセンスアンプ帯の配置を具体的に
示す図である。
示す図である。
【図４】 本発明の実施の形態１のクランプ回路１００
の構成を示す断面図である。
の構成を示す断面図である。
【図５】 本発明の実施の形態２のクランプ回路２００
の構成を示す断面図である。
の構成を示す断面図である。
【図６】 本発明の実施の形態３のクランプ回路３００
の構成を示す断面図である。
の構成を示す断面図である。
【図７】 図６に示したクランプ回路３００の構成を示
す平面図である。
す平面図である。
【図８】 実施の形態３の第１の変形例の平面パターン
を示す図である。
を示す図である。
【図９】 実施の形態３の第２の変形例の平面パターン
を示す図である。
を示す図である。
【図１０】 実施の形態３の第３の変形例の平面パター
ンを示す図である。
ンを示す図である。
【図１１】 実施の形態３のクランプ回路とＤＲＡＭを
同一基板上に形成した場合の断面構造を示す図である。
同一基板上に形成した場合の断面構造を示す図である。
【図１２】 入力信号の時間変化を示すタイミングチャ
ートである。
ートである。
【図１３】 従来のクランプ回路７００の構成を示す回
路図である。
路図である。
【図１４】 図１３に示したクランプ回路７００の構成
を示す断面図である。
を示す断面図である。
【図１５】 従来のクランプ回路８００の構成を示す回
路図である。
路図である。
【図１６】 図１５に示したクランプ回路８００の構成
を示す断面図である。
を示す断面図である。
【図１７】 従来のクランプ回路９００の構成を示す回
路図である。
路図である。
【図１８】 図１７に示したクランプ回路９００の構成
を示す断面図である。
を示す断面図である。
【図１９】 従来のＤＲＡＭの構成を示す断面図であ
る。
る。
【図２０】 従来のＤＲＡＭのメモリセルの平面パター
ンを示す図である。
ンを示す図である。
【図２１】 従来のＤＲＡＭの他の構成を示す断面図で
ある。
ある。
【図２２】 従来のＤＲＡＭの他の例を示す断面図であ
る。
る。
３ アドレスバッファ、４ ＡＴＤ発生回路、５ ＰＡ
Ｅ発生回路、６ ＩＯＥＱ発生回路、７，８ 読出ドラ
イバ、１０ 制御回路、１１ ドライバ、１２入力バッ
ファ、１３ 出力バッファ、１６ 行選択回路、１８
列選択回路、ＧＩＯａ、ＧＩＯｂ、ＧＩＯｃ、ＧＩＯｄ
グローバルＩＯ線対、ＬＩＯａ、ＬＩＯｂ、ＬＩＯ
ｃ、ＬＩＯｄ ローカルＩＯ線対、ＳＡＢＮ、ＳＡＢＮ
＋１ センスアンプ帯、ＭＲＢＮ 行ブロック、ＣＳＬ
列選択線、１００，２００，３００ クランプ回路、
１２０，２２０，３２０ Ｐ型基板、１３０，２３０
Ｐ型ウェル、１４０，２４０ Ｎ型ウェル、１５０，２
５０ トリプルＮ型ウェル、１２２，２２２ Ｐ型拡散
層、１３２，２３２ Ｐ型拡散層、１３４，２３４Ｎ型
拡散層、１４２，２４２ Ｎ型拡散層、１０００ 半導
体記憶装置。
Ｅ発生回路、６ ＩＯＥＱ発生回路、７，８ 読出ドラ
イバ、１０ 制御回路、１１ ドライバ、１２入力バッ
ファ、１３ 出力バッファ、１６ 行選択回路、１８
列選択回路、ＧＩＯａ、ＧＩＯｂ、ＧＩＯｃ、ＧＩＯｄ
グローバルＩＯ線対、ＬＩＯａ、ＬＩＯｂ、ＬＩＯ
ｃ、ＬＩＯｄ ローカルＩＯ線対、ＳＡＢＮ、ＳＡＢＮ
＋１ センスアンプ帯、ＭＲＢＮ 行ブロック、ＣＳＬ
列選択線、１００，２００，３００ クランプ回路、
１２０，２２０，３２０ Ｐ型基板、１３０，２３０
Ｐ型ウェル、１４０，２４０ Ｎ型ウェル、１５０，２
５０ トリプルＮ型ウェル、１２２，２２２ Ｐ型拡散
層、１３２，２３２ Ｐ型拡散層、１３４，２３４Ｎ型
拡散層、１４２，２４２ Ｎ型拡散層、１０００ 半導
体記憶装置。
Claims (6)
- 【請求項１】 Ｐ型の半導体基板上に形成される半導体
記憶装置であって、 外部からの信号を受ける入力パッドと、 第１の電源電位を受ける第１の電源パッドと、 前記第１の電源電位よりも高い第２の電源電位を受ける
第２の電源パッドと、 前記第１の電源電位および前記第２の電源電位を受け
て、負電位の基板電位を生成し、前記半導体基板に供給
する基板電位生成手段と、 前記入力パッドに与えられた信号を伝達する入力信号配
線と、 前記半導体基板の主表面に形成され、前記入力信号配線
の電位レベルを受けるＮ型の第１のウェル領域と、 前記第１のウェル領域内に、前記第１のウェル領域に前
記主表面以外を取囲まれるように形成され、前記入力信
号配線の電位レベルを受けるＰ型の第２のウェル領域
と、 前記第２のウェル領域の主表面側に形成され、前記第２
の電源電位を受けるＮ型の第１の不純物ドーピング領域
とを備える、半導体記憶装置。 - 【請求項２】 前記第１および第２の電源電位を受け
て、前記第１および第２の電源電位の中間の値を有する
内部電源電位を発生する降圧手段と、 前記入力信号配線に与えられた信号に応じて、書込まれ
たデータを保持する内部回路をさらに備え、 前記内部回路は、 前記半導体基板の主表面に形成されるＰ型の第３のウェ
ル領域と、 前記半導体基板の主表面に前記第３のウェル領域に隣接
して形成され、前記内部電源電位が供給されるＮ型の第
４のウェル領域と、 前記第３のウェル領域に形成されるメモリセルアレイと
を含み、 前記メモリセルアレイは、 前記メモリセルアレイの行方向に配置される複数のワー
ド線と、 前記メモリセルアレイの列方向に配置される複数のビッ
ト線対と、 前記ワード線と前記ビット線対との交点に配置されるメ
モリセルと、 読出動作において、前記ビット線対の電位差を選択され
たメモリセルに保持されるデータに応じて、増幅するＮ
型チャネルセンスアンプとを有し、 前記第４のウェル領域に形成され、読出動作において、
前記ビット線対の電位差を選択されたメモリセルに保持
されるデータに応じて、増幅するＰ型チャネルセンスア
ンプとを含む、請求項１記載の半導体記憶装置。 - 【請求項３】 Ｐ型の半導体基板上に形成される半導体
記憶装置であって、 外部からの信号を受ける入力パッドと、 第１の電源電位を受ける第１の電源パッドと、 前記第１の電源電位よりも高い第２の電源電位を受ける
第２の電源パッドと、 前記第１の電源電位および前記第２の電源電位とを受け
て、負電位の基板電位を生成し、前記半導体基板に供給
する基板電位生成手段と、 前記入力パッドに与えられた信号を伝達する入力信号配
線と、 前記半導体基板の主表面に形成され、所定の電位を受け
るＮ型の第１のウェル領域と、 前記第１のウェル領域内に、前記第１のウェル領域に前
記主表面以外を取囲まれるように形成され、前記第１の
電源電位を受けるＰ型の第２のウェル領域と、 前記第２のウェル領域の主表面側に形成され、前記入力
信号配線の電位レベルを受けるＮ型の第２の不純物ドー
ピング領域とを備える、半導体記憶装置。 - 【請求項４】 前記所定の電位は、前記第１の電源電位
である、請求項３記載の半導体記憶装置。 - 【請求項５】 前記所定の電位は、前記第２の電源電位
である、請求項３記載の半導体記憶装置。 - 【請求項６】 前記第１および第２の電源電位を受け
て、前記第１および第２の電源電位の中間の値を有する
内部電源電位を発生する降圧手段と、 前記入力信号配線に与えられた信号に応じて、書込まれ
たデータを保持する内部回路をさらに備え、 前記内部回路は、 前記半導体基板の主表面に形成されるＰ型の第３のウェ
ル領域と、 前記半導体基板の主表面に前記第３のウェル領域に隣接
して形成され、前記内部電源電位が供給されるＮ型の第
４のウェル領域と、 前記第３のウェル領域に形成されるメモリセルアレイと
を含み、 前記メモリセルアレイは、 前記メモリセルアレイの行方向に配置される複数のワー
ド線と、 前記メモリセルアレイの列方向に配置される複数のビッ
ト線対と、 前記ワード線とビット線対との交点に配置されるメモリ
セルと、 読出動作において、前記ビット線対の電位差を選択され
たメモリセルに保持されるデータに応じて、増幅するＮ
型チャネルセンスアンプとを有し、 前記第４のウェル領域に形成され、読出動作において、
前記ビット線対の電位差を選択されたメモリセルに保持
されるデータに応じて、増幅するＰ型チャネルセンスア
ンプとを含む、請求項３記載の半導体記憶装置。
Priority Applications (5)
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|---|---|---|---|
| JP26605797A JP4330183B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体記憶装置 |
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|---|---|
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| JP4330183B2 JP4330183B2 (ja) | 2009-09-16 |
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ID=17425790
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP4330183B2 (ja) |
| KR (1) | KR100283542B1 (ja) |
| DE (1) | DE19819039B4 (ja) |
| TW (1) | TW392160B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7642844B2 (en) * | 2006-09-29 | 2010-01-05 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit for voltage detection |
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|---|---|---|---|---|
| US6144221A (en) * | 1998-07-02 | 2000-11-07 | Seiko Epson Corporation | Voltage tolerant interface circuit |
| JP3506633B2 (ja) * | 1999-04-09 | 2004-03-15 | 沖電気工業株式会社 | 半導体装置 |
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
| US6930930B2 (en) * | 2002-11-06 | 2005-08-16 | Infineon Technologies Ag | Using isolated p-well transistor arrangements to avoid leakage caused by word line/bit line shorts |
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| US8139697B2 (en) * | 2008-01-29 | 2012-03-20 | United Microelectronics Corp. | Sampling method and data recovery circuit using the same |
| US8680621B2 (en) * | 2010-05-18 | 2014-03-25 | Freescale Semiconductor, Inc. | Integrated circuit, electronic device and ESD protection therefor |
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| US10395035B2 (en) * | 2016-09-27 | 2019-08-27 | Intel Corporation | Photon emission attack resistance driver circuits |
| US9793258B1 (en) * | 2016-11-04 | 2017-10-17 | United Microelectronics Corp. | Electrostatic discharge device |
| JP2021027060A (ja) * | 2019-07-31 | 2021-02-22 | セイコーエプソン株式会社 | 回路装置、光源装置及び電子機器 |
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|---|---|---|---|---|
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| JP2633746B2 (ja) * | 1991-05-27 | 1997-07-23 | 株式会社東芝 | 半導体装置 |
| JPH05121670A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体入力保護装置 |
| JP2830630B2 (ja) * | 1992-07-23 | 1998-12-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3246807B2 (ja) * | 1993-07-07 | 2002-01-15 | 株式会社東芝 | 半導体集積回路装置 |
| JPH0951078A (ja) * | 1995-05-29 | 1997-02-18 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JPH0955483A (ja) * | 1995-06-09 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-09-30 JP JP26605797A patent/JP4330183B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-23 US US09/045,567 patent/US5905679A/en not_active Expired - Lifetime
- 1998-04-28 TW TW087106489A patent/TW392160B/zh not_active IP Right Cessation
- 1998-04-28 DE DE19819039A patent/DE19819039B4/de not_active Expired - Fee Related
- 1998-06-05 KR KR1019980020815A patent/KR100283542B1/ko not_active IP Right Cessation
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| JP4330183B2 (ja) | 2009-09-16 |
| US5905679A (en) | 1999-05-18 |
| DE19819039B4 (de) | 2004-02-12 |
| KR19990029217A (ko) | 1999-04-26 |
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