KR19990029217A - 입력 신호의 오버슈트, 언더슈트를 피엔 접합을 이용한 회로에 의해 클램프하는 반도체 기억 장치 - Google Patents

입력 신호의 오버슈트, 언더슈트를 피엔 접합을 이용한 회로에 의해 클램프하는 반도체 기억 장치 Download PDF

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Abstract

본 발명에서 외부로부터의 신호를 수신하는 단자(예를 들면, 데이터 입출력 단자 DQj)에 인가된 입력 신호는 입력 신호 배선(102)에 의해 전달된다. P형 기판(120)의 주표면(主表面)에 형성된 P형 웰(130)은 N형 웰(140) 및 3중(triple) N형 웰(150)에 의해 P형 기판(120)과는 전기적으로 분리되어 있다. P형 웰(130) 및 N형 웰(140)은 신호 입력 배선(102)의 전위 레벨을 수신한다. P형 웰(130)의 주표면에는 N형 확산층(134)이 형성되고, N형 확산층(134)은 외부 전원 전위 Vdd를 수신한다.

Description

입력 신호의 오버슈트, 언더슈트를 피엔 접합을 이용한 회로에 의해 클램프하는 반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 고속으로 외부로부터 인가되는 신호에 따라 동작하는 것이 가능한 반도체 기억 장치의 구성에 관한 것이다.
반도체 기억 장치를 고속으로 동작시키기 위해서는 외부로부터 반도체 기억 장치에 입력되는 신호의 상승 및 하강을 급준(急峻)하게 변화시킬 필요가 발생한다.
이 때문에, 반도체 기억 장치에 데이터를 인가하는 외부 장치의 신호 드라이버 회로의 구동력은 높게 설정되는 것으로 된다.
그러나, 실제로 반도체 기억 장치가 실장되어 있는 보드 상의 배선에는 예를 들면, 등가적으로 인덕턴스 성분이 분포 정수로서 기생하고 있다. 이 때문에, 입력 신호의 시간 변화율이 클수록 반도체 기억 장치에 취입되는 신호 파형의 장애(disturbance)가 커지게 된다.
도 12는 반도체 기억 장치 내부에서의 입력 신호 파형의 시간 변화를 나타내는 도면이다.
도면 중 입력 신호의 H 레벨은 전위 VIH의 레벨인 것으로 하고, 입력 신호의 L 레벨은 전위 VIL의 레벨을 갖는 것으로 한다.
시각 t1에 있어서, 입력 신호가 L 레벨로부터 H 레벨로 향하여 상승하기 시작한다. 이 경우, 상술한 바와 같이 반도체 기억 장치 내부에 취입되는 신호 파형은 전위 레벨 VIH를 초과하여 소위 오버슈트(overshoot)하는 파형으로 된다.
마찬가지로 해서, 시각 t2에 있어서는, 입력 신호가 H 레벨로부터 L 레벨로 하강하는 것으로 한다. 이 때에도, 보드 상의 배선에 존재하는 기생 인덕턴스 성분에 의해 입력 신호 파형에는 언더슈트(undershoot)가 존재하는 것이 된다.
그러나, 이러한 오버슈트나 언더슈트가 입력 신호 파형에 존재하면 반도체 기억 장치 동작의 불안정화를 초래하여 이 반도체 기억 장치가 실장되어 있는 보드 상에 구성되는 시스템 자체의 동작의 안정성도 손상되는 것으로 된다.
따라서, 일반적으로는 반도체 기억 장치의 측에 있어서, 입력 신호 파형을 정형화하여 입력 신호의 오버슈트나 언더슈트의 발생을 억제하는 것이 실행된다.
도 13은 반도체 기억 장치에 온칩(on-chip) 내장되는, 입력 파형을 정형화하기 위한 클램프 회로(700)의 구성을 나타내는 회로도이다.
도 13을 참조하면, 입력 패드(702)에 인가된 신호를 전달하는 신호 배선(704)에는 전원 전위 Vdd와의 사이에 N 채널 MOS 트랜지스터 Q1이 마련된다. 신호 배선(704)과 접지 전위 GND 사이에는 또한 N 채널 MOS 트랜지스터 Q2가 마련된다. N 채널 MOS 트랜지스터 Q1의 게이트는 신호 배선(704)과 접속되어 신호 배선(704)으로부터 전원 전위 Vdd를 향하는 방향이 순방향으로 되도록 다이오드 접속되어 있다.
마찬가지로 해서, N 채널 MOS 트랜지스터 Q2의 게이트는 접지 전위 GND와 결합하여, 이 접지 전위 GND로부터 신호 배선(704)으로 향하는 방향이 순방향으로 되도록 다이오드 접속되어 있다.
도 14는 도 13에 도시한 클램프 회로(700)의 단면 구조를 설명하기 위한 단면도이다.
N 채널 MOS 트랜지스터 Q1 및 Q2는 모두 P형 기판(720)의 주표면측에 형성된 P형 웰(722)내에 마련되는 구성으로 되어 있다.
P형 웰(722)은 예를 들면, 외부 전원 전위와 접지 전위를 수신하여 부(負)전압의 기판 전위를 발생하는 기판 전위 발생 회로(도시하지 않음)로부터 공급되는 기판 전위 Vbb에 바이어스되어 있다.
도 13 및 도 14에 도시한 바와 같은 클램프 소자(700)의 구성에서는, 입력 신호의 레벨은 전위 Vdd + Vth(Vth는 N 채널 MOS 트랜지스터 Q1의 경계값 전압)보다 높게 되면 N 채널 MOS 트랜지스터 Q1이 도통 상태로 된다.
이 때, N 채널 MOS 트랜지스터 Q1의 역바이어스(back bias)가 전위 Vbb이기 때문에, 클램프 동작이 행해질 때에는, N 채널 MOS 트랜지스터 Q1의 소스 기판간 전위 Vsb는 Vsb = Vdd + ｜Vbb｜로 된다. 이 때문에, N 채널 MOS 트랜지스터는 큰 기판 효과(large substrate effect)를 받는 것으로 된다. 여기서, ｜Vbb｜는 기판 전위 Vbb의 절대값이다.
따라서, 통상의 기판 바이어스 상태에서 N 채널 MOS 트랜지스터의 경계값 전압 Vth = 0.8 V라고 하면, 이 임계값 전압은 큰 기판 효과에 의해 예를 들면, Vth = 1.2 V 정도까지 상승한다.
이 때문에, 도 13 및 도 14에 도시한 바와 같은 클램프 회로(700)의 구성에서는 클램프 효과가 효율적으로 제공되지 못한다는 문제가 있다.
또한, 도 13 및 도 14에 도시한 구성에서는 입력 서지(input surge)에 대해서도 내성(耐性)이 나쁘다고 하는 문제가 있다. 이것은 클램프 소자가 모두 N 채널 MOS 트랜지스터로 형성되어 있기 때문에 입력 서지에 대해 N 채널 MOS 트랜지스터의 산화막 파괴가 일어나기 때문이다. 이 때문에, 도 13 및 도 14에 도시한 바와 같은 클램프 회로(700)의 구성은 실제로 사용되는 장치에 이용하기 위해서는 문제가 있다.
도 15는 반도체 기억 장치에 온칩 내장되는 클램프 회로의 다른 예의 클램프 회로(800)의 구성을 나타내는 회로도이다.
클램프 회로(800)에 있어서는 신호 배선(704)과 전원 전위 Vdd 사이에는 P 채널 MOS 트랜지스터 Q3이 마련된다.
P 채널 MOS 트랜지스터 Q3의 게이트는 전원 전위 Vdd와 결합하고, 따라서, 이 신호 배선(704)으로부터 전원 전위 Vdd로 향하는 방향이 순방향으로 되도록 다이오드 접속되어 있다.
그 밖의 점은 도 13에 도시한 클램프 회로(700)의 구성과 마찬가지이기 때문에 동일 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
도 16은 도 15에 도시한 클램프 회로(800)의 단면 구조를 설명하기 위한 단면도이다.
P형 기판(720)의 주표면측에 형성되는 N형 웰(820)내에 P 채널 MOS 트랜지스터 Q3이 마련되고, N형 웰(820)에 인접하여 마련되는 P형 웰(822)내에 N 채널 MOS 트랜지스터 Q2가 마련되는 구성으로 되어 있다.
N형 웰(820)은 전원 전위 Vdd에 바이어스되고, P형 웰(822)은 접지 전위 GND에 바이어스되어 있다.
이 때, P형 기판(720)은 접지 전위에 바이어스되어 있을 필요가 있다.
그것은 이하에 설명하는 바와 같은 이유에 의한다.
즉, 도 16에 도시한 클램프 회로(800)의 구성에 있어서는 입력 신호의 전위 레벨이 Vdd + Vbi(전위 Vbi는 PN 접합의 순방향 상승 전압) 이상으로 되면, 입력 신호 배선이 접속된 P 채널 MOS 트랜지스터 Q3의 드레인 영역에 대응하는 P형 확산 영역(824)과 N형 웰(820)이 순방향으로 바이어스된다. 또한, 기판이 P형이기 때문에, P형 확산 영역(824), N형 웰(820) 및 P 기판(720)에 의해 구성되는 PNP 바이폴라 트랜지스터가 턴온(turn on)한다.
이렇게 하여, 클램프 전류는 P형 확산 영역(824)으로부터 P형 기판으로 흐르는 것으로 된다. 따라서, 예를 들면 P 기판(720)에 기판 전위 발생 회로(도시하지 않음)로부터 전위가 공급되어 있으면, 이 기판 전위 발생 회로에 대하여 클램프 전류를 유입하는 것으로 된다.
이러한 클램프 전류가 기판 중에 유입되면, 기판이 정전위(positive potential)로 되어 버린다. 이것은 CMOS 회로의 래치업(latch-up)현상을 유발하는 것으로 되어 DRAM의 정상 동작에 있어서는 치명적이다.
따라서, P형 기판(720)은 접지 전위 GND로 바이어스되어 있을 필요가 있다.
한편, 클램프 소자로서 동작하는 경우, PN 접합은 MOS 트랜지스터보다도 전류 흡수 능력이 크다고 하는 이점이 있다.
따라서, 도 13에 도시한 클램프 회로(700)보다도 클램프 회로(800)의 구성 쪽이 입력 신호의 오버슈트를 억제한다고 하는 점에서는 바람직한 구성이라고 할 수 있다.
도 17은 반도체 기억 장치에 온칩 실장되는 클램프 회로의 또 다른 예의 클램프 회로(900)의 구성을 나타내는 회로도이다.
클램프 회로(900)에 있어서는 입력 신호 배선(704)으로부터 전원 전위 Vdd와의 사이에는 신호 배선(704)으로부터 전원 전위 Vdd로 향하는 방향이 순방향으로 되는 PN 접합 다이오드 Q4가 접속되고, 접지 전위 GND와 입력 신호 배선(704) 사이에는 접지 전위 GND로부터 입력 신호 배선(704)으로 향하는 방향이 순방향으로 되도록 PN 접합 다이오드 Q5가 접속되어 있다.
도 18은 도 17에 도시한 클램프 회로(900)의 단면 구조를 설명하기 위한 단면도이다.
도 18에 있어서는 P형 기판(720)의 주표면측에 형성되는 N 웰(920)에는 전원 전위 Vdd가 공급되고 있다.
한편, N 웰(920)에 인접하여 마련되는 P 웰(922)에는 접지 전위 GND가 공급되고 있다.
입력 신호 배선(704)은 N형 웰(920)의 주표면측에 마련되는 P형 확산 영역(924)과 접속하고, 또한, 입력 신호 배선(704)은 P형 웰(922)의 주표면측에 형성되는 N형 확산 영역(926)과도 접속하고 있다.
이러한 구성으로 함으로써, 도 16에 있어서 설명한 클램프 회로(800)와 마찬가지로 입력 신호의 전위 레벨이 전위 Vdd + Vbi 이상으로 되면, 신호 배선과 접속하는 P형 확산 영역(924)과 N 웰(920)이 순방향으로 바이어스되는 것으로 된다. 이 경우에도, 기판이 P형이기 때문에 P형 확산 영역(924), N 웰(920) 및 P형 기판(720)에 의해 구성되는 PNP 바이폴라 트랜지스터가 턴온하는 것이 된다.
따라서, 도 16의 경우와 마찬가지로 클램프 전류는 P형 확산 영역(924)으로부터 P형 기판(720)으로 흐른다. 즉, 도 18에 도시한 클램프 회로(900)에 있어서도 P형 기판은 접지 전위 GND에 접속하고 있어야 한다.
이 경우, 클램프 소자가 PN 접합 다이오드이기 때문에, MOS 트랜지스터를 이용하는 경우보다도 전류 흡수 능력이 크다. 또한, PN 접합 다이오드를 이용한 경우는, 클램프 소자 중에 산화막이 존재하지 않기 때문에, 입력 서지(input surge)에 의해서 산화막이 파괴되는 일이 없다고 하는 이점도 있다.
따라서, 클램프 회로를 PN 접합 다이오드를 이용하는 것에 의해 구성하는 것의 이점은 크다.
도 19는 반도체 기억 장치, 특히 다이나믹형 랜덤 액세스 메모리(이하, DRAM이라고 함)에 있어서의 메모리 셀 어레이부의 단면 구조를 도시하는 도면이고, 도 20은 메모리 셀 어레이의 구성을 나타내는 평면도이다.
도 19를 참조하면, 우선, P형 기판(720)의 주표면에는 P형 웰(740)이 마련된다. 이 P형 웰(740)내에 메모리 셀이 배치된다.
일반적으로, 각 메모리 셀은 1개의 N 채널 MOS 트랜지스터(750)와, 1개의 메모리 셀 캐패시터(도시하지 않음)에 의해 구성된다.
여기서, N 채널 MOS 트랜지스터(750)는 메모리 셀 캐패시터의 한쪽 전극과, 선택된 비트선쌍의 접속을 개폐하기 위한 트랜지스터로서, 액세스 트랜지스터라고 불린다.
P형 웰(740)은 액세스 트랜지스터의 경계값 전압을 높여 메모리 셀에 축적된 전하의 유지 시간을 길게 하기 위해 접지 전위보다도 낮은 부(負)의 전압 Vbb로 고정되어 있다.
또한, P형 웰(740)내에는 메모리 셀로부터 판독되는 데이터에 따라 선택된 메모리 셀에 접속하는 비트선쌍의 전위 레벨을 증폭하기 위한 N형 MOS 센스 앰프(752)도 마련된다.
P형 웰(740)에 인접하여 N형 웰(742)이 마련된다. 이 N형 웰(742) 영역에는 상술한 N 채널형 MOS 센스 앰프(752)와 동시에, 선택된 메모리 셀 중의 기억 데이터에 따라 비트선쌍의 전위 레벨을 증폭하기 위한 P 채널 MOS형 센스 앰프(754)가 마련된다. N형 웰(742)의 전위 레벨은 P 채널 MOS형 센스 앰프의 전원 전위 Vcc로 고정되어 있다. 여기서, 전원 전위 Vcc는 외부 전원 전압 Vdd를 반도체 기억 장치 중에 탑재된 강압 회로(도시하지 않음)에 의해 강압된 내부 전원 전위를 나타내는 것으로 한다.
또한, P형 웰(740)에 인접하여 또 하나의 N형 웰(744)이 마련된다. 이 N형 웰(744)이 선택된 워드선의 전위 레벨을 구동하기 위한 워드 드라이버 회로를 구성하는 트랜지스터 중, P 채널형 M0S 트랜지스터(756)가 형성되어 있다. 워드선을 구동하는 워드 드라이버가 출력하는 H 레벨은 액세스 트랜지스터에 의한 전압 강하의 영향을 회피하기 위해서, 일반적으로는 내부 전원 전압 Vcc보다도 높은 전압 Vpp의 레벨이 이용된다. 이 전압 Vpp는 반도체 집적 회로 장치 중에 탑재되는 승압 회로에 의해 외부 전원 전압 Vdd로부터 생성된다.
이 N형 웰(744)은 따라서 이 전위 Vpp의 전위 레벨로 고정되어 있다.
다음에, 도 20를 참조하면, 메모리 셀 어레이는 복수의 메모리 셀 블럭으로 분할되어 각 메모리 셀 블럭에 대응하여 센스 앰프 밴드 SAB가 배치되어 있다. 또한, 메모리 셀 블럭의 각각에 대응하여 도 19에 도시한 워드 드라이버 회로가 마련되는 워드 드라이버 밴드 WDB가 센스 앰프 밴드와는 교차하는 방향으로 마련되어 있다.
도 21은 종래 이용되어 온 DRAM의 메모리 셀 어레이 구성의 별도의 예를 도시하는 단면도이다.
도 21에 도시한 메모리 셀 어레이에 있어서도, 그 평면 구성은 도 20에 도시한 메모리 셀 어레이의 구성과 마찬가지로 한다.
도 21에 도시한 구성에 있어서도, P형 기판(720)의 주표면측에 형성된 P형 웰(740)내에 메모리 셀에 포함되는 N 채널형 MOS 트랜지스터(750)와, 센스 앰프를 구성하는 N 채널 MOS 센스 앰프(752)가 마련되고, 또한, 워드 드라이버를 구성하는 N 채널 MOS 트랜지스터(758)도 마련되는 구성으로 되어 있다.
이 P형 웰(740)은 액세스 트랜지스터의 경계값 전압을 높여 메모리 셀에 축적된 전하의 유지 시간을 길게 하기 위해 접지 전위 GND보다도 낮은 부의 전압 Vbb로 고정되어 있다.
또한, P형 웰(740)에 인접하여 N형 웰(742)이 마련된다. N형 웰(742) 중에는 센스 앰프를 구성하는 P 채널 MOS 센스 앰프(754)가 마련된다. N형 웰(742)의 전위 레벨은 내부 전원 전압 Vcc로 고정되어 있다.
여기서, 도 21에 도시한 구성은 도 19에 도시한 구성에 비해서 워드선을 구동하는 워드 드라이버 회로는 N 채널형 MOS 트랜지스터(758)만에 의해 구성되어 있는 점에서 상이하다.
따라서, 도 21에 도시한 구성에 있어서는, 워드 드라이버에는 소위, 셀프 부스트 유형(self-boost type)의 회로를 이용하는 구성으로 되어 있다.
이 때문에, 도 21에 도시한 구성에서는 워드선의 전위 레벨을 구동하는 데 있어서, 워드 드라이버 회로는 프리 차지 동작을 실행한 후 부스트 동작을 실행한다고 하는 순서 시퀀스가 필요하다.
따라서, 워드선을 활성화하는 데 도 19에 도시한 구성에 비하면 시간이 쓸데 없이 걸려 액세스 속도가 늦어진다고 하는 문제가 있다.
여기서, 도 19에 있어서도 도 21에 있어서도, P형 기판의 전위 레벨은 P형 웰의 전위 레벨, 즉, 기판 전위 Vbb로 유지되어 있다.
따라서, 도 19나 도 21에 도시한 바와 같은 구성을 갖는 DRAM에 대하여, 도 15 내지 도 18에 있어서 도시한 클램프 회로(800, 900)를 이용하고자 하면, 이하에 설명하는 바와 같은 문제점이 존재한다.
즉, 도 15에 도시한 클램프 회로(800)에 있어서도, 도 17에 있어서 도시한 클램프 회로(900)에 있어서도, P형 기판의 전위 레벨은 접지 전위 GND인 것이 필요하다.
이것에 대하여, 도 19에 도시한 구성에 있어서도, 도 21에 도시한 구성에 있어서도, P형 기판의 전위 레벨은 기판 전위 Vbb가 아니면 안된다. 따라서, 클램프 회로(800, 900)를 그대로 도 19 또는 도 21에 도시한 DRAM에 적용할 수 없다.
이러한 문제점을 해결하기 위해서, 도 22에 나타내었던 바와 같은 단면 구조를 갖는 DRAM의 구성을 이용하는 것이 가능하다.
즉, 도 22에 도시한 DRAM의 단면 구조에 있어서는 도 19에 도시한 DRAM의 단면 구조와 이하의 점이 상이하다.
즉, 도 22에 도시한 DRAM의 구성에 있어서는 P형 웰(740)이 3중 N형 웰(746)을 도입한 것으로서, P형 기판(720)과 전기적으로 분리되는 구성으로 되어 있다.
즉, 도 22에 도시한 바와 같은 구성으로 함으로써, P형 웰(740)의 전위 레벨은 기판 전위 Vbb로 유지하고, N형 웰(744)의 전위 레벨은 승압 전위 Vpp로 유지하며, 또한 P형 기판의 전위 레벨은 접지 전위로 하는 것이 가능해진다.
그러나, 도 22에 도시한 바와 같은 구성에서는 이하에 설명하는 바와 같은 문제점이 있다.
즉, 도 22에 도시한 구성에서는 P형 웰(740)을 N형 웰이 완전히 둘러싸는 구성으로 하기 위해 P형 웰(740)과 N형 웰(742) 사이의 영역에도 P형 웰(740)에 인접하여 N형 웰(748)이 마련될 필요가 있다.
이 때, N형 웰(744), 3중 N형 웰(746) 및 N형 웰(748)은 완전히 P형 웰(740)을 둘러싸고, 또한, 그 전위 레벨은 승압 전위 Vpp로 유지되는 것으로 된다.
한편, P 채널 MOS 센스 앰프(754)가 마련되는 N형 웰(742)은 전위 레벨이 내부 전원 전위 Vcc로 유지될 필요가 있기 때문에, N형 웰(748)과 N형 웰(742) 사이에는 분리 밴드(780)를 마련할 필요가 있다.
이러한 분리 밴드를 마련하는 것은 도 20에 도시하는 바와 같이 메모리 셀 어레이 중에 센스 앰프 밴드가 복수개 마련되는 구성으로 되어 있는 경우에는 메모리 셀 어레이 면적의 증대를 초래하고 나아가서는 칩 면적의 증대를 초래한다.
P형 웰(740)의 전위 레벨을 기판 전위 Vbb로 하면서 또한 P형 기판의 전위 레벨을 접지 전위 GND로 하기 위해서는 예를 들면 3중 N형 웰(746)의 전위 레벨을 Vcc로 고정한다고 하는 방법도 있다.
이 경우는, P형 웰(740)은 3중 N형 웰(746)과 N형 웰(748)과, 또한, N형 웰(744)과 P형 웰(740) 사이에 마련된 새로운 N형 웰에 의해 완전히 둘러싸이는 것으로, P형 기판과 전기적으로 분리될 필요가 있다.
이 경우는, 워드 드라이버를 구성하는 P 채널 MOS 트랜지스터(756)가 형성되는 N형 웰(744)과 이 P형 웰(740)을 둘러싸기 위해 마련된 새로운 N형 웰 사이에서 분리 밴드가 필요해진다.
따라서, 이 경우도, 도 20에 도시하는 바와 같이 워드 드라이버가 메모리 셀 어레이 중에 복수개 마련되는 구성으로 되어 있는 경우, 메모리 셀 어레이의 면적의 증대, 나아가서는 칩 면적의 증대를 초래한다.
본 발명의 목적은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로서, PN 접합을 이용한 클램프 회로를 탑재하는 것이 가능한 DRAM을 제공하는 것이다.
본 발명의 또 다른 목적은 PN 접합을 이용한 클램프 회로를 탑재한 경우에도, 칩 면적의 증대를 억제하는 것이 가능한 DRAM을 제공하는 것이다.
본 발명은 요약하면, 제 1 도전형의 반도체 기판 상에 형성되는 반도체 기억 장치에 있어서, 입력 패드와, 제 1 전원 패드와, 제 2 전원 패드와, 기판 전위 생성 회로와, 입력 신호 배선과, 제 1 웰 영역과, 제 2 웰 영역과, 제 1 불순물 도핑 영역을 구비한다.
입력 패드는 외부로부터의 신호를 수신한다. 제 1 전원 패드는 제 1 전원 전압을 수신한다. 제 2 전원 패드는 제 2 전원 전압을 수신한다.
기판 전위 생성 회로는 제 1 전원 전위 및 제 2 전원 전위를 수신하여 기판 전위를 생성하고 반도체 기판에 공급한다.
입력 신호 배선은 입력 패드에 인가된 신호를 전달한다. 제 2 도전형의 제 1 웰 영역은 반도체 기판의 주표면에 형성되고, 입력 신호 배선의 전위 레벨을 수신한다. 제 1 도전형의 제 2 웰 영역은 제 1 웰 영역내에, 제 1 웰 영역에 주표면 이외를 둘러싸도록 형성시켜 입력 신호 배선의 전위 레벨을 수신한다. 제 2 도전형의 제 1 불순물 도핑 영역은 제 2 웰 영역의 주표면측에 형성되어 제 2 전원 전위를 수신한다.
본 발명의 다른 국면에 따르면, 제 1 도전형의 반도체 기판 상에 형성되는 반도체 기억 장치에 있어서, 입력 패드와, 제 1 전원 패드와, 제 2 전원 패드와, 기판 전위 생성 회로와, 입력 신호 배선과, 제 1 웰 영역과, 제 2 웰 영역과, 제 2 불순물 도핑 영역을 구비한다.
입력 패드는 외부로부터의 신호를 수신한다. 제 1 전원 패드는 제 1 전원 전위를 수신한다. 제 2 전원 패드는 제 2 전원 전위를 수신한다.
기판 전위 생성 회로는 제 1 전원 전위 및 제 2 전원 전위를 수신하여 기판 전위를 생성하고 반도체 기판에 공급한다.
입력 신호 배선은 입력 패드에 인가된 신호를 전달한다. 제 2 도전형의 제 1 웰 영역은 반도체 기판의 주표면에 형성되어 소정의 전위를 수신한다. 제 1 도전형의 제 2 웰 영역은 제 1 웰 영역내에, 제 1 웰 영역에 주표면 이외를 둘러싸도록 형성되어 제 1 전원 전위를 수신한다.
제 2 도전형의 제 2 불순물 도핑 영역은 제 2 웰 영역의 주표면측에 형성되어 입력 신호 배선의 전위 레벨을 수신한다.
따라서, 본 발명의 주된 이점은 소정의 절대값 이상의 입력 신호가 입력 패드에 인가된 경우, 제 1 또는 제 2 불순물 도핑 영역과, 제 2 웰 영역에서 형성되는 PN 접합이 순방향으로 바이어스되어 입력 신호 배선의 전위 레벨은 클램프되는 것이다. PN 접합을 이용한 클램프 회로이기 때문에, 전류 흡수 능력은 높고, 또한 서지 입력에 대해서의 내성이 높다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
도 1은 본 발명의 실시예 1의 반도체 기억 장치(1000)의 구성을 나타내는 개략적인 블럭도,
도 2는 도 1에 도시하는 1개의 메모리 셀 플레인(plain)의 구성을 구체적으로 도시하는 도면,
도 3은 도 2에 도시하는 센스 앰프 밴드의 배치를 구체적으로 도시하는 도면,
도 4는 본 발명의 실시예 1의 클램프 회로(clamp circuit)(100)의 구성을 나타내는 단면도,
도 5는 본 발명의 실시예 2의 클램프 회로(200)의 구성을 나타내는 단면도,
도 6은 본 발명의 실시예 3의 클램프 회로(300)의 구성을 나타내는 단면도,
도 7은 도 6에 도시한 클램프 회로(300)의 구성을 나타내는 평면도,
도 8은 실시예 3의 변형예 1의 평면 패턴을 나타내는 도면,
도 9는 실시예 3의 변형예 2의 평면 패턴을 나타내는 도면,
도 10은 실시예 3의 변형예 3의 평면 패턴을 나타내는 도면,
도 11은 실시예 3의 클램프 회로와 DRAM을 동일 기판 상에 형성한 경우의 단면 구조를 나타내는 도면,
도 12는 입력 신호의 시간 변화를 나타내는 타이밍차트,
도 13은 종래의 클램프 회로(700)의 구성을 나타내는 회로도,
도 14는 도 13에 도시한 클램프 회로(700)의 구성을 나타내는 단면도,
도 15는 종래의 클램프 회로(800)의 구성을 나타내는 회로도,
도 16은 도 15에 도시한 클램프 회로(800)의 구성을 나타내는 단면도,
도 17은 종래의 클램프 회로(900)의 구성을 나타내는 회로도,
도 18은 도 17에 도시한 클램프 회로(900)의 구성을 나타내는 단면도,
도 19는 종래의 DRAM의 구성을 나타내는 단면도,
도 20은 종래의 DRAM의 메모리 셀의 평면 패턴을 나타내는 도면,
도 21는 종래의 DRAM의 다른 구성을 나타내는 단면도,
도 22는 종래의 DRAM의 다른 예를 도시하는 단면도.
도면의 주요 부분에 대한 부호의 설명
3 ; 어드레스 버퍼 4 ; ATD 발생 회로
5 ; PAE 발생 회로 6 ; IOEQ 발생 회로
7, 8 ; 판독 드라이버 10 ; 제어 회로
11 ; 드라이버 12 ; 입력 버퍼
13 ; 출력 버퍼 16 ; 행 선택 회로
18 ; 열 선택 회로
GIOa, GIOb, GIOc, GIOd ; 전역(global) IO선쌍
LIOa, LIOb, LIOc, LIOd ; 국부(local) IO선쌍
SABN, SABN+1 ; 센스 앰프 밴드 MRBN ; 행 블럭
CSL ; 열 선택선 100, 200, 300 ; 클램프 회로
120, 220, 320 ; P형 기판 130, 230, 330 ; P형 웰
140, 240 ; N형 웰 150, 250 ; 3중 N형 웰
122, 222 ; P형 확산층 132, 232 ; P형 확산층
134, 234 ; N형 확산층 142, 242 ; N형 확산층
1000 ; 반도체 기억 장치
(실시예 1)
도 1은 본 발명의 실시예 1의 반도체 기억 장치(1000)의 구성을 나타내는 개략적인 블럭도이다.
도 1을 참조하면, 반도체 기억 장치(1000)는 세로변(lengthwise) 방향 및 가로변(widthwise) 방향에 따라 각각 존재하는 중앙 영역 CR1 및 CR2에 의해 서로 분리되는 4개의 메모리 셀 플레인 M#0∼M#3을 포함한다.
메모리 셀 플레인 M#0∼M#3 각각은, 예를 들면, 16M 비트의 기억 용량을 갖는다. 즉, 이 경우, 반도체 기억 장치(1000)는 64M 비트의 기억 용량을 구비한다.
반도체 기억 장치(1000)는 각 메모리 셀 플레인에 대응하여 뒤에 설명하는 바와 같이 외부로부터 인가되는 어드레스 신호에 따라 메모리 셀을 선택하기 위해 행 선택 회로(16)(로우 프리디코더(row predecoder), 로우 디코더 및 워드선 드라이버) 및 열 선택 회로(18)(컬럼 프리디코더(column predecoder), 컬럼 디코더 및 IO 게이트)가 마련된다.
또한, 뒤에 설명하는 바와 같이, 도 1에 있어서는, 워드선 드라이버 등은 메모리 셀 플레인의 세로변의 한쪽측에만 존재하는 것으로 하고 있지만, 실제로는 메모리 셀 플레인 중에 복수의 띠형상으로 배치되어 있다.
메모리 셀 플레인 M#0∼M#3 각각은, 예를 들면, 16개의 열(列)그룹으로 분할되고, 또한 대응하는 열 그룹마다 전역 IO선쌍 GIOP가 배치된다. 메모리 셀 플레인 M#0∼M#3 각각에 있어서는, 그들이 선택되어 있는 경우, 각 열그룹에 있어서 1 비트의 메모리 셀이 선택되어 선택 메모리 셀의 전역 IO선쌍 GIOP와 결합된다.
반도체 기억 장치(1000)는, 또한, 전역(global) IO선쌍 GIOP에 대응하여 마련되고, 대응하는 전역 IO선쌍 GIOP와 데이터의 입출력을 행하는 프리앰프/기입 버퍼(7)와, 프리앰프/기입 버퍼(7)에 대응하여 마련되고, 대응하는 프리 앰프로부터 인가된 내부 판독 데이터를 증폭하여 대응하는 판독 데이터 버스 RDAB(RDABa∼RDABd)로 전달하는 판독 드라이버(8)와, 판독 데이터 버스 RDABa∼RDABd 상의 신호를 수신하여, 공급된 신호를 선택적으로 출력 버스 RDB를 거쳐 출력 버퍼(13)로 전달하는 드라이버 회로(11)를 포함한다.
프리앰프/기입 버퍼(7)에 의해 메모리 셀 플레인 M#0∼M#3 각각에 있어서, 선택된 열그룹의 메모리 셀 데이터가 판독 드라이버(8)를 거쳐 대응하는 판독 데이터 버스 RDABa∼RDABd 상으로 전달된다.
입력 데이터 버스 WD를 거쳐 프리앰프/기입 버퍼(7)의 기입 버퍼가 입력 버퍼(12)에 결합된다. 메모리 셀 플레인 M#0∼M#3 중 선택된 메모리 셀 플레인에 대응하는 기입 버퍼(7)가 활성 상태로 되고, 선택된 메모리 셀 플레인에 있어서 선택된 열그룹에 포함되는 선택 메모리 셀에 대하여 기입 버퍼(7)를 거쳐 데이터가 기입된다.
반도체 기억 장치(1000)는, 또한, 외부로부터 인가되는 어드레스 신호를 수신하여 내부 어드레스 신호를 생성하는 어드레스 버퍼(3)와, 어드레스 버퍼(3)로부터 인가되는 내부 어드레스 신호(내부 컬럼 어드레스 신호)의 변화를 검출하여 어드레스 변화 검출 신호 ATD를 발생하는 ATD 발생 회로(4)와, ATD 발생 회로(4)로부터의 어드레스 변화 검출 신호 ATD에 응답하여 프리앰프/기입 버퍼(7)에 포함되는 프리앰프를 활성화하기 위한 프리앰프 인에이블 신호 PAE를 발생하는 PAE 발생 회로(5)와, ATD 발생 회로(4)로부터의 어드레스 변화 검출 신호 ATD에 응답하여 전역 IO선쌍 GIOP을 등화(equalization)하기 위한 등화 지시 신호 IOEQ를 발생하는 IOEQ 발생 회로(6)와, 외부로부터 인가되는 행 어드레스 스트로브 신호 /RAS와, 열 어드레스 스트로브 신호 /CAS와, 기입 인에이블 신호 /WE와, 어드레스 버퍼로부터 인가되는 내부 어드레스 신호를 수신하여 DRAM(1000)의 동작을 제어하기 위한 신호를 출력하는 제어 회로(10)를 포함한다.
여기서, 전역 IO선쌍 GIOP는 상보 신호선쌍으로 구성되어 있고, 서로 상보인 데이터 신호를 전달한다. 등화 신호 IOEQ에 의해 전역 IO선쌍 GIOP의 전역 IO선의 전위가 동등하게 된다.
반도체 기억 장치(1000)는, 또한, 외부로부터 인가되는 전원 전위 Vdd를 수신하여 이 외부 전원 전위 Vdd보다도 낮은 내부 전원 전압 Vcc를 발생하는 내부 강압 회로(29)와, 외부 전원 전위 Vdd와 접지 전위 Vss를 수신하여 부(負)전위인 기판 전위 Vbb를 발생하는 기판 전위 발생 회로(30)와, 외부 전원 전위 Vdd와 접지 전위 Vss를 수신하여 외부 전원 전위 Vdd보다도 승압된 승압 전위 Vpp를 출력하는 승압 회로(31)를 포함한다.
내부 전원 전위 Vcc는 메모리 셀 플레인 M#0∼M#3을 구동하는 회로(비트선의 충방전을 행하는 센스 앰프) 및 어레이 내부의 P 채널 M0S 트랜지스터가 형성되는 웰에 인가된다.
출력 버퍼(13) 및 입력 버퍼(12)는 공통의 데이터 입출력 단자 DQ0∼DQi를 거쳐 장치 외부와의 데이터의 입출력을 실행한다.
또한, 입력 버퍼(12)와 데이터 입출력 단자 DQj(j=0∼i) 사이에는 입력 신호 레벨의 클램프 동작을 실행하는 클램프 회로(100)가 마련된다. 또한, 이러한 클램프 회로(100)는 외부로부터의 신호를 수신하는 입출력 단자에 각각 마련되는 구성으로 되어 있다.
구체적으로는, 어드레스 신호 입력 단자나 외부 제어 신호(신호 /RAS, /CAS, /WE 등)가 인가되는 입출력 단자에도 각각 클램프 회로(100)가 마련된다.
단, 이하에서는 설명을 간단하게 하기 위해 데이터 입출력 단자 DQj에 대응하여 마련되는 클램프 회로(100)를 예로 들어 설명하는 것으로 한다.
도 2는 1개의 메모리 셀 플레인 M#(이하, M#0∼M#3을 총칭하는 경우, M#이라고 기재함)에 관련되는 부분의 구성을 보다 상세하게 도시한 도면이다.
도 2에 있어서 메모리 셀 플레인 M#은 열 방향을 따라 16개의 행 블럭 MRB0∼MRB15로 분할된다. 메모리 셀 플레인 M#은 또한 행 방향을 따라 16개의 열 블럭 MCB0∼MCB15로 분할된다.
즉, 메모리 셀 플레인 M#은 행 블럭 MRBn(n=0∼15)과 열 블럭 MCBn(n=0∼15)이 교차하는 영역마다, 메모리 셀 블럭 MCnn을 포함하는 구성으로 되어 있다. 메모리 셀 블럭 MCnn 각각에 있어서, 64K 비트의 메모리 셀이 행 및 열의 매트릭스형상으로 배치된다.
행 블럭 MRB0∼MRB15 각각의 사이의 영역에, 외부 어드레스 신호에 따라 선택된 메모리 셀의 데이터의 검지 및 증폭을 실행하는 센스 앰프를 갖는 센스 앰프 밴드 SAB1∼SAB15가 배치된다.
행 블럭 MRB0∼MRB15의 외측에, 또한 센스 앰프 밴드 SAB0 및 SAB16이 각각 배치된다.
1개의 행 블럭 MRBn(n=0∼15)는 그 양측에 배치된 센스 앰프 밴드 SABn 및 SAB(n+1)에 포함되는 센스 앰프에 의해, 선택된 한줄에 접속되는 메모리 셀의 데이터의 검지 및 증폭이 행해진다.
따라서, 센스 앰프 밴드 SAB1∼SAB15는 2개의 행 블럭에 의해 공유되는 구성으로 되어 있다.
열 블럭 MCB0∼MCB15 각각의 사이의 영역에, 외부 어드레스 신호에 따라 선택된 워드선의 활성화를 실행하는 워드 드라이버를 갖는 워드 드라이버 밴드 WD1∼WD15가 배치된다.
열 블럭 MCB0∼MCB15의 외측에 또한 워드 드라이버 밴드 WD0 및 WD16이 각각 배치된다.
1개의 열 블럭 MCBn(n=0∼15)에서는 그 양측에 배치된 워드 드라이버 밴드 WDn 및 WD (n+1)에 포함되는 워드 드라이버에 의해 선택된 행에 대응하는 워드선의 활성화가 행해진다.
따라서, 워드 드라이버 밴드 WD1∼WD15는 2개의 열 블럭에 의해 공유되는 구성으로 되어 있다.
도 3은 도 2에 도시하는 센스 앰프 밴드 SABN 및 SABN+1의 구성을 보다 구체적으로 도시하는 회로도이다.
도 3에 있어서, 1개의 열 선택선 CSL에 관련하는 부분의 구성이 대표적으로 나타나 있다.
외부로부터의 어드레스 신호에 따라 선택된 열 블럭에 있어서의 열 선택선 CSL만이 선택 상태, 즉 그 전위 레벨이 H 레벨로 된다.
1개의 열 선택선 CSL에 대하여, 예를 들면 4개의 비트선쌍 BLP0∼BLP3이 배치된다. 비트선쌍 BLP0∼BLP3은 각각 서로 상보인 신호를 전달하는 비트선 BL 및 /BL을 포함한다. 비트선쌍 BLP0∼BLP3과 워드선 WL의 교차부에 각각 대응하는 메모리 셀 MC가 배치된다.
도 3에 있어서는, 비트선 BL과 특정한 워드선 WL의 교차부에 대응하여 메모리 셀 MC가 배치되는 상태를 일례로서 나타낸다.
메모리 셀 MC는 워드선 WL에 의해 도통 상태로 되는 액세스 트랜지스터와, 이 액세스 트랜지스터에 의해 대응하는 비트선과 한쪽 전극이 접속되는 메모리 셀 캐패시터를 포함한다.
메모리 셀 캐패시터의 다른쪽 전극에는 셀 플레이트 전위 Vcp(일반적으로는, 전위 Vcc의 절반 크기의 전위)가 공급된다.
비트선쌍 BLP0 및 BLP2는 비트선 분리 제어 신호 BRIb에 응답하여 도통하는 분리 게이트 TGa0 및 TGa2를 거쳐 센스 앰프 밴드 SABN에 포함되는 센스 앰프 SA0 및 SA2에 각각 접속된다.
비트선쌍 BLP1 및 BLP3은 비트선 분리 제어 신호 BLIa에 응답하여 도통하는 분리 게이트 TGa1 및 TGa3을 거쳐 센스 앰프 밴드 SABN+1에 포함되는 센스 앰프 SA1 및 SA3에 각각 접속된다.
센스 앰프 밴드 SABN에 포함되는 센스 앰프 SA는 분리 제어 신호 BLIb에 응답하여 도통하는 분리 게이트 TGb0 및 TGb2를 거쳐 행 블럭 MRB(N-1)에 포함되는 비트선쌍에 각각 접속된다.
센스 앰프 밴드 SABN+1에 포함되는 센스 앰프 SA는 분리 제어 신호 BRIa에 응답하여 도통하는 분리 게이트 TGb1 및 TGb3을 거쳐 행 블럭 MRBN+1에 포함되는 비트선쌍에 접속된다.
센스 앰프 SA는 각 비트선쌍에 대응하여 마련되고, 또한 인접하는 행 블럭의 비트선쌍에 의해 공통된다. 1개의 행 블럭 MRBN에 있어서, 센스 앰프 SA는 비트선쌍의 양측에 교대로 배치되고, 소위 교대 배치형 공유 센스 앰프 배치의 구성을 취하고 있다.
센스 앰프 밴드 SABN에 있어서는 국부(local) IO선쌍 LIOa 및 LIOb가 워드선 WL에 평행하게 배치되고, 또한 1개의 열 블럭에 걸쳐 존재한다.
센스 앰프 밴드 SABN+1에 있어서는 국부 IO선쌍 LIOc 및 LIOd가 마찬가지로 배치되어 있다.
센스 앰프 SA0∼SA3 각각 대하여, 열 선택선 CSL 상의 신호 전위에 응답하여 도통하는 열 선택 게이트 IG0∼IG3이 마련된다. 이들 열 선택 게이트 IG0∼IG3은 대응하는 열 선택선 CSL 상의 신호 전위가 선택 상태를 나타내는 H 레벨일 때에 도통하여 센스 앰프 SA0∼SA3을 각각 국부 IO선쌍 LIOa∼LIOd에 접속한다.
행 블럭 MRBN이 선택 상태로 된 때에는 비트선 분리 제어 신호 BLIa 및 BRIb가 H 레벨로 되어 비트선 분리 제어 신호 BRIa 및 BLIb가 L 레벨로 된다. 이것에 의해서, 비트선쌍 BLP0∼BLP3은 각각 센스 앰프 SA0∼SA3에 접속된다.
스탠 바이 상태에 있어서는, 비트선 분리 제어 신호 BLIa, BLIb, BRIa 및 BRIb는 모두 H 레벨로 되어 분리 제어 게이트 TGa0∼TGa3 및 TGb0∼TGb3은 모두 도통 상태로 된다.
한편, 판독 동작 등에 있어서는 선택된 행 블럭만을 센스 앰프 SA에 접속함으로써, 센스 앰프 SA에 접속되는 비트선쌍의 용량을 경감하여 고속의 센스 동작 및 센스 노드로의 충분한 판독 전압(메모리 셀의 판독 데이터)의 전달을 가능하게 하는 구성으로 되어 있다.
이 국부 IO선쌍 LIOa∼LIOd가 각각 도시하지 않은 대응하는 열그룹에 배치된 전역 IO선쌍 GIOa∼GIOd에 접속된다.
도 4는 도 1에 도시한 입력 버퍼(12)에 있어서, 데이터 입출력 단자 DQj(j=0∼i) 각각에 대응하여 마련되는 클램프 회로(100)의 구성을 나타내는 단면도이다.
클램프 회로(100)에 있어서는 기판 전위 발생 회로(30)에 의해 공급되는 기판 전위 Vbb가 P형 확산 영역(122)을 거쳐 공급되고 있다.
P형 기판(120)의 주표면측에는 P형 웰(130)이 마련되고, 이 P형 웰(130)의 주위를 둘러싸도록 N형 웰(140)이 형성되고, P형 웰(150) 기저부의 기판 중에는 3중 N형 웰(150)이 마련된다. 따라서, P형 웰(130)은 N형 웰(140)과 3중 N형 웰(150)에 의해 그 주표면측을 제외하고 완전히 둘러싸는 구성으로 되어 있다.
도 4에 도시한 클램프 회로(100)에 있어서는, 또한, 데이터 입출력 단자 DQj로부터의 입력 신호(전위 레벨:Vin)를 전달하는 입력 신호 배선(102)과 N형 웰(140)은 N형 웰(140)의 주표면측에 형성되는 N형 확산 영역(142)을 거쳐 접속되어 있다.
또한, 입력 신호 배선(102)과, P형 웰(130)은 P형 웰의 주표면측에 형성되는 P형 확산 영역(132)을 거쳐 전기적으로 접속되어 있다.
또한, P형 웰(130)의 주표면측에는 N형 확산 영역(134)이 마련되고 이 N형 확산 영역(134)에는 외부 전원 전위 Vdd가 인가되는 구성으로 되어 있다.
도 4에 도시한 클램프 회로(100)에 있어서는 이상과 같은 구성으로 함으로써, 입력 신호가 오버슈트하여 그 전위 레벨이 전위 Vdd + Vbi(Vbi는 PN 접합의 상승 전압)보다도 높게 되면, 외부 전원 전위 Vdd가 공급되는 N형 확산 영역(134)과 P형 웰(130)이 순방향으로 바이어스되는 것으로 된다. 이 때문에, N형 확산 영역(134)으로부터 전자가 P형 웰로 유입되게 된다. 이렇게 하여 P형 웰(130)에 주입된 전자는 P형 웰(130), 또는 주위의 N형 웰(140) 또는 3중 N형 웰(150)에 전부 흡수되어 오버슈트가 클램프된다.
또한, P형 기판(120)에는 완전히 전류가 유입되지 않기 때문에, P형 기판의 전위는 기판 전위 Vbb로 하는 것이 가능하다.
이상과 같은 클램프 회로(100)의 구성으로 함으로써, 입력 신호가 오버슈트하려고 할 때에, 그 입력 신호를 전달하는 입력 신호 배선(102)의 전위 레벨을 클램프하는 클램프 회로(100)를, P형 기판(120)의 전위 레벨을 부전위인 기판 전위 Vbb로 한 채로 실현하는 것이 가능하다.
따라서, 클램프 회로(100)는 예를 들면, 도 19에 도시한 바와 같은 DRAM이 형성되는 P형 기판 상에 동시에 형성하는 것이 가능하다.
(실시예 2)
도 5는 본 발명의 실시예 2의 클램프 회로(200)의 구성을 나타내는 단면도이다.
도 5를 참조하면, P형 기판(120)은 그 주표면측에 형성되는 P형 확산 영역(222)을 거쳐 기판 전위 발생 회로(30)로부터 기판 전위 Vbb의 공급을 수신하고 있다.
P형 기판(120)의 주표면측에는 P형 웰(230)이 형성되어 있다.
P형 웰(230)의 주위를 둘러싸도록 N형 웰(240)이 형성되고, P형 웰(230)의 기저면과, P형 기판(220)의 경계 영역에는 3중 N형 웰(250)이 형성되어 있다.
따라서, P형 웰(230)은 N형 웰(240) 및 3중 N형 웰(250)로부터 그 주표면측을 제외하고, 완전히 둘러싸는 구성으로 이루어진다.
N형 웰(240)은 그 주표면측에 형성된 N형 확산 영역(242)을 거쳐 접지 전위 GND를 수신하고 있다.
P형 웰(230)도 그 주표면측에 형성된 P형 확산 영역(232)을 거쳐 접지 전위 GND를 수신하고 있다.
또한, P형 웰(230)의 주표면측에는 N형 확산 영역(234)이 형성되어 있다.
N형 확산 영역(234)은 외부로부터의 신호를 수신하는 단자(예를 들면, 데이터 입출력 단자 DQj)로부터의 입력 신호를 전달하는 입력 신호 배선(102)과 전기적으로 결합하고 있다.
이상과 같은 구성으로 함으로써, 입력 신호의 전위 레벨이 -Vbi 이하가 되면, N형 확산 영역(234)과 P형 웰(230)이 순방향으로 바이어스되는 것으로 된다.
이 때문에, 전자(electron)가 N형 확산 영역(234)으로부터 P형 웰(230)로 유입된다. 이들 전자는 P형 웰(230), N형 웰(240), 3중 N형 웰(250)에 전부 흡수되어 입력 신호는 접지 전위 GND에 클램프된다.
이러한 구성에서는, P형 기판(120)에는 클램프 동작 중에 전류가 흐르지 않기 때문에 P형 기판의 전위 레벨은 기판 전위 Vbb로 하는 것이 가능하다.
이것에 대하여, 만일 3중 N형 웰(250)이 존재하지 않는 경우는 P형 웰(230)의 전위 레벨은 전위 Vbb로 된다. 이 때문에, 입력 신호의 레벨이 -｜Vbb｜-Vbi 이하가 되지 않으면, N형 확산층(234) 및 P형 웰(230)로 구성되는 PN 접합은 순방향으로 되지 않아서 클램프 회로(200)의 클램프 특성은 열화해 버린다.
따라서, 도 5에 도시한 바와 같은 구성으로 함으로써, P형 기판의 전위 레벨을 기판 전위 Vbb로 유지한 채로, 입력 신호 배선(102)의 전위 레벨의 접지 전위측으로의 클램프 특성도 향상시키는 것이 가능해진다.
또, 이상의 설명에서는 N형 웰(240) 및 3중 N형 웰(250)의 전위 레벨은 접지 전위 GND로 유지되는 것으로 하였다.
그러나, 본 발명은 이러한 경우에 한정되는 일없이, 예를 들면, P형 웰(230)의 전위 레벨을 접지 전위 GND로 하여 N형 웰(240) 및 3중 N형 웰(250)의 전위 레벨을 외부 전원 전위 Vdd로 하는 것도 가능하다.
(실시예 3)
도 6은 본 발명의 실시예 3의 클램프 회로(300)의 구성을 나타내는 단면도이다.
클램프 회로(300)의 구성은 실시예 1에서 나타낸 외부 전원 전위 Vdd측에 대한 클램프 회로(100)와, 접지 전위 GND측에 대한 클램프 회로(200)를 양쪽 모두 외부로부터의 신호를 수신하는 단자(예를 들면, 데이터 입출력 단자 DQj)로부터의 신호를 전달하는 입출력 신호 배선(102)에 접속하는 구성으로 한 것이다.
단, 도 6에 있어서는 P형 웰(130)에 있어서 P형 확산 영역(132)은 N형 확산 영역(134)의 양측에 마련된다.
또한, P형 웰(230)에 있어서 N형 확산 영역(234)은 P형 확산 영역(232)의 양측에 마련된다.
그외, 실시예 1의 클램프 회로(100) 및 실시예 2의 클램프 회로(200)와 동일 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
도 6에 도시한 바와 같은 구성으로 함으로써, 클램프 회로(300)는 입력 신호의 전위 레벨이 외부 전원 전위 Vdd에 대해 오버슈트한 경우에도, 접지 전위 GND에 대해 언더슈트한 경우에도, 입력 신호 배선(102)의 전위 레벨을 클램프하는 것이 가능하다.
또한, 이 경우, 기판(120)의 전위 레벨은 기판 전위 발생 회로(30)로부터 공급되는 기판 전위 Vbb로 유지하는 것이 가능하다.
도 7은 도 6에 도시한 클램프 회로의 구성의 평면 패턴의 일례를 도시하는 도면이다.
도 7 중의 BB' 단면이 도 6에 도시한 클램프 회로(300)의 단면 구조에 대응한다.
도 7에 있어서는 P형 웰(130)을 둘러싸도록 N형 웰(140)이 형성되어 있다.
P형 웰(130)에는 그 세로변 방향에 따라 직사각형상을 갖는 P형 확산 영역(132)이 2개 마련된다.
또한, 이 2개의 P형 확산 영역(132)에 끼워지도록 P형 웰(130)의 세로변 방향으로 걸쳐 N형 확산 영역(134)이 형성되어 있다.
N형 웰(140)에 있어서도, P형 웰을 둘러싸도록 N형 확산 영역(142)이 형성되어 있다.
한편, P형 웰(230)을 둘러싸도록 N형 웰(240)이 형성되어 있다.
P형 웰 영역(230) 중에는 그 세로변 방향을 따라 직사각형상을 갖는 N형 확산 영역(234)이 2개 형성되어 있다.
N형 확산 영역(234)에 끼워지도록 P형 웰(230)의 세로변 방향을 따라 P형 확산 영역(232)이 마련된다.
또한, N형 웰(240)에는 P형 웰(230)을 둘러싸도록 N형 확산 영역(242)이 마련된다.
도 7에 도시한 구성에 있어서는 N형 확산 영역(134)에 대하여 금속 배선(402)에 의해 외부 전원 전위 Vdd가 공급되고 있다.
한편, N형 웰(240)에 대해서는 확산 영역(242)을 거쳐 금속 배선(404)으로부터 접지 전위 GND가 공급되고 있다.
P형 웰(230)에 대해서는 P형 확산 영역(232)을 거쳐 금속 배선(404)으로부터 접지 전위 GND가 공급되고 있다.
또한, 입력 신호 배선(102)은 N형 확산 영역(142)을 거쳐 N형 웰(140)과, P형 확산 영역(132)을 거쳐 P형 웰(130)과 접속되어 있다.
또한, 입력 신호 배선(102)은 N형 확산 영역(234)과 접속되어 있다.
이러한 구성으로 함으로써, 도 6에 도시한 단면 구조를 갖는 클램프 회로(300)를 실현하는 것이 가능해진다.
(실시예 3의 변형예 1)
도 8은 도 6에 도시한 클램프 회로와 마찬가지의 기능을 갖는 구성을 실현하는 상이한 배선 패턴을 도시하는 도면이다.
도 8에 있어서는 P형 웰(130)을 둘러싸도록 N형 웰(140)이 형성되어 있다.
P형 웰(130)에는 그 세로변 방향에 따라 직사각형상을 갖는 N형 확산 영역(134)이 2개 마련된다.
또한, 이 2개의 N형 확산 영역(134)에 끼워지도록 P형 웰(130)의 세로변 방향을 따라서 P형 확산 영역(132)이 형성되어 있다.
N형 웰(140)에 있어서도 P형 웰을 둘러싸도록 N형 확산 영역(142)이 형성되어 있다.
입력 신호 배선(102)은 N형 확산 영역(142)을 거쳐 N형 웰(140)과, P형 확산 영역(132)을 거쳐 P형 웰(130)과 각각 접속되어 있다.
N형 확산 영역(134)에는 금속 배선(402)으로부터 전원 전위 Vdd가 공급된다.
한편, P형 웰(230) 및 N형 웰(240) 부분의 구성은 도 7에 도시한 구성과 마찬가지이기 때문에 동일 부분에는 동일 부호를 부여하고 설명은 반복하지 않는다.
이러한 구성으로 함으로써, 도 6에 도시한 단면 구조를 갖는 클램프 회로(300)와 마찬가지의 기능을 갖는 클램프 회로를 실현하는 것이 가능해진다.
(실시예 3의 변형예 2)
도 9는 도 6에 도시한 클램프 회로와 마찬가지의 기능을 갖는 클램프 회로의 평면 패턴의 다른 예를 도시하는 평면도이다.
도 9에 있어서는 P형 웰(230)을 둘러싸도록 N형 웰(240)이 형성되어 있다.
P형 웰(230)에는 그 세로변 방향을 따라 직사각형상을 갖는 P형 확산 영역(232)이 2개 마련된다.
또한, 이 2개의 P형 확산 영역(232)에 끼워지도록 P형 웰(230)의 세로변 방향을 따라서 N형 확산 영역(234)이 형성되어 있다.
N형 웰(240)에 있어서도 P형 웰(230)을 둘러싸도록 N형 확산 영역(242)이 형성되어 있다.
N형 확산 영역(234)은 입력 신호 배선(102)과 접속하고 있다.
또한, P형 웰(230)은 P형 확산 영역(232)을 거치고, N형 웰(240)은 N형 확산 영역(242)을 거쳐서, 각각 금속 배선(404)으로부터 접지 전위 GND가 공급된다.
한편, P형 웰(130) 및 N형 웰(140) 부분의 구성은 도 7에 도시한 구성과 마찬가지이기 때문에 동일 부분에는 동일 부호를 부여하고 설명은 반복하지 않는다.
이러한 구성으로 함으로써, 도 6에 도시한 단면 구조를 갖는 클램프 회로(300)와 마찬가지의 기능을 갖는 클램프 회로를 실현하는 것이 가능해진다.
(실시예 3의 변형예 3)
도 10은 도 6에 도시한 클램프 회로(300)와 마찬가지의 기능을 갖는 클램프 회로의 평면 패턴의 다른 예를 도시하는 평면도이다.
도 10에 있어서는, P형 웰(130)을 둘러싸도록 N형 웰(140)이 형성되어 있다.
P형 웰(130)에는 그 세로변 방향을 따라 직사각형상을 갖는 N형 확산 영역(134)이 2개 마련되어 있다.
또한, 이 2개의 N형 확산 영역(134)에 끼워지도록 P형 웰(130)의 세로변 방향을 따라서 P형 확산 영역(132)이 형성되어 있다.
N형 웰(140)에 있어서도 P형 웰을 둘러싸도록 N형 확산 영역(142)이 형성되어 있다.
입력 신호 배선(102)은 N형 확산 영역(142)을 거쳐 N형 웰(140)과, P형 확산 영역(132)을 거쳐 P형 웰(130)과 각각 접속되어 있다.
N형 확산 영역(134)은 금속 배선(402)으로부터 전원 전위 Vdd가 공급된다. 한편, P형 웰(230) 및 N형 웰(240) 부분의 구성은 도 9에 도시한 구성과 마찬가지이기 때문에 동일 부분에는 동일 부호를 부여하고 설명은 반복하지 않는다.
이러한 구성으로 함으로써, 도 6에 도시한 단면 구조를 갖는 클램프 회로(300)와 마찬가지의 기능을 갖는 클램프 회로를 실현하는 것이 가능해진다.
도 11은 도 6에 도시한 클램프 회로(300)를 도 19에 도시한 바와 같은 DRAM 회로와 동일 기판 상에 형성한 경우의 구성을 나타내는 단면도이다.
도 19에 도시한 DRAM 및 도 6에 도시한 클램프 회로(300)의 구성과 동일 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
이상과 같은 구성으로 함으로써, DRAM을 형성하고 있는 기판 상에 PN 접합을 이용하여 전원 전위측에 대한 오버슈트 및 접지 전위측에 대한 언더슈트 모두를 클램프하는 것이 가능한 클램프 회로를 탑재하는 것이 가능해진다.
따라서, 입력 서지 등에 대한 내성이 강하고, 클램프 능력이 큰 클램프 회로를 DRAM과 동일 기판상에 형성하는 것이 가능해진다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
본 발명은 PN 접합을 이용한 클램프 회로를 탑재하는 것이 가능한 DRAM을 제공할 수 있다.
본 발명의 또 다른 효과는 PN 접합을 이용한 클램프 회로를 탑재한 경우에도 칩 면적의 증대를 억제하는 것이 가능한 DRAM을 제공할 수 있다.

Claims (3)

  1. 제 1 도전형의 반도체 기판 상에 형성되는 반도체 기억 장치에 있어서,
    외부로부터의 신호를 수신하는 입력 패드와,
    제 1 전원 전위를 수신하는 제 1 전원 패드와,
    제 2 전원 전위를 수신하는 제 2 전원 패드와,
    상기 제 1 전원 전위 및 상기 제 2 전원 전위를 수신하여, 기판 전위를 생성하고, 상기 반도체 기판에 공급하는 기판 전위 생성 수단(30)과,
    상기 입력 패드에 인가된 신호를 전달하는 입력 신호 배선(102)과,
    상기 반도체 기판의 주표면에 형성되고, 상기 입력 신호 배선의 전위 레벨을 수신하는 제 2 도전형의 제 1 웰 영역(140, 142, 150)과,
    상기 제 1 웰 영역내에, 상기 제 1 웰 영역에 상기 주표면 이외를 둘러싸도록 형성되고, 상기 입력 신호 배선의 전위 레벨을 수신하는 상기 제 1 도전형의 제 2 웰 영역(130)과,
    상기 제 2 웰 영역의 주표면측에 형성되고, 상기 제 2 전원 전위를 수신하는 상기 제 2 도전형의 제 1 불순물 도핑 영역(134)을 포함하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 P형이고,
    상기 제 2 도전형은 N형이며,
    상기 제 2 전원 전위(Vdd)는 상기 제 1 전원 전위(Vss)보다도 높고,
    상기 기판 전위는 부(負)전위인 반도체 기억 장치.
  3. 제 1 도전형의 반도체 기판 상에 형성되는 반도체 기억 장치에 있어서,
    외부로부터의 신호를 수신하는 입력 패드와,
    제 1 전원 전위를 수신하는 제 1 전원 패드와,
    제 2 전원 전위를 수신하는 제 2 전원 패드와,
    상기 제 1 전원 전위 및 상기 제 2 전원 전위를 수신하여 기판 전위를 생성하고, 상기 반도체 기판에 공급하는 기판 전위 생성 수단과,
    상기 입력 패드에 인가된 신호를 전달하는 입력 신호 배선과,
    상기 반도체 기판의 주표면에 형성되고, 소정의 전위를 수신하는 제 2 도전형의 제 1 웰 영역(240, 242, 250)과,
    상기 제 1 웰 영역내에, 상기 제 1 웰 영역에 상기 주표면 이외를 둘러싸도록 형성되고, 상기 제 1 전원 전위를 수신하는 상기 제 1 도전형의 제 2 웰 영역(230)과,
    상기 제 2 웰 영역의 주표면에 형성되고, 상기 입력 신호 배선의 전위 레벨을 수신하는 상기 제 2 도전형의 제 2 불순물 도핑 영역(234)을 포함하는 반도체 기억 장치.
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