JPH05121670A - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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- JPH05121670A JPH05121670A JP3279522A JP27952291A JPH05121670A JP H05121670 A JPH05121670 A JP H05121670A JP 3279522 A JP3279522 A JP 3279522A JP 27952291 A JP27952291 A JP 27952291A JP H05121670 A JPH05121670 A JP H05121670A
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- 230000001681 protective effect Effects 0.000 title abstract description 4
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- 238000010586 diagram Methods 0.000 description 3
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【構成】本発明の半導体入力保護装置は、コレクタが信
号線８に、エミッタ及びベースがそれぞれ接地線６に接
続されたＮＰＮ型バイポーラトランジスタＱと、ドレイ
ンもしくはソースの一方が信号線８に、他方が接地線６
に接続され、ゲート電極５が信号線８もしくは電源線７
に接続された電源電圧より高い閾値電圧も持つＮチャネ
ル型ＭＯＳトランジスタＭ１とから構成される。 【効果】入力保護素子としてＮＰＮ型バイポーラトラン
ジスタＱと厚膜ゲート酸化膜を有するＮチャネル型ＭＯ
ＳトランジスタＭ１を用いために、高電圧インターフェ
ースを行なっても、保護用ＭＯＳトランジスタが機能し
なくなるという不具合を防止できる。
号線８に、エミッタ及びベースがそれぞれ接地線６に接
続されたＮＰＮ型バイポーラトランジスタＱと、ドレイ
ンもしくはソースの一方が信号線８に、他方が接地線６
に接続され、ゲート電極５が信号線８もしくは電源線７
に接続された電源電圧より高い閾値電圧も持つＮチャネ
ル型ＭＯＳトランジスタＭ１とから構成される。 【効果】入力保護素子としてＮＰＮ型バイポーラトラン
ジスタＱと厚膜ゲート酸化膜を有するＮチャネル型ＭＯ
ＳトランジスタＭ１を用いために、高電圧インターフェ
ースを行なっても、保護用ＭＯＳトランジスタが機能し
なくなるという不具合を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体入力保護装置に関
し、特に信号線に印加される外部異常電圧（以下サージ
と呼ぶ）に対して内部回路を保護する半導体入力保護装
置に関する。
し、特に信号線に印加される外部異常電圧（以下サージ
と呼ぶ）に対して内部回路を保護する半導体入力保護装
置に関する。
【０００２】
【従来の技術】従来の半導体入力保護装置は、ＣＭＯＳ
半導体装置を例にとると図２に示すように、ドレイン
（Ｎ型拡散層１０３−１）が信号線８に接続され、ソー
ス（Ｎ型拡散層１０３−２）及びゲートが電極５Ｎが接
地線６に接続されたＮチャネル型ＭＯＳトランジスタＭ
２とドレイン（Ｐ型拡散層１０２）が信号線７に接続さ
れ、ソース（Ｐ型拡散層１０２−１）及びゲート電極５
Ｐが電源線７に接続されたＰチャネル型ＭＯＳトランジ
スタＭ３から構成されている。
半導体装置を例にとると図２に示すように、ドレイン
（Ｎ型拡散層１０３−１）が信号線８に接続され、ソー
ス（Ｎ型拡散層１０３−２）及びゲートが電極５Ｎが接
地線６に接続されたＮチャネル型ＭＯＳトランジスタＭ
２とドレイン（Ｐ型拡散層１０２）が信号線７に接続さ
れ、ソース（Ｐ型拡散層１０２−１）及びゲート電極５
Ｐが電源線７に接続されたＰチャネル型ＭＯＳトランジ
スタＭ３から構成されている。
【０００３】この入力保護装置においては、接地線６に
対して信号線８に正のサージが印加された時は、Ｎチャ
ネル型ＭＯＳトランジスタＭ２のラテラルＮＰＮバイポ
ーラ作用によりサージを接地線６へ逃がし、負のサージ
が印加された時は、ドレインとＰ型シリコン基板１の寄
生ＰＮダイオードＤ１が順方向にバイアスされるためサ
ージを接地線６へ逃がすことができる。
対して信号線８に正のサージが印加された時は、Ｎチャ
ネル型ＭＯＳトランジスタＭ２のラテラルＮＰＮバイポ
ーラ作用によりサージを接地線６へ逃がし、負のサージ
が印加された時は、ドレインとＰ型シリコン基板１の寄
生ＰＮダイオードＤ１が順方向にバイアスされるためサ
ージを接地線６へ逃がすことができる。
【０００４】同様に、電源線７に対して正のサージが印
加された時は、Ｐチャネル型ＭＯＳトランジスタＭ３の
ドレインとＮウェル１０の寄生ＰＮダイオードＤ２が順
方向にバイアスされるため、サージを電源線７へ逃がす
ことができ、負のサージが印加されたときは、Ｐチャネ
ル型ＭＯＳトランジスタＭ３のドレイン・ブレークダウ
ンにより、サージを電源線７へ逃がすことができる。
加された時は、Ｐチャネル型ＭＯＳトランジスタＭ３の
ドレインとＮウェル１０の寄生ＰＮダイオードＤ２が順
方向にバイアスされるため、サージを電源線７へ逃がす
ことができ、負のサージが印加されたときは、Ｐチャネ
ル型ＭＯＳトランジスタＭ３のドレイン・ブレークダウ
ンにより、サージを電源線７へ逃がすことができる。
【０００５】
【発明が解決しようとする課題】従来の半導体入力保護
装置に用いられる保護用ＭＯＳ半導体装置は、一般に内
部回路のＭＯＳ半導体装置と同じ膜厚のゲート酸化膜を
有する。したがって例えばゲート酸化膜厚が１０ｎｍ
で、動作電圧が３．３Ｖで、入力信号が５ＶのＴＴＬレ
ベルの場合、保護用ＭＯＳ半導体装置のゲート酸化膜に
は、常時、最大５．５ＭＶ／ｃｍの電解が加わる事にな
り、トンネル電流（ファウラ・ノルドハイム（Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ）電流）が流れる。半導体装置
の動作時には、常時この状態となるため、ゲート酸化膜
は徐々に劣化し、最後には絶縁破壊に至って、保護用Ｍ
ＯＳ半導体装置が機能しなくなるという問題点があっ
た。
装置に用いられる保護用ＭＯＳ半導体装置は、一般に内
部回路のＭＯＳ半導体装置と同じ膜厚のゲート酸化膜を
有する。したがって例えばゲート酸化膜厚が１０ｎｍ
で、動作電圧が３．３Ｖで、入力信号が５ＶのＴＴＬレ
ベルの場合、保護用ＭＯＳ半導体装置のゲート酸化膜に
は、常時、最大５．５ＭＶ／ｃｍの電解が加わる事にな
り、トンネル電流（ファウラ・ノルドハイム（Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ）電流）が流れる。半導体装置
の動作時には、常時この状態となるため、ゲート酸化膜
は徐々に劣化し、最後には絶縁破壊に至って、保護用Ｍ
ＯＳ半導体装置が機能しなくなるという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明の半導体入力保護
装置は、コレクタがパッドにつながる信号線に、エミッ
タ及びベースがそれぞれ接地線に接続されたＮＰＮ型バ
イポーラトランジスタと、ドレインもしくはソースの一
方が前記信号線に他方が電源線に接続され、ゲート電極
が前記信号線もしくは電源線に接続された電源電圧より
高い閾値電圧を持ち、ゲート絶縁膜が内部回路を構成す
るＭＩＳトランジスタのゲート絶縁膜より厚いＮチャネ
ル型ＭＩＳトランジスタとを有する。
装置は、コレクタがパッドにつながる信号線に、エミッ
タ及びベースがそれぞれ接地線に接続されたＮＰＮ型バ
イポーラトランジスタと、ドレインもしくはソースの一
方が前記信号線に他方が電源線に接続され、ゲート電極
が前記信号線もしくは電源線に接続された電源電圧より
高い閾値電圧を持ち、ゲート絶縁膜が内部回路を構成す
るＭＩＳトランジスタのゲート絶縁膜より厚いＮチャネ
ル型ＭＩＳトランジスタとを有する。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ）および（ｂ）はそれぞれ本発明
の一実施例を示す断面図および回路図である。
の一実施例を示す断面図および回路図である。
【０００９】Ｐ型シリコン基板１の表面部にラテラルＮ
ＰＮ型バイポーラトランジスタＱと膜厚０．６μｍのフ
ィールド酸化膜４をゲート酸化膜とするＮチャネル型Ｍ
ＯＳトランジスタＭ１を形成する。
ＰＮ型バイポーラトランジスタＱと膜厚０．６μｍのフ
ィールド酸化膜４をゲート酸化膜とするＮチャネル型Ｍ
ＯＳトランジスタＭ１を形成する。
【００１０】ラテラルＮＰＮ型トランジスタＱのエミッ
タ（Ｎ型拡散層３−４）及びベース（Ｐ型シリコン基板
１）を接地線６にコレクタ（Ｎ型拡散層３−３）を信号
線８に接続する。次にＮチャネル型ＭＯＳトランジスタ
Ｍ１のソース（Ｎ型拡散層３−１）及びゲート電極５を
電源線７に接続し、ドレイン（Ｎ型拡散層３−２）を信
号線８に接続する。
タ（Ｎ型拡散層３−４）及びベース（Ｐ型シリコン基板
１）を接地線６にコレクタ（Ｎ型拡散層３−３）を信号
線８に接続する。次にＮチャネル型ＭＯＳトランジスタ
Ｍ１のソース（Ｎ型拡散層３−１）及びゲート電極５を
電源線７に接続し、ドレイン（Ｎ型拡散層３−２）を信
号線８に接続する。
【００１１】なお、図１（ａ）において、パッド９は半
導体チップに形成されるボンディング用の端子であり、
パッケージの信号端子（図示しない）に接続される。接
地端子ＧＮＤ，電源端子Ｖccに対応して同様のパッドが
半導体チップに設けられている。また接地線６，電源線
７，信号線８等は例えばアルミニウム配線層であって半
導体チップに設けられている。ゲート電極５は図示しな
い内部回路を構成するＭＯＳトランジスタと同じ材質か
らできている。さらにＮ型拡散層３−１〜３−４は、内
部回路のＮチャネル型ＭＯＳトランジスタのソース、ド
レインと同時に形成される。
導体チップに形成されるボンディング用の端子であり、
パッケージの信号端子（図示しない）に接続される。接
地端子ＧＮＤ，電源端子Ｖccに対応して同様のパッドが
半導体チップに設けられている。また接地線６，電源線
７，信号線８等は例えばアルミニウム配線層であって半
導体チップに設けられている。ゲート電極５は図示しな
い内部回路を構成するＭＯＳトランジスタと同じ材質か
らできている。さらにＮ型拡散層３−１〜３−４は、内
部回路のＮチャネル型ＭＯＳトランジスタのソース、ド
レインと同時に形成される。
【００１２】接地線６に対してパッド９を介して信号線
８に正のサージが印加された時はラテラルＮＰＮ型バイ
ポーラトランジスタＱが動作してサージを接地線６へ逃
がし、負のサージが印加された時は、コレクタとＰ型シ
リコン基板１（ベース）のＰＮダイオードが順方向にバ
イアスされるため、サージを接地線６へ逃がすことがで
きる。
８に正のサージが印加された時はラテラルＮＰＮ型バイ
ポーラトランジスタＱが動作してサージを接地線６へ逃
がし、負のサージが印加された時は、コレクタとＰ型シ
リコン基板１（ベース）のＰＮダイオードが順方向にバ
イアスされるため、サージを接地線６へ逃がすことがで
きる。
【００１３】同様に電源線７に対して正のサージが印加
された時は、Ｎチャネル型ＭＯＳトランジスタＭ１のパ
ンチスルーによりサージを電源線７に逃がすことがで
き、負のサージが印加されたときはＮチャネル型ＭＯＳ
トランジスタＭ１が導通して、サージを電源線７へ逃が
す事ができる。
された時は、Ｎチャネル型ＭＯＳトランジスタＭ１のパ
ンチスルーによりサージを電源線７に逃がすことがで
き、負のサージが印加されたときはＮチャネル型ＭＯＳ
トランジスタＭ１が導通して、サージを電源線７へ逃が
す事ができる。
【００１４】本実施例においては、Ｎチャネル型ＭＯＳ
トランジスタＭ１のゲート電極を電源線７接続したが、
これを信号線８に接続してもよい。
トランジスタＭ１のゲート電極を電源線７接続したが、
これを信号線８に接続してもよい。
【００１５】また、電源線７と信号線８間にＮチャネル
型ＭＯＳトランジスタを２つ並列に接続し、一方のゲー
ト電極を電源線９に、他方のゲート電極を信号線８に接
続すれば、入力保護効果をより一層高める事が可能とな
る。
型ＭＯＳトランジスタを２つ並列に接続し、一方のゲー
ト電極を電源線９に、他方のゲート電極を信号線８に接
続すれば、入力保護効果をより一層高める事が可能とな
る。
【００１６】
【発明の効果】以上説明したように本発明は、入力保護
素子としてラテラルＮＰＮ型バイポーラトランジスタと
厚膜ゲート絶縁膜を有するＮチャネル型ＭＯＳトランジ
スタを用いるために、高電圧インターフェースを行って
も、保護用ＭＯＳトランジスタが機能しなくなるという
不具合を防止でき、半導体装置の信頼性を改善できると
いう効果がある。
素子としてラテラルＮＰＮ型バイポーラトランジスタと
厚膜ゲート絶縁膜を有するＮチャネル型ＭＯＳトランジ
スタを用いるために、高電圧インターフェースを行って
も、保護用ＭＯＳトランジスタが機能しなくなるという
不具合を防止でき、半導体装置の信頼性を改善できると
いう効果がある。
【図１】本発明の一実施例を示す断面図（図１（ａ））
および回路図（図１（ｂ））である。
および回路図（図１（ｂ））である。
【図２】従来例を示す断面図（図２（ａ））および回路
図（図２（ｂ））である。
図（図２（ｂ））である。
１ Ｐ型シリコン基板 ２，１０２−，１０２−２ Ｐ型拡散層 ３−１〜３−４，１０３，１０３−１，１０３−２
Ｎ型拡散層 ４ フィールド酸化膜 ５，５Ｎ，５Ｐ ゲート電極 ６ 接地線 ７ 電源線 ８ 信号線 ９ パッド １０ Ｎウェル Ｄ１，Ｄ２ 寄生ＰＮダイオード ＧＮＤ 接地端子 Ｍ１，Ｍ２，Ｍ３ Ｎチャネル型ＭＯＳトランジスタ Ｑ ＮＰＮ型バイポーラトランジスタ
Ｎ型拡散層 ４ フィールド酸化膜 ５，５Ｎ，５Ｐ ゲート電極 ６ 接地線 ７ 電源線 ８ 信号線 ９ パッド １０ Ｎウェル Ｄ１，Ｄ２ 寄生ＰＮダイオード ＧＮＤ 接地端子 Ｍ１，Ｍ２，Ｍ３ Ｎチャネル型ＭＯＳトランジスタ Ｑ ＮＰＮ型バイポーラトランジスタ
Claims (2)
- 【請求項１】 コレクタがパッドにつながる信号線に、
エミッタ及びベースが、それぞれ接地線に接続されたＮ
ＰＮ型バイポーラトランジスタと、ドレインもしくはソ
ースの一方が前記信号線に、他方が電源線に接続され、
ゲート電極が前記信号線もしくは電源線に接続された電
源電圧より高い閾値電圧を持ち、ゲート絶縁膜が内部回
路を構成するＭＩＳトランジスタのゲート絶縁膜より厚
いＮチャネル型ＭＩＳトランジスタとを有することを特
徴とする半導体入力保護装置。 - 【請求項２】 Ｎチャネル型ＭＩＳトランジスタのゲー
ト絶縁膜はフィールド酸化膜と同時に形成される請求項
１記載の半導体入力保護装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279522A JPH05121670A (ja) | 1991-10-25 | 1991-10-25 | 半導体入力保護装置 |
| US07/961,863 US5349227A (en) | 1991-10-25 | 1992-10-15 | Semiconductor input protective device against external surge voltage |
| EP92117752A EP0538752B1 (en) | 1991-10-25 | 1992-10-16 | Semiconductor input protective device against external surge voltage |
| DE69218543T DE69218543T2 (de) | 1991-10-25 | 1992-10-16 | Eingangsschutzschaltung für Halbleiter gegen externe Überspannungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279522A JPH05121670A (ja) | 1991-10-25 | 1991-10-25 | 半導体入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121670A true JPH05121670A (ja) | 1993-05-18 |
Family
ID=17612200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279522A Pending JPH05121670A (ja) | 1991-10-25 | 1991-10-25 | 半導体入力保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5349227A (ja) |
| EP (1) | EP0538752B1 (ja) |
| JP (1) | JPH05121670A (ja) |
| DE (1) | DE69218543T2 (ja) |
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| US6653884B2 (en) | 2000-07-28 | 2003-11-25 | Denso Corporation | Input interface circuit for semiconductor integrated circuit device |
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| KR100482370B1 (ko) * | 2002-09-27 | 2005-04-13 | 삼성전자주식회사 | 게이트 산화막의 두께가 다른 반도체장치 |
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1991
- 1991-10-25 JP JP3279522A patent/JPH05121670A/ja active Pending
-
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- 1992-10-15 US US07/961,863 patent/US5349227A/en not_active Expired - Fee Related
- 1992-10-16 EP EP92117752A patent/EP0538752B1/en not_active Expired - Lifetime
- 1992-10-16 DE DE69218543T patent/DE69218543T2/de not_active Expired - Fee Related
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| JPH08330605A (ja) * | 1995-05-31 | 1996-12-13 | Nec Yamagata Ltd | 半導体装置 |
| US6653884B2 (en) | 2000-07-28 | 2003-11-25 | Denso Corporation | Input interface circuit for semiconductor integrated circuit device |
| JP2008205271A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 半導体保護回路およびその製造方法、半導体保護回路の動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0538752A1 (en) | 1993-04-28 |
| DE69218543D1 (de) | 1997-04-30 |
| US5349227A (en) | 1994-09-20 |
| EP0538752B1 (en) | 1997-03-26 |
| DE69218543T2 (de) | 1997-10-23 |
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