JP4330183B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、高速に外部から与えられる信号に応じて、動作することが可能な半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
半導体記憶装置を高速に動作させるためには、外部から半導体記憶装置に入力される信号の立上がりおよび立下がりを急峻に変化させる必要が生じる。
【０００３】
このために、半導体記憶装置にデータを与える外部の装置の信号ドライバ回路の駆動力は高く設定されることになる。
【０００４】
しかしながら、実際に半導体記憶装置が実装されているボード上の配線には、たとえば、等価的にインダクタンス成分が分布定数として寄生している。このため、入力信号の時間変化率が大きいほど半導体記憶装置に取込まれる信号波形の乱れが大きくなる。
【０００５】
図１２は、半導体記憶装置内部での入力信号波形の時間変化を示す図である。図中入力信号の“Ｈ”レベルは、電位ＶＩＨのレベルであるものとし、入力信号の“Ｌ”レベルは、電位ＶＩＬのレベルを有するものとする。
【０００６】
時刻ｔ１において、入力信号が“Ｌ”レベルから“Ｈ”レベルに向かって立上がり始めたとする。この場合、上述したように、半導体記憶装置内部に取込まれる信号波形は、電位レベルＶＩＨを超えていわゆるオーバーシュートする波形となる。
【０００７】
同様にして、時刻ｔ２においては、入力信号が“Ｈ”レベルから“Ｌ”レベルへ立下がるものとする。このときも、ボード上の配線に存在する寄生インダクタンス成分により、入力信号波形にはアンダーシュートが存在することになる。
【０００８】
しかしながら、このようなオーバーシュートやアンダーシュートが入力信号波形に存在すると、半導体記憶装置の動作の不安定化をもたらし、この半導体記憶装置が実装されているボード上に構成されるシステム自体の動作の安定性も損なわれることになる。
【０００９】
したがって、一般には半導体記憶装置の側において、入力信号波形を整形して、入力信号のオーバーシュートやアンダーシュートの発生を抑制することが行なわれる。
【００１０】
図１３は、半導体記憶装置にオンチップ内蔵される、入力波形を整形するためのクランプ回路７００の構成を示す回路図である。
【００１１】
図１３を参照して、入力パッド７０２に与えられた信号を伝達する信号配線７０４には、電源電位Ｖｄｄとの間に、ＮチャネルＭＯＳトランジスタＱ１が設けられる。信号配線７０４と接地電位ＧＮＤとの間には、さらにＮチャネルＭＯＳトランジスタＱ２が設けられる。ＮチャネルＭＯＳトランジスタＱ１のゲートは、信号配線７０４と接続され、信号配線７０４から、電源電位Ｖｄｄに向かう方向が順方向となるようにダイオード接続されている。
【００１２】
同様にして、ＮチャネルＭＯＳトランジスタＱ２のゲートは、接地電位ＧＮＤと結合し、この接地電位ＧＮＤから信号配線７０４に向かう方向が順方向となるようにダイオード接続されている。
【００１３】
図１４は、図１３に示したクランプ回路７００の断面構造を説明するための断面図である。
【００１４】
ＮチャネルＭＯＳトランジスタＱ１およびＱ２は、ともに、Ｐ型基板７２０の主表面側に形成されたＰ型ウェル７２２中に設けられる構成となっている。
【００１５】
Ｐ型ウェル７２２は、たとえば、外部電源電位と接地電位とを受けて、負電圧の基板電位を発生する基板電位発生回路（図示せず）から供給される基板電位Ｖｂｂにバイアスされている。
【００１６】
図１３および図１４に示したようなクランプ素子７００の構成では、入力信号のレベルは、電位Ｖｄｄ＋Ｖｔｈ（ＶｔｈはＮチャネルＭＯＳトランジスタＱ１のしきい値電圧）より高くなると、ＮチャネルＭＯＳトランジスタＱ１が導通状態となる。
【００１７】
このとき、ＮチャネルＭＯＳトランジスタＱ１のバックバイアスが電位Ｖｂｂであるため、クランプ動作が行なわれる際には、ＮチャネルＭＯＳトランジスタＱ１のソース基板間電位Ｖｓｂは、Ｖｓｂ＝Ｖｄｄ＋｜Ｖｂｂ｜となる。このため、ＮチャネルＭＯＳトランジスタは、大きな基板効果を受けることになる。ここで、｜Ｖｂｂ｜は、基板電位Ｖｂｂの絶対値である。
【００１８】
したがって、通常の基板バイアス状態で、ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ＝０．８Ｖであるとすると、このしきい値電圧は、大きな基板効果により、たとえば、Ｖｔｈ＝１．２Ｖ程度まで上昇する。
【００１９】
このため、図１３および図１４に示したようなクランプ回路７００の構成では、クランプ効果が有効に働かないという欠点がある。
【００２０】
また、図１３および図１４に示した構成では、入力サージに対しても耐性が悪いという欠点がある。これは、クランプ素子がともにＮチャネルＭＯＳトランジスタで形成されているため、入力サージに対して、ＮチャネルＭＯＳトランジスタの酸化膜破壊が起こってしまうためである。このため、図１３および図１４に示したようなクランプ回路７００の構成は、実際に使用されるデバイスに用いるには困難がある。
【００２１】
図１５は、半導体記憶装置にオンチップ内蔵される、クランプ回路の他の例のクランプ回路８００の構成を示す回路図である。
【００２２】
クランプ回路８００においては、信号配線７０４と電源電位Ｖｄｄとの間には、ＰチャネルＭＯＳトランジスタＱ３が設けられる。
【００２３】
ＰチャネルＭＯＳトランジスタＱ３のゲートは、電源電位Ｖｄｄと結合し、したがって、この信号配線７０４から電源電位Ｖｄｄに向かう方向が順方向となるようにダイオード接続されている。
【００２４】
その他の点は、図１３に示したクランプ回路７００の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【００２５】
図１６は、図１５に示したクランプ回路８００の断面構造を説明するための断面図である。
【００２６】
Ｐ型基板７２０の主表面側に形成されるＮ型ウェル８２０中にＰチャネルＭＯＳトランジスタＱ３が設けられ、Ｎ型ウェル８２０に隣接して設けられるＰ型ウェル８２２中に、ＮチャネルＭＯＳトランジスタＱ２が設けられる構成となっている。
【００２７】
Ｎ型ウェル８２０は、電源電位Ｖｄｄにバイアスされ、Ｐ型ウェル８２２は、接地電位ＧＮＤにバイアスされている。
【００２８】
このとき、Ｐ型基板７２０は、接地電位にバイアスされている必要がある。
それは、以下に説明するような理由による。
【００２９】
すなわち、図１６に示したクランプ回路８００の構成においては、入力信号の電位レベルが、Ｖｄｄ＋Ｖｂｉ（電位ＶｂｉはＰＮ接合の順方向立上がり電圧）以上になると、入力信号配線が接続された、ＰチャネルＭＯＳトランジスタＱ３のドレイン領域に対応するＰ型拡散領域８２４とＮ型ウェル８２０とが順方向にバイアスされる。さらに、基板がＰ型であるため、Ｐ型拡散領域８２４、Ｎ型ウェル８２０およびＰ基板７２０とにより構成されるＰＮＰバイポーラトランジスタがターンオンする。
【００３０】
このようにして、クランプ電流は、Ｐ型拡散領域８２４からＰ型基板へ流れることになる。したがって、たとえばＰ基板７２０に基板電位発生回路（図示せず）から電位が供給されていると、この基板電位発生回路に対して、クランプ電流が流入してしまうことになる。
【００３１】
このようなクランプ電流のが、基板中に流入すると、基板が正電位となってしまう。このことは、ＣＭＯＳ回路のラッチアップ現象を誘発することとなり、ＤＲＡＭの正常動作にとっては致命的である。
【００３２】
したがって、Ｐ基板７２０は接地電位ＧＮＤにバイアスされている必要がある。
【００３３】
一方で、クランプ素子として動作する場合、ＰＮ接合は、ＭＯＳトランジスタよりも電流吸収能力が大きいという利点がある。
【００３４】
したがって、図１３に示したクランプ回路７００よりも、クランプ回路８００の構成の方が入力信号のオーバーシュートを抑制するという点では望ましい構成といえる。
【００３５】
図１７は、半導体記憶装置にオンチップ実装されるクランプ回路のさらに他の例のクランプ回路９００の構成を示す回路図である。
【００３６】
クランプ回路９００においては、入力信号配線７０４から電源電位Ｖｄｄとの間には、信号配線７０４から電源電位Ｖｄｄへ向かう方向が順方向となるようなＰＮ接合ダイオードＱ４が接続され、接地電位ＧＮＤと入力信号配線７０４との間には、接地電位ＧＮＤから入力信号配線７０４へ向かう方向が順方向となるように、ＰＮ接合ダイオードＱ５が接続されている。
【００３７】
図１８は、図１７に示したクランプ回路９００の断面構造を説明するための断面図である。
【００３８】
図１８においては、Ｐ型基板７２０の主表面側に形成されるＮウェル８２０には、電源電位Ｖｄｄが供給されている。
【００３９】
一方、Ｎウェル９２０に隣接して設けられるＰウェル９２２には、接地電位ＧＮＤが供給されている。
【００４０】
入力信号配線７０４は、Ｎ型ウェル９２０の主表面側に設けられるＰ型拡散領域９２４と接続し、また、入力信号配線７０４は、Ｐ型ウェル９２２の主表面側に形成されるＮ型拡散領域９２６とも接続している。
【００４１】
このような構成とすることで、図１６において説明したクランプ回路８００と同様に、入力信号の電位レベルが電位Ｖｄｄ＋Ｖｂｉ以上になると、信号配線と接続するＰ型拡散領域９２４とＮウェル９２０とが順方向にバイアスされることになる。この場合も、基板がＰ型であるため、Ｐ型拡散領域９２４、Ｎウェル９２０およびＰ型基板７２０により構成されるＰＮＰバイポーラトランジスタがターンオンすることになる。
【００４２】
したがって、図１６の場合と同様に、クランプ電流は、Ｐ型拡散領域９２４からＰ型基板７２０へと流れる。つまり、図１８に示したクランプ回路９００においても、Ｐ型基板は接地電位ＧＮＤに接続していなければならない。
【００４３】
この場合、クランプ素子がＰＮ接合ダイオードであるため、ＭＯＳトランジスタを用いる場合よりも電流吸収能力が大きい。さらに、ＰＮ接合ダイオードを用いた場合は、クランプ素子中に酸化膜が存在しないため、入力サージによって酸化膜が破壊されることがないという利点もある。
【００４４】
したがって、クランプ回路をＰＮ接合ダイオードを用いることにより構成することの利点は大きい。
【００４５】
【発明が解決しようとする課題】
図１９は、半導体記憶装置、特にダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）におけるメモリセルアレイ部の断面構造を示す図であり、図２０は、メモリセルアレイの構成を示す平面図である。
【００４６】
図１９を参照して、まず、Ｐ型基板７２０の主表面には、Ｐ型ウェル７４０が設けられる。このＰ型ウェル７４０中に、メモリセルが配置される。
【００４７】
一般に、各メモリセルは、１つのＮチャネルＭＯＳトランジスタ７５０と、１つのメモリセルキャパシタ（図示せず）により構成される。
【００４８】
ここで、ＮチャネルＭＯＳトランジスタ７５０は、メモリセルキャパシタの一方電極と、選択されたビット線対との接続を開閉するためのトランジスタであり、アクセストランジスタと呼ばれる。
【００４９】
Ｐ型ウェル７４０は、アクセストランジスタのしきい値電圧を高め、メモリセルに蓄積された電荷の保持時間を長くするため、接地電位よりも低い負の電圧Ｖｂｂに固定されている。
【００５０】
また、Ｐ型ウェル７４０内には、メモリセルから読出されるデータに応じて、選択されたメモリセルに接続するビット線対の電位レベルを増幅するためのＮ型ＭＯＳセンスアンプ７５２も設けられている。
【００５１】
Ｐ型ウェル７４０に近接して、Ｎ型ウェル７４２が設けられる。このＮ型ウェル７４２領域には、上述したＮチャネル型ＭＯＳセンスアンプ７５２とともに、選択されたメモリセル中の記憶データに応じて、ビット線対の電位レベルを増幅するためのＰチャネルＭＯＳ型センスアンプ７５４が設けられている。Ｎ型ウェル７４２の電位レベルは、ＰチャネルＭＯＳ型センスアンプの電源電位Ｖｃｃに固定されている。ここで、電源電位Ｖｃｃは、外部電源電圧Ｖｄｄを半導体記憶装置中に搭載された降圧回路（図示せず）により降圧された内部電源電位を表わすものとする。
【００５２】
さらに、Ｐ型ウェル７４０に近接して、もう１つのＮ型ウェル７４４が設けられる。このＮ型ウェル７４４には、選択されたワード線の電位レベルを駆動するためのワードドライバ回路を構成するトランジスタのうち、Ｐチャネル型ＭＯＳトランジスタ７５６が形成されている。ワード線を駆動するワードドライバが出力する“Ｈ”レベルは、アクセストランジスタによる電圧降下の影響を避けるために、一般には、内部電源電圧Ｖｃｃよりも高い電圧Ｖｐｐのレベルが用いられる。この電圧Ｖｐｐは、半導体集積回路装置中に搭載される昇圧回路により、外部電源電圧Ｖｄｄより生成される。
【００５３】
このＮ型ウェル７４４は、したがって、この電位Ｖｐｐの電位レベルに固定されている。
【００５４】
次に、図２０を参照して、メモリセルアレイは、複数のメモリセルブロックに分割され、各メモリセルブロックに対応して、センスアンプ帯ＳＡＢが配置されている。さらに、メモリセルブロックの各々に対応して、図１９に示したワードドライバ回路が設けられるワードドライバ帯ＷＤＢが、センスアンプ帯とは交差する方向に設けられている。
【００５５】
図２１は、従来用いられてきたＤＲＡＭのメモリセルアレイ構成の別の例を示す断面図である。
【００５６】
図２１に示したメモリセルアレイにおいても、その平面構成は、図２０に示したメモリセルアレイの構成と同様であるものとする。
【００５７】
図２１に示した構成においても、Ｐ型基板７２０の主表面側に形成されたＰ型ウェル７４０内に、メモリセルに含まれるＮチャネル型ＭＯＳトランジスタ７５０と、センスアンプを構成するＮチャネルＭＯＳセンスアンプ７５２とが設けられ、さらに、ワードドライバを構成するＮチャネルＭＯＳトランジスタ７５８も設けられる構成となっている。
【００５８】
このＰ型ウェル７４０は、アクセストランジスタのしきい値電圧を高め、メモリセルに蓄積された電荷の保持時間を長くするため、接地電位ＧＮＤよりも低い負の電圧Ｖｂｂに固定されている。
【００５９】
また、Ｐ型ウェル７４０に隣接して、Ｎ型ウェル７４２が設けられる。Ｎ型ウェル７４２中には、センスアンプを構成するＰチャネルＭＯＳセンスアンプ７５４が設けられる。Ｎ型ウェル７４２の電位レベルは、内部電源電圧Ｖｃｃに固定されている。
【００６０】
ここで、図２１に示した構成は、図１９に示した構成に比べて、ワード線を駆動するワードドライバ回路は、Ｎチャネル型ＭＯＳトランジスタ７５８のみで構成されている点で異なる。
【００６１】
したがって、図２１に示した構成においては、ワードドライバには、いわゆる、セルフブーストタイプの回路を用いる構成となっている。
【００６２】
このため、図２１に示した構成では、ワード線の電位レベルを駆動するにあたり、ワードドライバ回路は、プリチャージ動作を行なってからブースト動作を行なうという順序シーケンスが必要である。
【００６３】
したがって、ワード線を活性化するのに図１９に示した構成に比べると時間が余計にかかり、アクセス速度が遅れてしまうという欠点がある。
【００６４】
ここで、図１９においても図２１においても、Ｐ型基板の電位レベルは、Ｐ型ウェルの電位レベル、すなわち、基板電位Ｖｂｂに保持されている。
【００６５】
したがって、図１９や図２１に示したような構成を有するＤＲＡＭに対して、図１５から図１８において示したクランプ回路８００および９００を用いようとすると、以下に説明するような問題点が存在する。
【００６６】
すなわち、図１５に示したクランプ回路８００においても、図１７において示したクランプ回路９００においても、Ｐ型基板の電位レベルは接地電位ＧＮＤであることが必要である。
【００６７】
これに対して、図１９に示した構成においても、図２１に示した構成においても、Ｐ型基板の電位レベルは基板電位Ｖｂｂでなければならない。したがって、クランプ回路８００および９００をそのまま、図１９または図２１に示したＤＲＡＭに適用することはできない。
【００６８】
このような問題点を解決するために、図２２に示したような、断面構造を有するＤＲＡＭの構成を用いることが可能である。
【００６９】
すなわち、図２２に示したＤＲＡＭの断面構造においては、図１９に示したＤＲＡＭの断面構造と、以下の点が異なる。
【００７０】
すなわち、図２２に示したＤＲＡＭの構成においては、Ｐ型ウェル７４０が、トリプルＮ型ウェル７４６を導入することで、Ｐ型基板７２０と電気的に分離される構成となっている。
【００７１】
すなわち、図２２に示したような構成とすることで、Ｐ型ウェル７４０の電位レベルは基板電位Ｖｂｂに保持し、Ｎ型ウェル７４４の電位レベルは昇圧電位Ｖｐｐに保持し、かつＰ型基板の電位レベルは接地電位とすることが可能となる。
【００７２】
しかしながら、図２２に示したような構成では、以下に説明するような問題点がある。
【００７３】
すなわち、図２２に示した構成では、Ｐ型ウェル７４０をＮ型のウェルが完全に取囲む構成とするために、Ｐ型ウェル７４０とＮ型ウェル７４２との間の領域にも、Ｐ型ウェル７４０に近接して、Ｎ型ウェル７４８が設けられる必要がある。
【００７４】
このとき、Ｎ型ウェル７４４、トリプルＮ型ウェル７４６およびＮ型ウェル７４８は、完全にＰ型ウェル７４０を取囲み、かつ、その電位レベルは昇圧電位Ｖｐｐに保持されることになる。
【００７５】
一方、ＰチャネルＭＯＳセンスアンプ７５４が設けられるＮ型ウェル７４２は、電位レベルが内部電源電位Ｖｃｃに保持される必要があるため、Ｎ型ウェル７４８とＮ型ウェル７４２との間には、分離帯７８０を設ける必要がある。
【００７６】
このような分離帯を設けることは、図２０に示すように、メモリセルアレイ中にセンスアンプ帯が複数個設けられる構成となっている場合には、メモリセルアレイ面積の増大をもたらし、ひいては、チップ面積の増大を招いてしまう。
【００７７】
Ｐ型ウェル７４０の電位レベルを基板電位Ｖｂｂとしつつ、かつＰ型基板の電位レベルを接地電位ＧＮＤとするためには、たとえばトリプルＮ型ウェル７４６の電位レベルをＶｃｃに固定するという方法もある。
【００７８】
この場合は、Ｐ型ウェル７４０は、トリプルウェル７４６とＮ型ウェル７４８と、さらに、Ｎ型ウェル７４４とＰ型ウェル７４０との間に設けられる新たなＮ型ウェルにより完全に取囲まれることで、Ｐ型基板と電気的に分離される必要がある。
【００７９】
この場合は、ワードドライバを構成するＰチャネルＭＯＳトランジスタ７５６が形成されるＮ型ウェル７４４とこのＰ型ウェル７４０を取囲むために設けられた新たなＮ型ウェルとの間に分離帯が必要となる。
【００８０】
したがって、この場合も、図２０に示すように、ワードドライバがメモリセルアレイ中に複数個設けられる構成となっている場合、メモリセルアレイの面積の増大、ひいてはチップ面積の増大を招いてしまう。
【００８１】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、ＰＮ接合を用いたクランプ回路を搭載することが可能なＤＲＡＭを提供することである。
【００８２】
この発明のさらに他の目的は、ＰＮ接合を用いたクランプ回路を搭載した場合でも、チップ面積の増大を抑制することが可能なＤＲＡＭを提供することである。
【００８３】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、Ｐ型の半導体基板上に形成される半導体記憶装置であって、外部からの信号を受ける入力パッドと、第１の電源電位を受ける第１の電源パッドと、第１の電源電位よりも高い第２の電源電位を受ける第２の電源パッドと、第１の電源電位および第２の電源電位を受けて、負電位の基板電位を生成し、半導体基板に供給する基板電位生成手段と、入力パッドに与えられた信号を伝達する入力信号配線と、半導体基板の主表面に形成され、入力信号配線の電位レベルを受けるＮ型の第１のウェル領域と、第１のウェル領域内に、第１のウェル領域に主表面以外を取囲まれるように形成され、入力信号配線の電位レベルを受けるＰ型の第２のウェル領域と、第２のウェル領域の主表面側に形成され、第２の電源電位を受けるＮ型の第１の不純物ドーピング領域とを備える。
【００８４】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、第１および第２の電源電位を受けて、第１および第２の電源電位の中間の値を有する内部電源電位を発生する降圧手段と、入力信号配線に与えられた信号に応じて、書込まれたデータを保持する内部回路をさらに備え、内部回路は、半導体基板の主表面に形成されるＰ型の第３のウェル領域と、半導体基板の主表面に第３のウェル領域に隣接して形成され、内部電源電位が供給されるＮ型の第４のウェル領域と、第３のウェル領域に形成されるメモリセルアレイとを含み、メモリセルアレイは、メモリセルアレイの行方向に配置される複数のワード線と、メモリセルアレイの列方向に配置される複数のビット線対と、ワード線とビット線対との交点に配置されるメモリセルと、読出動作において、ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＮ型チャネルセンスアンプとを有し、第４のウェル領域に形成され、読出動作において、ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＰ型チャネルセンスアンプとを含む。
【００８５】
請求項３記載の半導体記憶装置は、Ｐ型の半導体基板上に形成される半導体記憶装置であって、外部からの信号を受ける入力パッドと、第１の電源電位を受ける第１の電源パッドと、第１の電源電位よりも第２の電源電位を受ける第２の電源パッドと、第１の電源電位および第２の電源電位とを受けて、負電位の基板電位を生成し、半導体基板に供給する基板電位生成手段と、入力パッドに与えられた信号を伝達する入力信号配線と、半導体基板の主表面に形成され、所定の電位を受けるＮ型の第１のウェル領域と、第１のウェル領域内に、第１のウェル領域に主表面以外を取囲まれるように形成され、第１の電源電位を受けるＰ型の第２のウェル領域と、第２のウェル領域の主表面側に形成され、入力信号配線の電位レベルを受けるＮ型の第２の不純物ドーピング領域とを備える。
【００８６】
請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、所定の電位は、第１の電源電位である。
【００８７】
請求項５記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、所定の電位は、第２の電源電位である。
【００８８】
請求項６記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成に加えて、第１および第２の電源電位を受けて、第１および第２の電源電位の中間の値を有する内部電源電位を発生する降圧手段と、入力信号配線に与えられた信号に応じて、書込まれたデータを保持する内部回路をさらに備え、内部回路は、半導体基板の主表面に形成されるＰ型の第３のウェル領域と、半導体基板の主表面に第３のウェル領域に隣接して形成され、内部電源電位が供給されるＮ型の第４のウェル領域と、第３のウェル領域に形成されるメモリセルアレイとを含み、メモリセルアレイは、メモリセルアレイの行方向に配置される複数のワード線と、メモリセルアレイの列方向に配置される複数のビット線対と、ワード線とビット線対との交点に配置されるメモリセルと、読出動作において、ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＮ型チャネルセンスアンプとを有し、第４のウェル領域に形成され、読出動作において、ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＰ型チャネルセンスアンプとを含む。
【００８９】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【００９０】
図１を参照して、半導体記憶装置１０００は、長辺方向および短辺方向にそれぞれ沿って存在する中央領域ＣＲ１およびＣＲ２により互いに分離される４つのメモリセルプレーンＭ♯０〜Ｍ♯３を含む。
【００９１】
メモリセルプレーンＭ♯０〜Ｍ♯３の各々は、たとえば、１６Ｍビットの記憶容量を有する。つまり、この場合、半導体記憶装置１０００は、６４Ｍビットの記憶容量を備える。
【００９２】
半導体記憶装置１０００は、各メモリセルプレーンに対応して、後に説明するように外部から与えられるアドレス信号に従って、メモリセルを選択するために、行選択回路１６（ロウプリデコーダ、ロウデコーダおよびワード線ドライバ）および列選択回路１８（コラムプリデコーダ、コラムデコーダおよびＩＯゲート）が設けられている。
【００９３】
なお、後で説明するように、図１においては、ワード線ドライバ等は、メモリセルプレーンの長辺の一方側にのみ存在するものとしているが、実際には、メモリセルプレーン中に複数の帯状に配置されている。
【００９４】
メモリセルプレーンＭ♯０〜Ｍ♯３の各々は、たとえば、１６個の列グループに分割され、かつ対応する列グループごとに、グローバルＩＯ線対ＧＩＯＰが配置される。メモリセルプレーンＭ♯０〜Ｍ♯３の各々においては、それらが選択されている場合、各列グループにおいて１ビットのメモリセルが選択されて、選択メモリセルのグローバルＩＯ線対ＧＩＯＰと結合される。
【００９５】
半導体記憶装置１０００は、さらに、グローバルＩＯ線対ＧＩＯＰに対応して設けられ、対応するグローバルＩＯ線対ＧＩＯＰとデータの入出力を行なうプリアンプ／書込バッファ７と、プリアンプ／書込バッファ７に対応して設けられ、対応するプリアンプから与えられた内部読出データを増幅して対応する読出データバスＲＤＡＢ（ＲＤＡＢａ〜ＲＤＡＢｄ）へ伝達する読出ドライバ８と、読出データバスＲＤＡＢａ〜ＲＤＡＢｄ上の信号を受け、与えられた信号を選択的に出力バスＲＤＢを介して出力バッファ１３へ伝達するドライバ回路１１を含む。
【００９６】
プリアンプ／書込バッファ７により、メモリセルプレーンＭ♯０〜Ｍ♯３のそれぞれにおいて、選択された列グループのメモリセルデータが読出ドライバ８を介して対応する読出データバスＲＤＡＢａ〜ＲＤＡＢｄ上に伝達される。
【００９７】
入力データバスＷＤを介して、プリアンプ／書込バッファ７の書込バッファが入力バッファ１２に結合される。メモリセルプレーンＭ♯０〜Ｍ♯３のうち選択されたメモリセルプレーンに対応する書込バッファ７が活性状態とされ、選択されたメモリセルプレーンにおいて、選択された列グループに含まれる選択メモリセルに対して書込バッファ７を介してデータが書込まれる。
【００９８】
半導体記憶装置１０００は、さらに、外部から与えられるアドレス信号を受けて、内部アドレス信号を生成するアドレスバッファ３と、アドレスバッファ３から与えられる内部アドレス信号（内部コラムアドレス信号）の変化を検出して、アドレス変化検出信号ＡＴＤを発生するＡＴＤ発生回路４と、ＡＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応答して、プリアンプ／書込バッファ７に含まれるプリアンプを活性化するためのプリアンプイネーブル信号ＰＡＥを発生するＰＡＥ発生回路５と、ＡＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応答して、グローバルＩＯ線対ＧＩＯＰをイコライズするためのイコライズ指示信号ＩＯＥＱを発生するＩＯＥＱ発生回路６と、外部から与えられる行アドレスストローブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡＳと、ライトイネーブル信号／ＷＥと、アドレスバッファから与えられる内部アドレス信号とを受けて、ＤＲＡＭ１０００の動作を制御するための信号を出力する制御回路１０とを含む。
【００９９】
ここで、グローバルＩＯ線対ＧＩＯＰは、相補信号線対で構成されており、互いに相補なデータ信号を伝達する。イコライズ信号ＩＯＥＱにより、グローバルＩＯ線対ＧＩＯＰのグローバルＩＯ線の電位が等しくされる。
【０１００】
半導体記憶装置１０００は、さらに、外部から与えられる電源電位Ｖｄｄを受け、この外部電源電位Ｖｄｄよりも低い内部電源電圧Ｖｃｃを発生する内部降圧回路２９と、外部電源電位Ｖｄｄと接地電位Ｖｓｓとを受けて、負電位である基板電位Ｖｂｂを発生する基板電位発生回路３０と、外部電源電位Ｖｄｄと接地電位Ｖｓｓとを受け、外部電源電位Ｖｄｄよりも昇圧された昇圧電位Ｖｐｐを出力する昇圧回路３１とを含む。
【０１０１】
内部電源電位Ｖｃｃは、メモリセルプレーンＭ♯０〜Ｍ♯３を駆動する回路（ビット線の充放電を行なうセンスアンプ）およびアレイ内部のｐチャネルＭＯＳトランジスタが形成されるウェルに印加される。
【０１０２】
出力バッファ１３および入力バッファ１２は、共通のデータ入出力端子ＤＱ０〜ＤＱｉを介して装置外部とのデータの入出力を行なう。
【０１０３】
さらに、入力バッファ１２とデータ入出力端子ＤＱｊ（ｊ＝０〜ｉ）との間には、入力信号レベルのクランプ動作を行なうクランプ回路１００が設けられる。また、このようなクランプ回路１００は、外部からの信号を受ける入出力端子には、それぞれ設けられる構成となっている。
【０１０４】
具体的には、アドレス信号入力端子や外部制御信号（信号／ＲＡＳ，／ＣＡＳ，／ＷＥ等）の与えられる入出力端子にも、それぞれクランプ回路１００が設けられている。
【０１０５】
ただし、以下では説明の簡単のために、データ入出力端子ＤＱｊに対応して設けられるクランプ回路１００を例にとって説明することとする。
【０１０６】
図２は、１つのメモリセルプレーンＭ♯（以下、Ｍ♯０〜Ｍ♯３を総称する場合、Ｍ♯と記す）に関連する部分の構成をより詳細に示す図である。
【０１０７】
図２において、メモリセルプレーンＭ♯は、列方向に沿って、１６個の行ブロックＭＲＢ０〜ＭＲＢ１５に分割される。メモリセルプレーンＭ♯は、さらに行方向に沿って、１６個の列ブロックＭＣＢ０〜ＭＣＢ１５に分割される。
【０１０８】
すなわち、メモリセルプレーンＭ♯は、行ブロックＭＲＢｎ（ｎ＝０〜１５）と列ブロックＭＣＢｎ（ｎ＝０〜１５）が交差する領域ごとに、メモリセルブロックＭＣｎｎを含む構成となっている。メモリセルブロックＭＣｎｎの各々において、６４Ｋビットのメモリセルが行および列のマトリックス状に配置される。
【０１０９】
行ブロックＭＲＢ０〜ＭＲＢ１５の各々の間の領域に、外部アドレス信号に応じて選択されたメモリセルのデータの検知および増幅を行なうセンスアンプを有するセンスアンプ帯ＳＡＢ１〜ＳＡＢ１５が配置される。
【０１１０】
行ブロックＭＲＢ０〜ＭＲＢ１５の外側に、さらにセンスアンプ帯ＳＡＢ０およびＳＡＢ１６がそれぞれ配置される。
【０１１１】
１つの行ブロックＭＲＢｎ（ｎ＝０〜１５）は、その両側に配置されたセンスアンプ帯ＳＡＢｎおよびＳＡＢ（ｎ＋１）に含まれるセンスアンプにより、選択された１行に接続されるメモリセルのデータの検知および増幅が行なわれる。
【０１１２】
したがって、センスアンプ帯ＳＡＢ１〜ＳＡＢ１５は、２つの行ブロックにより共有される構成となっている。
【０１１３】
列ブロックＭＣＢ０〜ＭＣＢ１５の各々の間の領域に、外部アドレス信号に応じて選択されたワード線の活性化を行なうワードドライバを有するワードドライバ帯ＷＤ１〜ＷＤ１５が配置される。
【０１１４】
列ブロックＭＣＢ０〜ＭＣＢ１５の外側に、さらにワードドライバ帯ＷＤ０およびＷＤ１６がそれぞれ配置される。
【０１１５】
１つの列ブロックＭＣＢｎ（ｎ＝０〜１５）では、その両側に配置されたワードドライバ帯ＷＤｎおよびＷＤ（ｎ＋１）に含まれるワードドライバにより、選択された行に対応するワード線の活性化が行なわれる。
【０１１６】
したがって、ワードドライバ帯ＷＤ１〜ＷＤ１５は、２つの列ブロックにより共有される構成となっている。
【０１１７】
図３は、図２に示すセンスアンプ帯ＳＡＢＮおよびＳＡＢＮ＋１の構成をより具体的に示す回路図である。
【０１１８】
図３において、１本の列選択線ＣＳＬに関連する部分の構成が代表的に示されている。
【０１１９】
外部からのアドレス信号に応じて選択された列ブロックにおける列選択線ＣＳＬのみが選択状態、すなわちその電位レベルが“Ｈ”レベルとされる。
【０１２０】
１本の列選択線ＣＳＬに対して、たとえば４つのビット線対ＢＬＰ０〜ＢＬＰ３が配置される。ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれ、互いに相補な信号を伝達するビット線ＢＬおよび／ＢＬを含む。ビット線対ＢＬＰ０〜ＢＬＰ３とワード線ＷＬとの交差部にそれぞれ対応するメモリセルＭＣが配置される。
【０１２１】
図３においては、ビット線ＢＬと特定のワード線ＷＬとの交差部に対応してメモリセルＭＣが配置される状態を一例として示す。
【０１２２】
メモリセルＭＣは、ワード線ＷＬによって導通状態とされるアクセストランジスタと、このアクセストランジスタにより、対応するビット線と一方電極が接続されるメモリセルキャパシタとを含む。
【０１２３】
メモリセルキャパシタの他方電極には、セルプレート電位Ｖｃｐ（一般には、電位Ｖｃｃの半分の大きさの電位）が供給される。
【０１２４】
ビット線対ＢＬＰ０およびＢＬＰ２は、ビット線分離制御信号ＢＲＩｂに応答して導通する分離ゲートＴＧａ０およびＴＧａ２を介して、センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡ０およびＳＡ２にそれぞれ接続される。
【０１２５】
ビット線対ＢＬＰ１およびＢＬＰ３は、ビット線分離制御信号ＢＬＩａに応答して導通する分離ゲートＴＧａ１およびＴＧａ３を介して、センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡ１およびＳＡ３にそれぞれ接続される。
【０１２６】
センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡは、分離制御信号ＢＬＩｂに応答して導通する分離ゲートＴＧｂ０およびＴＧｂ２を介して、行ブロックＭＲＢ（Ｎ−１）に含まれるビット線対にそれぞれ接続される。
【０１２７】
センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡは、分離制御信号ＢＲＩａに応答して導通する分離ゲートＴＧｂ１およびＴＧｂ３を介して、行ブロックＭＲＢＮ＋１に含まれるビット線対に接続される。
【０１２８】
センスアンプＳＡは、各ビット線対に対応して設けられ、かつ隣接する行ブロックのビット線対により共通される。１つの行ブロックＭＲＢＮにおいて、センスアンプＳＡは、ビット線対の両側に交互に配置され、いわゆる交互配置型シェアードセンスアンプ配置の構成をとっている。
【０１２９】
センスアンプ帯ＳＡＢＮにおいては、ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂが、ワード線ＷＬに平行に配置され、かつ１つの列ブロックにわたって存在する。
【０１３０】
センスアンプ帯ＳＡＢＮ＋１においては、ローカルＩＯ線対ＬＩＯｃおよびＬＩＯｄが同様に配置されている。
【０１３１】
センスアンプＳＡ０〜ＳＡ３のそれぞれに対し、列選択線ＣＳＬ上の信号電位に応答して導通する列選択ゲートＩＧ０〜ＩＧ３が設けられる。これらの列選択ゲートＩＧ０〜ＩＧ３は、対応する列選択線ＣＳＬ上の信号電位が選択状態を示す“Ｈ”レベルのときに導通し、センスアンプＳＡ０〜ＳＡ３を、それぞれローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄに接続する。
行ブロックＭＲＢＮが選択状態とされたときには、ビット線分離制御信号ＢＬＩａおよびＢＲＩｂが“Ｈ”レベルとされ、ビット線分離制御信号ＢＲＩａおよびＢＬＩｂが“Ｌ”レベルとされる。これによって、ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれセンスアンプＳＡ０〜ＳＡ３に接続される。
【０１３２】
スタンバイ状態においては、ビット線分離制御信号ＢＬＩａ、ＢＬＩｂ、ＢＲＩａおよびＢＲＩｂはすべて“Ｈ”レベルとされ、分離制御ゲートＴＧａ０〜ＴＧａ３およびＴＧｂ０〜ＴＧｂ３はすべて導通状態とされる。
【０１３３】
一方、読出動作等においては、選択された行ブロックのみをセンスアンプＳＡに接続することにより、センスアンプＳＡに接続されるビット線対の容量を軽減し、高速のセンス動作およびセンスノードへの十分な読出電圧（メモリセルの読出データ）の伝達を可能とする構成となっている。
【０１３４】
このローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、それぞれ図示しない対応する列グループに配置されたグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続される。
【０１３５】
図４は、図１に示した入力バッファ１２において、データ入出力端子ＤＱｊ（ｊ＝０〜ｉ）の各々に対応して設けられるクランプ回路１００の構成を示す断面図である。
【０１３６】
クランプ回路１００においては、基板電位発生回路３０により供給される基板電位Ｖｂｂが、Ｐ型拡散領域１２２を介して供給されている。
【０１３７】
Ｐ型基板１２０の主表面側には、Ｐ型ウェル１３０が設けられ、このＰ型ウェル１３０の周囲を取囲むように、Ｎ型ウェル１４０が形成され、Ｐ型ウェル１５０底部の基板中には、トリプルＮ型ウェル１５０が設けられている。したがって、Ｐ型ウェル１３０は、Ｎ型ウェル１４０とトリプルＮ型ウェル１５０とによりその主表面側を除いて完全に取囲まれる構成となっている。
【０１３８】
図４に示したクランプ回路１００においては、さらに、データ入出力端子ＤＱｊからの入力信号（電位レベル：Ｖｉｎ）を伝達する入力信号配線１０２とＮ型ウェル１４０とは、Ｎ型ウェル１４０の主表面側に形成されるＮ型拡散領域１４２を介して接続されている。
【０１３９】
また、入力信号配線１０２と、Ｐ型ウェル１３０とは、Ｐ型ウェルの主表面側に形成されるＰ型拡散領域１３２を介して、電気的に接続されている。
【０１４０】
さらに、Ｐ型ウェル１３０の主表面側には、Ｎ型拡散領域１３４が設けられ、このＮ型拡散領域１３４には、外部電源電位Ｖｄｄが印加される構成となっている。
【０１４１】
図４に示したクランプ回路１００においては、以上のような構成とすることで、入力信号がオーバーシュートして、その電位レベルが電位Ｖｄｄ＋Ｖｂｉ（ＶｂｉはＰＮ接合の立上がり電圧）よりも高くなると、外部電源電位Ｖｄｄが供給されるＮ型拡散領域１３４とＰ型ウェル１３０とが順方向にバイアスされることになる。このため、Ｎ型拡散領域１３４から電子がＰ型ウェルに流入してくる。このようにしてＰ型ウェル１３０に注入された電子は、Ｐ型ウェル１３０、もしくはまわりのＮ型ウェル１４０またはトリプルＮ型ウェル１５０にすべて吸収され、オーバーシュートがクランプされる。
【０１４２】
また、Ｐ型基板１２０には全く電流が流入しないため、Ｐ型基板の電位は基板電位Ｖｂｂとすることが可能である。
【０１４３】
以上のようなクランプ回路１００の構成とすることで、入力信号がオーバーシュートしようとする際に、その入力信号を伝達する入力信号配線１０２の電位レベルをクランプするクランプ回路１００を、Ｐ型基板１２０の電位レベルを負電位である基板電位Ｖｂｂとしたままで実現することが可能である。
【０１４４】
したがって、クランプ回路１００は、たとえば、図１９に示したようなＤＲＡＭが形成されるＰ型基板上に同時に形成することが可能である。
【０１４５】
［実施の形態２］
図５は、本発明の実施の形態２のクランプ回路２００の構成を示す断面図である。
【０１４６】
図５を参照して、Ｐ型基板１２０は、その主表面側に形成されるＰ型拡散領域２２２を介して、基板電位発生回路３０から、基板電位Ｖｂｂの供給を受けている。
【０１４７】
Ｐ型基板１２０の主表面側には、Ｐ型ウェル２３０が形成されている。
Ｐ型ウェル２３０の周囲を取囲むように、Ｎ型ウェル２４０が形成され、Ｐ型ウェル２３０の底面と、Ｐ型基板２２０との境界領域には、トリプルＮ型ウェル２５０が形成されている。
【０１４８】
したがって、Ｐ型ウェル２３０は、Ｎ型ウェル２４０およびトリプルＮ型ウェル２５０とにより、その主表面側を除いて、完全に取囲まれる構成となっている。
【０１４９】
Ｎ型ウェル２４０は、その主表面側に形成されたＮ型拡散領域２４２を介して、接地電位ＧＮＤを受けている。
【０１５０】
Ｐ型ウェル２３０も、その主表面側に形成されたＰ型拡散領域２３２を介して、接地電位ＧＮＤを受けている。
【０１５１】
さらに、Ｐ型ウェル２３０の主表面側には、Ｎ型拡散領域２３４が形成されている。
【０１５２】
Ｎ型拡散領域２３４は、外部からの信号を受ける端子（たとえば、データ入出力端子ＤＱｊ）からの入力信号を伝達する入力信号配線１０２と電気的に結合している。
【０１５３】
以上のような構成とすることにより、入力信号の電位レベルが−Ｖｂｉ以下になると、Ｎ型拡散領域２３４とＰ型ウェル２３０とが順方向にバイアスされることになる。
【０１５４】
このため、電子が、Ｎ型拡散領域２３４からＰ型ウェル２３０に流入する。これらの電子は、Ｐ型ウェル２３０、Ｎ型ウェル２４０、トリプルＮ型ウェル２５０にすべて吸収され、入力信号は接地電位ＧＮＤにクランプされる。
【０１５５】
このような構成では、Ｐ型基板１２０には、クランプ動作中に電流が流れないので、Ｐ型基板の電位レベルは基板電位Ｖｂｂとすることが可能である。
【０１５６】
これに対して、もしもトリプルＮ型ウェル２５０が存在しない場合は、Ｐ型ウェル２３０の電位レベルは電位Ｖｂｂとなる。このため、入力信号のレベルが−｜Ｖｂｂ｜−Ｖｂｉ以下にならないと、Ｎ型拡散層２３４およびＰ型ウェル２３０から構成されるＰＮ接合は順方向にならず、クランプ回路２００のクランプ特性は劣化してしまう。
【０１５７】
したがって、図５に示したような構成とすることで、Ｐ型基板の電位レベルを基板電位Ｖｂｂに維持したまま、入力信号配線１０２の電位レベルの接地電位側へのクランプ特性も向上させることが可能となる。
【０１５８】
なお、以上の説明では、Ｎ型ウェル２４０およびトリプルＮ型ウェル２５０の電位レベルは接地電位ＧＮＤに保持されるものとした。
【０１５９】
しかしながら、本発明はこのような場合に限定されることなく、たとえば、Ｐ型ウェル２３０の電位レベルを接地電位ＧＮＤとし、Ｎ型ウェル２４０およびトリプルＮ型ウェル２５０の電位レベルを外部電源電位Ｖｄｄとすることも可能である。
【０１６０】
［実施の形態３］
図６は、本発明の実施の形態３のクランプ回路３００の構成を示す断面図である。
【０１６１】
クランプ回路３００の構成は、実施の形態１で示した外部電源電位Ｖｄｄ側に対するクランプ回路１００と、接地電位ＧＮＤ側に対するクランプ回路２００とを、ともに外部からの信号を受ける端子（たとえば、データ入出力端子ＤＱｊ）からの信号を伝達する入出信号配線１０２に接続する構成としたものである。
【０１６２】
ただし、図６においては、Ｐ型ウェル１３０において、Ｐ型拡散領域１３２は、Ｎ型拡散領域１３４の両側に設けられている。
【０１６３】
また、Ｐ型ウェル２３０において、Ｎ型拡散領域２３４は、Ｐ型拡散領域２３２の両側に設けられている。
【０１６４】
その他、実施の形態１のクランプ回路１００および実施の形態２のクランプ回路２００と同一部分には同一符号を付して、その説明は繰返さない。
【０１６５】
図６に示したような構成とすることで、クランプ回路３００は、入力信号の電位レベルが、外部電源電位Ｖｄｄに対してオーバーシュートした場合でも、接地電位ＧＮＤに対してアンダーシュートした場合にも、入力信号配線１０２の電位レベルをクランプすることが可能である。
【０１６６】
しかも、この場合、基板１２０の電位レベルは、基板電位発生回路３０から供給される基板電位Ｖｂｂに維持することが可能である。
【０１６７】
図７は、図６に示したクランプ回路の構成の平面パターンの一例を示す図である。
【０１６８】
図７中のＢＢ’断面が、図６に示したクランプ回路３００の断面構造に対応する。
【０１６９】
図７においては、Ｐ型ウェル１３０を取囲むように、Ｎ型ウェル１４０が形成されている。
【０１７０】
Ｐ型ウェル１３０には、その長辺方向に沿って、長方形形状を有するＰ型拡散領域１３２が２つ設けられている。
【０１７１】
さらに、この２つのＰ型拡散領域１３２に挟まれるように、Ｐ型ウェル１３０の長辺方向に沿って、Ｎ型拡散領域１３４が形成されている。
【０１７２】
Ｎ型ウェル１４０においても、Ｐ型ウェルを取囲むように、Ｎ型拡散領域１４２が形成されている。
【０１７３】
一方、Ｐ型ウェル２３０を取囲むように、Ｎ型ウェル２４０が形成されている。
【０１７４】
Ｐ型ウェル領域２３０中には、その長辺方向に沿って、長方形形状を有するＮ型拡散領域２３４が２本形成されている。
【０１７５】
Ｎ型拡散領域２３４に挟まれるように、Ｐ型ウェル２３０の長辺方向に沿って、Ｐ型拡散領域２３２が設けられている。
【０１７６】
また、Ｎ型ウェル２４０には、Ｐ型ウェル２３０を取囲むように、Ｎ型拡散領域２４２が設けられている。
【０１７７】
図７に示した構成においては、Ｎ型拡散領域１３４に対して、メタル配線４０２により外部電源電位Ｖｄｄが供給されている。
【０１７８】
一方、Ｎ型ウェル２４０に対しては、拡散領域２４２を介して、メタル配線４０４から接地電位ＧＮＤが供給されている。
【０１７９】
Ｐ型ウェル２３０に対しては、Ｐ型拡散領域２３２を介して、メタル配線４０４から接地電位ＧＮＤが供給されている。
【０１８０】
また、入力信号配線１０２は、Ｎ型拡散領域１４２を介して、Ｎ型ウェル１４０と、Ｐ型拡散領域１３２を介して、Ｐ型ウェル１３０と接続されている。
【０１８１】
さらに、入力信号配線１０２は、Ｎ型拡散領域２３４と接続されている。
このような構成とすることで、図６に示した断面構造を有するクランプ回路３００を実現することが可能となる。
【０１８２】
［実施の形態３の変形例１］
図８は、図６に示したクランプ回路と同様の機能を有する構成を実現する他の配線パターンを示す図である。
【０１８３】
図８においては、Ｐ型ウェル１３０を取囲むように、Ｎ型ウェル１４０が形成されている。
【０１８４】
Ｐ型ウェル１３０には、その長辺方向に沿って、長方形形状を有するＮ型拡散領域１３４が２つ設けられている。
【０１８５】
さらに、この２つのＮ型拡散領域１３４に挟まれるように、Ｐ型ウェル１３０の長辺方向に沿って、Ｐ型拡散領域１３２が形成されている。
【０１８６】
Ｎ型ウェル１４０においても、Ｐ型ウェルを取囲むように、Ｎ型拡散領域１４２が形成されている。
【０１８７】
入力信号配線１０２は、Ｎ型拡散領域１４２を介してＮ型ウェル１４０と、Ｐ型拡散領域１３２を介してＰ型ウェル１３０と、それぞれ接続されている。
【０１８８】
Ｎ型拡散領域１３４には、メタル配線４０２から電源電位Ｖｄｄが供給される。
【０１８９】
一方、Ｐ型ウェル２３０およびＮ型ウェル２４０部分の構成は、図７に示した構成と同様であるので、同一部分には同一符号を付して説明は繰り返さない。
【０１９０】
このような構成とすることで、図６に示した断面構造を有するクランプ回路３００と同様の機能を有するクランプ回路を実現することが可能となる。
【０１９１】
［実施の形態３の変形例２］
図９は、図６に示したクランプ回路と同様の機能を有するクランプ回路の平面パターンの他の例を示す平面図である。
【０１９２】
図９においては、Ｐ型ウェル２３０を取囲むように、Ｎ型ウェル２４０が形成されている。
【０１９３】
Ｐ型ウェル２３０には、その長辺方向に沿って、長方形形状を有するＰ型拡散領域２３２が２つ設けられている。
【０１９４】
さらに、この２つのＰ型拡散領域２３２に挟まれるように、Ｐ型ウェル２３０の長辺方向に沿って、Ｎ型拡散領域２３４が形成されている。
【０１９５】
Ｎ型ウェル２４０においても、Ｐ型ウェル２３０を取囲むように、Ｎ型拡散領域２４２が形成されている。
【０１９６】
Ｎ型拡散領域２３４は、入力信号配線１０２と接続している。
さらに、Ｐ型ウェル２３０はＰ型拡散領域２３２を介して、Ｎ型ウェル２４０はＮ型拡散領域２４２を介して、それぞれメタル配線４０４から接地電位ＧＮＤが供給される。
【０１９７】
一方、Ｐ型ウェル１３０およびＮ型ウェル１４０部分の構成は、図７に示した構成と同様であるので、同一部分には同一符号を付して説明は繰り返さない。
【０１９８】
このような構成とすることで、図６に示した断面構造を有するクランプ回路３００と同様の機能を有するクランプ回路を実現することが可能となる。
【０１９９】
［実施の形態３の変形例３］
図１０は、図６に示したクランプ回路３００と同様の機能を有するクランプ回路の平面パターンの他の例を示す平面図である。
【０２００】
図１０においては、Ｐ型ウェル１３０を取囲むように、Ｎ型ウェル１４０が形成されている。
【０２０１】
Ｐ型ウェル１３０には、その長辺方向に沿って、長方形形状を有するＮ型拡散領域１３４が２つ設けられている。
【０２０２】
さらに、この２つのＮ型拡散領域１３４に挟まれるように、Ｐ型ウェル１３０の長辺方向に沿って、Ｐ型拡散領域１３２が形成されている。
【０２０３】
Ｎ型ウェル１４０においても、Ｐ型ウェルを取囲むように、Ｎ型拡散領域１４２が形成されている。
【０２０４】
入力信号配線１０２は、Ｎ型拡散領域１４２を介してＮ型ウェル１４０と、Ｐ型拡散領域１３２を介してＰ型ウェル１３０と、それぞれ接続されている。
【０２０５】
Ｎ型拡散領域１３４は、メタル配線４０２から電源電位Ｖｄｄが供給される。
一方、Ｐ型ウェル２３０およびＮ型ウェル２４０部分の構成は、図９に示した構成と同様であるので、同一部分には同一符号を付して説明は繰り返さない。
【０２０６】
このような構成とすることで、図６に示した断面構造を有するクランプ回路３００と同様の機能を有するクランプ回路を実現することが可能となる。
【０２０７】
図１１は、図６に示したクランプ回路３００を、図１９に示したようなＤＲＡＭ回路と同一基板上に形成した場合の構成を示す断面図である。
【０２０８】
図１９に示したＤＲＡＭおよび図６に示したクランプ回路３００の構成と同一部分には同一符号を付してその説明は繰返さない。
【０２０９】
以上のような構成とすることで、ＤＲＡＭを形成している基板上に、ＰＮ接合を用いて、電源電位側に対するオーバーシュートおよび接地電位側に対するアンダーシュートのいずれをもクランプすることが可能なクランプ回路を搭載することが可能となる。
【０２１０】
したがって、入力サージ等に対する耐性が強く、クランプ能力の大きなクランプ回路をＤＲＡＭと同一基板上に形成することが可能となる。
【０２１１】
【発明の効果】
請求項１の半導体記憶装置は、第２の電源電位以上の入力信号が入力パッドに与えられた場合、第１の不純物ドーピング領域と、第２のウェル領域とで形成されるＰＮ接合が順方向にバイアスされ、入力信号配線の電位レベルはクランプされる。ＰＮ接合を用いたクランプ回路であるため、電流吸収能力は高く、かつサージ入力に対しての耐性が高い。
【０２１２】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、メモリセルアレイが形成される第３のウェル領域と、第２のウェル領域とが、第１のウェル領域により電気的に分離されているので、メモリセルアレイ部の基板電位を負電位に維持することが可能である。
【０２１３】
請求項３ないし５記載の半導体記憶装置は、第１の電源電位以下の入力信号が入力パッドに与えられた場合、第２の不純物ドーピング領域と、第２のウェル領域とで形成されるＰＮ接合が順方向にバイアスされ、入力信号配線の電位レベルはクランプされる。ＰＮ接合を用いたクランプ回路であるため、電流吸収能力は高く、かつサージ入力に対しての耐性が高い。
【０２１４】
請求項６記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成に加えて、メモリセルアレイが形成される第３のウェル領域と、第２のウェル領域とが、第１のウェル領域により電気的に分離されているので、メモリセルアレイ部の基板電位を負電位に維持することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 図１に示す１つのメモリセルプレーンの構成を具体的に示す図である。
【図３】 図２に示すセンスアンプ帯の配置を具体的に示す図である。
【図４】 本発明の実施の形態１のクランプ回路１００の構成を示す断面図である。
【図５】 本発明の実施の形態２のクランプ回路２００の構成を示す断面図である。
【図６】 本発明の実施の形態３のクランプ回路３００の構成を示す断面図である。
【図７】 図６に示したクランプ回路３００の構成を示す平面図である。
【図８】 実施の形態３の第１の変形例の平面パターンを示す図である。
【図９】 実施の形態３の第２の変形例の平面パターンを示す図である。
【図１０】 実施の形態３の第３の変形例の平面パターンを示す図である。
【図１１】 実施の形態３のクランプ回路とＤＲＡＭを同一基板上に形成した場合の断面構造を示す図である。
【図１２】 入力信号の時間変化を示すタイミングチャートである。
【図１３】 従来のクランプ回路７００の構成を示す回路図である。
【図１４】 図１３に示したクランプ回路７００の構成を示す断面図である。
【図１５】 従来のクランプ回路８００の構成を示す回路図である。
【図１６】 図１５に示したクランプ回路８００の構成を示す断面図である。
【図１７】 従来のクランプ回路９００の構成を示す回路図である。
【図１８】 図１７に示したクランプ回路９００の構成を示す断面図である。
【図１９】 従来のＤＲＡＭの構成を示す断面図である。
【図２０】 従来のＤＲＡＭのメモリセルの平面パターンを示す図である。
【図２１】 従来のＤＲＡＭの他の構成を示す断面図である。
【図２２】 従来のＤＲＡＭの他の例を示す断面図である。
【符号の説明】
３ アドレスバッファ、４ ＡＴＤ発生回路、５ ＰＡＥ発生回路、６ ＩＯＥＱ発生回路、７，８ 読出ドライバ、１０ 制御回路、１１ ドライバ、１２入力バッファ、１３ 出力バッファ、１６ 行選択回路、１８ 列選択回路、ＧＩＯａ、ＧＩＯｂ、ＧＩＯｃ、ＧＩＯｄ グローバルＩＯ線対、ＬＩＯａ、ＬＩＯｂ、ＬＩＯｃ、ＬＩＯｄ ローカルＩＯ線対、ＳＡＢＮ、ＳＡＢＮ＋１ センスアンプ帯、ＭＲＢＮ 行ブロック、ＣＳＬ 列選択線、１００，２００，３００ クランプ回路、１２０，２２０，３２０ Ｐ型基板、１３０，２３０ Ｐ型ウェル、１４０，２４０ Ｎ型ウェル、１５０，２５０ トリプルＮ型ウェル、１２２，２２２ Ｐ型拡散層、１３２，２３２ Ｐ型拡散層、１３４，２３４Ｎ型拡散層、１４２，２４２ Ｎ型拡散層、１０００ 半導体記憶装置。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、高速に外部から与えられる信号に応じて、動作することが可能な半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
半導体記憶装置を高速に動作させるためには、外部から半導体記憶装置に入力される信号の立上がりおよび立下がりを急峻に変化させる必要が生じる。
【０００３】
このために、半導体記憶装置にデータを与える外部の装置の信号ドライバ回路の駆動力は高く設定されることになる。
【０００４】
しかしながら、実際に半導体記憶装置が実装されているボード上の配線には、たとえば、等価的にインダクタンス成分が分布定数として寄生している。このため、入力信号の時間変化率が大きいほど半導体記憶装置に取込まれる信号波形の乱れが大きくなる。
【０００５】
図１２は、半導体記憶装置内部での入力信号波形の時間変化を示す図である。図中入力信号の“Ｈ”レベルは、電位ＶＩＨのレベルであるものとし、入力信号の“Ｌ”レベルは、電位ＶＩＬのレベルを有するものとする。
【０００６】
時刻ｔ１において、入力信号が“Ｌ”レベルから“Ｈ”レベルに向かって立上がり始めたとする。この場合、上述したように、半導体記憶装置内部に取込まれる信号波形は、電位レベルＶＩＨを超えていわゆるオーバーシュートする波形となる。
【０００７】
同様にして、時刻ｔ２においては、入力信号が“Ｈ”レベルから“Ｌ”レベルへ立下がるものとする。このときも、ボード上の配線に存在する寄生インダクタンス成分により、入力信号波形にはアンダーシュートが存在することになる。
【０００８】
しかしながら、このようなオーバーシュートやアンダーシュートが入力信号波形に存在すると、半導体記憶装置の動作の不安定化をもたらし、この半導体記憶装置が実装されているボード上に構成されるシステム自体の動作の安定性も損なわれることになる。
【０００９】
したがって、一般には半導体記憶装置の側において、入力信号波形を整形して、入力信号のオーバーシュートやアンダーシュートの発生を抑制することが行なわれる。
【００１０】
図１３は、半導体記憶装置にオンチップ内蔵される、入力波形を整形するためのクランプ回路７００の構成を示す回路図である。
【００１１】
図１３を参照して、入力パッド７０２に与えられた信号を伝達する信号配線７０４には、電源電位Ｖｄｄとの間に、ＮチャネルＭＯＳトランジスタＱ１が設けられる。信号配線７０４と接地電位ＧＮＤとの間には、さらにＮチャネルＭＯＳトランジスタＱ２が設けられる。ＮチャネルＭＯＳトランジスタＱ１のゲートは、信号配線７０４と接続され、信号配線７０４から、電源電位Ｖｄｄに向かう方向が順方向となるようにダイオード接続されている。
【００１２】
同様にして、ＮチャネルＭＯＳトランジスタＱ２のゲートは、接地電位ＧＮＤと結合し、この接地電位ＧＮＤから信号配線７０４に向かう方向が順方向となるようにダイオード接続されている。
【００１３】
図１４は、図１３に示したクランプ回路７００の断面構造を説明するための断面図である。
【００１４】
ＮチャネルＭＯＳトランジスタＱ１およびＱ２は、ともに、Ｐ型基板７２０の主表面側に形成されたＰ型ウェル７２２中に設けられる構成となっている。
【００１５】
Ｐ型ウェル７２２は、たとえば、外部電源電位と接地電位とを受けて、負電圧の基板電位を発生する基板電位発生回路（図示せず）から供給される基板電位Ｖｂｂにバイアスされている。
【００１６】
図１３および図１４に示したようなクランプ素子７００の構成では、入力信号のレベルは、電位Ｖｄｄ＋Ｖｔｈ（ＶｔｈはＮチャネルＭＯＳトランジスタＱ１のしきい値電圧）より高くなると、ＮチャネルＭＯＳトランジスタＱ１が導通状態となる。
【００１７】
このとき、ＮチャネルＭＯＳトランジスタＱ１のバックバイアスが電位Ｖｂｂであるため、クランプ動作が行なわれる際には、ＮチャネルＭＯＳトランジスタＱ１のソース基板間電位Ｖｓｂは、Ｖｓｂ＝Ｖｄｄ＋｜Ｖｂｂ｜となる。このため、ＮチャネルＭＯＳトランジスタは、大きな基板効果を受けることになる。ここで、｜Ｖｂｂ｜は、基板電位Ｖｂｂの絶対値である。
【００１８】
したがって、通常の基板バイアス状態で、ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ＝０．８Ｖであるとすると、このしきい値電圧は、大きな基板効果により、たとえば、Ｖｔｈ＝１．２Ｖ程度まで上昇する。
【００１９】
このため、図１３および図１４に示したようなクランプ回路７００の構成では、クランプ効果が有効に働かないという欠点がある。
【００２０】
また、図１３および図１４に示した構成では、入力サージに対しても耐性が悪いという欠点がある。これは、クランプ素子がともにＮチャネルＭＯＳトランジスタで形成されているため、入力サージに対して、ＮチャネルＭＯＳトランジスタの酸化膜破壊が起こってしまうためである。このため、図１３および図１４に示したようなクランプ回路７００の構成は、実際に使用されるデバイスに用いるには困難がある。
【００２１】
図１５は、半導体記憶装置にオンチップ内蔵される、クランプ回路の他の例のクランプ回路８００の構成を示す回路図である。
【００２２】
クランプ回路８００においては、信号配線７０４と電源電位Ｖｄｄとの間には、ＰチャネルＭＯＳトランジスタＱ３が設けられる。
【００２３】
ＰチャネルＭＯＳトランジスタＱ３のゲートは、電源電位Ｖｄｄと結合し、したがって、この信号配線７０４から電源電位Ｖｄｄに向かう方向が順方向となるようにダイオード接続されている。
【００２４】
その他の点は、図１３に示したクランプ回路７００の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【００２５】
図１６は、図１５に示したクランプ回路８００の断面構造を説明するための断面図である。
【００２６】
Ｐ型基板７２０の主表面側に形成されるＮ型ウェル８２０中にＰチャネルＭＯＳトランジスタＱ３が設けられ、Ｎ型ウェル８２０に隣接して設けられるＰ型ウェル８２２中に、ＮチャネルＭＯＳトランジスタＱ２が設けられる構成となっている。
【００２７】
Ｎ型ウェル８２０は、電源電位Ｖｄｄにバイアスされ、Ｐ型ウェル８２２は、接地電位ＧＮＤにバイアスされている。
【００２８】
このとき、Ｐ型基板７２０は、接地電位にバイアスされている必要がある。
それは、以下に説明するような理由による。
【００２９】
すなわち、図１６に示したクランプ回路８００の構成においては、入力信号の電位レベルが、Ｖｄｄ＋Ｖｂｉ（電位ＶｂｉはＰＮ接合の順方向立上がり電圧）以上になると、入力信号配線が接続された、ＰチャネルＭＯＳトランジスタＱ３のドレイン領域に対応するＰ型拡散領域８２４とＮ型ウェル８２０とが順方向にバイアスされる。さらに、基板がＰ型であるため、Ｐ型拡散領域８２４、Ｎ型ウェル８２０およびＰ基板７２０とにより構成されるＰＮＰバイポーラトランジスタがターンオンする。
【００３０】
このようにして、クランプ電流は、Ｐ型拡散領域８２４からＰ型基板へ流れることになる。したがって、たとえばＰ基板７２０に基板電位発生回路（図示せず）から電位が供給されていると、この基板電位発生回路に対して、クランプ電流が流入してしまうことになる。
【００３１】
このようなクランプ電流のが、基板中に流入すると、基板が正電位となってしまう。このことは、ＣＭＯＳ回路のラッチアップ現象を誘発することとなり、ＤＲＡＭの正常動作にとっては致命的である。
【００３２】
したがって、Ｐ基板７２０は接地電位ＧＮＤにバイアスされている必要がある。
【００３３】
一方で、クランプ素子として動作する場合、ＰＮ接合は、ＭＯＳトランジスタよりも電流吸収能力が大きいという利点がある。
【００３４】
したがって、図１３に示したクランプ回路７００よりも、クランプ回路８００の構成の方が入力信号のオーバーシュートを抑制するという点では望ましい構成といえる。
【００３５】
図１７は、半導体記憶装置にオンチップ実装されるクランプ回路のさらに他の例のクランプ回路９００の構成を示す回路図である。
【００３６】
クランプ回路９００においては、入力信号配線７０４から電源電位Ｖｄｄとの間には、信号配線７０４から電源電位Ｖｄｄへ向かう方向が順方向となるようなＰＮ接合ダイオードＱ４が接続され、接地電位ＧＮＤと入力信号配線７０４との間には、接地電位ＧＮＤから入力信号配線７０４へ向かう方向が順方向となるように、ＰＮ接合ダイオードＱ５が接続されている。
【００３７】
図１８は、図１７に示したクランプ回路９００の断面構造を説明するための断面図である。
【００３８】
図１８においては、Ｐ型基板７２０の主表面側に形成されるＮウェル８２０には、電源電位Ｖｄｄが供給されている。
【００３９】
一方、Ｎウェル９２０に隣接して設けられるＰウェル９２２には、接地電位ＧＮＤが供給されている。
【００４０】
入力信号配線７０４は、Ｎ型ウェル９２０の主表面側に設けられるＰ型拡散領域９２４と接続し、また、入力信号配線７０４は、Ｐ型ウェル９２２の主表面側に形成されるＮ型拡散領域９２６とも接続している。
【００４１】
このような構成とすることで、図１６において説明したクランプ回路８００と同様に、入力信号の電位レベルが電位Ｖｄｄ＋Ｖｂｉ以上になると、信号配線と接続するＰ型拡散領域９２４とＮウェル９２０とが順方向にバイアスされることになる。この場合も、基板がＰ型であるため、Ｐ型拡散領域９２４、Ｎウェル９２０およびＰ型基板７２０により構成されるＰＮＰバイポーラトランジスタがターンオンすることになる。
【００４２】
したがって、図１６の場合と同様に、クランプ電流は、Ｐ型拡散領域９２４からＰ型基板７２０へと流れる。つまり、図１８に示したクランプ回路９００においても、Ｐ型基板は接地電位ＧＮＤに接続していなければならない。
【００４３】
この場合、クランプ素子がＰＮ接合ダイオードであるため、ＭＯＳトランジスタを用いる場合よりも電流吸収能力が大きい。さらに、ＰＮ接合ダイオードを用いた場合は、クランプ素子中に酸化膜が存在しないため、入力サージによって酸化膜が破壊されることがないという利点もある。
【００４４】
したがって、クランプ回路をＰＮ接合ダイオードを用いることにより構成することの利点は大きい。
【００４５】
【発明が解決しようとする課題】
図１９は、半導体記憶装置、特にダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）におけるメモリセルアレイ部の断面構造を示す図であり、図２０は、メモリセルアレイの構成を示す平面図である。
【００４６】
図１９を参照して、まず、Ｐ型基板７２０の主表面には、Ｐ型ウェル７４０が設けられる。このＰ型ウェル７４０中に、メモリセルが配置される。
【００４７】
一般に、各メモリセルは、１つのＮチャネルＭＯＳトランジスタ７５０と、１つのメモリセルキャパシタ（図示せず）により構成される。
【００４８】
ここで、ＮチャネルＭＯＳトランジスタ７５０は、メモリセルキャパシタの一方電極と、選択されたビット線対との接続を開閉するためのトランジスタであり、アクセストランジスタと呼ばれる。
【００４９】
Ｐ型ウェル７４０は、アクセストランジスタのしきい値電圧を高め、メモリセルに蓄積された電荷の保持時間を長くするため、接地電位よりも低い負の電圧Ｖｂｂに固定されている。
【００５０】
また、Ｐ型ウェル７４０内には、メモリセルから読出されるデータに応じて、選択されたメモリセルに接続するビット線対の電位レベルを増幅するためのＮ型ＭＯＳセンスアンプ７５２も設けられている。
【００５１】
Ｐ型ウェル７４０に近接して、Ｎ型ウェル７４２が設けられる。このＮ型ウェル７４２領域には、上述したＮチャネル型ＭＯＳセンスアンプ７５２とともに、選択されたメモリセル中の記憶データに応じて、ビット線対の電位レベルを増幅するためのＰチャネルＭＯＳ型センスアンプ７５４が設けられている。Ｎ型ウェル７４２の電位レベルは、ＰチャネルＭＯＳ型センスアンプの電源電位Ｖｃｃに固定されている。ここで、電源電位Ｖｃｃは、外部電源電圧Ｖｄｄを半導体記憶装置中に搭載された降圧回路（図示せず）により降圧された内部電源電位を表わすものとする。
【００５２】
さらに、Ｐ型ウェル７４０に近接して、もう１つのＮ型ウェル７４４が設けられる。このＮ型ウェル７４４には、選択されたワード線の電位レベルを駆動するためのワードドライバ回路を構成するトランジスタのうち、Ｐチャネル型ＭＯＳトランジスタ７５６が形成されている。ワード線を駆動するワードドライバが出力する“Ｈ”レベルは、アクセストランジスタによる電圧降下の影響を避けるために、一般には、内部電源電圧Ｖｃｃよりも高い電圧Ｖｐｐのレベルが用いられる。この電圧Ｖｐｐは、半導体集積回路装置中に搭載される昇圧回路により、外部電源電圧Ｖｄｄより生成される。
【００５３】
このＮ型ウェル７４４は、したがって、この電位Ｖｐｐの電位レベルに固定されている。
【００５４】
次に、図２０を参照して、メモリセルアレイは、複数のメモリセルブロックに分割され、各メモリセルブロックに対応して、センスアンプ帯ＳＡＢが配置されている。さらに、メモリセルブロックの各々に対応して、図１９に示したワードドライバ回路が設けられるワードドライバ帯ＷＤＢが、センスアンプ帯とは交差する方向に設けられている。
【００５５】
図２１は、従来用いられてきたＤＲＡＭのメモリセルアレイ構成の別の例を示す断面図である。
【００５６】
図２１に示したメモリセルアレイにおいても、その平面構成は、図２０に示したメモリセルアレイの構成と同様であるものとする。
【００５７】
図２１に示した構成においても、Ｐ型基板７２０の主表面側に形成されたＰ型ウェル７４０内に、メモリセルに含まれるＮチャネル型ＭＯＳトランジスタ７５０と、センスアンプを構成するＮチャネルＭＯＳセンスアンプ７５２とが設けられ、さらに、ワードドライバを構成するＮチャネルＭＯＳトランジスタ７５８も設けられる構成となっている。
【００５８】
このＰ型ウェル７４０は、アクセストランジスタのしきい値電圧を高め、メモリセルに蓄積された電荷の保持時間を長くするため、接地電位ＧＮＤよりも低い負の電圧Ｖｂｂに固定されている。
【００５９】
また、Ｐ型ウェル７４０に隣接して、Ｎ型ウェル７４２が設けられる。Ｎ型ウェル７４２中には、センスアンプを構成するＰチャネルＭＯＳセンスアンプ７５４が設けられる。Ｎ型ウェル７４２の電位レベルは、内部電源電圧Ｖｃｃに固定されている。
【００６０】
ここで、図２１に示した構成は、図１９に示した構成に比べて、ワード線を駆動するワードドライバ回路は、Ｎチャネル型ＭＯＳトランジスタ７５８のみで構成されている点で異なる。
【００６１】
したがって、図２１に示した構成においては、ワードドライバには、いわゆる、セルフブーストタイプの回路を用いる構成となっている。
【００６２】
このため、図２１に示した構成では、ワード線の電位レベルを駆動するにあたり、ワードドライバ回路は、プリチャージ動作を行なってからブースト動作を行なうという順序シーケンスが必要である。
【００６３】
したがって、ワード線を活性化するのに図１９に示した構成に比べると時間が余計にかかり、アクセス速度が遅れてしまうという欠点がある。
【００６４】
ここで、図１９においても図２１においても、Ｐ型基板の電位レベルは、Ｐ型ウェルの電位レベル、すなわち、基板電位Ｖｂｂに保持されている。
【００６５】
したがって、図１９や図２１に示したような構成を有するＤＲＡＭに対して、図１５から図１８において示したクランプ回路８００および９００を用いようとすると、以下に説明するような問題点が存在する。
【００６６】
すなわち、図１５に示したクランプ回路８００においても、図１７において示したクランプ回路９００においても、Ｐ型基板の電位レベルは接地電位ＧＮＤであることが必要である。
【００６７】
これに対して、図１９に示した構成においても、図２１に示した構成においても、Ｐ型基板の電位レベルは基板電位Ｖｂｂでなければならない。したがって、クランプ回路８００および９００をそのまま、図１９または図２１に示したＤＲＡＭに適用することはできない。
【００６８】
このような問題点を解決するために、図２２に示したような、断面構造を有するＤＲＡＭの構成を用いることが可能である。
【００６９】
すなわち、図２２に示したＤＲＡＭの断面構造においては、図１９に示したＤＲＡＭの断面構造と、以下の点が異なる。
【００７０】
すなわち、図２２に示したＤＲＡＭの構成においては、Ｐ型ウェル７４０が、トリプルＮ型ウェル７４６を導入することで、Ｐ型基板７２０と電気的に分離される構成となっている。
【００７１】
すなわち、図２２に示したような構成とすることで、Ｐ型ウェル７４０の電位レベルは基板電位Ｖｂｂに保持し、Ｎ型ウェル７４４の電位レベルは昇圧電位Ｖｐｐに保持し、かつＰ型基板の電位レベルは接地電位とすることが可能となる。
【００７２】
しかしながら、図２２に示したような構成では、以下に説明するような問題点がある。
【００７３】
すなわち、図２２に示した構成では、Ｐ型ウェル７４０をＮ型のウェルが完全に取囲む構成とするために、Ｐ型ウェル７４０とＮ型ウェル７４２との間の領域にも、Ｐ型ウェル７４０に近接して、Ｎ型ウェル７４８が設けられる必要がある。
【００７４】
このとき、Ｎ型ウェル７４４、トリプルＮ型ウェル７４６およびＮ型ウェル７４８は、完全にＰ型ウェル７４０を取囲み、かつ、その電位レベルは昇圧電位Ｖｐｐに保持されることになる。
【００７５】
一方、ＰチャネルＭＯＳセンスアンプ７５４が設けられるＮ型ウェル７４２は、電位レベルが内部電源電位Ｖｃｃに保持される必要があるため、Ｎ型ウェル７４８とＮ型ウェル７４２との間には、分離帯７８０を設ける必要がある。
【００７６】
このような分離帯を設けることは、図２０に示すように、メモリセルアレイ中にセンスアンプ帯が複数個設けられる構成となっている場合には、メモリセルアレイ面積の増大をもたらし、ひいては、チップ面積の増大を招いてしまう。
【００７７】
Ｐ型ウェル７４０の電位レベルを基板電位Ｖｂｂとしつつ、かつＰ型基板の電位レベルを接地電位ＧＮＤとするためには、たとえばトリプルＮ型ウェル７４６の電位レベルをＶｃｃに固定するという方法もある。
【００７８】
この場合は、Ｐ型ウェル７４０は、トリプルウェル７４６とＮ型ウェル７４８と、さらに、Ｎ型ウェル７４４とＰ型ウェル７４０との間に設けられる新たなＮ型ウェルにより完全に取囲まれることで、Ｐ型基板と電気的に分離される必要がある。
【００７９】
この場合は、ワードドライバを構成するＰチャネルＭＯＳトランジスタ７５６が形成されるＮ型ウェル７４４とこのＰ型ウェル７４０を取囲むために設けられた新たなＮ型ウェルとの間に分離帯が必要となる。
【００８０】
したがって、この場合も、図２０に示すように、ワードドライバがメモリセルアレイ中に複数個設けられる構成となっている場合、メモリセルアレイの面積の増大、ひいてはチップ面積の増大を招いてしまう。
【００８１】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、ＰＮ接合を用いたクランプ回路を搭載することが可能なＤＲＡＭを提供することである。
【００８２】
この発明のさらに他の目的は、ＰＮ接合を用いたクランプ回路を搭載した場合でも、チップ面積の増大を抑制することが可能なＤＲＡＭを提供することである。
【００８３】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、Ｐ型の半導体基板上に形成される半導体記憶装置であって、外部からの信号を受ける入力パッドと、第１の電源電位を受ける第１の電源パッドと、第１の電源電位よりも高い第２の電源電位を受ける第２の電源パッドと、第１の電源電位および第２の電源電位を受けて、負電位の基板電位を生成し、半導体基板に供給する基板電位生成手段と、入力パッドに与えられた信号を伝達する入力信号配線と、半導体基板の主表面に形成され、入力信号配線の電位レベルを受けるＮ型の第１のウェル領域と、第１のウェル領域内に、第１のウェル領域に主表面以外を取囲まれるように形成され、入力信号配線の電位レベルを受けるＰ型の第２のウェル領域と、第２のウェル領域の主表面側に形成され、第２の電源電位を受けるＮ型の第１の不純物ドーピング領域とを備える。
【００８４】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、第１および第２の電源電位を受けて、第１および第２の電源電位の中間の値を有する内部電源電位を発生する降圧手段と、入力信号配線に与えられた信号に応じて、書込まれたデータを保持する内部回路をさらに備え、内部回路は、半導体基板の主表面に形成されるＰ型の第３のウェル領域と、半導体基板の主表面に第３のウェル領域に隣接して形成され、内部電源電位が供給されるＮ型の第４のウェル領域と、第３のウェル領域に形成されるメモリセルアレイとを含み、メモリセルアレイは、メモリセルアレイの行方向に配置される複数のワード線と、メモリセルアレイの列方向に配置される複数のビット線対と、ワード線とビット線対との交点に配置されるメモリセルと、読出動作において、ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＮ型チャネルセンスアンプとを有し、第４のウェル領域に形成され、読出動作において、ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＰ型チャネルセンスアンプとを含む。
【００８５】
請求項３記載の半導体記憶装置は、Ｐ型の半導体基板上に形成される半導体記憶装置であって、外部からの信号を受ける入力パッドと、第１の電源電位を受ける第１の電源パッドと、第１の電源電位よりも第２の電源電位を受ける第２の電源パッドと、第１の電源電位および第２の電源電位とを受けて、負電位の基板電位を生成し、半導体基板に供給する基板電位生成手段と、入力パッドに与えられた信号を伝達する入力信号配線と、半導体基板の主表面に形成され、所定の電位を受けるＮ型の第１のウェル領域と、第１のウェル領域内に、第１のウェル領域に主表面以外を取囲まれるように形成され、第１の電源電位を受けるＰ型の第２のウェル領域と、第２のウェル領域の主表面側に形成され、入力信号配線の電位レベルを受けるＮ型の第２の不純物ドーピング領域とを備える。
【００８６】
請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、所定の電位は、第１の電源電位である。
【００８７】
請求項５記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成において、所定の電位は、第２の電源電位である。
【００８８】
請求項６記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成に加えて、第１および第２の電源電位を受けて、第１および第２の電源電位の中間の値を有する内部電源電位を発生する降圧手段と、入力信号配線に与えられた信号に応じて、書込まれたデータを保持する内部回路をさらに備え、内部回路は、半導体基板の主表面に形成されるＰ型の第３のウェル領域と、半導体基板の主表面に第３のウェル領域に隣接して形成され、内部電源電位が供給されるＮ型の第４のウェル領域と、第３のウェル領域に形成されるメモリセルアレイとを含み、メモリセルアレイは、メモリセルアレイの行方向に配置される複数のワード線と、メモリセルアレイの列方向に配置される複数のビット線対と、ワード線とビット線対との交点に配置されるメモリセルと、読出動作において、ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＮ型チャネルセンスアンプとを有し、第４のウェル領域に形成され、読出動作において、ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＰ型チャネルセンスアンプとを含む。
【００８９】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【００９０】
図１を参照して、半導体記憶装置１０００は、長辺方向および短辺方向にそれぞれ沿って存在する中央領域ＣＲ１およびＣＲ２により互いに分離される４つのメモリセルプレーンＭ♯０〜Ｍ♯３を含む。
【００９１】
メモリセルプレーンＭ♯０〜Ｍ♯３の各々は、たとえば、１６Ｍビットの記憶容量を有する。つまり、この場合、半導体記憶装置１０００は、６４Ｍビットの記憶容量を備える。
【００９２】
半導体記憶装置１０００は、各メモリセルプレーンに対応して、後に説明するように外部から与えられるアドレス信号に従って、メモリセルを選択するために、行選択回路１６（ロウプリデコーダ、ロウデコーダおよびワード線ドライバ）および列選択回路１８（コラムプリデコーダ、コラムデコーダおよびＩＯゲート）が設けられている。
【００９３】
なお、後で説明するように、図１においては、ワード線ドライバ等は、メモリセルプレーンの長辺の一方側にのみ存在するものとしているが、実際には、メモリセルプレーン中に複数の帯状に配置されている。
【００９４】
メモリセルプレーンＭ♯０〜Ｍ♯３の各々は、たとえば、１６個の列グループに分割され、かつ対応する列グループごとに、グローバルＩＯ線対ＧＩＯＰが配置される。メモリセルプレーンＭ♯０〜Ｍ♯３の各々においては、それらが選択されている場合、各列グループにおいて１ビットのメモリセルが選択されて、選択メモリセルのグローバルＩＯ線対ＧＩＯＰと結合される。
【００９５】
半導体記憶装置１０００は、さらに、グローバルＩＯ線対ＧＩＯＰに対応して設けられ、対応するグローバルＩＯ線対ＧＩＯＰとデータの入出力を行なうプリアンプ／書込バッファ７と、プリアンプ／書込バッファ７に対応して設けられ、対応するプリアンプから与えられた内部読出データを増幅して対応する読出データバスＲＤＡＢ（ＲＤＡＢａ〜ＲＤＡＢｄ）へ伝達する読出ドライバ８と、読出データバスＲＤＡＢａ〜ＲＤＡＢｄ上の信号を受け、与えられた信号を選択的に出力バスＲＤＢを介して出力バッファ１３へ伝達するドライバ回路１１を含む。
【００９６】
プリアンプ／書込バッファ７により、メモリセルプレーンＭ♯０〜Ｍ♯３のそれぞれにおいて、選択された列グループのメモリセルデータが読出ドライバ８を介して対応する読出データバスＲＤＡＢａ〜ＲＤＡＢｄ上に伝達される。
【００９７】
入力データバスＷＤを介して、プリアンプ／書込バッファ７の書込バッファが入力バッファ１２に結合される。メモリセルプレーンＭ♯０〜Ｍ♯３のうち選択されたメモリセルプレーンに対応する書込バッファ７が活性状態とされ、選択されたメモリセルプレーンにおいて、選択された列グループに含まれる選択メモリセルに対して書込バッファ７を介してデータが書込まれる。
【００９８】
半導体記憶装置１０００は、さらに、外部から与えられるアドレス信号を受けて、内部アドレス信号を生成するアドレスバッファ３と、アドレスバッファ３から与えられる内部アドレス信号（内部コラムアドレス信号）の変化を検出して、アドレス変化検出信号ＡＴＤを発生するＡＴＤ発生回路４と、ＡＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応答して、プリアンプ／書込バッファ７に含まれるプリアンプを活性化するためのプリアンプイネーブル信号ＰＡＥを発生するＰＡＥ発生回路５と、ＡＴＤ発生回路４からのアドレス変化検出信号ＡＴＤに応答して、グローバルＩＯ線対ＧＩＯＰをイコライズするためのイコライズ指示信号ＩＯＥＱを発生するＩＯＥＱ発生回路６と、外部から与えられる行アドレスストローブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡＳと、ライトイネーブル信号／ＷＥと、アドレスバッファから与えられる内部アドレス信号とを受けて、ＤＲＡＭ１０００の動作を制御するための信号を出力する制御回路１０とを含む。
【００９９】
ここで、グローバルＩＯ線対ＧＩＯＰは、相補信号線対で構成されており、互いに相補なデータ信号を伝達する。イコライズ信号ＩＯＥＱにより、グローバルＩＯ線対ＧＩＯＰのグローバルＩＯ線の電位が等しくされる。
【０１００】
半導体記憶装置１０００は、さらに、外部から与えられる電源電位Ｖｄｄを受け、この外部電源電位Ｖｄｄよりも低い内部電源電圧Ｖｃｃを発生する内部降圧回路２９と、外部電源電位Ｖｄｄと接地電位Ｖｓｓとを受けて、負電位である基板電位Ｖｂｂを発生する基板電位発生回路３０と、外部電源電位Ｖｄｄと接地電位Ｖｓｓとを受け、外部電源電位Ｖｄｄよりも昇圧された昇圧電位Ｖｐｐを出力する昇圧回路３１とを含む。
【０１０１】
内部電源電位Ｖｃｃは、メモリセルプレーンＭ♯０〜Ｍ♯３を駆動する回路（ビット線の充放電を行なうセンスアンプ）およびアレイ内部のｐチャネルＭＯＳトランジスタが形成されるウェルに印加される。
【０１０２】
出力バッファ１３および入力バッファ１２は、共通のデータ入出力端子ＤＱ０〜ＤＱｉを介して装置外部とのデータの入出力を行なう。
【０１０３】
さらに、入力バッファ１２とデータ入出力端子ＤＱｊ（ｊ＝０〜ｉ）との間には、入力信号レベルのクランプ動作を行なうクランプ回路１００が設けられる。また、このようなクランプ回路１００は、外部からの信号を受ける入出力端子には、それぞれ設けられる構成となっている。
【０１０４】
具体的には、アドレス信号入力端子や外部制御信号（信号／ＲＡＳ，／ＣＡＳ，／ＷＥ等）の与えられる入出力端子にも、それぞれクランプ回路１００が設けられている。
【０１０５】
ただし、以下では説明の簡単のために、データ入出力端子ＤＱｊに対応して設けられるクランプ回路１００を例にとって説明することとする。
【０１０６】
図２は、１つのメモリセルプレーンＭ♯（以下、Ｍ♯０〜Ｍ♯３を総称する場合、Ｍ♯と記す）に関連する部分の構成をより詳細に示す図である。
【０１０７】
図２において、メモリセルプレーンＭ♯は、列方向に沿って、１６個の行ブロックＭＲＢ０〜ＭＲＢ１５に分割される。メモリセルプレーンＭ♯は、さらに行方向に沿って、１６個の列ブロックＭＣＢ０〜ＭＣＢ１５に分割される。
【０１０８】
すなわち、メモリセルプレーンＭ♯は、行ブロックＭＲＢｎ（ｎ＝０〜１５）と列ブロックＭＣＢｎ（ｎ＝０〜１５）が交差する領域ごとに、メモリセルブロックＭＣｎｎを含む構成となっている。メモリセルブロックＭＣｎｎの各々において、６４Ｋビットのメモリセルが行および列のマトリックス状に配置される。
【０１０９】
行ブロックＭＲＢ０〜ＭＲＢ１５の各々の間の領域に、外部アドレス信号に応じて選択されたメモリセルのデータの検知および増幅を行なうセンスアンプを有するセンスアンプ帯ＳＡＢ１〜ＳＡＢ１５が配置される。
【０１１０】
行ブロックＭＲＢ０〜ＭＲＢ１５の外側に、さらにセンスアンプ帯ＳＡＢ０およびＳＡＢ１６がそれぞれ配置される。
【０１１１】
１つの行ブロックＭＲＢｎ（ｎ＝０〜１５）は、その両側に配置されたセンスアンプ帯ＳＡＢｎおよびＳＡＢ（ｎ＋１）に含まれるセンスアンプにより、選択された１行に接続されるメモリセルのデータの検知および増幅が行なわれる。
【０１１２】
したがって、センスアンプ帯ＳＡＢ１〜ＳＡＢ１５は、２つの行ブロックにより共有される構成となっている。
【０１１３】
列ブロックＭＣＢ０〜ＭＣＢ１５の各々の間の領域に、外部アドレス信号に応じて選択されたワード線の活性化を行なうワードドライバを有するワードドライバ帯ＷＤ１〜ＷＤ１５が配置される。
【０１１４】
列ブロックＭＣＢ０〜ＭＣＢ１５の外側に、さらにワードドライバ帯ＷＤ０およびＷＤ１６がそれぞれ配置される。
【０１１５】
１つの列ブロックＭＣＢｎ（ｎ＝０〜１５）では、その両側に配置されたワードドライバ帯ＷＤｎおよびＷＤ（ｎ＋１）に含まれるワードドライバにより、選択された行に対応するワード線の活性化が行なわれる。
【０１１６】
したがって、ワードドライバ帯ＷＤ１〜ＷＤ１５は、２つの列ブロックにより共有される構成となっている。
【０１１７】
図３は、図２に示すセンスアンプ帯ＳＡＢＮおよびＳＡＢＮ＋１の構成をより具体的に示す回路図である。
【０１１８】
図３において、１本の列選択線ＣＳＬに関連する部分の構成が代表的に示されている。
【０１１９】
外部からのアドレス信号に応じて選択された列ブロックにおける列選択線ＣＳＬのみが選択状態、すなわちその電位レベルが“Ｈ”レベルとされる。
【０１２０】
１本の列選択線ＣＳＬに対して、たとえば４つのビット線対ＢＬＰ０〜ＢＬＰ３が配置される。ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれ、互いに相補な信号を伝達するビット線ＢＬおよび／ＢＬを含む。ビット線対ＢＬＰ０〜ＢＬＰ３とワード線ＷＬとの交差部にそれぞれ対応するメモリセルＭＣが配置される。
【０１２１】
図３においては、ビット線ＢＬと特定のワード線ＷＬとの交差部に対応してメモリセルＭＣが配置される状態を一例として示す。
【０１２２】
メモリセルＭＣは、ワード線ＷＬによって導通状態とされるアクセストランジスタと、このアクセストランジスタにより、対応するビット線と一方電極が接続されるメモリセルキャパシタとを含む。
【０１２３】
メモリセルキャパシタの他方電極には、セルプレート電位Ｖｃｐ（一般には、電位Ｖｃｃの半分の大きさの電位）が供給される。
【０１２４】
ビット線対ＢＬＰ０およびＢＬＰ２は、ビット線分離制御信号ＢＲＩｂに応答して導通する分離ゲートＴＧａ０およびＴＧａ２を介して、センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡ０およびＳＡ２にそれぞれ接続される。
【０１２５】
ビット線対ＢＬＰ１およびＢＬＰ３は、ビット線分離制御信号ＢＬＩａに応答して導通する分離ゲートＴＧａ１およびＴＧａ３を介して、センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡ１およびＳＡ３にそれぞれ接続される。
【０１２６】
センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡは、分離制御信号ＢＬＩｂに応答して導通する分離ゲートＴＧｂ０およびＴＧｂ２を介して、行ブロックＭＲＢ（Ｎ−１）に含まれるビット線対にそれぞれ接続される。
【０１２７】
センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡは、分離制御信号ＢＲＩａに応答して導通する分離ゲートＴＧｂ１およびＴＧｂ３を介して、行ブロックＭＲＢＮ＋１に含まれるビット線対に接続される。
【０１２８】
センスアンプＳＡは、各ビット線対に対応して設けられ、かつ隣接する行ブロックのビット線対により共通される。１つの行ブロックＭＲＢＮにおいて、センスアンプＳＡは、ビット線対の両側に交互に配置され、いわゆる交互配置型シェアードセンスアンプ配置の構成をとっている。
【０１２９】
センスアンプ帯ＳＡＢＮにおいては、ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂが、ワード線ＷＬに平行に配置され、かつ１つの列ブロックにわたって存在する。
【０１３０】
センスアンプ帯ＳＡＢＮ＋１においては、ローカルＩＯ線対ＬＩＯｃおよびＬＩＯｄが同様に配置されている。
【０１３１】
センスアンプＳＡ０〜ＳＡ３のそれぞれに対し、列選択線ＣＳＬ上の信号電位に応答して導通する列選択ゲートＩＧ０〜ＩＧ３が設けられる。これらの列選択ゲートＩＧ０〜ＩＧ３は、対応する列選択線ＣＳＬ上の信号電位が選択状態を示す“Ｈ”レベルのときに導通し、センスアンプＳＡ０〜ＳＡ３を、それぞれローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄに接続する。
行ブロックＭＲＢＮが選択状態とされたときには、ビット線分離制御信号ＢＬＩａおよびＢＲＩｂが“Ｈ”レベルとされ、ビット線分離制御信号ＢＲＩａおよびＢＬＩｂが“Ｌ”レベルとされる。これによって、ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれセンスアンプＳＡ０〜ＳＡ３に接続される。
【０１３２】
スタンバイ状態においては、ビット線分離制御信号ＢＬＩａ、ＢＬＩｂ、ＢＲＩａおよびＢＲＩｂはすべて“Ｈ”レベルとされ、分離制御ゲートＴＧａ０〜ＴＧａ３およびＴＧｂ０〜ＴＧｂ３はすべて導通状態とされる。
【０１３３】
一方、読出動作等においては、選択された行ブロックのみをセンスアンプＳＡに接続することにより、センスアンプＳＡに接続されるビット線対の容量を軽減し、高速のセンス動作およびセンスノードへの十分な読出電圧（メモリセルの読出データ）の伝達を可能とする構成となっている。
【０１３４】
このローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、それぞれ図示しない対応する列グループに配置されたグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続される。
【０１３５】
図４は、図１に示した入力バッファ１２において、データ入出力端子ＤＱｊ（ｊ＝０〜ｉ）の各々に対応して設けられるクランプ回路１００の構成を示す断面図である。
【０１３６】
クランプ回路１００においては、基板電位発生回路３０により供給される基板電位Ｖｂｂが、Ｐ型拡散領域１２２を介して供給されている。
【０１３７】
Ｐ型基板１２０の主表面側には、Ｐ型ウェル１３０が設けられ、このＰ型ウェル１３０の周囲を取囲むように、Ｎ型ウェル１４０が形成され、Ｐ型ウェル１５０底部の基板中には、トリプルＮ型ウェル１５０が設けられている。したがって、Ｐ型ウェル１３０は、Ｎ型ウェル１４０とトリプルＮ型ウェル１５０とによりその主表面側を除いて完全に取囲まれる構成となっている。
【０１３８】
図４に示したクランプ回路１００においては、さらに、データ入出力端子ＤＱｊからの入力信号（電位レベル：Ｖｉｎ）を伝達する入力信号配線１０２とＮ型ウェル１４０とは、Ｎ型ウェル１４０の主表面側に形成されるＮ型拡散領域１４２を介して接続されている。
【０１３９】
また、入力信号配線１０２と、Ｐ型ウェル１３０とは、Ｐ型ウェルの主表面側に形成されるＰ型拡散領域１３２を介して、電気的に接続されている。
【０１４０】
さらに、Ｐ型ウェル１３０の主表面側には、Ｎ型拡散領域１３４が設けられ、このＮ型拡散領域１３４には、外部電源電位Ｖｄｄが印加される構成となっている。
【０１４１】
図４に示したクランプ回路１００においては、以上のような構成とすることで、入力信号がオーバーシュートして、その電位レベルが電位Ｖｄｄ＋Ｖｂｉ（ＶｂｉはＰＮ接合の立上がり電圧）よりも高くなると、外部電源電位Ｖｄｄが供給されるＮ型拡散領域１３４とＰ型ウェル１３０とが順方向にバイアスされることになる。このため、Ｎ型拡散領域１３４から電子がＰ型ウェルに流入してくる。このようにしてＰ型ウェル１３０に注入された電子は、Ｐ型ウェル１３０、もしくはまわりのＮ型ウェル１４０またはトリプルＮ型ウェル１５０にすべて吸収され、オーバーシュートがクランプされる。
【０１４２】
また、Ｐ型基板１２０には全く電流が流入しないため、Ｐ型基板の電位は基板電位Ｖｂｂとすることが可能である。
【０１４３】
以上のようなクランプ回路１００の構成とすることで、入力信号がオーバーシュートしようとする際に、その入力信号を伝達する入力信号配線１０２の電位レベルをクランプするクランプ回路１００を、Ｐ型基板１２０の電位レベルを負電位である基板電位Ｖｂｂとしたままで実現することが可能である。
【０１４４】
したがって、クランプ回路１００は、たとえば、図１９に示したようなＤＲＡＭが形成されるＰ型基板上に同時に形成することが可能である。
【０１４５】
［実施の形態２］
図５は、本発明の実施の形態２のクランプ回路２００の構成を示す断面図である。
【０１４６】
図５を参照して、Ｐ型基板１２０は、その主表面側に形成されるＰ型拡散領域２２２を介して、基板電位発生回路３０から、基板電位Ｖｂｂの供給を受けている。
【０１４７】
Ｐ型基板１２０の主表面側には、Ｐ型ウェル２３０が形成されている。
Ｐ型ウェル２３０の周囲を取囲むように、Ｎ型ウェル２４０が形成され、Ｐ型ウェル２３０の底面と、Ｐ型基板２２０との境界領域には、トリプルＮ型ウェル２５０が形成されている。
【０１４８】
したがって、Ｐ型ウェル２３０は、Ｎ型ウェル２４０およびトリプルＮ型ウェル２５０とにより、その主表面側を除いて、完全に取囲まれる構成となっている。
【０１４９】
Ｎ型ウェル２４０は、その主表面側に形成されたＮ型拡散領域２４２を介して、接地電位ＧＮＤを受けている。
【０１５０】
Ｐ型ウェル２３０も、その主表面側に形成されたＰ型拡散領域２３２を介して、接地電位ＧＮＤを受けている。
【０１５１】
さらに、Ｐ型ウェル２３０の主表面側には、Ｎ型拡散領域２３４が形成されている。
【０１５２】
Ｎ型拡散領域２３４は、外部からの信号を受ける端子（たとえば、データ入出力端子ＤＱｊ）からの入力信号を伝達する入力信号配線１０２と電気的に結合している。
【０１５３】
以上のような構成とすることにより、入力信号の電位レベルが−Ｖｂｉ以下になると、Ｎ型拡散領域２３４とＰ型ウェル２３０とが順方向にバイアスされることになる。
【０１５４】
このため、電子が、Ｎ型拡散領域２３４からＰ型ウェル２３０に流入する。これらの電子は、Ｐ型ウェル２３０、Ｎ型ウェル２４０、トリプルＮ型ウェル２５０にすべて吸収され、入力信号は接地電位ＧＮＤにクランプされる。
【０１５５】
このような構成では、Ｐ型基板１２０には、クランプ動作中に電流が流れないので、Ｐ型基板の電位レベルは基板電位Ｖｂｂとすることが可能である。
【０１５６】
これに対して、もしもトリプルＮ型ウェル２５０が存在しない場合は、Ｐ型ウェル２３０の電位レベルは電位Ｖｂｂとなる。このため、入力信号のレベルが−｜Ｖｂｂ｜−Ｖｂｉ以下にならないと、Ｎ型拡散層２３４およびＰ型ウェル２３０から構成されるＰＮ接合は順方向にならず、クランプ回路２００のクランプ特性は劣化してしまう。
【０１５７】
したがって、図５に示したような構成とすることで、Ｐ型基板の電位レベルを基板電位Ｖｂｂに維持したまま、入力信号配線１０２の電位レベルの接地電位側へのクランプ特性も向上させることが可能となる。
【０１５８】
なお、以上の説明では、Ｎ型ウェル２４０およびトリプルＮ型ウェル２５０の電位レベルは接地電位ＧＮＤに保持されるものとした。
【０１５９】
しかしながら、本発明はこのような場合に限定されることなく、たとえば、Ｐ型ウェル２３０の電位レベルを接地電位ＧＮＤとし、Ｎ型ウェル２４０およびトリプルＮ型ウェル２５０の電位レベルを外部電源電位Ｖｄｄとすることも可能である。
【０１６０】
［実施の形態３］
図６は、本発明の実施の形態３のクランプ回路３００の構成を示す断面図である。
【０１６１】
クランプ回路３００の構成は、実施の形態１で示した外部電源電位Ｖｄｄ側に対するクランプ回路１００と、接地電位ＧＮＤ側に対するクランプ回路２００とを、ともに外部からの信号を受ける端子（たとえば、データ入出力端子ＤＱｊ）からの信号を伝達する入出信号配線１０２に接続する構成としたものである。
【０１６２】
ただし、図６においては、Ｐ型ウェル１３０において、Ｐ型拡散領域１３２は、Ｎ型拡散領域１３４の両側に設けられている。
【０１６３】
また、Ｐ型ウェル２３０において、Ｎ型拡散領域２３４は、Ｐ型拡散領域２３２の両側に設けられている。
【０１６４】
その他、実施の形態１のクランプ回路１００および実施の形態２のクランプ回路２００と同一部分には同一符号を付して、その説明は繰返さない。
【０１６５】
図６に示したような構成とすることで、クランプ回路３００は、入力信号の電位レベルが、外部電源電位Ｖｄｄに対してオーバーシュートした場合でも、接地電位ＧＮＤに対してアンダーシュートした場合にも、入力信号配線１０２の電位レベルをクランプすることが可能である。
【０１６６】
しかも、この場合、基板１２０の電位レベルは、基板電位発生回路３０から供給される基板電位Ｖｂｂに維持することが可能である。
【０１６７】
図７は、図６に示したクランプ回路の構成の平面パターンの一例を示す図である。
【０１６８】
図７中のＢＢ’断面が、図６に示したクランプ回路３００の断面構造に対応する。
【０１６９】
図７においては、Ｐ型ウェル１３０を取囲むように、Ｎ型ウェル１４０が形成されている。
【０１７０】
Ｐ型ウェル１３０には、その長辺方向に沿って、長方形形状を有するＰ型拡散領域１３２が２つ設けられている。
【０１７１】
さらに、この２つのＰ型拡散領域１３２に挟まれるように、Ｐ型ウェル１３０の長辺方向に沿って、Ｎ型拡散領域１３４が形成されている。
【０１７２】
Ｎ型ウェル１４０においても、Ｐ型ウェルを取囲むように、Ｎ型拡散領域１４２が形成されている。
【０１７３】
一方、Ｐ型ウェル２３０を取囲むように、Ｎ型ウェル２４０が形成されている。
【０１７４】
Ｐ型ウェル領域２３０中には、その長辺方向に沿って、長方形形状を有するＮ型拡散領域２３４が２本形成されている。
【０１７５】
Ｎ型拡散領域２３４に挟まれるように、Ｐ型ウェル２３０の長辺方向に沿って、Ｐ型拡散領域２３２が設けられている。
【０１７６】
また、Ｎ型ウェル２４０には、Ｐ型ウェル２３０を取囲むように、Ｎ型拡散領域２４２が設けられている。
【０１７７】
図７に示した構成においては、Ｎ型拡散領域１３４に対して、メタル配線４０２により外部電源電位Ｖｄｄが供給されている。
【０１７８】
一方、Ｎ型ウェル２４０に対しては、拡散領域２４２を介して、メタル配線４０４から接地電位ＧＮＤが供給されている。
【０１７９】
Ｐ型ウェル２３０に対しては、Ｐ型拡散領域２３２を介して、メタル配線４０４から接地電位ＧＮＤが供給されている。
【０１８０】
また、入力信号配線１０２は、Ｎ型拡散領域１４２を介して、Ｎ型ウェル１４０と、Ｐ型拡散領域１３２を介して、Ｐ型ウェル１３０と接続されている。
【０１８１】
さらに、入力信号配線１０２は、Ｎ型拡散領域２３４と接続されている。
このような構成とすることで、図６に示した断面構造を有するクランプ回路３００を実現することが可能となる。
【０１８２】
［実施の形態３の変形例１］
図８は、図６に示したクランプ回路と同様の機能を有する構成を実現する他の配線パターンを示す図である。
【０１８３】
図８においては、Ｐ型ウェル１３０を取囲むように、Ｎ型ウェル１４０が形成されている。
【０１８４】
Ｐ型ウェル１３０には、その長辺方向に沿って、長方形形状を有するＮ型拡散領域１３４が２つ設けられている。
【０１８５】
さらに、この２つのＮ型拡散領域１３４に挟まれるように、Ｐ型ウェル１３０の長辺方向に沿って、Ｐ型拡散領域１３２が形成されている。
【０１８６】
Ｎ型ウェル１４０においても、Ｐ型ウェルを取囲むように、Ｎ型拡散領域１４２が形成されている。
【０１８７】
入力信号配線１０２は、Ｎ型拡散領域１４２を介してＮ型ウェル１４０と、Ｐ型拡散領域１３２を介してＰ型ウェル１３０と、それぞれ接続されている。
【０１８８】
Ｎ型拡散領域１３４には、メタル配線４０２から電源電位Ｖｄｄが供給される。
【０１８９】
一方、Ｐ型ウェル２３０およびＮ型ウェル２４０部分の構成は、図７に示した構成と同様であるので、同一部分には同一符号を付して説明は繰り返さない。
【０１９０】
このような構成とすることで、図６に示した断面構造を有するクランプ回路３００と同様の機能を有するクランプ回路を実現することが可能となる。
【０１９１】
［実施の形態３の変形例２］
図９は、図６に示したクランプ回路と同様の機能を有するクランプ回路の平面パターンの他の例を示す平面図である。
【０１９２】
図９においては、Ｐ型ウェル２３０を取囲むように、Ｎ型ウェル２４０が形成されている。
【０１９３】
Ｐ型ウェル２３０には、その長辺方向に沿って、長方形形状を有するＰ型拡散領域２３２が２つ設けられている。
【０１９４】
さらに、この２つのＰ型拡散領域２３２に挟まれるように、Ｐ型ウェル２３０の長辺方向に沿って、Ｎ型拡散領域２３４が形成されている。
【０１９５】
Ｎ型ウェル２４０においても、Ｐ型ウェル２３０を取囲むように、Ｎ型拡散領域２４２が形成されている。
【０１９６】
Ｎ型拡散領域２３４は、入力信号配線１０２と接続している。
さらに、Ｐ型ウェル２３０はＰ型拡散領域２３２を介して、Ｎ型ウェル２４０はＮ型拡散領域２４２を介して、それぞれメタル配線４０４から接地電位ＧＮＤが供給される。
【０１９７】
一方、Ｐ型ウェル１３０およびＮ型ウェル１４０部分の構成は、図７に示した構成と同様であるので、同一部分には同一符号を付して説明は繰り返さない。
【０１９８】
このような構成とすることで、図６に示した断面構造を有するクランプ回路３００と同様の機能を有するクランプ回路を実現することが可能となる。
【０１９９】
［実施の形態３の変形例３］
図１０は、図６に示したクランプ回路３００と同様の機能を有するクランプ回路の平面パターンの他の例を示す平面図である。
【０２００】
図１０においては、Ｐ型ウェル１３０を取囲むように、Ｎ型ウェル１４０が形成されている。
【０２０１】
Ｐ型ウェル１３０には、その長辺方向に沿って、長方形形状を有するＮ型拡散領域１３４が２つ設けられている。
【０２０２】
さらに、この２つのＮ型拡散領域１３４に挟まれるように、Ｐ型ウェル１３０の長辺方向に沿って、Ｐ型拡散領域１３２が形成されている。
【０２０３】
Ｎ型ウェル１４０においても、Ｐ型ウェルを取囲むように、Ｎ型拡散領域１４２が形成されている。
【０２０４】
入力信号配線１０２は、Ｎ型拡散領域１４２を介してＮ型ウェル１４０と、Ｐ型拡散領域１３２を介してＰ型ウェル１３０と、それぞれ接続されている。
【０２０５】
Ｎ型拡散領域１３４は、メタル配線４０２から電源電位Ｖｄｄが供給される。
一方、Ｐ型ウェル２３０およびＮ型ウェル２４０部分の構成は、図９に示した構成と同様であるので、同一部分には同一符号を付して説明は繰り返さない。
【０２０６】
このような構成とすることで、図６に示した断面構造を有するクランプ回路３００と同様の機能を有するクランプ回路を実現することが可能となる。
【０２０７】
図１１は、図６に示したクランプ回路３００を、図１９に示したようなＤＲＡＭ回路と同一基板上に形成した場合の構成を示す断面図である。
【０２０８】
図１９に示したＤＲＡＭおよび図６に示したクランプ回路３００の構成と同一部分には同一符号を付してその説明は繰返さない。
【０２０９】
以上のような構成とすることで、ＤＲＡＭを形成している基板上に、ＰＮ接合を用いて、電源電位側に対するオーバーシュートおよび接地電位側に対するアンダーシュートのいずれをもクランプすることが可能なクランプ回路を搭載することが可能となる。
【０２１０】
したがって、入力サージ等に対する耐性が強く、クランプ能力の大きなクランプ回路をＤＲＡＭと同一基板上に形成することが可能となる。
【０２１１】
【発明の効果】
請求項１の半導体記憶装置は、第２の電源電位以上の入力信号が入力パッドに与えられた場合、第１の不純物ドーピング領域と、第２のウェル領域とで形成されるＰＮ接合が順方向にバイアスされ、入力信号配線の電位レベルはクランプされる。ＰＮ接合を用いたクランプ回路であるため、電流吸収能力は高く、かつサージ入力に対しての耐性が高い。
【０２１２】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、メモリセルアレイが形成される第３のウェル領域と、第２のウェル領域とが、第１のウェル領域により電気的に分離されているので、メモリセルアレイ部の基板電位を負電位に維持することが可能である。
【０２１３】
請求項３ないし５記載の半導体記憶装置は、第１の電源電位以下の入力信号が入力パッドに与えられた場合、第２の不純物ドーピング領域と、第２のウェル領域とで形成されるＰＮ接合が順方向にバイアスされ、入力信号配線の電位レベルはクランプされる。ＰＮ接合を用いたクランプ回路であるため、電流吸収能力は高く、かつサージ入力に対しての耐性が高い。
【０２１４】
請求項６記載の半導体記憶装置は、請求項３記載の半導体記憶装置の構成に加えて、メモリセルアレイが形成される第３のウェル領域と、第２のウェル領域とが、第１のウェル領域により電気的に分離されているので、メモリセルアレイ部の基板電位を負電位に維持することが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 図１に示す１つのメモリセルプレーンの構成を具体的に示す図である。
【図３】 図２に示すセンスアンプ帯の配置を具体的に示す図である。
【図４】 本発明の実施の形態１のクランプ回路１００の構成を示す断面図である。
【図５】 本発明の実施の形態２のクランプ回路２００の構成を示す断面図である。
【図６】 本発明の実施の形態３のクランプ回路３００の構成を示す断面図である。
【図７】 図６に示したクランプ回路３００の構成を示す平面図である。
【図８】 実施の形態３の第１の変形例の平面パターンを示す図である。
【図９】 実施の形態３の第２の変形例の平面パターンを示す図である。
【図１０】 実施の形態３の第３の変形例の平面パターンを示す図である。
【図１１】 実施の形態３のクランプ回路とＤＲＡＭを同一基板上に形成した場合の断面構造を示す図である。
【図１２】 入力信号の時間変化を示すタイミングチャートである。
【図１３】 従来のクランプ回路７００の構成を示す回路図である。
【図１４】 図１３に示したクランプ回路７００の構成を示す断面図である。
【図１５】 従来のクランプ回路８００の構成を示す回路図である。
【図１６】 図１５に示したクランプ回路８００の構成を示す断面図である。
【図１７】 従来のクランプ回路９００の構成を示す回路図である。
【図１８】 図１７に示したクランプ回路９００の構成を示す断面図である。
【図１９】 従来のＤＲＡＭの構成を示す断面図である。
【図２０】 従来のＤＲＡＭのメモリセルの平面パターンを示す図である。
【図２１】 従来のＤＲＡＭの他の構成を示す断面図である。
【図２２】 従来のＤＲＡＭの他の例を示す断面図である。
【符号の説明】
３ アドレスバッファ、４ ＡＴＤ発生回路、５ ＰＡＥ発生回路、６ ＩＯＥＱ発生回路、７，８ 読出ドライバ、１０ 制御回路、１１ ドライバ、１２入力バッファ、１３ 出力バッファ、１６ 行選択回路、１８ 列選択回路、ＧＩＯａ、ＧＩＯｂ、ＧＩＯｃ、ＧＩＯｄ グローバルＩＯ線対、ＬＩＯａ、ＬＩＯｂ、ＬＩＯｃ、ＬＩＯｄ ローカルＩＯ線対、ＳＡＢＮ、ＳＡＢＮ＋１ センスアンプ帯、ＭＲＢＮ 行ブロック、ＣＳＬ 列選択線、１００，２００，３００ クランプ回路、１２０，２２０，３２０ Ｐ型基板、１３０，２３０ Ｐ型ウェル、１４０，２４０ Ｎ型ウェル、１５０，２５０ トリプルＮ型ウェル、１２２，２２２ Ｐ型拡散層、１３２，２３２ Ｐ型拡散層、１３４，２３４Ｎ型拡散層、１４２，２４２ Ｎ型拡散層、１０００ 半導体記憶装置。
Claims (2)
- 負電位の基板電位が供給されるＰ型の半導体基板の主表面側に設けられたＰ型の第１のウェル領域に、外部からの信号に応じたデータを保持するＤＲＡＭのメモリセルが形成される半導体記憶装置であって、
前記外部からの信号を受ける入力パッドと、
第１の電源電位を受ける第１の電源パッドと、
前記第１の電源電位よりも高い第２の電源電位を受ける第２の電源パッドと、
前記入力パッドに与えられた信号を伝達する入力信号配線と、
前記半導体基板の主表面に形成され、前記入力信号配線の電位レベルを受けるＮ型の第２のウェル領域と、
前記第２のウェル領域内に、前記第２のウェル領域に前記主表面以外を取囲まれるように形成され、前記入力信号配線の電位レベルを受けるＰ型の第３のウェル領域と、
前記第３のウェル領域の主表面側に形成され、前記第２の電源電位を受けるＮ型の第１の不純物ドーピング領域とを備える、半導体記憶装置。 - Ｐ型の半導体基板上に形成される半導体記憶装置であって、
外部からの信号を受ける入力パッドと、
第１の電源電位を受ける第１の電源パッドと、
前記第１の電源電位よりも高い第２の電源電位を受ける第２の電源パッドと、
前記第１の電源電位および前記第２の電源電位を受けて、負電位の基板電位を生成し、前記半導体基板に供給する基板電位生成手段と、
前記第１および第２の電源電位を受けて、前記第１および第２の電源電位の中間の値を有する内部電源電位を発生する降圧手段と、
前記入力パッドに与えられた信号を伝達する入力信号配線と、
前記半導体基板の主表面に形成され、前記入力信号配線の電位レベルを受けるＮ型の第１のウェル領域と、
前記第１のウェル領域内に、前記第１のウェル領域に前記主表面以外を取囲まれるように形成され、前記入力信号配線の電位レベルを受けるＰ型の第２のウェル領域と、
前記第２のウェル領域の主表面側に形成され、前記第２の電源電位を受けるＮ型の第１の不純物ドーピング領域と、
前記入力信号配線に与えられた信号に応じて、書込まれたデータを保持する内部回路とを備え、
前記内部回路は、
前記半導体基板の主表面に形成されるＰ型の第３のウェル領域と、
前記半導体基板の主表面に前記第３のウェル領域に隣接して形成され、前記内部電源電位が供給されるＮ型の第４のウェル領域と、
前記第３のウェル領域に形成されるメモリセルアレイとを含み、
前記メモリセルアレイは、
前記メモリセルアレイの行方向に配置される複数のワード線と、
前記メモリセルアレイの列方向に配置される複数のビット線対と、
前記ワード線と前記ビット線対との交点に配置されるメモリセルと、
読出動作において、前記ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＮ型チャネルセンスアンプとを有し、
前記第４のウェル領域に形成され、読出動作において、前記ビット線対の電位差を選択されたメモリセルに保持されるデータに応じて、増幅するＰ型チャネルセンスアンプとを含む、半導体記憶装置。
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