JP2633746B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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-
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特にＣＭＯＳ保護回路に使用されるものである。
で、特にＣＭＯＳ保護回路に使用されるものである。
【０００２】
【従来の技術】従来、例えばＣＭＯＳ保護回路には、上
（ＶDD側）下（ＶSS側）の双方にダイオ−ドを接続した
もの（以下、上下ダイオ−ドによる保護回路という。）
や、上下の双方にダミ−トランジスタを接続したもの
（以下、上下ダミ−Ｔｒによる保護回路という。）が知
られている。
（ＶDD側）下（ＶSS側）の双方にダイオ−ドを接続した
もの（以下、上下ダイオ−ドによる保護回路という。）
や、上下の双方にダミ−トランジスタを接続したもの
（以下、上下ダミ−Ｔｒによる保護回路という。）が知
られている。
【０００３】上下ダイオ−ドによる保護回路は、例えば
図１３に示すような半導体装置によって実現されてい
る。ここで、Ｐは入力端子、ＴはＭＯＳＦＥＴ、Ｄ1 は
上記保護回路を構成するＶDD側のダイオ−ド、Ｄ2 は上
記保護回路を構成するＶSS側のダイオ−ド、Ｔ1 は上記
保護回路周辺に形成されたＰチャネル型ＭＯＳＦＥＴ、
Ｔ2 は上記保護回路周辺に形成されたＮチャネル型ＭＯ
ＳＦＥＴである。本回路は、ＶSS（例えばＧＮＤ）を基
準とした場合、例えばプラスサ−ジＶS+（ＶSS＜ＶDD＜
ＶS+）が入力端子Ｐに入力すると、このプラスサ−ジＶ
S+は、ＶDD側のダイオ−ドＤ1 を介してＶDDラインに抜
けるような構成になっている。また、例えばマイナスサ
−ジＶS-（ＶS-＜ＶSS＜ＶDD）が入力端子Ｐに入力する
と、このマイナスサ−ジは、ＶSS側のダイオ−ドＤ2 を
介してＶSSラインに抜けるような構成になっている。
図１３に示すような半導体装置によって実現されてい
る。ここで、Ｐは入力端子、ＴはＭＯＳＦＥＴ、Ｄ1 は
上記保護回路を構成するＶDD側のダイオ−ド、Ｄ2 は上
記保護回路を構成するＶSS側のダイオ−ド、Ｔ1 は上記
保護回路周辺に形成されたＰチャネル型ＭＯＳＦＥＴ、
Ｔ2 は上記保護回路周辺に形成されたＮチャネル型ＭＯ
ＳＦＥＴである。本回路は、ＶSS（例えばＧＮＤ）を基
準とした場合、例えばプラスサ−ジＶS+（ＶSS＜ＶDD＜
ＶS+）が入力端子Ｐに入力すると、このプラスサ−ジＶ
S+は、ＶDD側のダイオ−ドＤ1 を介してＶDDラインに抜
けるような構成になっている。また、例えばマイナスサ
−ジＶS-（ＶS-＜ＶSS＜ＶDD）が入力端子Ｐに入力する
と、このマイナスサ−ジは、ＶSS側のダイオ−ドＤ2 を
介してＶSSラインに抜けるような構成になっている。
【０００４】一方、上下ダミ−Ｔｒによる保護回路は、
例えば図１４に示すような半導体装置によって実現され
ている。ここで、Ｔ3 は上記保護回路を構成するＶDD側
のダミ−Ｔｒ、Ｔ4 は上記保護回路を構成するＶSS側の
ダミ−Ｔｒである。本回路は、上記上下ダイオ−ドによ
る保護回路と同様に、ＶSSを基準とした場合、入力端子
Ｐに入力したプラスサ−ジＶS+は、ＶDD側のダミ−Ｔｒ
Ｔ3 を介してＶDDラインに抜けるような構成になって
いる。また、入力端子Ｐに入力したマイナスサ−ジＶS-
は、ＶSS側のダミ−Ｔｒ Ｔ4 を介してＶSSラインに抜
けるような構成になっている。
例えば図１４に示すような半導体装置によって実現され
ている。ここで、Ｔ3 は上記保護回路を構成するＶDD側
のダミ−Ｔｒ、Ｔ4 は上記保護回路を構成するＶSS側の
ダミ−Ｔｒである。本回路は、上記上下ダイオ−ドによ
る保護回路と同様に、ＶSSを基準とした場合、入力端子
Ｐに入力したプラスサ−ジＶS+は、ＶDD側のダミ−Ｔｒ
Ｔ3 を介してＶDDラインに抜けるような構成になって
いる。また、入力端子Ｐに入力したマイナスサ−ジＶS-
は、ＶSS側のダミ−Ｔｒ Ｔ4 を介してＶSSラインに抜
けるような構成になっている。
【０００５】しかしながら、前者の保護回路では、以下
に示すような欠点があることが知られている。即ち、Ｖ
SSを基準とした場合、入力端子Ｐ又は電源ＶDDから入力
したプラスサ−ジＶS+は、ＶDDラインに抜けるが、通
常、このＶDDラインはＭＯＳＦＥＴ Ｔ1 ，Ｔ2 にも接
続されている。従って、このプラスサ−ジＶS+は、最終
的には、実線の矢印で示すように、Ｎチャネル型ＭＯＳ
ＦＥＴ Ｔ2 のＮ+ とＰ- からなるツェナ−を介してＶ
SSラインに抜ける。このため、一般的に数の少ないＮチ
ャネル型ＭＯＳＦＥＴ Ｔ2 にサ−ジによる電流が集中
し、そのドレインが破壊されてしまう。また、ＶDDを基
準とした場合、入力端子Ｐ又はＶSSから入力したマイナ
スサ−ジＶS-は、最終的には、破線の矢印で示すよう
に、Ｎチャネル型ＭＯＳＦＥＴ Ｔ2 のＮ+ とＰ- から
なるツェナ−を介してＶDDラインに抜けるため、そのド
レインが破壊されてしまう。つまり、この保護回路は、
プラスサ−ジＶS+やマイナスサ−ジＶS-に対して弱いと
いう欠点がある。
に示すような欠点があることが知られている。即ち、Ｖ
SSを基準とした場合、入力端子Ｐ又は電源ＶDDから入力
したプラスサ−ジＶS+は、ＶDDラインに抜けるが、通
常、このＶDDラインはＭＯＳＦＥＴ Ｔ1 ，Ｔ2 にも接
続されている。従って、このプラスサ−ジＶS+は、最終
的には、実線の矢印で示すように、Ｎチャネル型ＭＯＳ
ＦＥＴ Ｔ2 のＮ+ とＰ- からなるツェナ−を介してＶ
SSラインに抜ける。このため、一般的に数の少ないＮチ
ャネル型ＭＯＳＦＥＴ Ｔ2 にサ−ジによる電流が集中
し、そのドレインが破壊されてしまう。また、ＶDDを基
準とした場合、入力端子Ｐ又はＶSSから入力したマイナ
スサ−ジＶS-は、最終的には、破線の矢印で示すよう
に、Ｎチャネル型ＭＯＳＦＥＴ Ｔ2 のＮ+ とＰ- から
なるツェナ−を介してＶDDラインに抜けるため、そのド
レインが破壊されてしまう。つまり、この保護回路は、
プラスサ−ジＶS+やマイナスサ−ジＶS-に対して弱いと
いう欠点がある。
【０００６】また、後者の保護回路では、前者の保護回
路に比べて、ＶSSを基準とした場合の入力端子Ｐから入
力するプラスサ−ジＶS+については改善されている。即
ち、このプラスサ−ジＶS+は、最終的には、実線の矢印
ａで示すように、ダミ−ＴｒＴ4 及びＮチャネル型ＭＯ
ＳＦＥＴ Ｔ2 の各々のＮ+ とＰ- からなるツェナ−を
介してＶSSラインに抜ける。このため、ＭＯＳＦＥＴの
ディメンジョンが大きくなり、サ−ジによる電流の集中
に伴うドレインの破壊が防止される。ところが、ＶSSを
基準とした場合、ＶDDラインから入力するプラスサ−ジ
ＶS+は、実線の矢印ｂで示すように、Ｎチャネル型ＭＯ
ＳＦＥＴ Ｔ2 のＮ+ とＰ- からなるツェナ−のみを介
してＶSSラインに抜ける。このため、Ｎチャネル型ＭＯ
ＳＦＥＴ Ｔ2 のドレインが破壊されてしまう欠点があ
る。また、ＶDDを基準とした場合、入力端子Ｐ又はＶSS
から入力するマイナスサ−ジＶS-に対しては、上記前者
の保護回路と同様に、最終的には、破線の矢印で示すよ
うに、Ｎチャネル型ＭＯＳＦＥＴ Ｔ2 のＮ+ とＰ- か
らなるツェナ−のみを介してＶDDラインに抜けるため、
そのドレインが破壊されてしまうという欠点がある。
路に比べて、ＶSSを基準とした場合の入力端子Ｐから入
力するプラスサ−ジＶS+については改善されている。即
ち、このプラスサ−ジＶS+は、最終的には、実線の矢印
ａで示すように、ダミ−ＴｒＴ4 及びＮチャネル型ＭＯ
ＳＦＥＴ Ｔ2 の各々のＮ+ とＰ- からなるツェナ−を
介してＶSSラインに抜ける。このため、ＭＯＳＦＥＴの
ディメンジョンが大きくなり、サ−ジによる電流の集中
に伴うドレインの破壊が防止される。ところが、ＶSSを
基準とした場合、ＶDDラインから入力するプラスサ−ジ
ＶS+は、実線の矢印ｂで示すように、Ｎチャネル型ＭＯ
ＳＦＥＴ Ｔ2 のＮ+ とＰ- からなるツェナ−のみを介
してＶSSラインに抜ける。このため、Ｎチャネル型ＭＯ
ＳＦＥＴ Ｔ2 のドレインが破壊されてしまう欠点があ
る。また、ＶDDを基準とした場合、入力端子Ｐ又はＶSS
から入力するマイナスサ−ジＶS-に対しては、上記前者
の保護回路と同様に、最終的には、破線の矢印で示すよ
うに、Ｎチャネル型ＭＯＳＦＥＴ Ｔ2 のＮ+ とＰ- か
らなるツェナ−のみを介してＶDDラインに抜けるため、
そのドレインが破壊されてしまうという欠点がある。
【０００７】なお、ＶSSを基準とした場合の入力端子Ｐ
から入力するプラスサ−ジＶS+については、さらに新た
な問題が生じる。即ち、ＶSS側のダミ−Ｔｒ Ｔ4 にＮ
チャネルＭＯＳＦＥＴを使用しているが、実際のＭＯＳ
ＦＥＴの強度は、そのＮ+ とストッパとしてのＰ- のデ
ィメンジョンで決まるため、サ−ジによる電流はツェナ
−電圧が低い方のＭＯＳＦＥＴに集中する。従って、Ｎ
チャネル型ＭＯＳＦＥＴ Ｔ2 に流れる電流を制限する
ためには、ＶSS側のダミ−Ｔｒ Ｔ4 のディメンジョン
をＮチャネル型ＭＯＳＦＥＴ Ｔ2 よりも大きくする必
要がある。つまり、保護回路に使用するＶSS側のダミ−
Ｔｒ Ｔ4 が大きくなるため、集積化にとっては不利で
ある。
から入力するプラスサ−ジＶS+については、さらに新た
な問題が生じる。即ち、ＶSS側のダミ−Ｔｒ Ｔ4 にＮ
チャネルＭＯＳＦＥＴを使用しているが、実際のＭＯＳ
ＦＥＴの強度は、そのＮ+ とストッパとしてのＰ- のデ
ィメンジョンで決まるため、サ−ジによる電流はツェナ
−電圧が低い方のＭＯＳＦＥＴに集中する。従って、Ｎ
チャネル型ＭＯＳＦＥＴ Ｔ2 に流れる電流を制限する
ためには、ＶSS側のダミ−Ｔｒ Ｔ4 のディメンジョン
をＮチャネル型ＭＯＳＦＥＴ Ｔ2 よりも大きくする必
要がある。つまり、保護回路に使用するＶSS側のダミ−
Ｔｒ Ｔ4 が大きくなるため、集積化にとっては不利で
ある。
【０００８】
【発明が解決しようとする課題】このように、従来は、
保護回路周辺に形成されたＮチャネル型ＭＯＳＦＥＴの
ドレインにサ−ジ電流が集中するために、当該ＭＯＳＦ
ＥＴが破壊し易いという欠点があった。
保護回路周辺に形成されたＮチャネル型ＭＯＳＦＥＴの
ドレインにサ−ジ電流が集中するために、当該ＭＯＳＦ
ＥＴが破壊し易いという欠点があった。
【０００９】本発明は、上記欠点を解決すべくなされた
ものであり、保護回路を不必要に大きくすることなく、
その保護回路周辺に形成されたＮチャネル型ＭＯＳＦＥ
Ｔにおけるサ−ジ電流の集中を防ぐことが可能な半導体
装置を提供することを目的とする。
ものであり、保護回路を不必要に大きくすることなく、
その保護回路周辺に形成されたＮチャネル型ＭＯＳＦＥ
Ｔにおけるサ−ジ電流の集中を防ぐことが可能な半導体
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板中に形成される第１導電型の第１の
不純物層とを有する。また、前記第１の不純物層中に形
成され、入力端子に接続される第２導電型の第２の不純
物層と、前記第１の不純物層中に形成され、第１の電位
供給源に接続される第２導電型の第３の不純物層と、前
記第１の不純物層中であって前記第２の不純物層と前記
第３の不純物層との間に形成され、第２の電位供給源に
接続される第１導電型の第４の不純物層とを有する。さ
らに、前記第２、第３及び第４の不純物層は互いに離間
して配置されている。
に、本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板中に形成される第１導電型の第１の
不純物層とを有する。また、前記第１の不純物層中に形
成され、入力端子に接続される第２導電型の第２の不純
物層と、前記第１の不純物層中に形成され、第１の電位
供給源に接続される第２導電型の第３の不純物層と、前
記第１の不純物層中であって前記第２の不純物層と前記
第３の不純物層との間に形成され、第２の電位供給源に
接続される第１導電型の第４の不純物層とを有する。さ
らに、前記第２、第３及び第４の不純物層は互いに離間
して配置されている。
【００１１】また、前記第１の不純物層の濃度は、半導
体基板中に形成されるＮチャネル型ＭＯＳＦＥＴのスト
ッパとしての第１導電型の不純物層の濃度よりも高くな
るように形成されている。
体基板中に形成されるＮチャネル型ＭＯＳＦＥＴのスト
ッパとしての第１導電型の不純物層の濃度よりも高くな
るように形成されている。
【００１２】本発明の半導体装置は、第１導電型の半導
体基板と、前記半導体基板中に形成される第１導電型の
第１、第２、第３及び第４の不純物層とを有する。ま
た、前記第１の不純物層と前記第２の不純物層との間に
隣接して形成され、入力端子に接続される第２導電型の
第５の不純物層と、前記第３の不純物層と前記第４の不
純物層との間に隣接して形成され、第１の電位供給源に
接続される第２導電型の第６の不純物層と、前記第２の
不純物層と前記第３の不純物層との間に隣接して形成さ
れ、第２の電位供給源に接続される第１導電型の第７の
不純物層とを有している。
体基板と、前記半導体基板中に形成される第１導電型の
第１、第２、第３及び第４の不純物層とを有する。ま
た、前記第１の不純物層と前記第２の不純物層との間に
隣接して形成され、入力端子に接続される第２導電型の
第５の不純物層と、前記第３の不純物層と前記第４の不
純物層との間に隣接して形成され、第１の電位供給源に
接続される第２導電型の第６の不純物層と、前記第２の
不純物層と前記第３の不純物層との間に隣接して形成さ
れ、第２の電位供給源に接続される第１導電型の第７の
不純物層とを有している。
【００１３】また、前記第１、第２、第３及び第４の不
純物層の濃度は、半導体基板中に形成されるＮチャネル
型ＭＯＳＦＥＴのストッパとしての第１導電型の不純物
層の濃度よりも高くなるように形成されている。
純物層の濃度は、半導体基板中に形成されるＮチャネル
型ＭＯＳＦＥＴのストッパとしての第１導電型の不純物
層の濃度よりも高くなるように形成されている。
【００１４】
【作用】上記構成によれば、入力端子や第１又は第２の
電位供給源からのプラスサ−ジ又はマイナスサ−ジに対
して、サ−ジ電流が当該基板に形成されるＮチャネル型
ＭＯＳＦＥＴに集中しなくなる。また、構成も、従来の
上下ダイオ−ドによる保護回路や、上下ダミ−Ｔｒによ
る保護回路に比較して十分に簡単化、小型化できる。さ
らに、前記Ｎチャネル型ＭＯＳＦＥＴのストッパとして
の不純物層の濃度よりも保護回路の第１の不純物層の濃
度を濃くすることにより、保護回路にツェナ−電流を集
中させることができる。
電位供給源からのプラスサ−ジ又はマイナスサ−ジに対
して、サ−ジ電流が当該基板に形成されるＮチャネル型
ＭＯＳＦＥＴに集中しなくなる。また、構成も、従来の
上下ダイオ−ドによる保護回路や、上下ダミ−Ｔｒによ
る保護回路に比較して十分に簡単化、小型化できる。さ
らに、前記Ｎチャネル型ＭＯＳＦＥＴのストッパとして
の不純物層の濃度よりも保護回路の第１の不純物層の濃
度を濃くすることにより、保護回路にツェナ−電流を集
中させることができる。
【００１５】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。なお、この説明において、
従来例と同一の部分には同じ符号を付すことによって詳
細な説明は省略することにする。本発明に係わる保護回
路は、例えば図１に示すような半導体装置によって実現
されている。なお、Ｈは、本発明に係わる保護回路を示
している。Ｐ型半導体基板１１にはＰ - 層１２が形成さ
れている。Ｐ- 層１２中には、Ｎ + 層１４及びＮ + 層１
５がそれぞれ形成されている。Ｎ+ 層１４とＮ+ 層１５
との間には、Ｐ + 層１３が形成されている。なお、これ
らＰ+ 層１３とＮ+ 層１４，１５とは、Ｐ- 層１２中に
おいて互いに離間して形成されている。また、Ｎ+ 層１
４は入力端子Ｐに接続され、Ｎ+ 層１５はＶDD（例えば
電源）に接続されている。Ｐ+ 層１３は、ＶSS（例えば
ＧＮＤ）に接続されている。なお、上記保護回路Ｈの等
価回路は図２に示すようになる。即ち、入力端子Ｐに接
続されるダイオ−ドが下（ＶSS側）のみとなり、従来、
上（ＶDD側）に接続されていたダイオ−ド又はトランジ
スタを設ける領域分だけ占有面積を小さくすることが可
能となった。一方、このような構成とすることで、各サ
−ジによるツェナ−ブレイクの電流を、保護回路Ｈのデ
ィメンジョンによって十分に吸収，分散することがで
き、従来装置よりも対サ−ジ強度を強化することができ
た。
例について詳細に説明する。なお、この説明において、
従来例と同一の部分には同じ符号を付すことによって詳
細な説明は省略することにする。本発明に係わる保護回
路は、例えば図１に示すような半導体装置によって実現
されている。なお、Ｈは、本発明に係わる保護回路を示
している。Ｐ型半導体基板１１にはＰ - 層１２が形成さ
れている。Ｐ- 層１２中には、Ｎ + 層１４及びＮ + 層１
５がそれぞれ形成されている。Ｎ+ 層１４とＮ+ 層１５
との間には、Ｐ + 層１３が形成されている。なお、これ
らＰ+ 層１３とＮ+ 層１４，１５とは、Ｐ- 層１２中に
おいて互いに離間して形成されている。また、Ｎ+ 層１
４は入力端子Ｐに接続され、Ｎ+ 層１５はＶDD（例えば
電源）に接続されている。Ｐ+ 層１３は、ＶSS（例えば
ＧＮＤ）に接続されている。なお、上記保護回路Ｈの等
価回路は図２に示すようになる。即ち、入力端子Ｐに接
続されるダイオ−ドが下（ＶSS側）のみとなり、従来、
上（ＶDD側）に接続されていたダイオ−ド又はトランジ
スタを設ける領域分だけ占有面積を小さくすることが可
能となった。一方、このような構成とすることで、各サ
−ジによるツェナ−ブレイクの電流を、保護回路Ｈのデ
ィメンジョンによって十分に吸収，分散することがで
き、従来装置よりも対サ−ジ強度を強化することができ
た。
【００１６】次に、各サ−ジの経路について説明する。
図３は、ＶSSを基準とした場合において、入力端子Ｐに
プラスサ−ジＶS+が入力したときのサ−ジの経路を示
す。このとき、プラスサ−ジＶS+は、保護回路のＮ+ 層
１４とＰ- 層１２からなるツェナ−ダイオ−ドを介して
ＶSSへ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ2
にサ−ジ電流が流れることがない。図４は、ＶSSを基準
とした場合において、ＶDDにプラスサ−ジＶS+が入力し
たときのサ−ジの経路を示す。このとき、プラスサ−ジ
ＶS+は、保護回路のＮ+ 層１５とＰ- 層１２からなるツ
ェナ−ダイオ−ドをを介してＶSSへ流れると共に、Ｎチ
ャネルＭＯＳＦＥＴ Ｔ2 のＮ+ 層とＰ- 層からなるツ
ェナ−ダイオ−ドを介してＶSSへ流れる。図５は、ＶSS
を基準とした場合において、入力端子Ｐにマイナスサ−
ジＶS-が入力したときのサ−ジの経路を示す。このと
き、マイナスサ−ジＶS-は、保護回路のＮ+ 層１４とＰ
- 層１２からなるダイオ−ドを介してＶSSへ流れる。即
ち、サ−ジ電流は、ＶSSから保護回路のＰ- 層１２とＮ
+ 層１４からなる順方向ダイオ−ドを介して入力端子Ｐ
へ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ2 にサ
−ジ電流が流れることがない。図６は、ＶSSを基準とし
た場合において、ＶDDにマイナスサ−ジＶS-が入力した
ときのサ−ジの経路を示す。このとき、マイナスサ−ジ
ＶS-は、ＰチャネルＭＯＳＦＥＴ Ｔ1 が形成されるＮ
ウェル１６とＰ型基板１１からなるダイオ−ドを介して
ＶSSへ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ2
にサ−ジ電流が流れることがない。図７は、ＶDDを基準
とした場合において、入力端子Ｐにプラスサ−ジＶS+が
入力したときのサ−ジの経路を示す。このとき、プラス
サ−ジＶS+は、保護回路のＮ+ 層１４とＰ- 層１２から
なるツェナ−ダイオ−ドを介し、さらにＰ型基板１１と
Ｎウェル１６とからなる順方向ダイオ−ドを介してＶDD
へ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ2 にサ
−ジ電流が流れることがない。図８は、ＶDDを基準とし
た場合において、ＶSSにプラスサ−ジＶS+が入力したと
きのサ−ジの経路を示す。このとき、プラスサ−ジＶS+
は、Ｐ型基板１１とＮウェル１６からなる順方向ダイオ
−ドを介してＶDDへ流れる。従って、ＮチャネルＭＯＳ
ＦＥＴ Ｔ2 にサ−ジ電流が流れることがない。図９
は、ＶDDを基準とした場合において、入力端子Ｐにマイ
ナスサ−ジＶS-が入力したときのサ−ジの経路を示す。
このとき、マイナスサ−ジＶS-は、保護回路のＮ+ 層１
４とＰ- 層１２からなるダイオ−ドを流れる。この後、
Ｐ- 層１２とＮ+ 層１５からなる順方向ダイオ−ド、及
びＮチャネルＭＯＳＦＥＴ Ｔ2 のＮ+ 層とＰ- 層から
なるダイオ−ドを介してＶDDへ流れる。図１０は、ＶDD
を基準とした場合において、ＶSSにマイナスサ−ジＶS-
が入力したときのサ−ジの経路を示す。このとき、マイ
ナスサ−ジＶS-は、保護回路のＰ- 層１２とＮ+ 層１５
からなるツェナ−ダイオ−ド、及びＮチャネルＭＯＳＦ
ＥＴ Ｔ2 のＮ+ 層とＰ- 層からなるツェナ−ダイオ−
ドを介してＶDDへ流れる。
図３は、ＶSSを基準とした場合において、入力端子Ｐに
プラスサ−ジＶS+が入力したときのサ−ジの経路を示
す。このとき、プラスサ−ジＶS+は、保護回路のＮ+ 層
１４とＰ- 層１２からなるツェナ−ダイオ−ドを介して
ＶSSへ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ2
にサ−ジ電流が流れることがない。図４は、ＶSSを基準
とした場合において、ＶDDにプラスサ−ジＶS+が入力し
たときのサ−ジの経路を示す。このとき、プラスサ−ジ
ＶS+は、保護回路のＮ+ 層１５とＰ- 層１２からなるツ
ェナ−ダイオ−ドをを介してＶSSへ流れると共に、Ｎチ
ャネルＭＯＳＦＥＴ Ｔ2 のＮ+ 層とＰ- 層からなるツ
ェナ−ダイオ−ドを介してＶSSへ流れる。図５は、ＶSS
を基準とした場合において、入力端子Ｐにマイナスサ−
ジＶS-が入力したときのサ−ジの経路を示す。このと
き、マイナスサ−ジＶS-は、保護回路のＮ+ 層１４とＰ
- 層１２からなるダイオ−ドを介してＶSSへ流れる。即
ち、サ−ジ電流は、ＶSSから保護回路のＰ- 層１２とＮ
+ 層１４からなる順方向ダイオ−ドを介して入力端子Ｐ
へ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ2 にサ
−ジ電流が流れることがない。図６は、ＶSSを基準とし
た場合において、ＶDDにマイナスサ−ジＶS-が入力した
ときのサ−ジの経路を示す。このとき、マイナスサ−ジ
ＶS-は、ＰチャネルＭＯＳＦＥＴ Ｔ1 が形成されるＮ
ウェル１６とＰ型基板１１からなるダイオ−ドを介して
ＶSSへ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ2
にサ−ジ電流が流れることがない。図７は、ＶDDを基準
とした場合において、入力端子Ｐにプラスサ−ジＶS+が
入力したときのサ−ジの経路を示す。このとき、プラス
サ−ジＶS+は、保護回路のＮ+ 層１４とＰ- 層１２から
なるツェナ−ダイオ−ドを介し、さらにＰ型基板１１と
Ｎウェル１６とからなる順方向ダイオ−ドを介してＶDD
へ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ2 にサ
−ジ電流が流れることがない。図８は、ＶDDを基準とし
た場合において、ＶSSにプラスサ−ジＶS+が入力したと
きのサ−ジの経路を示す。このとき、プラスサ−ジＶS+
は、Ｐ型基板１１とＮウェル１６からなる順方向ダイオ
−ドを介してＶDDへ流れる。従って、ＮチャネルＭＯＳ
ＦＥＴ Ｔ2 にサ−ジ電流が流れることがない。図９
は、ＶDDを基準とした場合において、入力端子Ｐにマイ
ナスサ−ジＶS-が入力したときのサ−ジの経路を示す。
このとき、マイナスサ−ジＶS-は、保護回路のＮ+ 層１
４とＰ- 層１２からなるダイオ−ドを流れる。この後、
Ｐ- 層１２とＮ+ 層１５からなる順方向ダイオ−ド、及
びＮチャネルＭＯＳＦＥＴ Ｔ2 のＮ+ 層とＰ- 層から
なるダイオ−ドを介してＶDDへ流れる。図１０は、ＶDD
を基準とした場合において、ＶSSにマイナスサ−ジＶS-
が入力したときのサ−ジの経路を示す。このとき、マイ
ナスサ−ジＶS-は、保護回路のＰ- 層１２とＮ+ 層１５
からなるツェナ−ダイオ−ド、及びＮチャネルＭＯＳＦ
ＥＴ Ｔ2 のＮ+ 層とＰ- 層からなるツェナ−ダイオ−
ドを介してＶDDへ流れる。
【００１７】このような構成によれば、従来のＮチャネ
ルＭＯＳＦＥＴ Ｔ2 におけるサ−ジ電流の集中を防止
することが可能となり、サ−ジ耐圧が強化される。しか
も、入力端子Ｐに接続されるダイオ−ドがＶSS側の一つ
のみとなるため、保護回路を不必要に大きくすることが
ないばかりか、従来よりもスペ−スメリット的に有利と
なる。具体的には、従来の上下ダミ−Ｔｒによる保護回
路と比較すると、本発明では、Ｐ- 層１２の島の中に全
てを作り込んだため、これの半分の面積で実現可能とな
る。
ルＭＯＳＦＥＴ Ｔ2 におけるサ−ジ電流の集中を防止
することが可能となり、サ−ジ耐圧が強化される。しか
も、入力端子Ｐに接続されるダイオ−ドがＶSS側の一つ
のみとなるため、保護回路を不必要に大きくすることが
ないばかりか、従来よりもスペ−スメリット的に有利と
なる。具体的には、従来の上下ダミ−Ｔｒによる保護回
路と比較すると、本発明では、Ｐ- 層１２の島の中に全
てを作り込んだため、これの半分の面積で実現可能とな
る。
【００１８】ところで、上記サ−ジの経路のうち、ＶSS
基準のＶDDへのプラスサ−ジＶS+、ＶDD基準の入力端子
Ｐへのマイナスサ−ジＶS-、及びＶDD基準のＶSSへのマ
イナスサ−ジＶS-のそれぞれの場合については、Ｎチャ
ネルＭＯＳＦＥＴ Ｔ2 のＮ+ 層とＰ- 層からなるツェ
ナ−ダイオ−ドにも各サ−ジが流れる。しかし、かかる
場合には、Ｐ- とＮ+ のダイオ−ドのディメンジョン
が、保護ダイオ−ドとＮチャネルＭＯＳＦＥＴの合計と
して大きくなっているため、破壊しにくい。
基準のＶDDへのプラスサ−ジＶS+、ＶDD基準の入力端子
Ｐへのマイナスサ−ジＶS-、及びＶDD基準のＶSSへのマ
イナスサ−ジＶS-のそれぞれの場合については、Ｎチャ
ネルＭＯＳＦＥＴ Ｔ2 のＮ+ 層とＰ- 層からなるツェ
ナ−ダイオ−ドにも各サ−ジが流れる。しかし、かかる
場合には、Ｐ- とＮ+ のダイオ−ドのディメンジョン
が、保護ダイオ−ドとＮチャネルＭＯＳＦＥＴの合計と
して大きくなっているため、破壊しにくい。
【００１９】さらに、Ｎチャネル型ＭＯＳＦＥＴ Ｔ2
に流れるツェナ−電流を制限する、即ち保護回路にツェ
ナ−電流を集中させるためには、Ｎチャネル型ＭＯＳＦ
ＥＴＴ2 のストッパとしてのＰ- 層の濃度よりも保護回
路のＰ- 層１２の濃度を濃くすることにより容易に実現
できる。つまり、このようにすることで、例えば図１１
に示すように、保護回路のＮ+ 層１５とＰ- 層１２のツ
ェナ−電圧（矢印ａで示す）を、Ｎチャネル型ＭＯＳＦ
ＥＴ Ｔ2 のＮ+ 層とＰ- 層のツェナ−電圧（矢印ｂで
示す）よりも低くすることが可能であるからである。こ
こで、Ａは保護回路のＮ+ 層１５とＰ- 層１２からなる
ダイオ−ドの電圧電流特性曲線を示し、ＢはＮチャネル
型ＭＯＳＦＥＴ Ｔ2 のＮ+ 層とＰ- 層からなるダイオ
−ドの電圧電流特性曲線を示し、ＣはＮウェル１６とＰ
型基板１１とからなるダイオ−ドの電圧電流特性曲線を
示している。
に流れるツェナ−電流を制限する、即ち保護回路にツェ
ナ−電流を集中させるためには、Ｎチャネル型ＭＯＳＦ
ＥＴＴ2 のストッパとしてのＰ- 層の濃度よりも保護回
路のＰ- 層１２の濃度を濃くすることにより容易に実現
できる。つまり、このようにすることで、例えば図１１
に示すように、保護回路のＮ+ 層１５とＰ- 層１２のツ
ェナ−電圧（矢印ａで示す）を、Ｎチャネル型ＭＯＳＦ
ＥＴ Ｔ2 のＮ+ 層とＰ- 層のツェナ−電圧（矢印ｂで
示す）よりも低くすることが可能であるからである。こ
こで、Ａは保護回路のＮ+ 層１５とＰ- 層１２からなる
ダイオ−ドの電圧電流特性曲線を示し、ＢはＮチャネル
型ＭＯＳＦＥＴ Ｔ2 のＮ+ 層とＰ- 層からなるダイオ
−ドの電圧電流特性曲線を示し、ＣはＮウェル１６とＰ
型基板１１とからなるダイオ−ドの電圧電流特性曲線を
示している。
【００２０】なお、上記実施例に示す半導体装置の他、
本発明に係わる保護回路は、例えば図１２に示すような
半導体装置によっても実現することが可能である。即
ち、Ｐ型基板１１中には、Ｐ - 層１２ａ、Ｐ - 層１２
ｂ、Ｐ - 層１２ｃ、Ｐ - 層１２ｄがそれぞれ形成されて
いる。Ｐ- 層１２ａとＰ- 層１２ｂとの間には、Ｎ + 層
１４がこれに隣接して形成されている。Ｐ- 層１２ｃと
Ｐ- 層１２ｄとの間には、Ｎ + 層１５がこれに隣接して
形成されている。Ｐ- 層１２ｂとＰ- 層１２ｃとの間に
は、Ｐ + 層１３がこれに隣接して形成されている。ま
た、Ｎ+ 層１４は入力端子Ｐに接続され、Ｎ+ 層１５は
ＶDD（例えば電源）に接続される。さらに、Ｐ+ 層１３
はＶSS（例えばＧＮＤ）に接続さる。このような構成に
よっても、上述した実施例と同様の作用、効果を有する
ことができる。
本発明に係わる保護回路は、例えば図１２に示すような
半導体装置によっても実現することが可能である。即
ち、Ｐ型基板１１中には、Ｐ - 層１２ａ、Ｐ - 層１２
ｂ、Ｐ - 層１２ｃ、Ｐ - 層１２ｄがそれぞれ形成されて
いる。Ｐ- 層１２ａとＰ- 層１２ｂとの間には、Ｎ + 層
１４がこれに隣接して形成されている。Ｐ- 層１２ｃと
Ｐ- 層１２ｄとの間には、Ｎ + 層１５がこれに隣接して
形成されている。Ｐ- 層１２ｂとＰ- 層１２ｃとの間に
は、Ｐ + 層１３がこれに隣接して形成されている。ま
た、Ｎ+ 層１４は入力端子Ｐに接続され、Ｎ+ 層１５は
ＶDD（例えば電源）に接続される。さらに、Ｐ+ 層１３
はＶSS（例えばＧＮＤ）に接続さる。このような構成に
よっても、上述した実施例と同様の作用、効果を有する
ことができる。
【００２１】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。
装置によれば、次のような効果を奏する。
【００２２】従来のようなＶSS基準の入力端子Ｐ又はＶ
DDラインからのプラスサ−ジＶS+や、ＶDD基準の入力端
子Ｐ又はＶSSからのマイナスサ−ジＶS-に対して、当該
サ−ジ電流がＮチャネル型ＭＯＳＦＥＴ に集中するの
を避けることが可能となるため、サ−ジに対する強度を
大きくすることができる。また、入力端子Ｐに接続され
る保護回路も、従来の上下ダイオ−ドによる保護回路
や、上下ダミ−Ｔｒによる保護回路に比較して十分に小
さくなり、不必要に保護回路を大きくすることがないた
め、集積化に有利となる。さらに、Ｎチャネル型ＭＯＳ
ＦＥＴ Ｔ2 のＰ- 層の濃度よりも保護回路のＰ- 層１
２の濃度を濃くすることにより、Ｎチャネル型ＭＯＳＦ
ＥＴ Ｔ2 のツェナ−電流を削減し、保護回路にツェナ
−電流を集中させることができ、よりサ−ジに対して強
い集積回路を提供できる。
DDラインからのプラスサ−ジＶS+や、ＶDD基準の入力端
子Ｐ又はＶSSからのマイナスサ−ジＶS-に対して、当該
サ−ジ電流がＮチャネル型ＭＯＳＦＥＴ に集中するの
を避けることが可能となるため、サ−ジに対する強度を
大きくすることができる。また、入力端子Ｐに接続され
る保護回路も、従来の上下ダイオ−ドによる保護回路
や、上下ダミ−Ｔｒによる保護回路に比較して十分に小
さくなり、不必要に保護回路を大きくすることがないた
め、集積化に有利となる。さらに、Ｎチャネル型ＭＯＳ
ＦＥＴ Ｔ2 のＰ- 層の濃度よりも保護回路のＰ- 層１
２の濃度を濃くすることにより、Ｎチャネル型ＭＯＳＦ
ＥＴ Ｔ2 のツェナ−電流を削減し、保護回路にツェナ
−電流を集中させることができ、よりサ−ジに対して強
い集積回路を提供できる。
【図１】本発明の一実施例に係わる半導体装置を示す断
面図。
面図。
【図２】本発明の半導体装置の等価回路図。
【図３】図１の半導体装置において、ＶSSを基準とした
場合に入力端子Ｐにプラスサ−ジＶS+が入力したときの
サ−ジの経路を示す図。
場合に入力端子Ｐにプラスサ−ジＶS+が入力したときの
サ−ジの経路を示す図。
【図４】図１の半導体装置において、ＶSSを基準とした
場合にＶDDにプラスサ−ジＶS+が入力したときのサ−ジ
の経路を示す図。
場合にＶDDにプラスサ−ジＶS+が入力したときのサ−ジ
の経路を示す図。
【図５】図１の半導体装置において、ＶSSを基準とした
場合に入力端子Ｐにマイナスサ−ジＶS-が入力したとき
のサ−ジの経路を示す図。
場合に入力端子Ｐにマイナスサ−ジＶS-が入力したとき
のサ−ジの経路を示す図。
【図６】図１の半導体装置において、ＶSSを基準とした
場合にＶDDにマイナスサ−ジＶS-が入力したときのサ−
ジの経路を示す図。
場合にＶDDにマイナスサ−ジＶS-が入力したときのサ−
ジの経路を示す図。
【図７】図１の半導体装置において、ＶDDを基準とした
場合に入力端子Ｐにプラスサ−ジＶS+が入力したときの
サ−ジの経路を示す図。
場合に入力端子Ｐにプラスサ−ジＶS+が入力したときの
サ−ジの経路を示す図。
【図８】図１の半導体装置において、ＶDDを基準とした
場合にＶSSにプラスサ−ジＶS+が入力したときのサ−ジ
の経路を示す図。
場合にＶSSにプラスサ−ジＶS+が入力したときのサ−ジ
の経路を示す図。
【図９】図１の半導体装置において、ＶDDを基準とした
場合に入力端子Ｐにマイナスサ−ジＶS-が入力したとき
のサ−ジの経路を示す図。
場合に入力端子Ｐにマイナスサ−ジＶS-が入力したとき
のサ−ジの経路を示す図。
【図１０】図１の半導体装置において、ＶDDを基準とし
た場合にＶSSにマイナスサ−ジＶS-が入力したときのサ
−ジの経路を示す図。
た場合にＶSSにマイナスサ−ジＶS-が入力したときのサ
−ジの経路を示す図。
【図１１】基板中に形成される各ダイオ−ドの電圧電流
特性を示す図。
特性を示す図。
【図１２】本発明の他の実施例に係わる半導体装置を示
す断面図。
す断面図。
【図１３】従来の半導体装置を示す断面図。
【図１４】従来の半導体装置を示す断面図。
１１…Ｐ型半導体基板、１２…Ｐ- 層、１３…Ｐ+ 層、
１４，１５…Ｎ+ 層、１６…Ｎウェル、Ｈ…保護回路、
Ｐ…入力端子、Ｔ1 …Ｐチャネル型ＭＯＳＦＥＴ、Ｔ2
…Ｎチャネル型ＭＯＳＦＥＴ。
１４，１５…Ｎ+ 層、１６…Ｎウェル、Ｈ…保護回路、
Ｐ…入力端子、Ｔ1 …Ｐチャネル型ＭＯＳＦＥＴ、Ｔ2
…Ｎチャネル型ＭＯＳＦＥＴ。
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、上記半導体
基板中に形成され、ドレインが第１の電源に接続される
第２導電型のＭＯＳトランジスタと、上記ＭＯＳトラン
ジスタのドレインの周囲に形成される第１導電型の第１
の不純物層と、上記半導体基板中に形成される入力保護
回路とを有する半導体装置において、 上記入力保護回路は、上記半導体基板中に形成される第
１導電型の第２の不純物層と、上記第２の不純物層中に
おいて互いに離間して形成される第２導電型の第３及び
第４の不純物層と、上記第２の不純物層中において上記
第３及び第４の不純物層の間に形成される第１導電型の
第５の不純物層とから構成され、 上記第３の不純物層は、上記第１の電源に接続され、上
記第４の不純物層は、入力端子に接続され、上記第５の
不純物層は、第２電源に接続され、 上記第５の不純物層 の不純物濃度は、上記第１の不純物
層の不純物濃度よりも高く設定されていることを特徴と
する半導体装置。 - 【請求項２】 第１導電型の半導体基板と、上記半導体
基板中に形成され、ドレインが第１の電源に接続される
第２導電型のＭＯＳトランジスタと、上記ＭＯＳトラン
ジスタのドレインの周囲に形成される第１導電型の第１
の不純物層と、上記半導体基板中に形成される入力保護
回路とを有する半導体装置において、 上記入力保護回路は、上記半導体基板中において互いに
離間して形成される第１導電型の第２乃至第５の不純物
層と、上記第２及び第３の不純物層の間において上記第
２及び第３の不純物層に接して形成される第２導電型の
第６の不純物層と、上記第４及び第５の不純物層の間に
おいて上記第４及び第５の不純物層に接して形成される
第２導電型の第７の不純物層と、上記第３及び第４の不
純物層の間において上記第３及び第４の不純物層に接し
て形成される第１導電型の第８の不純物層とから構成さ
れ、 上記第６の不純物層は、上記第１の電源に接続され、上
記第７の不純物層は、入力端子に接続され、上記第８の
不純物層は、第２の電源に接続され、 上記第８の不純物層の不純物濃度は、上記第１の不純物
層の不純物濃度よりも高く設定されていることを特徴と
する半導体装置。 - 【請求項３】 上記第１導電型の半導体基板は、Ｐ型半
導体基板であり、上記第２導電型のＭＯＳトランジスタ
は、Ｎチャネル型ＭＯＳトランジスタであることを特徴
とする請求項１又は２に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121355A JP2633746B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体装置 |
| KR1019920008847A KR950012745B1 (ko) | 1991-05-27 | 1992-05-25 | 반도체장치 |
| US07/888,029 US5235201A (en) | 1991-05-27 | 1992-05-26 | Semiconductor device with input protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121355A JP2633746B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04349661A JPH04349661A (ja) | 1992-12-04 |
| JP2633746B2 true JP2633746B2 (ja) | 1997-07-23 |
Family
ID=14809226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121355A Expired - Fee Related JP2633746B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5235201A (ja) |
| JP (1) | JP2633746B2 (ja) |
| KR (1) | KR950012745B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4120394A1 (de) * | 1991-06-20 | 1992-12-24 | Bosch Gmbh Robert | Monolithisch integrierte schaltungsanordnung |
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| JP3255547B2 (ja) * | 1994-03-09 | 2002-02-12 | 株式会社東芝 | 絶縁ゲート付きサイリスタ |
| US5581105A (en) * | 1994-07-14 | 1996-12-03 | Vlsi Technology, Inc. | CMOS input buffer with NMOS gate coupled to VSS through undoped gate poly resistor |
| US5473169A (en) * | 1995-03-17 | 1995-12-05 | United Microelectronics Corp. | Complementary-SCR electrostatic discharge protection circuit |
| JPH0951078A (ja) * | 1995-05-29 | 1997-02-18 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JP3596830B2 (ja) * | 1995-11-27 | 2004-12-02 | 株式会社ルネサステクノロジ | 半導体装置の入力保護回路 |
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| TW307915B (en) * | 1996-11-07 | 1997-06-11 | Winbond Electronics Corp | Electrostatic discharge protection circuit |
| TW320773B (en) * | 1996-11-25 | 1997-11-21 | Winbond Electronics Corp | Multi-finger MOS component |
| KR100558420B1 (ko) * | 1997-06-11 | 2006-03-07 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 액정 표시 장치 및 그것들을 포함하는 전자 기기 |
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| JP4330183B2 (ja) * | 1997-09-30 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6166415A (en) * | 1998-11-02 | 2000-12-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved noise resistivity |
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| US6970337B2 (en) * | 2003-06-24 | 2005-11-29 | Linear X Systems Inc. | High-voltage low-distortion input protection current limiter |
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| DE102008047850B4 (de) * | 2008-09-18 | 2015-08-20 | Austriamicrosystems Ag | Halbleiterkörper mit einer Schutzstruktur und Verfahren zum Herstellen derselben |
| US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
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| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
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| JPS5886759A (ja) * | 1981-11-19 | 1983-05-24 | Oki Electric Ind Co Ltd | Ｃｍｏｓｉｃ用保護回路 |
| US4626882A (en) * | 1984-07-18 | 1986-12-02 | International Business Machines Corporation | Twin diode overvoltage protection structure |
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| JPH02281754A (ja) * | 1989-04-24 | 1990-11-19 | Toshiba Corp | 半導体装置 |
-
1991
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