JP2830630B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2830630B2 JP2830630B2 JP4195756A JP19575692A JP2830630B2 JP 2830630 B2 JP2830630 B2 JP 2830630B2 JP 4195756 A JP4195756 A JP 4195756A JP 19575692 A JP19575692 A JP 19575692A JP 2830630 B2 JP2830630 B2 JP 2830630B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特に半導体装置における保護素子およ
びその製造方法に関する。
造方法に係わり、特に半導体装置における保護素子およ
びその製造方法に関する。
【０００２】
【従来の技術】図８は従来技術のバイポーラトランジス
タを用いた内部回路保護素子の断面構造図および一部概
略回路図であり、図９はその等価回路図である。
タを用いた内部回路保護素子の断面構造図および一部概
略回路図であり、図９はその等価回路図である。
【０００３】Ｎ型半導体基板１上に信号入出力端子１
０，内部回路８，バイポーラトランジスタ（パンチスル
ートランジスタ）を用いた内部回路保護素子１２が形成
されている。
０，内部回路８，バイポーラトランジスタ（パンチスル
ートランジスタ）を用いた内部回路保護素子１２が形成
されている。
【０００４】保護素子１２は、Ｎ型半導体基板１に形成
されたＰ型ウェル２内のＮ+ コレクタ領域６，Ｎ+ 型エ
ミッタ領域５，両領域間のＰ型ウェルの部分のベース領
域４およびウェルコンタクトとなるＰ+ 型拡散層７から
横型ＮＰＮバイポーラトランジスタを構成し、コレクタ
領域６は信号入出力端子１０に接続し、エミッタ領域５
および拡散層７は接地端子２１に接続し、またＮ型半導
体基板１は正電位の電源端子に接続している。
されたＰ型ウェル２内のＮ+ コレクタ領域６，Ｎ+ 型エ
ミッタ領域５，両領域間のＰ型ウェルの部分のベース領
域４およびウェルコンタクトとなるＰ+ 型拡散層７から
横型ＮＰＮバイポーラトランジスタを構成し、コレクタ
領域６は信号入出力端子１０に接続し、エミッタ領域５
および拡散層７は接地端子２１に接続し、またＮ型半導
体基板１は正電位の電源端子に接続している。
【０００５】次に動作について説明する。この保護用の
トランジスタ１２は、内部回路８が破壊する電圧より低
い電圧でかつ内部回路８の動作に支障のない高い電圧で
入出力端子と接地電極間を導通する。これにより、入出
力端子の電圧が上昇し過ぎることを防止し、内部回路８
を正の過電圧から保護する。
トランジスタ１２は、内部回路８が破壊する電圧より低
い電圧でかつ内部回路８の動作に支障のない高い電圧で
入出力端子と接地電極間を導通する。これにより、入出
力端子の電圧が上昇し過ぎることを防止し、内部回路８
を正の過電圧から保護する。
【０００６】またこの保護用のトランジスタ１２は、入
出力端子の電圧が接地電極に対して低くなった場合に
は、コレクタ領域６とウェル２間のＰ−Ｎ接合が順方向
に動作して、静電気等による負の過電圧が入出力端子に
印加された場合にも内部回路を保護する役目をする。
出力端子の電圧が接地電極に対して低くなった場合に
は、コレクタ領域６とウェル２間のＰ−Ｎ接合が順方向
に動作して、静電気等による負の過電圧が入出力端子に
印加された場合にも内部回路を保護する役目をする。
【０００７】通常の半導体装置では全ての入力端子、出
力端子、電源端子に内部回路保護素子を接続する。
力端子、電源端子に内部回路保護素子を接続する。
【０００８】図１０にＭＯＳ型電界効果トランジスタ１
５を入力保護素子として用いた他の従来技術を示す。先
の従来技術と異なる点は、入出力端子１０と接地端子２
１間と同様に、入出力端子１０と電源端子９間にも入力
保護素子としてのＭＯＳ型電界効果トランジスタ１５を
接続したことである。先の従来技術と同様に、内部回路
８が破壊する電圧より低い電圧でかつ内部回路８の動作
に支障のない高い電圧で保護素子としてのトランジスタ
１５が導通するようにそのゲート電極の幅（チャンネル
部の長さ）およびチャンネル部の不純物濃度を設定す
る。また逆方向の不所望の印加電圧に対しては、ソース
もしくはドレイン領域のＰ−Ｎ接合の順方向に動作によ
り内部回路を保護する。
５を入力保護素子として用いた他の従来技術を示す。先
の従来技術と異なる点は、入出力端子１０と接地端子２
１間と同様に、入出力端子１０と電源端子９間にも入力
保護素子としてのＭＯＳ型電界効果トランジスタ１５を
接続したことである。先の従来技術と同様に、内部回路
８が破壊する電圧より低い電圧でかつ内部回路８の動作
に支障のない高い電圧で保護素子としてのトランジスタ
１５が導通するようにそのゲート電極の幅（チャンネル
部の長さ）およびチャンネル部の不純物濃度を設定す
る。また逆方向の不所望の印加電圧に対しては、ソース
もしくはドレイン領域のＰ−Ｎ接合の順方向に動作によ
り内部回路を保護する。
【０００９】
【発明が解決しようとする課題】一般に静電気等による
異常電圧に対する保護素子の性能評価は入力端子と接地
端子との間および入力端子と半導体基板（電源電極）と
の間のそれぞれに対して電圧を印加する方法で評価され
ている。
異常電圧に対する保護素子の性能評価は入力端子と接地
端子との間および入力端子と半導体基板（電源電極）と
の間のそれぞれに対して電圧を印加する方法で評価され
ている。
【００１０】この試験の際、図８，図９に示す従来技術
では、入出力信号端子１０と半導体基板（電源電極）１
との間に印加された異常電圧に対しＰウェル２が厚く電
流経路が無いために、内部回路８を保護する保護機能を
有さない。
では、入出力信号端子１０と半導体基板（電源電極）１
との間に印加された異常電圧に対しＰウェル２が厚く電
流経路が無いために、内部回路８を保護する保護機能を
有さない。
【００１１】一方、図１０に示す従来技術では、入出力
端子１０と接地端子２１との間および入出力信号端子１
０と電源端子９との間のそれぞれに入力保護素子１５を
形成する必要がある。したがって保護機能形成面積は図
８，図９に示す従来技術の２倍程度となってしまい、入
出力信号端子の数が多くなると端子周辺のレイアウトが
煩雑になる不都合な点があった。
端子１０と接地端子２１との間および入出力信号端子１
０と電源端子９との間のそれぞれに入力保護素子１５を
形成する必要がある。したがって保護機能形成面積は図
８，図９に示す従来技術の２倍程度となってしまい、入
出力信号端子の数が多くなると端子周辺のレイアウトが
煩雑になる不都合な点があった。
【００１２】本発明の目的は、保護素子が占有する面積
を増加すること無く、静電気等による内部回路保護機能
を向上させることにある。
を増加すること無く、静電気等による内部回路保護機能
を向上させることにある。
【００１３】
【課題を解決するための手段】本発明の特徴は、第一導
電型の半導体基板と、前記半導体基板内に形成された第
二導電型のウェルと、前記ウェル内に形成された第一導
電型の第１の拡散層とを有し、前記第１の拡散層下の前
記ウェルの第１の部分は該ウエルの該第１の部分を除く
第２の部分より不純物濃度が低いか、ウェルの深さが浅
いか、あるいは不純物濃度が低くかつウェルの深さが浅
くなっており、前記第１の拡散層と、その下の前記ウェ
ルの前記第１の部分と、その下の前記半導体基板の部分
とから縦型バイポーラトランジスタ機構の第１の保護素
子を構成し、かつ第二導電型の前記ウェルの前記第２の
部分に第一導電型の第２の拡散層を設け、前記第１の拡
散層と、前記第２の拡散層と、前記第１と第２の間の前
記ウェルの部分とから横型バイポーラトランジスタ機構
の第２の保護素子を構成した半導体装置にある。
電型の半導体基板と、前記半導体基板内に形成された第
二導電型のウェルと、前記ウェル内に形成された第一導
電型の第１の拡散層とを有し、前記第１の拡散層下の前
記ウェルの第１の部分は該ウエルの該第１の部分を除く
第２の部分より不純物濃度が低いか、ウェルの深さが浅
いか、あるいは不純物濃度が低くかつウェルの深さが浅
くなっており、前記第１の拡散層と、その下の前記ウェ
ルの前記第１の部分と、その下の前記半導体基板の部分
とから縦型バイポーラトランジスタ機構の第１の保護素
子を構成し、かつ第二導電型の前記ウェルの前記第２の
部分に第一導電型の第２の拡散層を設け、前記第１の拡
散層と、前記第２の拡散層と、前記第１と第２の間の前
記ウェルの部分とから横型バイポーラトランジスタ機構
の第２の保護素子を構成した半導体装置にある。
【００１４】
【００１５】あるいは本発明の特徴は、第一導電型の半
導体基板と、前記半導体基板内に形成された第二導電型
のウェルと、前記ウェル内に形成された第一導電型の第
１の拡散層とを有し、前記第１の拡散層下の前記ウェル
の第１の部分は該ウエルの該第１の部分を除く第２の部
分より不純物濃度が低いか、ウェルの深さが浅いか、あ
るいは不純物濃度が低くかつウェルの深さが浅くなって
おり、前記第１の拡散層と、その下の前記ウェルの前記
第１の部分と、その下の前記半導体基板の部分とから縦
型バイポーラトランジスタ機構の第１の保護素子を構成
し、かつ第二導電型の前記ウェルの前記第２の部分に第
一導電型の第２の拡散層を設け、前記第１、第２の拡散
層をソース、ドレイン領域とし、前記第１と第２の拡散
層の間の前記ウェルの表面部分をチャンネル領域として
その上にゲート絶縁膜を介してゲート電極を設けたＭＯ
Ｓ型電界効果トランジスタにより第２の保護素子を構成
した半導体装置にある。 これらの半導体装置において、
信号端子、電源端子、接地端子を有し、第一導電型の前
記第１の拡散層を前記信号端子に接続し、第一導電型の
前記半導体基板を前記電源端子に接続し、第二導電型の
前記ウェルを前記接地端子に接続し、第一導電型の前記
第２の拡散層を前記接地端子に接続し、前記電源端子に
おける電源電圧に対して前記信号端子における電圧が過
電圧になった時に前記第１の保護素子が導通状態とな
り、前記接地端子における接地電位に対して前記信号端
子における電圧が過電圧になった時に前記第２の保護素
子が導通状態となるようにすることができる。
導体基板と、前記半導体基板内に形成された第二導電型
のウェルと、前記ウェル内に形成された第一導電型の第
１の拡散層とを有し、前記第１の拡散層下の前記ウェル
の第１の部分は該ウエルの該第１の部分を除く第２の部
分より不純物濃度が低いか、ウェルの深さが浅いか、あ
るいは不純物濃度が低くかつウェルの深さが浅くなって
おり、前記第１の拡散層と、その下の前記ウェルの前記
第１の部分と、その下の前記半導体基板の部分とから縦
型バイポーラトランジスタ機構の第１の保護素子を構成
し、かつ第二導電型の前記ウェルの前記第２の部分に第
一導電型の第２の拡散層を設け、前記第１、第２の拡散
層をソース、ドレイン領域とし、前記第１と第２の拡散
層の間の前記ウェルの表面部分をチャンネル領域として
その上にゲート絶縁膜を介してゲート電極を設けたＭＯ
Ｓ型電界効果トランジスタにより第２の保護素子を構成
した半導体装置にある。 これらの半導体装置において、
信号端子、電源端子、接地端子を有し、第一導電型の前
記第１の拡散層を前記信号端子に接続し、第一導電型の
前記半導体基板を前記電源端子に接続し、第二導電型の
前記ウェルを前記接地端子に接続し、第一導電型の前記
第２の拡散層を前記接地端子に接続し、前記電源端子に
おける電源電圧に対して前記信号端子における電圧が過
電圧になった時に前記第１の保護素子が導通状態とな
り、前記接地端子における接地電位に対して前記信号端
子における電圧が過電圧になった時に前記第２の保護素
子が導通状態となるようにすることができる。
【００１６】本発明の他の特徴は、第一導電型の半導体
基板の表面からその内部に設けられた第二導電型のウエ
ルと、前記ウエルの第１の部分の表面からその内部に設
けられた第一導電型の拡散層とを有し、第一導電型の前
記拡散層と、前記拡散層下の前記ウエルの第１の部分
と、前記第１の部分下の前記半導体基板の第一導電型の
箇所とから縦型バイポーラトランジスタ機構の保護素子
を構成した半導体装置の製造方法において、第二導電型
の前記ウエルを設けるに際し、第一導電型の前記半導体
基板の表面に選択的にマスクを形成して該半導体基板に
第二導電型の不純物を導入し、しかる後の熱処理の熱拡
散による前記導入された不純物の横広がりにより前記マ
スクが存在していた前記ウェルの第１の部分を該ウェル
の他の第２の部分より不純物濃度を低くするか、ウェル
の深さを浅くするか、あるいは不純物濃度を低くかつウ
ェルの深さを浅くし、このようにして形成された前記ウ
ェルの前記第１の部分の表面からその内部に前記拡散層
を形成した半導体装置の製造方法にある。
基板の表面からその内部に設けられた第二導電型のウエ
ルと、前記ウエルの第１の部分の表面からその内部に設
けられた第一導電型の拡散層とを有し、第一導電型の前
記拡散層と、前記拡散層下の前記ウエルの第１の部分
と、前記第１の部分下の前記半導体基板の第一導電型の
箇所とから縦型バイポーラトランジスタ機構の保護素子
を構成した半導体装置の製造方法において、第二導電型
の前記ウエルを設けるに際し、第一導電型の前記半導体
基板の表面に選択的にマスクを形成して該半導体基板に
第二導電型の不純物を導入し、しかる後の熱処理の熱拡
散による前記導入された不純物の横広がりにより前記マ
スクが存在していた前記ウェルの第１の部分を該ウェル
の他の第２の部分より不純物濃度を低くするか、ウェル
の深さを浅くするか、あるいは不純物濃度を低くかつウ
ェルの深さを浅くし、このようにして形成された前記ウ
ェルの前記第１の部分の表面からその内部に前記拡散層
を形成した半導体装置の製造方法にある。
【００１７】上記本発明によれば、半導体基板（電源電
極）に対して入出力端子に異常電圧が印加された場合
に、第二導電型ウェルの浅く形成された部分を電荷が流
れることにより内部回路の損傷を防止することが可能と
なる。また、これに伴う保護素子の占有面積の増加は無
い。
極）に対して入出力端子に異常電圧が印加された場合
に、第二導電型ウェルの浅く形成された部分を電荷が流
れることにより内部回路の損傷を防止することが可能と
なる。また、これに伴う保護素子の占有面積の増加は無
い。
【００１８】
【実施例】次に図面を参照して本発明の実施例を説明す
る。
る。
【００１９】図１は本発明の第１の実施例を示す断面図
および一部概略回路図であり、図２はその等価回路図で
ある。Ｎ型半導体基板１内にＰ型ウェル２を設け、この
Ｐ型ウェル２内に第１のＮ+ 型拡散層６，第２のＮ+ 型
拡散層５およびＰ+ 型拡散層７が形成されている。そし
て第１のＮ+ 型拡散層６下のＰ型ウェル２の部分３はこ
のウェル２の他の部分より不純物濃度を低くするかウェ
ルの深さを浅くしあるいは不純物濃度を低くしかつウェ
ルの深さを浅くしてある。
および一部概略回路図であり、図２はその等価回路図で
ある。Ｎ型半導体基板１内にＰ型ウェル２を設け、この
Ｐ型ウェル２内に第１のＮ+ 型拡散層６，第２のＮ+ 型
拡散層５およびＰ+ 型拡散層７が形成されている。そし
て第１のＮ+ 型拡散層６下のＰ型ウェル２の部分３はこ
のウェル２の他の部分より不純物濃度を低くするかウェ
ルの深さを浅くしあるいは不純物濃度を低くしかつウェ
ルの深さを浅くしてある。
【００２０】また、同じ半導体基板１上に正の電位を供
給する電源端子９，入出力信号端子１０，接地端子２１
が形成され、第１のＮ+ 型拡散層６は信号端子１０に接
続され、第２のＮ+ 型拡散層５およびＰ+ 型拡散層７は
接地端子２１に接続され、Ｎ型半導体基板１は電源端子
９に接続されている。
給する電源端子９，入出力信号端子１０，接地端子２１
が形成され、第１のＮ+ 型拡散層６は信号端子１０に接
続され、第２のＮ+ 型拡散層５およびＰ+ 型拡散層７は
接地端子２１に接続され、Ｎ型半導体基板１は電源端子
９に接続されている。
【００２１】そして第１のＮ+ 型拡散層６をエミッタ領
域（もしくはコレクタ領域）とし、このエミッタ領域６
下のＰ型ウェル２の不純物濃度を低くするかウェルの深
さを浅くしあるいは不純物濃度を低くしかつウェルの深
さを浅くしてある部分３をベース領域３とし、その下の
Ｎ型半導体基板１の部分をコレクタ領域（もしくはエミ
ッタ領域）とした縦型バイポーラトランジスタ（Ｐウェ
ルパンチスルートランジスタ）（Ｐウェルスリットバイ
ポーラ型トランジスタ）１１を第１の保護素子として成
し、電源電圧に対して信号端子に過電圧が発生した時
に、このトランジスタ１１が導通状態となり異常電圧か
ら同じ半導体基板１に形成されてある内部回路８を保護
する。
域（もしくはコレクタ領域）とし、このエミッタ領域６
下のＰ型ウェル２の不純物濃度を低くするかウェルの深
さを浅くしあるいは不純物濃度を低くしかつウェルの深
さを浅くしてある部分３をベース領域３とし、その下の
Ｎ型半導体基板１の部分をコレクタ領域（もしくはエミ
ッタ領域）とした縦型バイポーラトランジスタ（Ｐウェ
ルパンチスルートランジスタ）（Ｐウェルスリットバイ
ポーラ型トランジスタ）１１を第１の保護素子として成
し、電源電圧に対して信号端子に過電圧が発生した時
に、このトランジスタ１１が導通状態となり異常電圧か
ら同じ半導体基板１に形成されてある内部回路８を保護
する。
【００２２】一方、第１のＮ+ 型拡散層６をコレクタ領
域とし、第２のＮ+ 型拡散層５をエミッタ領域とし、そ
の間のＰ型ウェルの部分４をベース領域４とした横型バ
イポーラトランジスタ（パンチスルートランジスタ）１
２を第２の保護素子として構成し、接地電圧に対して信
号端子に過電圧が発生した時に、このトランジスタ１２
が導通状態となり異常電圧から内部回路８を保護する。
域とし、第２のＮ+ 型拡散層５をエミッタ領域とし、そ
の間のＰ型ウェルの部分４をベース領域４とした横型バ
イポーラトランジスタ（パンチスルートランジスタ）１
２を第２の保護素子として構成し、接地電圧に対して信
号端子に過電圧が発生した時に、このトランジスタ１２
が導通状態となり異常電圧から内部回路８を保護する。
【００２３】図３は本発明のＰ型ウェル２を形成する実
施例を示す断面図である。Ｎ型半導体基板１内にＰ型ウ
ェル２を設けるに際して、半導体基板上に選択的にイオ
ン注入遮蔽膜１３をマスクとして形成して半導体基板に
ボロンをイオン注入法で導入し（図３（Ａ））、しかる
後の熱処理による押込み拡散による横広がりによりマス
ク１３が存在していた部分３を他の部分より不純物濃度
を低く、深さを浅くしたＰ型ウェル２を形成する（図３
（Ｂ））。
施例を示す断面図である。Ｎ型半導体基板１内にＰ型ウ
ェル２を設けるに際して、半導体基板上に選択的にイオ
ン注入遮蔽膜１３をマスクとして形成して半導体基板に
ボロンをイオン注入法で導入し（図３（Ａ））、しかる
後の熱処理による押込み拡散による横広がりによりマス
ク１３が存在していた部分３を他の部分より不純物濃度
を低く、深さを浅くしたＰ型ウェル２を形成する（図３
（Ｂ））。
【００２４】この用な本発明のウェルは他の方法で形成
してよい。
してよい。
【００２５】このＰ型ウェルによる第１の保護素子とし
ての縦型バイポーラトランジスタ１１は、入出力信号端
子１０と電源端子９（半導体基板１）との間に高電圧が
印加された場合、Ｐウェル２の浅い部分３を通って電荷
が中和され内部回路を保護する機能を有している。
ての縦型バイポーラトランジスタ１１は、入出力信号端
子１０と電源端子９（半導体基板１）との間に高電圧が
印加された場合、Ｐウェル２の浅い部分３を通って電荷
が中和され内部回路を保護する機能を有している。
【００２６】このトランジスタ１１が保護回路として動
作するための条件は、内部回路８が破壊する電圧より低
い電圧でかつ内部回路８の動作に支障のない電圧でコレ
クタ領域６と半導体基板１間が導通することが必要であ
る。
作するための条件は、内部回路８が破壊する電圧より低
い電圧でかつ内部回路８の動作に支障のない電圧でコレ
クタ領域６と半導体基板１間が導通することが必要であ
る。
【００２７】この為に、実際に製造し実験をした結果、
Ｎ型の不純物濃度が２．０×１０14ｃｍ-3の半導体基板
にドーズ量が１．２×１０12ｃｍ-2のボロンイオンを注
入してＰ型ウェルを形成する場合に、図３（Ａ）に示す
イオン注入遮蔽膜１３の幅Ｗは約５μｍが最適である。
Ｎ型の不純物濃度が２．０×１０14ｃｍ-3の半導体基板
にドーズ量が１．２×１０12ｃｍ-2のボロンイオンを注
入してＰ型ウェルを形成する場合に、図３（Ａ）に示す
イオン注入遮蔽膜１３の幅Ｗは約５μｍが最適である。
【００２８】上記第１の実施例において、対電源電圧、
対接地電圧共にＪＩＳ規格２５０Ｖの静電試験に合格す
ることが確認されている。
対接地電圧共にＪＩＳ規格２５０Ｖの静電試験に合格す
ることが確認されている。
【００２９】図４は本発明の第２の実施例を示す断面図
および一部概略回路図であり、図５はその等価回路図で
ある。
および一部概略回路図であり、図５はその等価回路図で
ある。
【００３０】この実施例では第２の保護素子としてＭＯ
Ｓ型電界効果トランジスタ１５を形成してある。すなわ
ちＮ型半導体基板１内にＰ型ウェル２を設け、このＰ型
ウェル２内に第１のＮ+ 型拡散層１６，第２のＮ+ 型拡
散層１７およびＰ+ 型拡散層７が形成されている。そし
て第１のＮ+ 型拡散層１６下のＰ型ウェル２の部分３は
このウェル２の他の部分より不純物濃度を低くするかウ
ェルの深さを浅くしあるいは不純物濃度を低くしかつウ
ェルの深さを浅くしてある。同じ半導体基板１上に正の
電位を供給する電源端子９，入出力信号端子１０，接地
端子２１が形成され、第１のＮ+ 型拡散層１６は信号端
子１０に接続され、第２のＮ+ 型拡散層１７およびＰ+
型拡散層７は接地端子２１に接続され、Ｎ型半導体基板
１は電源端子９に接続されている。そして第１の実施例
と同様に、第１のＮ+ 型拡散層１６をエミッタ領域（も
しくはコレクタ領域）とし、このエミッタ領域１６下の
Ｐ型ウェル２の不純物濃度を低くするかウェルの深さを
浅くしあるいは不純物濃度を低くしかつウェルの深さを
浅くしてある部分３をベース領域３とし、その下のＮ型
半導体基板１の部分をコレクタ領域（もしくはエミッタ
領域）とした縦型バイポーラトランジスタ１１を第１の
保護素子として構成し、電源電圧に対して信号端子に過
電圧が発生した時に、このトランジスタ１１が導通状態
となり異常電圧から同じ半導体基板１に形成されてある
内部回路８を保護する。
Ｓ型電界効果トランジスタ１５を形成してある。すなわ
ちＮ型半導体基板１内にＰ型ウェル２を設け、このＰ型
ウェル２内に第１のＮ+ 型拡散層１６，第２のＮ+ 型拡
散層１７およびＰ+ 型拡散層７が形成されている。そし
て第１のＮ+ 型拡散層１６下のＰ型ウェル２の部分３は
このウェル２の他の部分より不純物濃度を低くするかウ
ェルの深さを浅くしあるいは不純物濃度を低くしかつウ
ェルの深さを浅くしてある。同じ半導体基板１上に正の
電位を供給する電源端子９，入出力信号端子１０，接地
端子２１が形成され、第１のＮ+ 型拡散層１６は信号端
子１０に接続され、第２のＮ+ 型拡散層１７およびＰ+
型拡散層７は接地端子２１に接続され、Ｎ型半導体基板
１は電源端子９に接続されている。そして第１の実施例
と同様に、第１のＮ+ 型拡散層１６をエミッタ領域（も
しくはコレクタ領域）とし、このエミッタ領域１６下の
Ｐ型ウェル２の不純物濃度を低くするかウェルの深さを
浅くしあるいは不純物濃度を低くしかつウェルの深さを
浅くしてある部分３をベース領域３とし、その下のＮ型
半導体基板１の部分をコレクタ領域（もしくはエミッタ
領域）とした縦型バイポーラトランジスタ１１を第１の
保護素子として構成し、電源電圧に対して信号端子に過
電圧が発生した時に、このトランジスタ１１が導通状態
となり異常電圧から同じ半導体基板１に形成されてある
内部回路８を保護する。
【００３１】一方、本第２の実施例では、第１のＮ+ 型
拡散層１６をドレイン領域とし、第２のＮ+ 型拡散層１
７をソース領域とし、その間のＰ型ウェルの部分をチャ
ンネル領域としその上にゲート絶縁膜２０を介してゲー
ト電極１９を形成したＭＯＳ型電界効果トランジスタ１
５を第２の保護素子として構成し、接地電圧に対して信
号端子に過電圧が発生した時に、このトランジスタ１５
が導通状態となり異常電圧から内部回路８を保護する。
拡散層１６をドレイン領域とし、第２のＮ+ 型拡散層１
７をソース領域とし、その間のＰ型ウェルの部分をチャ
ンネル領域としその上にゲート絶縁膜２０を介してゲー
ト電極１９を形成したＭＯＳ型電界効果トランジスタ１
５を第２の保護素子として構成し、接地電圧に対して信
号端子に過電圧が発生した時に、このトランジスタ１５
が導通状態となり異常電圧から内部回路８を保護する。
【００３２】図６は本発明の第３の実施例を示す断面図
および一部概略回路図であり、図７はその等価回路図で
ある。この図６および図７において図１乃至図５と同一
の機能の箇所は同一の符号で示してあるから詳しい説明
は省略する。
および一部概略回路図であり、図７はその等価回路図で
ある。この図６および図７において図１乃至図５と同一
の機能の箇所は同一の符号で示してあるから詳しい説明
は省略する。
【００３３】この第３の実施例では第２の保護素子を形
成せずに、Ｐ型ウェル２内のＮ+ 型拡散層１８をエミッ
タ領域（もしくはコレクタ領域）とした第１の保護素子
としての縦型バイポーラトランジスタのみを構成してい
る。
成せずに、Ｐ型ウェル２内のＮ+ 型拡散層１８をエミッ
タ領域（もしくはコレクタ領域）とした第１の保護素子
としての縦型バイポーラトランジスタのみを構成してい
る。
【００３４】本第３の実施例では入出力信号端子と電源
電圧端子（半導体基板）間の過電圧に限って内部回路を
保護する。
電圧端子（半導体基板）間の過電圧に限って内部回路を
保護する。
【００３５】尚、本発明の第１の保護素子としての縦型
バイポーラトランジスタは、第２の保護素子としての横
型バイポーラトランジスタやＭＯＳ型電界効果トランジ
スタとの組み合わせて用いた場合に限らず、他の保護素
子と組み合わせて用いることも可能である。
バイポーラトランジスタは、第２の保護素子としての横
型バイポーラトランジスタやＭＯＳ型電界効果トランジ
スタとの組み合わせて用いた場合に限らず、他の保護素
子と組み合わせて用いることも可能である。
【００３６】また上記実施例はＮ型半導体基板にＰ型ウ
ェルを形成した場合を例示したが、Ｎ型をＰ型にＰ型を
Ｎ型に読み変えて、実施例とは逆の導電型の本発明の保
護素子を構成することも可能である。
ェルを形成した場合を例示したが、Ｎ型をＰ型にＰ型を
Ｎ型に読み変えて、実施例とは逆の導電型の本発明の保
護素子を構成することも可能である。
【００３７】
【発明の効果】以上のように本発明によれば、従来の保
護回路とその占有面積は同一にもかかわらず、入出力信
号端子と接地電極間および入出力信号端子と電源電極
（半導体基板）間の両方に対して、静電気等異常電圧に
よる内部回路損傷を防止する効果がある。
護回路とその占有面積は同一にもかかわらず、入出力信
号端子と接地電極間および入出力信号端子と電源電極
（半導体基板）間の両方に対して、静電気等異常電圧に
よる内部回路損傷を防止する効果がある。
【図１】本発明の第１の実施例を示す断面図および一部
概略回路図。
概略回路図。
【図２】本発明の第１の実施例を示す等価回路図。
【図３】本発明の実施例の製造方法の一部を示す断面
図。
図。
【図４】本発明の第２の実施例を示す断面図および一部
概略回路図。
概略回路図。
【図５】本発明の第２の実施例を示す等価回路図。
【図６】本発明の第３の実施例を示す断面図および一部
概略回路図。
概略回路図。
【図７】本発明の第３の実施例を示す等価回路図。
【図８】従来技術を示す断面図および一部概略回路図。
【図９】従来技術を示す等価回路図。
【図１０】他の従来技術を示す等価回路図。
１ Ｎ型半導体基板 ２ Ｐ型ウェル ３ Ｐ型ウェルの浅い部分 ４ ベース領域 ５ 第２のＮ+ 型拡散層（エミッタ領域） ６ 第１のＮ+ 型拡散層（エミッタ・コレクタ領域） ７ Ｐ+ 型拡散層（ウェルコンタクト） ８ 内部回路 ９ 電源端子 １０ 入出力信号端子 １１ 第１の保護素子（縦型バイポーラトラジスタ） １２ 第２の保護素子（横型バイポーラトラジスタ） １３ イオン注入遮蔽膜 １４ ボロンイオン注入領域 １５ 第２の保護素子（ＭＯＳ型電界効果トランジス
タ） １６ 第１のＮ+ 型拡散層（エミッタ・ドレイン領
域） １７ 第２のＮ+ 型拡散層（ソース領域） １８ Ｎ+ 型拡散層（エミッタ・コレクタ領域） １９ ゲート電極 ２０ ゲート絶縁膜 ２１ 接地端子
タ） １６ 第１のＮ+ 型拡散層（エミッタ・ドレイン領
域） １７ 第２のＮ+ 型拡散層（ソース領域） １８ Ｎ+ 型拡散層（エミッタ・コレクタ領域） １９ ゲート電極 ２０ ゲート絶縁膜 ２１ 接地端子
Claims (4)
- 【請求項１】 第一導電型の半導体基板と、前記半導体
基板内に形成された第二導電型のウェルと、前記ウェル
内に形成された第一導電型の第１の拡散層とを有し、前
記第１の拡散層下の前記ウェルの第１の部分は該ウエル
の該第１の部分を除く第２の部分より不純物濃度が低い
か、ウェルの深さが浅いか、あるいは不純物濃度が低く
かつウェルの深さが浅くなっており、前記第１の拡散層
と、その下の前記ウェルの前記第１の部分と、その下の
前記半導体基板の部分とから縦型バイポーラトランジス
タ機構の第１の保護素子を構成し、かつ第二導電型の前
記ウェルの前記第２の部分に第一導電型の第２の拡散層
を設け、前記第１の拡散層と、前記第２の拡散層と、前
記第１と第２の間の前記ウェルの部分とから横型バイポ
ーラトランジスタ機構の第２の保護素子を構成したこと
を特徴とする半導体装置。 - 【請求項２】 第一導電型の半導体基板と、前記半導体
基板内に形成された第二導電型のウェルと、前記ウェル
内に形成された第一導電型の第１の拡散層とを有し、前
記第１の拡散層下の前記ウェルの第１の部分は該ウエル
の該第１の部分を除く第２の部分より不純物濃度が低い
か、ウェルの深さが浅いか、あるいは不純物濃度が低く
かつウェルの深さが浅くなっており、前記第１の拡散層
と、その下の前記ウェルの前記第１の部分と、その下の
前記半導体基板の部分とから縦型バイポーラトランジス
タ機構の第１の保護素子を構成し、かつ第二導電型の前
記ウェルの前記第２の部分に第一導電型の第２の拡散層
を設け、前記第１、第２の拡散層をソース、ドレイン領
域とし、前記第１と第２の拡散層の間の前記ウェルの表
面部分をチャンネル領域としてその上にゲート絶縁膜を
介してゲート電極を設けたＭＯＳ型電界効果トランジス
タにより第２の保護素子を構成したことを特徴とする半
導体装置。 - 【請求項３】 半導体装置は信号端子、電源端子、接地
端子を有し、第一導電型の前記第１の拡散層を前記信号
端子に接続し、第一導電型の前記半導体基板を前記電源
端子に接続し、第二導電型の前記ウェルを前記接地端子
に接続し、第一導電型の前記第２の拡散層を前記接地端
子に接続し、前記電源端子における電源電圧に対して前
記信号端子における電圧が過電圧になった時に前記第１
の保護素子が導通状態となり、前記接地端子における接
地電位に対して前記信号端子における電圧が過電圧にな
った時に前記第２の保護素子が導通状態となることを特
徴とする請求項１もしくは請求項２に記載の半導体装
置。 - 【請求項４】 第一導電型の半導体基板の表面からその
内部に設けられた第二導電型のウエルと、前記ウエルの
第１の部分の表面からその内部に設けられた第一導電型
の拡散層とを有し、第一導電型の前記拡散層と、前記拡
散層下の前記ウエルの第１の部分と、前記第１の部分下
の前記半導体基板の第一導電型の箇所とから縦型バイポ
ーラトランジスタ機構の保護素子を構成した半導体装置
の製造方法において、第二導電型の前記ウエルを設ける
に際し、第一導電型の前記半導体基板の表面に選択的に
マスクを形成して該半導体基板に第二導電型の不純物を
導入し、しかる後の熱処理の熱拡散による前記導入され
た不純物の横広がりにより前記マスクが存在していた前
記ウェルの第１の部分を該ウェルの他の第２の部分より
不純物濃度を低くするか、ウェルの深さを浅くするか、
あるいは不純物濃度を低くかつウェルの深さを浅くし、
このようにして形成された前記ウェルの前記第１の部分
の表面からその内部に前記拡散層を形成したことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195756A JP2830630B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195756A JP2830630B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645523A JPH0645523A (ja) | 1994-02-18 |
| JP2830630B2 true JP2830630B2 (ja) | 1998-12-02 |
Family
ID=16346442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195756A Expired - Lifetime JP2830630B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830630B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4330183B2 (ja) * | 1997-09-30 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766956B2 (ja) * | 1986-08-21 | 1995-07-19 | 三菱電機株式会社 | 半導体集積回路装置の静電破壊防止装置 |
-
1992
- 1992-07-23 JP JP4195756A patent/JP2830630B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645523A (ja) | 1994-02-18 |
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Legal Events
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|---|---|---|---|
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